WO2018003001A1 - 半導体装置及び半導体集積回路 - Google Patents

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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Definitions

  • the present invention relates to a semiconductor device and a semiconductor integrated circuit.
  • a gate insulating film and a gate electrode are formed on both side surfaces and an upper surface of a part of a convex (fin-shaped) semiconductor region formed on a substrate and extending in one direction, and the convex shape on both sides of the gate electrode.
  • a field effect transistor Fin Field Effect : Transistor: FinFET
  • FinFET Fin Field Effect transistor having a fin structure in which a source region and a drain region are formed in a semiconductor region
  • FIG. 8 is a diagram showing a configuration example of a FinFET having a multi-finger structure in which a plurality of gate electrodes are formed in a comb-like shape (finger shape).
  • reference numeral 101 denotes a convex (fin-shaped) semiconductor region formed in one direction and extending in one direction.
  • a part of the convex semiconductor region 101 is formed so that a gate electrode 102 covering both side surfaces and upper surface of the convex semiconductor region 101 with a gate insulating film intersects the convex semiconductor region 101, and the convex shape on both sides of the gate electrode 102 is formed.
  • a source region and a drain region are formed in the semiconductor region 101.
  • the plurality of gate electrodes 102 are made of, for example, polysilicon and connected to the metal wiring 103 through vias.
  • reference numeral 104 denotes an element isolation insulating film (Shallow Trench Isolation: STI) for isolating a region where a transistor is formed, and 105 is disposed between the gate electrode 102 and the STI 104. And a dummy gate electrode formed in the same layer.
  • the dummy gate electrode 102 is also made of, for example, polysilicon.
  • the FinFET having a multi-finger structure is affected by the heat generated by the adjacent transistors, and as the number of fingers increases as shown in FIG. That is, if the FinFET has a multi-finger structure as shown in FIG. 8, heat is more likely to be generated than when the number of fingers is one.
  • FIG. 10 is a diagram illustrating a configuration example of a FinFET in which the number of fingers is 1, and the same components as those illustrated in FIG. 8 are denoted by the same reference numerals.
  • the distance x between the STIs 104 arranged on both sides of the gate electrode 102 is shortened.
  • the saturation current Ion of the transistor decreases as shown in FIG. 11 due to the STI stress (stress due to the STI 104). Therefore, for example, in order to obtain the same saturation current Ion as the FinFET having the multi-finger structure shown in FIG. 8, it is necessary to increase the number of transistors, and the power consumption and area increase.
  • An object of the present invention is to provide a FinFET type semiconductor device capable of reducing heat generation in a transistor without reducing the saturation current of the transistor.
  • One embodiment of a semiconductor device is an element isolation region, a convex semiconductor region, and gate electrodes formed on both side surfaces and an upper surface of a part of the convex semiconductor region, and a pair of opposing ends of the element isolation region
  • a plurality of first gate electrodes formed between the plurality of first gate electrodes and a voltage formed on the same layer as the plurality of first gate electrodes and between the plurality of first gate electrodes to turn off the transistor.
  • a transistor having a second gate electrode to which a voltage for turning off is applied is disposed between transistors having a first gate electrode, so that the saturation current of the transistor is not reduced. Heat generation in the transistor can be reduced.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device according to the present embodiment.
  • 2A is a schematic cross-sectional view taken along the line II of FIG. 2B is a schematic cross-sectional view taken along line II-II in FIG. 2C is a schematic cross-sectional view taken along line III-III in FIG.
  • FIG. 3 is a diagram illustrating another configuration example of the semiconductor device according to the present embodiment.
  • FIG. 4 is a diagram illustrating another configuration example of the semiconductor device according to the present embodiment.
  • FIG. 5 is a diagram illustrating another configuration example of the semiconductor device according to the present embodiment.
  • FIG. 6A is a circuit diagram illustrating a configuration example of an oscillation circuit which is an application example of the semiconductor device according to the present embodiment.
  • FIG. 6B is a diagram illustrating a configuration example of the P-channel transistor illustrated in FIG. 6A.
  • 6C is a diagram illustrating a configuration example of the N-channel transistor illustrated in FIG. 6A.
  • FIG. 7A is a circuit diagram illustrating a configuration example of a bias circuit as an application example of the semiconductor device according to the present embodiment.
  • FIG. 7B is a diagram illustrating a configuration example of the transistor illustrated in FIG. 7A.
  • FIG. 8 is a diagram illustrating a configuration example of a FinFET having a multi-finger structure.
  • FIG. 9 is a diagram illustrating a change in heat generation according to the number of fingers in the FinFET.
  • FIG. 10 is a diagram for explaining a method of suppressing the heat generation of the FinFET.
  • FIG. 11 is a diagram illustrating a change in saturation current according to a distance between STIs in a FinFET.
  • FIG. 1 is a diagram showing a configuration example of a field effect transistor (FinFET) having a fin structure as a semiconductor device according to an embodiment of the present invention.
  • 2A is a schematic cross-sectional view taken along line II in FIG. 1
  • FIG. 2B is a schematic cross-sectional view taken along line II-II in FIG. 1
  • FIG. 2C is taken along line III-III in FIG. FIG.
  • a convex (fin-shaped) semiconductor region 11 extending in one direction is formed on a substrate 17.
  • a gate insulating film (not shown) is formed on both side surfaces and the upper surface of a part of the convex semiconductor region 11.
  • gate electrodes 12 ⁇ / b> A and 12 ⁇ / b> B are formed so as to cover both side surfaces and the upper surface via a gate insulating film.
  • a source region and a drain region are formed in a portion of the convex semiconductor region 11 covered with the gate insulating film, in other words, in the convex semiconductor region 11 on both sides of the gate electrodes 12A and 12B.
  • the gate electrodes 12A and 12B are formed in the same layer between a pair of opposing end portions of the element isolation region, and are made of, for example, polysilicon. Each of the gate electrodes 12A is connected to a metal wiring 13A to which a signal is input through a via 16A. Each of the gate electrodes 12B is connected to the metal wiring 13B to which the same voltage as that of the back gate is applied via the via 16B. Further, the source region and the drain region formed in the convex semiconductor region 11 are connected to the source electrode and the drain electrode through contact electrodes (not shown), respectively.
  • an element isolation insulating film (Shallow Trench Isolation: STI) 14 for isolating a region where a transistor is formed is formed on the substrate 17.
  • STI Shallow Trench Isolation
  • a dummy gate electrode 15 made of, for example, polysilicon is formed in the same layer as the gate electrodes 12A and 12B.
  • the semiconductor device illustrated in FIGS. 1, 2A, 2B, and 2C can be formed using a known manufacturing method, for example, at least a part of the manufacturing method described in Patent Document 1 above. Can be used.
  • a plurality of gate electrodes 12A to which signals are applied are formed in a comb-like shape (finger shape) between a pair of opposing end portions of the element isolation region where the STI 14 is disposed.
  • a gate electrode 12B having a multi-finger structure and having the same voltage applied to the back gate is provided between the gate electrodes 12A to which signals are applied. That is, the transistor MB that is clipped so that the potential of the gate electrode 12B is turned off is disposed between the transistors MA that are driven in accordance with a signal.
  • the distance between the STIs 14 formed on both sides of the gate electrode is sufficiently long, so that the STI stress can be reduced and the saturation current Ion can be maintained.
  • the gate electrodes 12A to which signals are input and the gate electrodes 12B to which the same voltage as the back gate is applied are alternately provided. That is, one transistor in which the potential of the gate electrode is clipped so as to be turned off between transistors driven in accordance with a signal is provided.
  • the present invention is not limited to this.
  • the number of gate electrodes 12B to which the same voltage as the back gate provided between the gate electrodes 12A to which signals are input is applied is arbitrary, for example, as shown in FIG. 3, between the gate electrodes 12A to which signals are input.
  • Two gate electrodes 12B to which the same voltage as the back gate is applied may be provided. That is, two transistors in which the potential of the gate electrode is clipped so as to be turned off between transistors driven in accordance with a signal may be provided.
  • two gate electrodes 12A to which signals are input are arranged adjacent to each other, and one gate electrode 12B to which the same voltage as the back gate is applied is provided between them. Also good. That is, two transistors that are driven in accordance with a signal may be adjacent to each other, and one transistor in which the potential of the gate electrode is clipped so as to be in an off state may be provided.
  • two gate electrodes 12A to which signals are input are arranged adjacent to each other, and two gate electrodes 12B to which the same voltage as the back gate is applied are provided between them. Also good. That is, two transistors that are driven in accordance with a signal may be adjacent to each other, and two transistors in which the potential of the gate electrode is clipped so as to be in an off state may be provided. Note that heat generation increases when the number of transistors that are driven in response to a signal is increased, so that one or two transistors that are driven in response to a signal are preferably disposed adjacent to each other.
  • FIG. 6A is a circuit diagram showing a configuration example of a voltage controlled oscillation circuit (VCO) as an application example of the FinFET in this embodiment.
  • the voltage controlled oscillation circuit includes P-channel transistors M11 and M13, N-channel transistors M12 and M14, an inductor L11, a capacitor C11, and a variable capacitor C12 that is voltage-controlled.
  • the P channel transistor M11 has a source connected to the signal line that supplies the power supply voltage VDD, and a drain connected to the drain of the N channel transistor M12.
  • the source of the N-channel transistor M12 is connected to a signal line that supplies a reference voltage (for example, ground GND).
  • the P-channel transistor M13 has a source connected to the signal line that supplies the power supply voltage VDD, and a drain connected to the drain of the N-channel transistor M14.
  • the source of the N-channel transistor M14 is connected to a signal line that supplies a reference voltage.
  • the gate of the P-channel transistor M11 and the gate of the N-channel transistor M12 are connected to an interconnection point between the drain of the P-channel transistor M13 and the drain of the N-channel transistor M14.
  • the gate of the P-channel transistor M13 and the gate of the N-channel transistor M14 are connected to an interconnection point between the drain of the P-channel transistor M11 and the drain of the N-channel transistor M12. That is, the first inverter configured by the transistors M11 and M12 and the second inverter configured by the transistors M13 and M14 are cross-coupled.
  • An inductor L11, a capacitor C11, and a variable capacitor C12 are connected in parallel between the interconnection point of the drains of the transistors M11 and M12 and the interconnection point of the drains of the transistors M13 and M14.
  • the inductor L11 and the capacitor C11 are made small.
  • the capacitor C11 is generally made small.
  • the capacitor C11 As a component of the capacitor C11, a parasitic load of wiring and a cross-coupled transistor load are dominant. Further, since the oscillation signal is a sine wave, the period during which the transistors M11 to M14 are in an on state is relatively long and tends to generate heat. Here, for example, as shown in FIG. 10, if heat generation is to be suppressed, the load due to wiring increases and the saturation current Ion of the transistor decreases, so the number of transistors needs to be increased. As a result, the capacitance C11 increases, making it difficult to achieve a desired oscillation frequency.
  • the P-channel transistors M11 and M13 are configured as shown in FIG. 6B
  • the N-channel transistors M12 and M14 are configured as shown in FIG. 6C to suppress heat generation without reducing the saturation current Ion of the transistors.
  • 6B and 6C are diagrams showing examples of the configuration of the P-channel transistors M11 and M13 and the N-channel transistors M12 and M14 shown in FIG. 6A, and the same components as those shown in FIG.
  • symbol is attached
  • the source region of the transistor having the gate electrode 12A as the gate electrode is formed in the semiconductor region 11 between the gate electrode 12A and the gate electrode 12B (or the dummy gate electrode 15), and the drain region is adjacent. It is formed in the semiconductor region 11 between the gate electrodes 12A.
  • the source region of the transistor having the gate electrode 12A as the gate electrode is connected to the source electrode to which the power supply voltage VDD is supplied via a contact electrode (not shown), and the drain region is connected to the drain electrode via a contact electrode (not shown). Yes.
  • the source region of the transistor having the gate electrode 12A as the gate electrode is formed in the semiconductor region 11 between the gate electrode 12A and the gate electrode 12B (or the dummy gate electrode 15). Is formed in the semiconductor region 11 between the adjacent gate electrodes 12A.
  • a source region of a transistor having the gate electrode 12A as a gate electrode is connected to a source electrode to which a reference voltage (for example, ground GND) is supplied via a contact electrode (not shown), and a drain region is a drain electrode via a contact electrode (not shown). It is connected to the.
  • a reference voltage for example, ground GND
  • FIG. 7A is a circuit diagram showing a configuration example of a bias circuit as an application example of the FinFET in this embodiment.
  • the bias circuit shown in FIG. 7A is a circuit in which P-channel transistors M21 and M22 are current-mirror connected, and a current I2 that is twice the current I1 flows.
  • FIG. 7B is a diagram illustrating a configuration example of the P-channel transistors M21 and M22 illustrated in FIG. 7A, and the same components as those illustrated in FIG. 1 are denoted by the same reference numerals.
  • a transistor having one set of two adjacent gate electrodes 12A is used as the P-channel transistor M21, and a transistor having two sets of two adjacent gate electrodes 12A is used as the P-channel transistor M22. It becomes possible to flow a current twice as large as the flowing current I1.
  • a transistor having a gate electrode to which a voltage to be turned off is arranged between transistors having a gate electrode to which a signal is applied, thereby reducing the saturation current of the transistor. Therefore, heat generation in the transistor can be reduced.

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Abstract

　素子分離領域（１４）と、凸状の半導体領域（１１）と、凸状の半導体領域の一部分の両側面及び上面に形成されたゲート電極であって、素子分離領域の対向する一対の端部の間に形成された複数の第１のゲート電極（１２Ａ）と、複数の第１のゲート電極と同一の層に複数の第１のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される少なくとも１つの第２のゲート電極（１２Ｂ）と、第１のゲート電極及び第２のゲート電極の両側の凸状の半導体領域に形成されたソース領域及びドレイン領域とを有するようにし、第１のゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加される第２のゲート電極を有するトランジスタを配置することで、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らせるようにする。

Description

半導体装置及び半導体集積回路
　本発明は、半導体装置及び半導体集積回路に関する。
　基板の上に形成された一方向に延在する凸状（フィン形）の半導体領域の一部について、その両側面及び上面にゲート絶縁膜及びゲート電極が形成され、ゲート電極の両側の凸状の半導体領域にソース領域及びドレイン領域が形成されるフィン形の構造を有する電界効果トランジスタ（Fin Field Effect Transistor：ＦｉｎＦＥＴ）がある（例えば、特許文献１参照）。ＦｉｎＦＥＴは、その構造上、熱がこもりやすいため、レイアウトにより発熱を減らすような工夫が必要となってくる。
　図８は、ゲート電極が櫛歯状（フィンガー状）に複数形成されたマルチフィンガー構造を有するＦｉｎＦＥＴの構成例を示す図である。図８において、１０１は、基板の上に形成された一方向に延在する凸状（フィン形）の半導体領域である。
　凸状の半導体領域１０１の一部について、その両側面及び上面をゲート絶縁膜を介して覆うゲート電極１０２が凸状の半導体領域１０１に交差するように形成され、ゲート電極１０２の両側の凸状の半導体領域１０１にソース領域及びドレイン領域が形成される。複数のゲート電極１０２は、例えばポリシリコンで構成され、ビアを介して金属配線１０３に接続されている。
　また、図８において、１０４はトランジスタが形成される領域を分離するための素子分離絶縁膜（Shallow Trench Isolation：ＳＴＩ）であり、１０５はゲート電極１０２とＳＴＩ１０４との間に配置され、ゲート電極１０２と同一の層に形成されたダミーのゲート電極である。ダミーのゲート電極１０２も、例えばポリシリコンで構成される。
　マルチフィンガー構造を有するＦｉｎＦＥＴは、隣接するトランジスタの発熱の影響を受け、図９に示すようにフィンガー数が多くなるほど発熱しやすくなる。つまり、ＦｉｎＦＥＴは、図８に示したようなマルチフィンガー構造にすると、フィンガー数が１である場合よりも発熱しやすくなる。
　ＦｉｎＦＥＴの発熱を抑える一つの方法として、図１０に示すようにフィンガー数を１にするなどして、隣接するトランジスタからの発熱の影響を低減し発熱を抑える方法が考えられる。図１０は、フィンガー数を１にしたＦｉｎＦＥＴの構成例を示す図であり、図８に示した構成要素と同じ構成要素には同一の符号を付している。
　しかし、図１０に示したようにフィンガー数を１にしたＦｉｎＦＥＴでは、ゲート電極１０２の両側に配置されているＳＴＩ１０４間の距離ｘが短くなる。ＳＴＩ１０４間の距離ｘが短くなると、ＳＴＩストレス（ＳＴＩ１０４による応力）により、図１１に示すようにトランジスタの飽和電流Ｉｏｎが減少する。そのため、例えば図８に示したマルチフィンガー構造を有するＦｉｎＦＥＴと同じ飽和電流Ｉｏｎを得るにはトランジスタ数を増加する必要があり、消費電力や面積が増加してしまう。
特開２０１５－２２０４２０号公報
　本発明の目的は、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができるＦｉｎＦＥＴ型の半導体装置を提供することにある。
　半導体装置の一態様は、素子分離領域と、凸状の半導体領域と、凸状の半導体領域の一部分の両側面及び上面に形成されたゲート電極であって、素子分離領域の対向する一対の端部の間に形成された複数の第１のゲート電極と、複数の第１のゲート電極と同一の層に、複数の第１のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される第２のゲート電極と、第１のゲート電極及び第２のゲート電極の両側の凸状の半導体領域に形成されたソース領域及びドレイン領域とを有する。
　開示の半導体装置は、第１のゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加される第２のゲート電極を有するトランジスタを配置することにより、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができる。
図１は、本実施形態における半導体装置の構成例を示す図である。 図２Ａは、図１のＩ－Ｉ線に沿った概略断面図である。 図２Ｂは、図１のＩＩ－ＩＩ線に沿った概略断面図である。 図２Ｃは、図１のＩＩＩ－ＩＩＩ線に沿った概略断面図である。 図３は、本実施形態における半導体装置の他の構成例を示す図である。 図４は、本実施形態における半導体装置の他の構成例を示す図である。 図５は、本実施形態における半導体装置の他の構成例を示す図である。 図６Ａは、本実施形態における半導体装置の適用例である発振回路の構成例を示す回路図である。 図６Ｂは、図６Ａに示すＰチャネルトランジスタの構成例を示す図である。 図６Ｃは、図６Ａに示すＮチャネルトランジスタの構成例を示す図である。 図７Ａは、本実施形態における半導体装置の適用例であるバイアス回路の構成例を示す回路図である。 図７Ｂは、図７Ａに示すトランジスタの構成例を示す図である。 図８は、マルチフィンガー構造を有するＦｉｎＦＥＴの構成例を示す図である。 図９は、ＦｉｎＦＥＴにおけるフィンガー数に応じた発熱の変化を示す図である。 図１０は、ＦｉｎＦＥＴの発熱を抑える方法を説明する図である。 図１１は、ＦｉｎＦＥＴにおけるＳＴＩ間の距離に応じた飽和電流の変化を示す図である。
　以下、本発明の実施形態を図面に基づいて説明する。
　図１は、本発明の一実施形態における半導体装置としてのフィン形の構造を有する電界効果トランジスタ（Fin Field Effect Transistor：ＦｉｎＦＥＴ）の構成例を示す図である。図２Ａは図１のＩ－Ｉ線に沿った概略断面図であり、図２Ｂは図１のＩＩ－ＩＩ線に沿った概略断面図であり、図２Ｃは図１のＩＩＩ－ＩＩＩ線に沿った概略断面図である。
　本実施形態におけるＦｉｎＦＥＴは、基板１７の上に一方向に延在する凸状（フィン形）の半導体領域１１が形成されている。凸状の半導体領域１１の一部について、その両側面及び上面に図示しないゲート絶縁膜が形成されている。凸状の半導体領域１１の一部には、両側面及び上面にゲート絶縁膜を介して覆うゲート電極１２Ａ、１２Ｂが形成されている。凸状の半導体領域１１のゲート絶縁膜の被覆部分、言い換えればゲート電極１２Ａ、１２Ｂの両側の凸状の半導体領域１１にソース領域及びドレイン領域が形成されている。
　ゲート電極１２Ａ、１２Ｂは、素子分離領域の対向する一対の端部の間に、同じ層に形成されており、例えばポリシリコンで構成されている。ゲート電極１２Ａの各々は、ビア１６Ａを介して信号が入力される金属配線１３Ａに接続されている。ゲート電極１２Ｂの各々は、ビア１６Ｂを介してバックゲートと同じ電圧が印加される金属配線１３Ｂに接続されている。また、凸状の半導体領域１１に形成されたソース領域及びドレイン領域は、それぞれ図示しないコンタクト電極を介してソース電極及びドレイン電極に接続されている。
　また、基板１７の上にトランジスタが形成される領域を分離するための素子分離絶縁膜（Shallow Trench Isolation：ＳＴＩ）１４が形成されている。ＳＴＩ１４とゲート電極１２Ａ又は１２Ｂとの間に、ゲート電極１２Ａ、１２Ｂと同一の層に例えばポリシリコンで構成されたダミーのゲート電極１５が形成されている。なお、図１、図２Ａ、図２Ｂ、及び図２Ｃに示した半導体装置は、周知の製造方法を用いて形成することができ、例えば、上記特許文献１に記載された製造方法の少なくとも一部を用いて形成することができる。
　このように本実施形態におけるＦｉｎＦＥＴは、ＳＴＩ１４が配された素子分離領域の対向する一対の端部の間に、信号が印加されるゲート電極１２Ａが櫛歯状（フィンガー状）に複数形成されたマルチフィンガー構造を有し、信号が印加されるゲート電極１２Ａの間に、バックゲートと同じ電圧が印加されるゲート電極１２Ｂを設けている。すなわち、信号に応じて駆動されるトランジスタＭＡの間に、ゲート電極１２Ｂの電位がオフ状態にするようにクリップされているトランジスタＭＢが配置されている。
　これにより、ＦｉｎＦＥＴにおける発熱を抑制することができる。また、ゲート電極の両側に形成されているＳＴＩ１４間の距離も十分長くなり、ＳＴＩストレスを緩和し飽和電流Ｉｏｎを維持することができる。
　なお、前述した例では、信号が入力されるゲート電極１２Ａとバックゲートと同じ電圧が印加されるゲート電極１２Ｂとを交互に設けている。すなわち、信号に応じて駆動されるトランジスタの間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタが１つ設けている。しかし、本発明は、これに限定されるものではない。
　信号が入力されるゲート電極１２Ａ間に設けるバックゲートと同じ電圧が印加されるゲート電極１２Ｂの数は任意であり、例えば、図３に示すように、信号が入力されるゲート電極１２Ａの間にバックゲートと同じ電圧が印加される２つのゲート電極１２Ｂを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタの間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを２つ設けるようにしてもよい。
　また、例えば、図４に示すように、信号が入力されるゲート電極１２Ａを２つずつ隣接して配置し、その間にバックゲートと同じ電圧が印加される１つのゲート電極１２Ｂを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタを２つ隣接させ、その間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを１つ設けるようにしてもよい。
　また、例えば、図５に示すように、信号が入力されるゲート電極１２Ａを２つずつ隣接して配置し、その間にバックゲートと同じ電圧が印加される２つのゲート電極１２Ｂを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタを２つ隣接させ、その間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを２つ設けるようにしてもよい。なお、信号に応じて駆動されるトランジスタを隣接して配置する数を多くすると発熱が増加するので、信号に応じて駆動されるトランジスタは１つ又は２つ隣接して配置することが好ましい。
　次に、本実施形態におけるＦｉｎＦＥＴを適用した半導体集積回路について説明する。図６Ａは、本実施形態におけるＦｉｎＦＥＴの適用例としての電圧制御発振回路（ＶＣＯ）の構成例を示す回路図である。電圧制御発振回路は、ＰチャネルトランジスタＭ１１、Ｍ１３、ＮチャネルトランジスタＭ１２、Ｍ１４、インダクタＬ１１、容量Ｃ１１、及び電圧制御される可変容量Ｃ１２を有する。
　ＰチャネルトランジスタＭ１１は、ソースが電源電圧ＶＤＤを供給する信号線に接続され、ドレインがＮチャネルトランジスタＭ１２のドレインに接続される。ＮチャネルトランジスタＭ１２のソースは、基準電圧（例えばグランドＧＮＤ）を供給する信号線に接続される。
　同様に、ＰチャネルトランジスタＭ１３は、ソースが電源電圧ＶＤＤを供給する信号線に接続され、ドレインがＮチャネルトランジスタＭ１４のドレインに接続される。ＮチャネルトランジスタＭ１４のソースは、基準電圧を供給する信号線に接続される。
　また、ＰチャネルトランジスタＭ１１のゲート及びＮチャネルトランジスタＭ１２のゲートは、ＰチャネルトランジスタＭ１３のドレインとＮチャネルトランジスタＭ１４のドレインとの相互接続点に接続される。ＰチャネルトランジスタＭ１３のゲート及びＮチャネルトランジスタＭ１４のゲートは、ＰチャネルトランジスタＭ１１のドレインとＮチャネルトランジスタＭ１２のドレインとの相互接続点に接続される。すなわち、トランジスタＭ１１、Ｍ１２により構成された第１のインバータと、トランジスタＭ１３、Ｍ１４により構成された第２のインバータとがクロスカップリングされている。
　トランジスタＭ１１、Ｍ１２のドレインの相互接続点と、トランジスタＭ１３、Ｍ１４のドレインの相互接続点との間に、インダクタＬ１１、容量Ｃ１１、及び可変容量Ｃ１２が並列に接続される。
　図６Ａに示した発振回路の発振周波数ｆは、インダクタＬ１１、容量Ｃ１１、及び可変容量Ｃ１２によって決まり、ｆ＝１／（２π√（Ｌ１１（Ｃ１１＋Ｃ１２）））で表される。高周波な発振周波数を実現するにはインダクタＬ１１や容量Ｃ１１を小さくするが、インダクタＬ１１を小さくしすぎると発振しにくくなるため、一般的には容量Ｃ１１を小さくする。
　容量Ｃ１１の成分としては配線の寄生負荷やクロスカップルのトランジスタ負荷が支配的となる。また、発振信号は正弦波であるので、トランジスタＭ１１～Ｍ１４がオン状態になっている期間が比較的長く、発熱しやすい傾向がある。ここで、例えば図１０に示したようにして発熱を抑制しようとすると、配線による負荷が増加するとともにトランジスタの飽和電流Ｉｏｎが低下するため、トランジスタの数を増加する必要がある。その結果、容量Ｃ１１が増加し、所望の発振周波数を実現しにくくなる。
　トランジスタＭ１１～Ｍ１４として、本実施形態におけるＦｉｎＦＥＴを適用することで、トランジスタの飽和電流Ｉｏｎを低下させずに発熱を抑えることができ、配線負荷による容量Ｃ１１の増加を抑制し、所望の発振周波数の信号を出力することが可能となる。
　例えば、ＰチャネルトランジスタＭ１１、Ｍ１３を図６Ｂに示すような構成とし、ＮチャネルトランジスタＭ１２、Ｍ１４を図６Ｃに示すような構成とすることでトランジスタの飽和電流Ｉｏｎを低下させずに発熱を抑えることが可能である。図６Ｂ及び図６Ｃは、図６Ａに示したＰチャネルトランジスタＭ１１、Ｍ１３及びＮチャネルトランジスタＭ１２、Ｍ１４の構成例を示す図であり、図１に示した構成要素と同一の構成要素には同一の符号を付している。
　図６Ｂに示すＦｉｎＦＥＴは、ゲート電極１２Ａをゲート電極とするトランジスタのソース領域がゲート電極１２Ａとゲート電極１２Ｂ（又はダミーのゲート電極１５）との間の半導体領域１１に形成され、ドレイン領域が隣接するゲート電極１２Ａの間の半導体領域１１に形成されている。ゲート電極１２Ａをゲート電極とするトランジスタのソース領域は、図示しないコンタクト電極を介して電源電圧ＶＤＤが供給されるソース電極に接続され、ドレイン領域は図示しないコンタクト電極を介してドレイン電極に接続されている。
　また、図６Ｃに示すＦｉｎＦＥＴは、ゲート電極１２Ａをゲート電極とするトランジスタのソース領域がゲート電極１２Ａとゲート電極１２Ｂ（又はダミーのゲート電極１５）との間の半導体領域１１に形成され、ドレイン領域が隣接するゲート電極１２Ａの間の半導体領域１１に形成されている。ゲート電極１２Ａをゲート電極とするトランジスタのソース領域は、図示しないコンタクト電極を介して基準電圧（例えばグランドＧＮＤ）が供給されるソース電極に接続され、ドレイン領域は図示しないコンタクト電極を介してドレイン電極に接続されている。
　図７Ａは、本実施形態におけるＦｉｎＦＥＴの適用例としてのバイアス回路の構成例を示す回路図である。図７Ａに示すバイアス回路は、ＰチャネルトランジスタＭ２１、Ｍ２２がカレントミラー接続され、電流Ｉ２として電流Ｉ１の２倍の電流を流す回路である。
　例えば、ＰチャネルトランジスタＭ２１、Ｍ２２を図７Ｂに示すような構成とすることでトランジスタの飽和電流Ｉｏｎを低下させずに発熱を抑えることが可能である。図７Ｂは、図７Ａに示したＰチャネルトランジスタＭ２１、Ｍ２２の構成例を示す図であり、図１に示した構成要素と同一の構成要素には同一の符号を付している。ＰチャネルトランジスタＭ２１として１組の２つの隣接するゲート電極１２Ａを有するトランジスタを用い、ＰチャネルトランジスタＭ２２として２組の２つの隣接するゲート電極１２Ａを有するトランジスタを用いることで、電流Ｉ２としてトランジスタＭ２１を流れる電流Ｉ１の２倍の電流を流すことが可能となる。
　また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
　本発明によれば、ＦｉｎＦＥＴにおいて、信号が印加されるゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加されるゲート電極を有するトランジスタを配置することにより、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができる。

Claims (12)

  1. 　素子分離領域と、
    　凸状の半導体領域と、
    　前記凸状の半導体領域の第１の部分の両側面及び上面に形成されたゲート電極であって、前記素子分離領域の対向する一対の端部の間に形成された複数の第１のゲート電極と、
    　前記第１の部分とは異なる前記凸状の半導体領域の第２の部分の両側面及び上面に形成されたゲート電極であって、前記複数の第１のゲート電極と同一の層に、前記複数の第１のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される少なくとも１つの第２のゲート電極と、
    　前記第１のゲート電極及び前記第２のゲート電極の両側の前記凸状の半導体領域に形成されたソース領域及びドレイン領域と
    を有することを特徴とする半導体装置。
  2. 　前記第２のゲート電極には、前記トランジスタのバックゲートと同じ電圧が印加されることを特徴とする請求項１記載の半導体装置。
  3. 　前記複数の第１のゲート電極の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 　２つの前記第１のゲート電極を１組とし、前記第１のゲート電極の組の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項１又は２記載の半導体装置。
  5. 　前記トランジスタは、ＦｉｎＦＥＴであることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 　素子分離領域と、
    　凸状の半導体領域と、
    　前記凸状の半導体領域の第１の部分の両側面及び上面に形成されたゲート電極であって、前記素子分離領域の対向する一対の端部の間に形成された複数の第１のゲート電極と、
    　前記第１の部分とは異なる前記凸状の半導体領域の第２の部分の両側面及び上面に形成されたゲート電極であって、前記複数の第１のゲート電極と同一の層に、前記複数の第１のゲート電極の間に形成され、トランジスタをオフ状態とする電圧が印加される少なくとも１つの第２のゲート電極と、
    　前記第１のゲート電極及び前記第２のゲート電極の両側の前記凸状の半導体領域に形成されたソース領域及びドレイン領域と
    を有する基板に形成された回路であって、少なくとも前記第１のゲート電極、前記ソース領域及びドレイン領域を含むトランジスタを用いた回路を有することを特徴とする半導体集積回路。
  7. 　前記トランジスタを用いた回路は、
    　前記トランジスタを用いて構成されクロスカップリングされたインバータと、
    　前記インバータの出力ノード間に接続されたインダクタと、
    　前記インバータの出力ノード間に、前記インダクタと並列に接続された容量とを有する発振回路であることを特徴とする請求項６記載の半導体集積回路。
  8. 　前記トランジスタを用いた回路は、
    　第１の前記トランジスタと、
    　前記第１のトランジスタとカレントミラー接続された第２の前記トランジスタとを有するバイアス回路であることを特徴とする請求項６記載の半導体集積回路。
  9. 　前記トランジスタの前記第２のゲート電極には、該トランジスタのバックゲートと同じ電圧が印加されることを特徴とする請求項６～８の何れか１項に記載の半導体集積回路。
  10. 　前記複数の第１のゲート電極の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項６～９の何れか１項に記載の半導体集積回路。
  11. 　２つの前記第１のゲート電極を１組とし、前記第１のゲート電極の組の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項６～９の何れか１項に記載の半導体集積回路。
  12. 　前記トランジスタは、ＦｉｎＦＥＴであることを特徴とする請求項６～１１の何れか１項に記載の半導体集積回路。
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