JPH1126596A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
- Publication number
- JPH1126596A JPH1126596A JP9174931A JP17493197A JPH1126596A JP H1126596 A JPH1126596 A JP H1126596A JP 9174931 A JP9174931 A JP 9174931A JP 17493197 A JP17493197 A JP 17493197A JP H1126596 A JPH1126596 A JP H1126596A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- type mos
- gate oxide
- transistors
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 入力信号が印加されるトランジスタのゲート
酸化膜厚を他の高耐圧素子のゲート酸化膜厚より薄くす
ることにより、チップサイズの増大を抑え、高速動作を
可能にする。 【解決手段】 基板１２上および第１のＮ型ウェル領域
１４に高耐圧部１０のＮ−ＭＯＳ２２及びＰ−ＭＯＳ１
５を形成する。第２のＮ型ウェル領域１６およびＰ型ウ
ェル領域１７に低耐圧部１１のＰーＭＯＳ１８とＮ−Ｍ
ＯＳ２５を形成する。高耐圧部１０と低耐圧部１１とを
具備し、高耐圧部のＮ−ＭＯＳ２８のゲート酸化膜２８
は厚く、特定のＰ−ＭＯＳ１５のゲート酸化膜２９は薄
い。Ｐ−ＭＯＳ１５のゲートに入力信号φ、＊φを印可
するようにレベルシフト回路を構成する。
酸化膜厚を他の高耐圧素子のゲート酸化膜厚より薄くす
ることにより、チップサイズの増大を抑え、高速動作を
可能にする。 【解決手段】 基板１２上および第１のＮ型ウェル領域
１４に高耐圧部１０のＮ−ＭＯＳ２２及びＰ−ＭＯＳ１
５を形成する。第２のＮ型ウェル領域１６およびＰ型ウ
ェル領域１７に低耐圧部１１のＰーＭＯＳ１８とＮ−Ｍ
ＯＳ２５を形成する。高耐圧部１０と低耐圧部１１とを
具備し、高耐圧部のＮ−ＭＯＳ２８のゲート酸化膜２８
は厚く、特定のＰ−ＭＯＳ１５のゲート酸化膜２９は薄
い。Ｐ−ＭＯＳ１５のゲートに入力信号φ、＊φを印可
するようにレベルシフト回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧系の信号を
高電圧系の信号に変換する為のレベルシフタ回路を内蔵
した、半導体集積回路とその製造方法に関する。
高電圧系の信号に変換する為のレベルシフタ回路を内蔵
した、半導体集積回路とその製造方法に関する。
【０００２】
【従来の技術】ＬＣＤドライバーＩＣ等では、ＣＰＵや
ビデオ信号処理回路で処理した低電圧系（例えば５Ｖ）
の信号を入力し、その信号をレベルシフト回路によって
高電圧系（例えば４０Ｖ）の信号に変換し、該変換した
高電圧系の信号によってＬＣＤパネルを駆動する為の出
力信号を出力している。ＬＣＤパネルのドットライン毎
に１個のレベルシフタ回路が必要となり、その大画面化
が進めばおのずと多くのレベルシフト回路を１個のＩＣ
内に収納することが必要となる。
ビデオ信号処理回路で処理した低電圧系（例えば５Ｖ）
の信号を入力し、その信号をレベルシフト回路によって
高電圧系（例えば４０Ｖ）の信号に変換し、該変換した
高電圧系の信号によってＬＣＤパネルを駆動する為の出
力信号を出力している。ＬＣＤパネルのドットライン毎
に１個のレベルシフタ回路が必要となり、その大画面化
が進めばおのずと多くのレベルシフト回路を１個のＩＣ
内に収納することが必要となる。
【０００３】図７（Ａ）は、レベルシフト回路１の構成
を示す図である。同図において、ＭＯＳトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４は高耐圧系のトランジスタであ
り、Ｑ５、Ｑ６は低耐圧系のトランジスタである。トラ
ンジスタＱ７、Ｑ８は反転信号＊φを形成する為のイン
バータ２を構成する。ＶＤＤは電源電圧（＋５Ｖ）、Ｖ
ＳＳは低耐圧系のソース電位（０Ｖ）であり、ＶＳＳＬ
は高耐圧系のソース電位（−４０Ｖ）である。
を示す図である。同図において、ＭＯＳトランジスタＱ
１、Ｑ２、Ｑ３、Ｑ４は高耐圧系のトランジスタであ
り、Ｑ５、Ｑ６は低耐圧系のトランジスタである。トラ
ンジスタＱ７、Ｑ８は反転信号＊φを形成する為のイン
バータ２を構成する。ＶＤＤは電源電圧（＋５Ｖ）、Ｖ
ＳＳは低耐圧系のソース電位（０Ｖ）であり、ＶＳＳＬ
は高耐圧系のソース電位（−４０Ｖ）である。
【０００４】本回路のＤＣ動作は以下の通りである。
今、入力信号φがＬレベル（０Ｖ）の時、トランジスタ
Ｑ１はＯＮし、反転信号＊φが印可されるトランジスタ
Ｑ２はＯＦＦし、トランジスタＱ３はＯＦＦし、トラン
ジスタＱ４はＯＮとなる。トランジスタＱ１がＯＮして
いるので、出力端子ａの電位はＶＤＤ（５Ｖ）となる。
一方、入力信号φがＨレベル（＋５Ｖ）の時、トランジ
スタＱ１はＯＦＦし、反転信号＊φが印可されるトラン
ジスタＱ２はＯＮし、トランジスタＱ３はＯＮし、トラ
ンジスタＱ４はＯＦＦとなる。トランジスタＱ３がＯＮ
しているので、出力端子ａの電位はＶＳＳＬ（−４０
Ｖ）となる。
今、入力信号φがＬレベル（０Ｖ）の時、トランジスタ
Ｑ１はＯＮし、反転信号＊φが印可されるトランジスタ
Ｑ２はＯＦＦし、トランジスタＱ３はＯＦＦし、トラン
ジスタＱ４はＯＮとなる。トランジスタＱ１がＯＮして
いるので、出力端子ａの電位はＶＤＤ（５Ｖ）となる。
一方、入力信号φがＨレベル（＋５Ｖ）の時、トランジ
スタＱ１はＯＦＦし、反転信号＊φが印可されるトラン
ジスタＱ２はＯＮし、トランジスタＱ３はＯＮし、トラ
ンジスタＱ４はＯＦＦとなる。トランジスタＱ３がＯＮ
しているので、出力端子ａの電位はＶＳＳＬ（−４０
Ｖ）となる。
【０００５】従って、図７（Ｂ）に示したように、本回
路はＶＤＤ／ＶＳＳ系（＋５Ｖ／０Ｖ）の入力信号φ。
＊φの信号波形３を、ＶＤＤ／ＶＳＳＬ系（＋５Ｖ／−
４０Ｖ）の出力信号４に変換するという動作を行う。と
ころで、インバータ２の反転動作に追随してレベルシフ
ト回路１が反転動作を行うためには、インバータ２の出
力振幅の範囲内、例えば出力振幅の約半分の値（１／２
・ＶＤＤ）でレベルシフト回路１が反転動作する必要が
ある。例えばレベルシフト回路が−２０Ｖで反転動作す
るならば、振幅が０〜＋５Ｖの入力信号φ、＊φではこ
のレベルシフト回路を反転動作させることができなくな
るためである。図８（Ａ）を参照して、レベルシフト回
路１が反転動作する時の反転電圧Ｖｔ＊は、回路の入出
力特性（Ｖｉｎ−Ｖｏｕｔ）を描いたときに、出力電圧
が（ＶＤＤＬ−ＶＳＳ）の半分の値になる時の入力電圧
を示す。
路はＶＤＤ／ＶＳＳ系（＋５Ｖ／０Ｖ）の入力信号φ。
＊φの信号波形３を、ＶＤＤ／ＶＳＳＬ系（＋５Ｖ／−
４０Ｖ）の出力信号４に変換するという動作を行う。と
ころで、インバータ２の反転動作に追随してレベルシフ
ト回路１が反転動作を行うためには、インバータ２の出
力振幅の範囲内、例えば出力振幅の約半分の値（１／２
・ＶＤＤ）でレベルシフト回路１が反転動作する必要が
ある。例えばレベルシフト回路が−２０Ｖで反転動作す
るならば、振幅が０〜＋５Ｖの入力信号φ、＊φではこ
のレベルシフト回路を反転動作させることができなくな
るためである。図８（Ａ）を参照して、レベルシフト回
路１が反転動作する時の反転電圧Ｖｔ＊は、回路の入出
力特性（Ｖｉｎ−Ｖｏｕｔ）を描いたときに、出力電圧
が（ＶＤＤＬ−ＶＳＳ）の半分の値になる時の入力電圧
を示す。
【０００６】今、トランジスタＱ１、Ｑ３を図８（Ｂ）
に示したような単純な抵抗に置き換えて考えてみる。
尚、ｒ１はトランジスタＱ１のＯＮ抵抗、ｒ３はトラン
ジスタＱ３のＯＮ抵抗である。この回路の出力端ＯＵＴ
の電圧Ｖｏｕｔは、 Ｖｏｕｔ＝（ＶＤＤ−ＶＳＳＬ）・ｒ３／（ｒ１＋ｒ３） ・・・・（１） で表すことができる。
に示したような単純な抵抗に置き換えて考えてみる。
尚、ｒ１はトランジスタＱ１のＯＮ抵抗、ｒ３はトラン
ジスタＱ３のＯＮ抵抗である。この回路の出力端ＯＵＴ
の電圧Ｖｏｕｔは、 Ｖｏｕｔ＝（ＶＤＤ−ＶＳＳＬ）・ｒ３／（ｒ１＋ｒ３） ・・・・（１） で表すことができる。
【０００７】例えば、ｒ１＝ｒ３の時の反転電圧Ｖｔ＊
を図８（Ａ）のＶｔ＊１と仮定する。入出力特性を図面
左側の方向（Ｖｔ＊２）に移動させる為には、入力電圧
Ｖｉｎの上昇に対して出力電圧Ｖｏｕｔが即低下するよ
うに構成すればよいのであるから、ＯＮ抵抗ｒ１、ｒ３
を（２）式の関係に設計すればよいことがわかる。 ｒ１＞＞ｒ３ ・・・・・・・（２） 反対に、反転電圧を図面右側の方向（Ｖｔ＊３）に移動
させる為には、入力電圧Ｖｉｎの変動に対して出力電圧
Ｖｏｕｔが殆ど低下しないように構成すればよいのであ
るから、ＯＮ抵抗ｒ１、ｒ３を（３）式の関係に設計す
ればよいことがわかる。 ｒ１＜＜ｒ３ ・・・・・・・（３） これは、入力電圧Ｖｉｎを最大振幅値付近まで上昇させ
ることで初めて反転動作する、ということを意味する。
を図８（Ａ）のＶｔ＊１と仮定する。入出力特性を図面
左側の方向（Ｖｔ＊２）に移動させる為には、入力電圧
Ｖｉｎの上昇に対して出力電圧Ｖｏｕｔが即低下するよ
うに構成すればよいのであるから、ＯＮ抵抗ｒ１、ｒ３
を（２）式の関係に設計すればよいことがわかる。 ｒ１＞＞ｒ３ ・・・・・・・（２） 反対に、反転電圧を図面右側の方向（Ｖｔ＊３）に移動
させる為には、入力電圧Ｖｉｎの変動に対して出力電圧
Ｖｏｕｔが殆ど低下しないように構成すればよいのであ
るから、ＯＮ抵抗ｒ１、ｒ３を（３）式の関係に設計す
ればよいことがわかる。 ｒ１＜＜ｒ３ ・・・・・・・（３） これは、入力電圧Ｖｉｎを最大振幅値付近まで上昇させ
ることで初めて反転動作する、ということを意味する。
【０００８】詳細な算出は割愛するが、図７（Ａ）のレ
ベルシフト回路１の反転電圧Ｖｔ＊を（ＶＤＤ−ＶＳ
Ｓ）の半分、すなわち２．５Ｖ程度に設計することは、
＋５Ｖ〜−４０Ｖもの大電位差にあっては反転電圧Ｖｔ
＊をＶＤＤ（＋５Ｖ）側に極めて接近させた設計を行う
ことを意味する。従って、これらの考察からレベルシフ
ト回路１が安定動作するためには、式（３）に準じて、 トランジスタＱ１のＯＮ抵抗＜＜トランジスタＱ３のＯＮ抵抗 ・・（４） トランジスタＱ２のＯＮ抵抗＜＜トランジスタＱ４のＯＮ抵抗 ・・（５） の両方を満足している必要が生じる。そのため従来は、
トランジスタのゲート幅／ゲート長（Ｗ／Ｌ）比を調整
することにより、上記（４）（５）式を満足させてい
た。
ベルシフト回路１の反転電圧Ｖｔ＊を（ＶＤＤ−ＶＳ
Ｓ）の半分、すなわち２．５Ｖ程度に設計することは、
＋５Ｖ〜−４０Ｖもの大電位差にあっては反転電圧Ｖｔ
＊をＶＤＤ（＋５Ｖ）側に極めて接近させた設計を行う
ことを意味する。従って、これらの考察からレベルシフ
ト回路１が安定動作するためには、式（３）に準じて、 トランジスタＱ１のＯＮ抵抗＜＜トランジスタＱ３のＯＮ抵抗 ・・（４） トランジスタＱ２のＯＮ抵抗＜＜トランジスタＱ４のＯＮ抵抗 ・・（５） の両方を満足している必要が生じる。そのため従来は、
トランジスタのゲート幅／ゲート長（Ｗ／Ｌ）比を調整
することにより、上記（４）（５）式を満足させてい
た。
【０００９】
【発明が解決しようとする課題】近年の電子機器に対す
る高速化と低消費電力化の要求を満足するため、集積回
路には最小設計ルールの縮小と動作電圧の低電圧化（５
Ｖ→３Ｖ）が押し進められている。従ってレベルシフト
回路の入力信号φも最大振幅が小さくなり、例えば電源
電圧ＶＤＤ＝３Ｖ系の機器に対応するためには、レベル
シフト回路１の反転電圧Ｖｔ＊を従来の約２．５Ｖから
１．５Ｖ程度にまで更に減じなければならない。これは
反転電圧Ｖｔ＊と電源電位ＶＤＤとの電位差を更に縮め
る（電源電位ＶＤＤ側にシフトさせる）ことを意味する
ので、上記の考察に従えば、（４）（５）式を満足させ
る為に、トランジスタＱ３、Ｑ４のＯＮ抵抗を更に増大
させ且つトランジスタＱ１、Ｑ２のＯＮ抵抗を更に低減
しなければならない。
る高速化と低消費電力化の要求を満足するため、集積回
路には最小設計ルールの縮小と動作電圧の低電圧化（５
Ｖ→３Ｖ）が押し進められている。従ってレベルシフト
回路の入力信号φも最大振幅が小さくなり、例えば電源
電圧ＶＤＤ＝３Ｖ系の機器に対応するためには、レベル
シフト回路１の反転電圧Ｖｔ＊を従来の約２．５Ｖから
１．５Ｖ程度にまで更に減じなければならない。これは
反転電圧Ｖｔ＊と電源電位ＶＤＤとの電位差を更に縮め
る（電源電位ＶＤＤ側にシフトさせる）ことを意味する
ので、上記の考察に従えば、（４）（５）式を満足させ
る為に、トランジスタＱ３、Ｑ４のＯＮ抵抗を更に増大
させ且つトランジスタＱ１、Ｑ２のＯＮ抵抗を更に低減
しなければならない。
【００１０】しかしながら、ゲート幅／ゲート長（Ｗ／
Ｌ）の比を変更する手法では、更に比を大きくするため
にはトランジスタサイズが大きくなるので、ＩＣのチッ
プサイズが大きくなるという欠点がある。特にＬＣＤド
ライバー用途などでは、レベルシフト回路を多数個（１
００個以上）集積化するので、トランジスタ１個のサイ
ズ増大は即大幅なチップサイズ増大となってしまう。
Ｌ）の比を変更する手法では、更に比を大きくするため
にはトランジスタサイズが大きくなるので、ＩＣのチッ
プサイズが大きくなるという欠点がある。特にＬＣＤド
ライバー用途などでは、レベルシフト回路を多数個（１
００個以上）集積化するので、トランジスタ１個のサイ
ズ増大は即大幅なチップサイズ増大となってしまう。
【００１１】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、トランジスタＱ１、Ｑ２の
ゲート酸化膜厚（tox1）を、トランジスタＱ３、Ｑ４の
ゲート酸化膜厚(tox2)より薄くしたことを特徴とする。
また、トランジスタＱ１、Ｑ２のゲート酸化膜を、低
（通常）耐圧の素子（トランジスタＱ７、Ｑ８等）のゲ
ート酸化工程と同時的に形成したことを特徴とする。
課題に鑑み成されたもので、トランジスタＱ１、Ｑ２の
ゲート酸化膜厚（tox1）を、トランジスタＱ３、Ｑ４の
ゲート酸化膜厚(tox2)より薄くしたことを特徴とする。
また、トランジスタＱ１、Ｑ２のゲート酸化膜を、低
（通常）耐圧の素子（トランジスタＱ７、Ｑ８等）のゲ
ート酸化工程と同時的に形成したことを特徴とする。
【００１２】更に、トランジスタＱ３、Ｑ４のソース・
ドレイン領域の端を耐酸化マスクの端から後退させたこ
とを特徴とする。以下に、ゲート酸化膜厚(tox1)とＯＮ
抵抗との関係を導く。先ず、ＭＯＳトランジスタのドレ
イン電流Ｉｄは次式によって表される。 Ｉｄ＝μ・Ｖｄｓ・ε・（ＶｇｓーＶｔｈ）／（Ｌ・ｔｏｘ）・・・（６） 但し、μは電子の移動度、Ｗはゲート幅、Ｖｄｓはソー
ス・ドレイン間電圧、Ｖｇｓはゲートソース間電圧、ε
は誘電率、Ｌはゲート長、ｔｏｘはゲート酸化膜厚であ
る。
ドレイン領域の端を耐酸化マスクの端から後退させたこ
とを特徴とする。以下に、ゲート酸化膜厚(tox1)とＯＮ
抵抗との関係を導く。先ず、ＭＯＳトランジスタのドレ
イン電流Ｉｄは次式によって表される。 Ｉｄ＝μ・Ｖｄｓ・ε・（ＶｇｓーＶｔｈ）／（Ｌ・ｔｏｘ）・・・（６） 但し、μは電子の移動度、Ｗはゲート幅、Ｖｄｓはソー
ス・ドレイン間電圧、Ｖｇｓはゲートソース間電圧、ε
は誘電率、Ｌはゲート長、ｔｏｘはゲート酸化膜厚であ
る。
【００１３】ＯＮ抵抗ｒはドレイン電流Ｉｄとソース・
ドレイン間電圧Ｖｄｓで表すことができるので、結局
（６）式より ｒ＝Ｖｄｓ／Ｉｄ ∝ ｔｏｘ ・・・・・・・・・・・・・・・・（７） となる。すなわち、ゲート酸化膜厚を薄くすることでＯ
Ｎ抵抗を小さく、反対にゲート酸化膜厚を厚くすること
でＯＮ抵抗を大きくできるのである。よって、ゲート幅
／ゲート長（Ｗ／Ｌ）の比を極端に大きくすることな
く、（４）（５）式の条件を満足することができる。し
かも、トランジスタＱ１、Ｑ２はゲートに高電圧（−４
０Ｖ）が印加される箇所ではないで、耐圧的に問題とな
ることは無い。
ドレイン間電圧Ｖｄｓで表すことができるので、結局
（６）式より ｒ＝Ｖｄｓ／Ｉｄ ∝ ｔｏｘ ・・・・・・・・・・・・・・・・（７） となる。すなわち、ゲート酸化膜厚を薄くすることでＯ
Ｎ抵抗を小さく、反対にゲート酸化膜厚を厚くすること
でＯＮ抵抗を大きくできるのである。よって、ゲート幅
／ゲート長（Ｗ／Ｌ）の比を極端に大きくすることな
く、（４）（５）式の条件を満足することができる。し
かも、トランジスタＱ１、Ｑ２はゲートに高電圧（−４
０Ｖ）が印加される箇所ではないで、耐圧的に問題とな
ることは無い。
【００１４】さらに、トランジスタＱ１、Ｑ２のゲート
酸化膜を、低耐圧系の素子部のゲート酸化膜形成と同時
に行うことにより、製造工程の追加を不要にできる。更
に、トランジスタＱ３、Ｑ４のソース・ドレイン領域の
端を、第２の選択酸化膜より後退させた構成とすること
により、実効的なチャンネル長が長くなるので、ＯＮ抵
抗を更に増大できる。従って、トランジスタＱ１、Ｑ２
をゲート酸化膜厚の薄い構成とし、トランジスタＱ３、
Ｑ４を前記実効的なチャンネル長を長くした構成とする
ことにより、両者のＯＮ抵抗の比を更に拡大することが
できる。
酸化膜を、低耐圧系の素子部のゲート酸化膜形成と同時
に行うことにより、製造工程の追加を不要にできる。更
に、トランジスタＱ３、Ｑ４のソース・ドレイン領域の
端を、第２の選択酸化膜より後退させた構成とすること
により、実効的なチャンネル長が長くなるので、ＯＮ抵
抗を更に増大できる。従って、トランジスタＱ１、Ｑ２
をゲート酸化膜厚の薄い構成とし、トランジスタＱ３、
Ｑ４を前記実効的なチャンネル長を長くした構成とする
ことにより、両者のＯＮ抵抗の比を更に拡大することが
できる。
【００１５】
【発明の実施の形態】以下に、本発明の１実施の形態
を、図面を参照しながら詳細に説明する。図１は本発明
により、高耐圧部１０と低耐圧部１１とを集積化した半
導体集積回路を示す断面図である。同図において、１２
はＰ型のシリコン単結晶基板、１３は各素子を分離する
ための選択酸化膜、１４は高耐圧部１０のＰチャンネル
型ＭＯＳＦＥＴ（以下Ｐ−ＭＯＳ１５と称す）を構成す
るために形成した、Ｎ型の第１のウェル領域、１６は低
耐圧部１１のＭＯＳＦＥＴ素子を構成するために形成し
た、Ｎ型の第２のウェル領域、１７は低耐圧部１１のＮ
チャンネル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ１８と称
す）を構成するために、第２のウェル領域１６表面に形
成したＰ型のウェル領域、１９はポリシリコンゲート電
極、２０は高耐圧部１０のＰ−ＭＯＳ１５のＰ＋ソース
・ドレイン領域、２１は高耐圧部２２のＮチャンネル型
ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ２２と称す）のＮ＋ソー
ス・ドレイン領域、２３はＮ−ＭＯＳ１８のＮ＋ソース
・ドレイン領域、２４は低耐圧部１１のＰチャンネル型
ＭＯＳＦＥＴ２５（以下Ｐ−ＭＯＳ２５と称す）のＰ＋
ソース・ドレイン領域である。
を、図面を参照しながら詳細に説明する。図１は本発明
により、高耐圧部１０と低耐圧部１１とを集積化した半
導体集積回路を示す断面図である。同図において、１２
はＰ型のシリコン単結晶基板、１３は各素子を分離する
ための選択酸化膜、１４は高耐圧部１０のＰチャンネル
型ＭＯＳＦＥＴ（以下Ｐ−ＭＯＳ１５と称す）を構成す
るために形成した、Ｎ型の第１のウェル領域、１６は低
耐圧部１１のＭＯＳＦＥＴ素子を構成するために形成し
た、Ｎ型の第２のウェル領域、１７は低耐圧部１１のＮ
チャンネル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ１８と称
す）を構成するために、第２のウェル領域１６表面に形
成したＰ型のウェル領域、１９はポリシリコンゲート電
極、２０は高耐圧部１０のＰ−ＭＯＳ１５のＰ＋ソース
・ドレイン領域、２１は高耐圧部２２のＮチャンネル型
ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳ２２と称す）のＮ＋ソー
ス・ドレイン領域、２３はＮ−ＭＯＳ１８のＮ＋ソース
・ドレイン領域、２４は低耐圧部１１のＰチャンネル型
ＭＯＳＦＥＴ２５（以下Ｐ−ＭＯＳ２５と称す）のＰ＋
ソース・ドレイン領域である。
【００１６】高耐圧部１０の素子１５、２２は、ソース
・ドレイン領域２０、２１がゲートによるセルフアライ
ン方式ではなく、低不純物濃度の拡散領域を用いる、い
わゆるオフセットドレイン構造を採用している。また、
ゲート電極１９下部のチャンネル部と各ソース・ドレイ
ン領域２０、２１との境界部分に膜厚１００００Å程度
の第２の選択酸化膜２６を具備している。これは第２の
選択酸化膜２６を用いることによってゲート電極１９と
ドレイン領域との耐圧を高めるための構造で、低耐圧部
１１とは構造を異にしている。ゲート電極１９は、第２
の選択酸化膜２６の上部にまで跨るように被覆してお
り、選択酸化膜２６で囲まれた領域の、酸化膜厚が薄い
領域がチャンネル形成用の実質的なゲート酸化膜とな
る。
・ドレイン領域２０、２１がゲートによるセルフアライ
ン方式ではなく、低不純物濃度の拡散領域を用いる、い
わゆるオフセットドレイン構造を採用している。また、
ゲート電極１９下部のチャンネル部と各ソース・ドレイ
ン領域２０、２１との境界部分に膜厚１００００Å程度
の第２の選択酸化膜２６を具備している。これは第２の
選択酸化膜２６を用いることによってゲート電極１９と
ドレイン領域との耐圧を高めるための構造で、低耐圧部
１１とは構造を異にしている。ゲート電極１９は、第２
の選択酸化膜２６の上部にまで跨るように被覆してお
り、選択酸化膜２６で囲まれた領域の、酸化膜厚が薄い
領域がチャンネル形成用の実質的なゲート酸化膜とな
る。
【００１７】半導体基板１２にはレベルシフトして出力
する最低電位のＶＳＳＬ（例えば、−４０Ｖ）を基板バ
イアスとして印加する。高耐圧部１０のＮ型の第１のウ
ェル領域１４にはＰ−ＭＯＳ１５のバックゲートバイア
スとして電源電位ＶＤＤ（例えば、＋３Ｖ）を印加す
る。低耐圧部１１のＮ型の第２のウェル領域１６は高耐
圧部１０との電位分離の役割をも有しており、ここにも
Ｐ−ＭＯＳ２５のバイアスとして電源電位ＶＤＤを印加
する。そして低耐圧部１１のＰ型ウェル領域１７には、
Ｎ−ＭＯＳ１８のバイアスとして電源電位ＶＳＳ（例え
ば、０Ｖ）を印加する。
する最低電位のＶＳＳＬ（例えば、−４０Ｖ）を基板バ
イアスとして印加する。高耐圧部１０のＮ型の第１のウ
ェル領域１４にはＰ−ＭＯＳ１５のバックゲートバイア
スとして電源電位ＶＤＤ（例えば、＋３Ｖ）を印加す
る。低耐圧部１１のＮ型の第２のウェル領域１６は高耐
圧部１０との電位分離の役割をも有しており、ここにも
Ｐ−ＭＯＳ２５のバイアスとして電源電位ＶＤＤを印加
する。そして低耐圧部１１のＰ型ウェル領域１７には、
Ｎ−ＭＯＳ１８のバイアスとして電源電位ＶＳＳ（例え
ば、０Ｖ）を印加する。
【００１８】低耐圧部１１は５Ｖ程度の耐圧として設計
が行われ、そのゲート酸化膜２７の膜厚（ｔｏｘ３）は
４００〜５００Å程度である。これに対して、高耐圧部
１０のゲート酸化膜２８（図面ではＮ−ＭＯＳ２２部
分）は８０Ｖ程度のゲート耐圧（Ｖｇｓ、Ｖｇｄ）を維
持するために膜厚（ｔｏｘ２）を２０００〜３０００Å
と極めて厚くしている。但し、高耐圧部１０のＰ−ＭＯ
Ｓ１５は、入力信号φ、＊φが印加される部分の素子向
け（後述する）だけが、ゲート酸化膜２９の膜厚（ｔｏ
ｘ１）として４００〜５００Å程度の膜厚を有してい
る。前記特定箇所の素子以外の高耐圧用Ｐ−ＭＯＳは、
Ｐ−ＭＯＳ１５と構成を同じにしながらＮ−ＭＯＳ２２
のゲート酸化膜２８と同じ膜厚を有している。
が行われ、そのゲート酸化膜２７の膜厚（ｔｏｘ３）は
４００〜５００Å程度である。これに対して、高耐圧部
１０のゲート酸化膜２８（図面ではＮ−ＭＯＳ２２部
分）は８０Ｖ程度のゲート耐圧（Ｖｇｓ、Ｖｇｄ）を維
持するために膜厚（ｔｏｘ２）を２０００〜３０００Å
と極めて厚くしている。但し、高耐圧部１０のＰ−ＭＯ
Ｓ１５は、入力信号φ、＊φが印加される部分の素子向
け（後述する）だけが、ゲート酸化膜２９の膜厚（ｔｏ
ｘ１）として４００〜５００Å程度の膜厚を有してい
る。前記特定箇所の素子以外の高耐圧用Ｐ−ＭＯＳは、
Ｐ−ＭＯＳ１５と構成を同じにしながらＮ−ＭＯＳ２２
のゲート酸化膜２８と同じ膜厚を有している。
【００１９】本発明におけるレベルシフト回路１の回路
的な構成は、従来例で説明したレベルシフト回路と同じ
である。以下、斯様に構成した各素子と、図７（Ａ）の
レベルシフト回路１との対応を説明する。先ず、低耐圧
部１１のＮ−ＭＯＳ１８とＰ−ＭＯＳ２５は、同ＩＣ内
部における主要な回路機能を構成する為の素子であり、
更にはレベルシフト回路１の入力部となるインバータ回
路２のトランジスタＱ７、Ｑ８を構成するための素子で
ある。高電圧が印加される箇所ではないので、設計耐圧
が低い。
的な構成は、従来例で説明したレベルシフト回路と同じ
である。以下、斯様に構成した各素子と、図７（Ａ）の
レベルシフト回路１との対応を説明する。先ず、低耐圧
部１１のＮ−ＭＯＳ１８とＰ−ＭＯＳ２５は、同ＩＣ内
部における主要な回路機能を構成する為の素子であり、
更にはレベルシフト回路１の入力部となるインバータ回
路２のトランジスタＱ７、Ｑ８を構成するための素子で
ある。高電圧が印加される箇所ではないので、設計耐圧
が低い。
【００２０】高耐圧部１のＮ−ＭＯＳ２２は、レベルシ
フト回路１のトランジスタＱ３、Ｑ４を構成する。ゲー
ト・ドレイン間に４０Ｖ程度の高電位が印加されるの
で、第２の選択酸化膜２６の配置やゲート酸化膜２８を
厚くするなどの手法が採られている、尚、ゲート酸化膜
２８を厚くすることは、Ｎ−ＭＯＳ２２の反転電圧Ｖｔ
ｈ（しきい値）を増大して、ＯＮ抵抗を低耐圧部のもの
より増大するという役割も持っている。
フト回路１のトランジスタＱ３、Ｑ４を構成する。ゲー
ト・ドレイン間に４０Ｖ程度の高電位が印加されるの
で、第２の選択酸化膜２６の配置やゲート酸化膜２８を
厚くするなどの手法が採られている、尚、ゲート酸化膜
２８を厚くすることは、Ｎ−ＭＯＳ２２の反転電圧Ｖｔ
ｈ（しきい値）を増大して、ＯＮ抵抗を低耐圧部のもの
より増大するという役割も持っている。
【００２１】そして、高耐圧部１０のＰ−ＭＯＳ１５
は、レベルシフト回路１のトランジスタＱ１、Ｑ２を構
成する。ゲート酸化膜２９の膜厚（ｔｏｘ１）を薄くす
ることによって、上記（７）式で示したようにＯＮ抵抗
を低減したトランジスタとなっている。これらのトラン
ジスタＱ１、Ｑ２は、ゲート電圧Ｖｇとして入力信号
φ、＊φのＶＳＳ〜ＶＤＤ（０〜３Ｖ）の小さな振幅し
か印加されないので、ゲート耐圧の劣化という問題は生
じない。
は、レベルシフト回路１のトランジスタＱ１、Ｑ２を構
成する。ゲート酸化膜２９の膜厚（ｔｏｘ１）を薄くす
ることによって、上記（７）式で示したようにＯＮ抵抗
を低減したトランジスタとなっている。これらのトラン
ジスタＱ１、Ｑ２は、ゲート電圧Ｖｇとして入力信号
φ、＊φのＶＳＳ〜ＶＤＤ（０〜３Ｖ）の小さな振幅し
か印加されないので、ゲート耐圧の劣化という問題は生
じない。
【００２２】この様に、ゲート酸化膜の膜厚によってＯ
Ｎ抵抗を減じたトランジスタ構成としたので、ゲート幅
／ゲート長（Ｗ／Ｌ）の比を極端に大きくしなくてもレ
ベルシフト回路１が動作する条件である（４）（５）式
を満足しやすくなる。従って、トランジスタサイズを大
幅に増大せずにレベルシフト回路１の反転電圧Ｖｔ＊を
小さくすることが可能になった。
Ｎ抵抗を減じたトランジスタ構成としたので、ゲート幅
／ゲート長（Ｗ／Ｌ）の比を極端に大きくしなくてもレ
ベルシフト回路１が動作する条件である（４）（５）式
を満足しやすくなる。従って、トランジスタサイズを大
幅に増大せずにレベルシフト回路１の反転電圧Ｖｔ＊を
小さくすることが可能になった。
【００２３】しかも、トランジスタＱ１、Ｑ２のＯＮ抵
抗を減じることにより、（４）（５）式の要件を満足し
つつトランジスタＱ３、Ｑ４のＯＮ抵抗をも低く抑える
ことができるので、このレベルシフト回路１の全体のイ
ンピーダンスを小さく抑えることができる。よって回路
の高速動作を可能ならしめることができた。尚、トラン
ジスタＱ３、Ｑ４のオフセットドレイン構造として、通
常は第２の選択酸化膜２６とソース・ドレイン領域２１
の端とを一致させるような（ＣＡＤ図面上で）設計を行
うが、選択酸化膜２６の端からソース・ドレイン領域２
１の端を後退させるような設計を行うと、ソース領域か
らドレイン領域までチャンネルが届きにくい構造となり
ので、トランジスタＱ３、Ｑ４のＯＮ抵抗を更に増大す
ることができ、トランジスタサイズの縮小に貢献でき
る。
抗を減じることにより、（４）（５）式の要件を満足し
つつトランジスタＱ３、Ｑ４のＯＮ抵抗をも低く抑える
ことができるので、このレベルシフト回路１の全体のイ
ンピーダンスを小さく抑えることができる。よって回路
の高速動作を可能ならしめることができた。尚、トラン
ジスタＱ３、Ｑ４のオフセットドレイン構造として、通
常は第２の選択酸化膜２６とソース・ドレイン領域２１
の端とを一致させるような（ＣＡＤ図面上で）設計を行
うが、選択酸化膜２６の端からソース・ドレイン領域２
１の端を後退させるような設計を行うと、ソース領域か
らドレイン領域までチャンネルが届きにくい構造となり
ので、トランジスタＱ３、Ｑ４のＯＮ抵抗を更に増大す
ることができ、トランジスタサイズの縮小に貢献でき
る。
【００２４】以下に、図１で示した半導体集積回路の製
造方法を説明する。先ず図２（Ａ）を参照して、Ｐ型の
シリコン半導体基板１２を準備し、その表面を酸化し、
ホトレジスト工程とエッチング工程によって選択マスク
を形成し、選択マスクを用いてリン（Ｐ）をイオン注入
し、熱拡散を行うことにより高耐圧部１０の、第１のＮ
型ウェル領域１４と、低耐圧部１１の第２のＮ型ウェル
領域１６を形成する。
造方法を説明する。先ず図２（Ａ）を参照して、Ｐ型の
シリコン半導体基板１２を準備し、その表面を酸化し、
ホトレジスト工程とエッチング工程によって選択マスク
を形成し、選択マスクを用いてリン（Ｐ）をイオン注入
し、熱拡散を行うことにより高耐圧部１０の、第１のＮ
型ウェル領域１４と、低耐圧部１１の第２のＮ型ウェル
領域１６を形成する。
【００２５】図２（Ｂ）を参照して、同様にホトレジス
ト工程とエッチング工程によって拡散マスクを形成し、
拡散マスクを用いてボロン（Ｂ）をイオン注入し、熱拡
散を行うことにより低耐圧部１１のＰ型ウェル領域１７
を形成する。図３（Ａ）を参照して、ホトレジスト工程
により基板１２上にレジストマスクを形成し、リン
（Ｐ）をイオン注入し、続いてレジストマスクを変更後
ボロン（Ｂ）をイオン注入する。そして熱拡散すること
によって、高耐圧部１０のソース・ドレイン領域２０、
２１を形成する。ＬＤＤ構造とするため、高耐圧部１０
のソース・ドレイン領域２０、２１の不純物濃度は低耐
圧部１１のものより小さい。
ト工程とエッチング工程によって拡散マスクを形成し、
拡散マスクを用いてボロン（Ｂ）をイオン注入し、熱拡
散を行うことにより低耐圧部１１のＰ型ウェル領域１７
を形成する。図３（Ａ）を参照して、ホトレジスト工程
により基板１２上にレジストマスクを形成し、リン
（Ｐ）をイオン注入し、続いてレジストマスクを変更後
ボロン（Ｂ）をイオン注入する。そして熱拡散すること
によって、高耐圧部１０のソース・ドレイン領域２０、
２１を形成する。ＬＤＤ構造とするため、高耐圧部１０
のソース・ドレイン領域２０、２１の不純物濃度は低耐
圧部１１のものより小さい。
【００２６】図３（Ｂ）を参照して、基板１２表面の酸
化膜を除去した後熱酸化してパッド酸化膜３０を形成
し、この上にＣＶＤ法によりシリコン窒化膜を形成す
る。シリコン窒化膜をパターニングして、選択酸化膜１
３及び第２の選択酸化膜２６の箇所を開口した耐酸化マ
スク３１を形成する。尚、Ｎ−ＭＯＳ２２においてソー
ス・ドレイン領域２１の端を耐酸化マスク３１の端より
後退させる場合には、図３（Ａ）の工程で用いた、ソー
ス・ドレイン領域２１形成用のマスク端３２と、シリコ
ン窒化膜をパターニングするときのマスク端３３との距
離を、ＣＡＤ図面上の設計により調整する。具体的には
０．５〜１．５μ後退させた。Ｐ−ＭＯＳ１５では反転
電圧を小さくしたい方向であるので、ＣＡＤ図面上でマ
スク端３２とマスク端３２とを一致させている。
化膜を除去した後熱酸化してパッド酸化膜３０を形成
し、この上にＣＶＤ法によりシリコン窒化膜を形成す
る。シリコン窒化膜をパターニングして、選択酸化膜１
３及び第２の選択酸化膜２６の箇所を開口した耐酸化マ
スク３１を形成する。尚、Ｎ−ＭＯＳ２２においてソー
ス・ドレイン領域２１の端を耐酸化マスク３１の端より
後退させる場合には、図３（Ａ）の工程で用いた、ソー
ス・ドレイン領域２１形成用のマスク端３２と、シリコ
ン窒化膜をパターニングするときのマスク端３３との距
離を、ＣＡＤ図面上の設計により調整する。具体的には
０．５〜１．５μ後退させた。Ｐ−ＭＯＳ１５では反転
電圧を小さくしたい方向であるので、ＣＡＤ図面上でマ
スク端３２とマスク端３２とを一致させている。
【００２７】図４（Ａ）を参照して、基板全体を熱酸化
することにより、シリコン窒化膜３１で被覆されていな
い基板１２表面に選択酸化膜１３と第２の選択酸化膜２
６とを形成する。図４（Ｂ）を参照して、シリコン窒化
膜を除去した後、全体を１０００℃、１０時間程度熱酸
化することにより、活性部分に膜厚が２０００〜３００
０Åのゲート酸化膜２８（第１のゲート酸化膜）を形成
する。
することにより、シリコン窒化膜３１で被覆されていな
い基板１２表面に選択酸化膜１３と第２の選択酸化膜２
６とを形成する。図４（Ｂ）を参照して、シリコン窒化
膜を除去した後、全体を１０００℃、１０時間程度熱酸
化することにより、活性部分に膜厚が２０００〜３００
０Åのゲート酸化膜２８（第１のゲート酸化膜）を形成
する。
【００２８】図５（Ａ）を参照して、ホトレジスト膜に
より高耐圧部１０のＮ−ＭＯＳ２２のゲート酸化膜２８
部分を被覆し、酸化膜をフッ酸で除去することにより、
低耐圧部１１のシリコン表面とＰ−ＭＯＳ２５のシリコ
ン表面とを露出する。尚、振幅の大きいゲート電位が印
可される高耐圧Ｐ−ＭＯＳが必要な場合は、斯かる素子
のゲート酸化膜部分もレジスト膜で保護しておく。
より高耐圧部１０のＮ−ＭＯＳ２２のゲート酸化膜２８
部分を被覆し、酸化膜をフッ酸で除去することにより、
低耐圧部１１のシリコン表面とＰ−ＭＯＳ２５のシリコ
ン表面とを露出する。尚、振幅の大きいゲート電位が印
可される高耐圧Ｐ−ＭＯＳが必要な場合は、斯かる素子
のゲート酸化膜部分もレジスト膜で保護しておく。
【００２９】図５（Ｂ）を参照して、ホトレジスト膜を
除去し、全体を１０００℃、１〜２時間熱酸化すること
により、露出したシリコン表面に膜圧が４００〜５００
Å程度の、低耐圧部１１のゲート酸化膜２７とＰ−ＭＯ
Ｓ１５のゲート酸化膜２９（第２のゲート酸化膜）とを
形成する。図６（Ａ）を参照して、しきい値調整用のイ
オン注入を施した後、ＣＶＤ法によってゲートポリシリ
コンを堆積し、ホトレジストを用いてポリシリコン層を
エッチングすることによりゲート電極１９を形成する。
除去し、全体を１０００℃、１〜２時間熱酸化すること
により、露出したシリコン表面に膜圧が４００〜５００
Å程度の、低耐圧部１１のゲート酸化膜２７とＰ−ＭＯ
Ｓ１５のゲート酸化膜２９（第２のゲート酸化膜）とを
形成する。図６（Ａ）を参照して、しきい値調整用のイ
オン注入を施した後、ＣＶＤ法によってゲートポリシリ
コンを堆積し、ホトレジストを用いてポリシリコン層を
エッチングすることによりゲート電極１９を形成する。
【００３０】図６（Ｂ）を参照して、基板１２上にレジ
ストマスクを形成し、Ｐ＋ソース・ドレイン領域２４を
形成するためのボロン（Ｂ）をイオン注入する。高耐圧
部１０のＰ型ソース・ドレイン領域２０にも重畳してイ
オン注入する。更にレジストマスクを変更し、Ｎ＋ソー
ス・ドレイン領域２３を形成するためのヒ素（Ａｓ）を
イオン注入する。高耐圧部１０のＮ型ソース・ドレイン
領域２１にも重畳してイオン注入する。そして、イオン
注入した不純物を活性化するアニール処理を加える。こ
の後は、図示せぬ電極配線の形成によって各素子間の回
路接続を行う。
ストマスクを形成し、Ｐ＋ソース・ドレイン領域２４を
形成するためのボロン（Ｂ）をイオン注入する。高耐圧
部１０のＰ型ソース・ドレイン領域２０にも重畳してイ
オン注入する。更にレジストマスクを変更し、Ｎ＋ソー
ス・ドレイン領域２３を形成するためのヒ素（Ａｓ）を
イオン注入する。高耐圧部１０のＮ型ソース・ドレイン
領域２１にも重畳してイオン注入する。そして、イオン
注入した不純物を活性化するアニール処理を加える。こ
の後は、図示せぬ電極配線の形成によって各素子間の回
路接続を行う。
【００３１】以上説明したように、高耐圧部１のＰ−Ｍ
ＯＳ１５のゲート酸化膜２９を、低耐圧部１１のゲート
酸化膜２７と同時に形成することにより、新たな工程を
追加することなく、Ｎ−ＭＯＳ２２のゲート酸化膜２８
より薄いゲート酸化膜２９を得ることができる。図９
に、レベルシフト回路１の別の例を示す。図７のレベル
シフト回路に対して、トランジスタＱ５、Ｑ６を追加し
た部分が異なる点であり、インバータ回路２他は同じで
ある。トランジスタＱ５、Ｑ６は、ソースが電源電位Ｖ
ＳＳＬ側に接続され、ドレインがトランジスタＱ３、Ｑ
４のソースに接続され、ゲートにはトランジスタＱ１、
Ｑ２に印加される入力信号φ、＊φと同じ信号が印加さ
れる。また、図１の高耐圧部１０のＮ−ＭＯＳ２２によ
って構成されている。
ＯＳ１５のゲート酸化膜２９を、低耐圧部１１のゲート
酸化膜２７と同時に形成することにより、新たな工程を
追加することなく、Ｎ−ＭＯＳ２２のゲート酸化膜２８
より薄いゲート酸化膜２９を得ることができる。図９
に、レベルシフト回路１の別の例を示す。図７のレベル
シフト回路に対して、トランジスタＱ５、Ｑ６を追加し
た部分が異なる点であり、インバータ回路２他は同じで
ある。トランジスタＱ５、Ｑ６は、ソースが電源電位Ｖ
ＳＳＬ側に接続され、ドレインがトランジスタＱ３、Ｑ
４のソースに接続され、ゲートにはトランジスタＱ１、
Ｑ２に印加される入力信号φ、＊φと同じ信号が印加さ
れる。また、図１の高耐圧部１０のＮ−ＭＯＳ２２によ
って構成されている。
【００３２】入力信号φがＬレベルの時、トランジスタ
Ｑ１はＯＮし、トランジスタＱ３とＱ５はＯＦＦし、ト
ランジスタＱ２はＯＦＦし、トランジスタＱ４とＱ６は
ＯＮする。従って出力端子ＯＵＴの電位はＶＤＤとな
る。反対に入力信号φがＨレベルの時、トランジスタＱ
１はＯＦＦし、トランジスタＱ３とＱ５はＯＮし、トラ
ンジスタＱ２はＯＮし、トランジスタＱ４とＱ６はＯＦ
Ｆする。従って出力端子ＯＵＴの電位はＶＳＳＬとな
る。
Ｑ１はＯＮし、トランジスタＱ３とＱ５はＯＦＦし、ト
ランジスタＱ２はＯＦＦし、トランジスタＱ４とＱ６は
ＯＮする。従って出力端子ＯＵＴの電位はＶＤＤとな
る。反対に入力信号φがＨレベルの時、トランジスタＱ
１はＯＦＦし、トランジスタＱ３とＱ５はＯＮし、トラ
ンジスタＱ２はＯＮし、トランジスタＱ４とＱ６はＯＦ
Ｆする。従って出力端子ＯＵＴの電位はＶＳＳＬとな
る。
【００３３】このようにトランジスタＱ５、Ｑ６はトラ
ンジスタＱ３、Ｑ４とＯＮ／ＯＦＦ状態が同じになるの
で、トランジスタＱ１〜Ｑ３〜Ｑ５またはトランジスタ
Ｑ２〜Ｑ４〜Ｑ６に流れるドレイン電流を制限し、トラ
ンジスタＱ３、Ｑ４の導通／遮断状態を補助するような
働きを行う。従って、トランジスタＱ３のＯＮ抵抗に対
してトランジスタＱ５のＯＮ抵抗が直列接続され、トラ
ンジスタＱ４のＯＮ抵抗に対してトランジスタＱ６のＯ
Ｎ抵抗が直列接続されるので、結局上記（４）（５）式
における右辺の「トランジスタＱ３のＯＮ抵抗」「トラ
ンジスタＱ４のＯＮ抵抗」が、これらの直列抵抗とな
り、右辺と左辺の比を拡大できるので、レベルシフト動
作を一層安定化し、且つ反転電圧Ｖｔ＊を小さくする設
計を容易にする。
ンジスタＱ３、Ｑ４とＯＮ／ＯＦＦ状態が同じになるの
で、トランジスタＱ１〜Ｑ３〜Ｑ５またはトランジスタ
Ｑ２〜Ｑ４〜Ｑ６に流れるドレイン電流を制限し、トラ
ンジスタＱ３、Ｑ４の導通／遮断状態を補助するような
働きを行う。従って、トランジスタＱ３のＯＮ抵抗に対
してトランジスタＱ５のＯＮ抵抗が直列接続され、トラ
ンジスタＱ４のＯＮ抵抗に対してトランジスタＱ６のＯ
Ｎ抵抗が直列接続されるので、結局上記（４）（５）式
における右辺の「トランジスタＱ３のＯＮ抵抗」「トラ
ンジスタＱ４のＯＮ抵抗」が、これらの直列抵抗とな
り、右辺と左辺の比を拡大できるので、レベルシフト動
作を一層安定化し、且つ反転電圧Ｖｔ＊を小さくする設
計を容易にする。
【００３４】具体的には、トランジスタＱ１、Ｑ２のＷ
／Ｌ比を１２０／６とし、トランジスタＱ３、Ｑ４のＷ
／Ｌ比を１２／６、トランジスタＱ５、Ｑ６のＷ／Ｌ比
を１６／５０程度とすることにより、レベルシフト回路
１の反転電圧Ｖｔ＊を１．２Ｖ程度まで減じることがで
き、入力信号φの振幅（０〜３Ｖ）に対して出力の振幅
をＶＳＳＬ〜ＶＤＤ（−４０Ｖ〜３Ｖ）と、約１３倍の
レベルシフトを実現できた。
／Ｌ比を１２０／６とし、トランジスタＱ３、Ｑ４のＷ
／Ｌ比を１２／６、トランジスタＱ５、Ｑ６のＷ／Ｌ比
を１６／５０程度とすることにより、レベルシフト回路
１の反転電圧Ｖｔ＊を１．２Ｖ程度まで減じることがで
き、入力信号φの振幅（０〜３Ｖ）に対して出力の振幅
をＶＳＳＬ〜ＶＤＤ（−４０Ｖ〜３Ｖ）と、約１３倍の
レベルシフトを実現できた。
【００３５】また、トランジスタＱ１、Ｑ２のゲート酸
化膜２９の膜厚を薄くして全体の回路インピーダンスを
抑制したことにより、このレベルシフト回路１は１０Ｍ
Ｈｚ程度の動作周波数を実現することができた。図１０
に、更に別の回路構成を示した。レベルシフト回路を２
段構成にしたものである。１段目のレベルシフト回路１
ａの出力振幅ＶＳＳＬ〜ＶＤＤ（−４０〜３Ｖ）を２段
目の入力信号φ２、＊φ２とし、２段目のレベルシフト
回路１ｂでＶＳＳＬ〜ＶＤＤＨ（例えば、−４０〜＋４
０Ｖ）に再度変換するような構成である。２段目のレベ
ルシフト回路１ｂのトランジスタＱ１ｂ、Ｑ２ｂ、Ｑ３
ｂ、Ｑ４ｂには図１のＰ−ＭＯＳ１５は用いず、上述し
た、ゲート酸化膜厚としてＮ−ＭＯＳ２２と同じ膜厚
（２０００〜３０００Å）で構成した高耐圧部１０のＰ
−ＭＯＳ（図示せず）を用いる。トランジスタＱ５ｂ〜
Ｑ６ｂは高耐圧部１０のＮ−ＭＯＳ２２を用いる。２段
目のレベルシフトは、約２倍程度と倍率が小さく、入力
信号φ２、＊φ２の振幅が十分大きいので、上記（４）
（５）式比が１段目ほど大きくなく、しかもゲート電位
として−４０Ｖもの高電圧が印加されるので、トランジ
スタＱ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂのゲート酸化膜厚
を厚くしてある。２段目のレベルシフト回路１ｂのＷ／
Ｌ比は省略するが、本回路構成により、約２６倍ものレ
ベルシフトを実現することができた。
化膜２９の膜厚を薄くして全体の回路インピーダンスを
抑制したことにより、このレベルシフト回路１は１０Ｍ
Ｈｚ程度の動作周波数を実現することができた。図１０
に、更に別の回路構成を示した。レベルシフト回路を２
段構成にしたものである。１段目のレベルシフト回路１
ａの出力振幅ＶＳＳＬ〜ＶＤＤ（−４０〜３Ｖ）を２段
目の入力信号φ２、＊φ２とし、２段目のレベルシフト
回路１ｂでＶＳＳＬ〜ＶＤＤＨ（例えば、−４０〜＋４
０Ｖ）に再度変換するような構成である。２段目のレベ
ルシフト回路１ｂのトランジスタＱ１ｂ、Ｑ２ｂ、Ｑ３
ｂ、Ｑ４ｂには図１のＰ−ＭＯＳ１５は用いず、上述し
た、ゲート酸化膜厚としてＮ−ＭＯＳ２２と同じ膜厚
（２０００〜３０００Å）で構成した高耐圧部１０のＰ
−ＭＯＳ（図示せず）を用いる。トランジスタＱ５ｂ〜
Ｑ６ｂは高耐圧部１０のＮ−ＭＯＳ２２を用いる。２段
目のレベルシフトは、約２倍程度と倍率が小さく、入力
信号φ２、＊φ２の振幅が十分大きいので、上記（４）
（５）式比が１段目ほど大きくなく、しかもゲート電位
として−４０Ｖもの高電圧が印加されるので、トランジ
スタＱ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂのゲート酸化膜厚
を厚くしてある。２段目のレベルシフト回路１ｂのＷ／
Ｌ比は省略するが、本回路構成により、約２６倍ものレ
ベルシフトを実現することができた。
【００３６】
【発明の効果】以上に説明したとおり、本発明によれ
ば、トランジスタＱ１、Ｑ２のゲート酸化膜２９の膜厚
（ｔｏｘ１）をトランジスタＱ３、Ｑ４のゲート酸化膜
２８の膜厚（ｔｏｘ２）より薄くすることにより、レベ
ルシフト回路の反転電圧Ｖｔ＊を小さくすることが可能
となり、電子機器の動作電圧の低電圧化に対応すること
が可能になる利点を有する。
ば、トランジスタＱ１、Ｑ２のゲート酸化膜２９の膜厚
（ｔｏｘ１）をトランジスタＱ３、Ｑ４のゲート酸化膜
２８の膜厚（ｔｏｘ２）より薄くすることにより、レベ
ルシフト回路の反転電圧Ｖｔ＊を小さくすることが可能
となり、電子機器の動作電圧の低電圧化に対応すること
が可能になる利点を有する。
【００３７】また、ゲート酸化膜２９を薄くすることで
トランジスタＱ１、Ｑ２のＯＮ抵抗を減じることができ
るので、レベルシフト回路の高速化が可能であり、電子
機器の高速動作化にも対応できる利点を有する。また、
トランジスタＱ１、Ｑ２のＯＮ抵抗を減じることにより
式（４）（５）を満足することが容易になるので、Ｗ／
Ｌ比を極端に大きく採ることが不要となり、チップサイ
ズを縮小することが可能である利点をも有する。
トランジスタＱ１、Ｑ２のＯＮ抵抗を減じることができ
るので、レベルシフト回路の高速化が可能であり、電子
機器の高速動作化にも対応できる利点を有する。また、
トランジスタＱ１、Ｑ２のＯＮ抵抗を減じることにより
式（４）（５）を満足することが容易になるので、Ｗ／
Ｌ比を極端に大きく採ることが不要となり、チップサイ
ズを縮小することが可能である利点をも有する。
【００３８】また、ゲート酸化膜２９を低耐圧部１１の
ゲート酸化膜２７と同時的に形成することにより、新た
な工程を追加することがないので、製造工程の簡素化と
合理化を図ることができる。更に、トランジスタＱ３、
Ｑ４、Ｑ５、Ｑ６として、図３（Ｂ）で示したようなソ
ース・ドレイン領域２１のマスク端３２を、第２の選択
酸化膜２６のマスク端３３より後退させた素子を用いる
ことによって、トランジスタＱ３、Ｑ４、Ｑ５、Ｑ６の
ＯＮ抵抗を更に増大できるので、式（４）（５）を満足
する設計が一層容易になる利点をも有する。
ゲート酸化膜２７と同時的に形成することにより、新た
な工程を追加することがないので、製造工程の簡素化と
合理化を図ることができる。更に、トランジスタＱ３、
Ｑ４、Ｑ５、Ｑ６として、図３（Ｂ）で示したようなソ
ース・ドレイン領域２１のマスク端３２を、第２の選択
酸化膜２６のマスク端３３より後退させた素子を用いる
ことによって、トランジスタＱ３、Ｑ４、Ｑ５、Ｑ６の
ＯＮ抵抗を更に増大できるので、式（４）（５）を満足
する設計が一層容易になる利点をも有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】レベルシフト回路の第１の例を説明するための
断面図である。
断面図である。
【図８】レベルシフト回路の動作を説明するための
（Ａ）回路図、（Ｂ）特性図である。
（Ａ）回路図、（Ｂ）特性図である。
【図９】レベルシフト回路の第２の例を説明するための
断面図である。
断面図である。
【図１０】レベルシフト回路の第３の例を説明するため
の断面図である。
の断面図である。
Claims (7)
- 【請求項１】 ソースまたはドレインの一方を電源電位
ＶＤＤ側に接続し、ゲートにそれぞれ入力信号φおよび
反転信号＊φが印可される、一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２と、 ソースまたはドレインの一方を前記一導電チャンネル型
ＭＯＳトランジスタＱ１、Ｑ２のソースまたはドレイン
の他方に接続し、ソースまたはドレインの他方を電源電
位ＶＳＳＬ側に接続し、ゲートとソースまたはドレイン
の一方とを相互にクロス接続した、逆導電チャンネル型
ＭＯＳトランジスタＱ３、Ｑ４と、 前記反転信号＊φを出力するインバータ回路を構成す
る、低耐圧系のＭＯＳトランジスタとを有し、 電源電位ＶＤＤとＶＳＳとの間の振幅を有する入力信号
φおよび反転信号＊φを前記一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２のゲートに印加して、電源電位
ＶＤＤとＶＳＳＬとの間の振幅を有する出力信号を出力
するレベルシフト回路を構成する半導体集積回路におい
て、 前記一導電チャンネル型ＭＯＳトランジスタＱ１、Ｑ２
のゲート酸化膜厚を、前記逆導電チャンネル型ＭＯＳト
ランジスタＱ３、Ｑ４のゲート酸化膜厚より薄くしたこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記一導電チャンネル型ＭＯＳトランジ
スタＱ１、Ｑ２のゲート酸化膜厚を、前記インバータ回
路を構成する低耐圧系のＭＯＳトランジスタのゲート酸
化膜厚と同じにしたこと（tox1＝tox3）を特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 ソースまたはドレインの一方を電源電位
ＶＤＤ側に接続し、ゲートにそれぞれ入力信号φおよび
反転信号＊φが印可される、一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２と、 ソースまたはドレインの一方を前記一導電チャンネル型
ＭＯＳトランジスタＱ１、Ｑ２のソースまたはドレイン
の他方に接続し、ゲートとソースまたはドレインの一方
とを相互にクロス接続した、逆導電チャンネル型ＭＯＳ
トランジスタＱ３、Ｑ４と、 前記反転信号＊φを出力するインバータ回路を構成する
低耐圧系のＭＯＳトランジスタと、 ソースまたはドレインの一方を前記逆導電チャンネル型
ＭＯＳトランジスタＱ３、Ｑ４のソースまたはドレイン
の他方に接続し、ソースまたはドレインの他方を電源電
位ＶＳＳＬに接続した、逆導電チャンネル型ＭＯＳトラ
ンジスタＱ５、Ｑ６とを有し 電源電位ＶＤＤとＶＳＳとの間の振幅を有する入力信号
φおよび反転信号＊φを前記一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２のゲートに印加して、電源電位
ＶＤＤとＶＳＳＬとの間の振幅を有する出力信号を出力
するレベルシフト回路を構成する半導体集積回路におい
て、 前記一導電チャンネル型ＭＯＳトランジスタＱ１、Ｑ２
のゲート酸化膜厚を、前記逆導電チャンネル型ＭＯＳト
ランジスタＱ３、Ｑ４、Ｑ５、Ｑ６のゲート酸化膜厚よ
り薄くしたことを特徴とする半導体集積回路。 - 【請求項４】 前記一導電チャンネル型ＭＯＳトランジ
スタＱ１、Ｑ２のゲート酸化膜厚を、前記インバータ回
路を構成するＭＯＳトランジスタのゲート酸化膜厚と同
じにしたことを特徴とする請求項３記載の半導体集積回
路。 - 【請求項５】 一導電型の半導体基板の表面に、第１と
第２の逆導電型ウェル領域を形成する工程と、 前記第２の逆導電型ウェル領域の表面に、一導電型のウ
ェル領域を形成する工程と、 前記半導体基板の表面には第１の逆導電型ＭＯＳ素子を
構成する逆導電型のソース・ドレイン領域を形成し、前
記第１の逆導電型ウェル領域の表面には第１の一導電Ｍ
ＯＳ素子を構成する一導電型のソース・ドレイン領域を
形成する工程と、 前記半導体基板の表面を選択酸化して、素子分離用の選
択酸化膜、及び前記第１の逆導電型ＭＯＳ素子のゲート
とソース・ドレイン領域間の距離を離間する第２の選択
酸化膜を形成する工程と、 前記選択酸化膜に囲まれた半導体基板の表面に第１のゲ
ート酸化膜を形成する工程と、 前記第２の一導電型及び逆導電型ＭＯＳ素子の第１のゲ
ート酸化膜、及び前記第１の一導電型ＭＯＳ素子の第１
のゲート酸化膜を除去し、前記第１の逆導電型ＭＯＳ素
子の領域には前記第一のゲート酸化膜を選択的に残す工
程と、 前記選択酸化膜に囲まれた半導体基板の表面に、前記第
１のゲート酸化膜より薄い、前記第２の一導電型及び逆
導電型ＭＯＳ素子、および前記第１の一導電型ＭＯＳ素
子の第２のゲート酸化膜を形成する工程と、 ゲート電極を形成する工程と、 前記第２の一導電及び逆導電型ＭＯＳトランジスタのソ
ース・ドレイン領域を形成する工程と、を具備すること
を特徴とする半導体集積回路の製造方法。 - 【請求項６】 前記第１の逆導電型ＭＯＳトランジスタ
のソース・ドレイン領域の拡散窓端を、前記選択酸化膜
を形成するための耐酸化マスクの端よりも後退させたこ
とを特徴とする請求項５記載の半導体集積回路の製造方
法。 - 【請求項７】 ソースまたはドレインの一方を電源電位
ＶＤＤ側に接続し、ゲートにそれぞれ入力信号φおよび
反転信号＊φが印可される、一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２と、 ソースまたはドレインの一方を前記一導電チャンネル型
ＭＯＳトランジスタＱ１、Ｑ２のソースまたはドレイン
の他方に接続し、ソースまたはドレインの他方を電源電
位ＶＳＳＬ側に接続し、ゲートとソースまたはドレイン
の一方とを相互にクロス接続した、逆導電チャンネル型
ＭＯＳトランジスタＱ３、Ｑ４と、 前記反転信号＊φを出力するインバータ回路を構成する
低耐圧系のＭＯＳトランジスタとを有し、 電源電位ＶＤＤとＶＳＳとの間の振幅を有する入力信号
φおよび反転信号＊φを前記一導電チャンネル型ＭＯＳ
トランジスタＱ１、Ｑ２のゲートに印加して、電源電位
ＶＤＤとＶＳＳＬとの間の振幅を有する出力信号を出力
するレベルシフト回路を構成する半導体集積回路の製造
方法であって、 前記入力信号φおよび反転信号＊φが印加される一導電
チャンネル型ＭＯＳトランジスタＱ１、Ｑ２を、前記第
１の一導電型ＭＯＳトランジスタでもって構成し、 前記逆導電チャンネル型ＭＯＳトランジスタＱ３、Ｑ４
を、前記第１の逆導電型ＭＯＳトランジスタでもって構
成したことを特徴とする、請求項５記載の半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17493197A JP3272272B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17493197A JP3272272B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126596A true JPH1126596A (ja) | 1999-01-29 |
| JP3272272B2 JP3272272B2 (ja) | 2002-04-08 |
Family
ID=15987232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17493197A Expired - Fee Related JP3272272B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272272B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
| US6882012B2 (en) * | 2000-02-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US7163855B2 (en) | 2003-07-31 | 2007-01-16 | Seiko Epson Corporation | Method for manufacturing semiconductor devices |
-
1997
- 1997-06-30 JP JP17493197A patent/JP3272272B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882012B2 (en) * | 2000-02-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| US7579214B2 (en) | 2000-02-28 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
| US7163855B2 (en) | 2003-07-31 | 2007-01-16 | Seiko Epson Corporation | Method for manufacturing semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3272272B2 (ja) | 2002-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3258930B2 (ja) | トランスミッション・ゲート | |
| US5825695A (en) | Semiconductor device for reference voltage | |
| Pan et al. | A low voltage to high voltage level shifter circuit for MEMS application | |
| US6605981B2 (en) | Apparatus for biasing ultra-low voltage logic circuits | |
| US20020190752A1 (en) | High speed semiconductor circuit having low power consumption | |
| KR100308546B1 (ko) | 반도체집적회로장치 | |
| JPS6043693B2 (ja) | 駆動回路 | |
| JPH02188024A (ja) | レベルシフト回路 | |
| US6635518B2 (en) | SOI FET and method for creating FET body connections with high-quality matching characteristics and no area penalty for partially depleted SOI technologies | |
| KR100233625B1 (ko) | 게이트 절연 박막을 가진 cmos 트랜지스터를 포함하는 고전압 레벨 시프트 회로 | |
| JP3272272B2 (ja) | 半導体集積回路の製造方法 | |
| US7208798B2 (en) | Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage | |
| JP3316425B2 (ja) | 半導体集積回路とその製造方法 | |
| US6229405B1 (en) | Low-voltage oscillation amplifying circuit | |
| JPH1145946A (ja) | 半導体集積回路 | |
| JP3448361B2 (ja) | レベルシフト回路の製造方法 | |
| JPH065747B2 (ja) | Ｍｏｓ型半導体装置 | |
| US6677802B2 (en) | Method and apparatus for biasing body voltages | |
| US20100182076A1 (en) | Semiconductor integrated circuit device | |
| JP3523611B2 (ja) | 差動型論理回路 | |
| JPS62159906A (ja) | 差動増幅器 | |
| JP2946547B2 (ja) | Ｍｏｓ型半導体集積回路 | |
| JPH1126598A (ja) | 半導体集積回路 | |
| JP2671808B2 (ja) | インタフェース回路 | |
| JP2506636B2 (ja) | Ｃｍｏｓ論理ゲ−ト |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |