KR100233625B1 - 게이트 절연 박막을 가진 cmos 트랜지스터를 포함하는 고전압 레벨 시프트 회로 - Google Patents

게이트 절연 박막을 가진 cmos 트랜지스터를 포함하는 고전압 레벨 시프트 회로 Download PDF

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Abstract

바이어스 전압이 필요하고 P-채널 MOSFET의 수가 많고, 그 영역이 크므로 사용이 어려운 종래의 레벨 시프트 회로의 문제를 해결하기 위해서, 레벨 시프트 회로는 게이트가 각각 입력 단자(1, 2 및 3)에 연결되고 소스가 저전위측 전원 단자에 공통으로 연결되는 N-채널 MOSFET(N1, N2, 및 N3) 및 소스가 고전위측 전원 단자에 공통으로 연결되고 드레인이 N-채널 MOSFET(N1, N2, 및 N3)의 드레인에 각각 연결되는 P-채널 MOSFET(P1, P2, 및 P3)를 포함한다. P-채널 MOSFET(P1 및 P2)은 드레인 중간 탭(T1 및 T2)를 구비하며, P-형 MOSFET(P1)의 게이트는 P-형 MOSFET(P2)의 드레인 중간 탭(T2)에 연결되고, P-형 MOSFET(P2)의 게이트는 P-형 MOSFET(P1)의 드레인 중간 탭(T1)에 연결된다. P-형 MOSFET(P3)는 출력을 위한 트랜지스터이고, 그 게이트는 P-형 MOSFET(P2)의 드레인 중간 탭(T2)에 연결된다.

Description

게이트 절연 박막을 가진 CMOS 트랜지스터를 포함하는 고전압 레벨 시프트 회로
본 발명은 CMOS(상보형 금속 산화 반도체)로 구성된 레벨 시프트 회로에 관한 것으로, 특히 게이트 산화 박막을 가지는 MOS(금속 산화 반도체)형 전계 효과 트랜지스터(FET)인 CMOS를 포함하는 레벨 시프트 회로에 관한 것이다.
일반적으로 CMOS 트랜지스터로 구성된 레벨 시프트 회로는 게이트 산화박막을 가지는 MOSFET에 의해 고전압의 레벨 시프트를 수행하는 레벨 시프트 회로를 장점으로 한다[예를 들면, 일본 특허 공개 평5-308274, 및 일본 특허 공개 평 2-186826]. 제7도는 종래의 레벨 시프트 회로의 예의 회로도이다. 제7도에 따르면, 제1 P-채널 MOSFET(14) 및 제2 P-채널 MOSFET(15)의 게이트는 바이어스 단자(23)에 연결되고, FET(14)의 드레인은 제1 N-채널 트랜지스터(16)에 연결되고, FET(14)의 소스는 제3 P-채널 MOSFET(18)의 드레인 및 제4 P-채널 MOSFET(19)의 게이트에 연결되며, FET(15)의 드레인은 제2 N-채널 MOSFET(17)에 연결되고, FET(15)의 소스는 제4 P-채널 MOSFET(19)의 드레인 및 제3 P-채널 MOSFET(18)에 연결된다.
또한, 제5 P-채널 MOSFET(20)의 게이트는 FET(18)의 게이트, FET(19)의 드레인 및 FET(15)의 소스에 연결된다. 또한, 입력 단자(22)는 인버터(924)를 경유한 제1 N-채널 MOSFET(16) 및 제3 N-채널 MOSFET(21)외에도 제2 N-채널 MOSFET(17)에 연결된다.
제1 N-채널 MOSFET(16), 제1 P-채널 MOSFET(14) 및 제4 P-채널 MOSFET(19), 제2 N-채널 MOSFET(17) 및 제2 P-MOSFET(15) 및 제3 P-채널 MOSFET(18)이 각각 온/오프 동작을 반복하는 경우, 레벨 시프트 회로는 레벨시프트 동작을 수행한다.
여기서, 제1 P-채널 MOSFET(14)의 게이트는 바이어스 단자(23)을 경유해서 전원 전압(VDD)보다 낮은 바이어스 전압으로 인가된다[바이어스 전압 <VDD-MOSFET(14)의 임계 전압(Vth1)]. 따라서, 제3 P-채널 MOSFET(18)의 드레인은 저 레벨 신호가 입력 단자(22)로 입력되는 경우의 타이밍에서 저 전위가 되는데, 제1 N-채널 MOSFET(16), 제1 P-채널 MOSFET(14) 및 제4 P-채널 MOSFET(19)는 각각 온 상태가 된다. 그러나, 이 전위는 제1 P-채널 MOSFET(14)의 소스 전위이고, 그러므로 전위가 바이어스 단자(23)으로부터의 바이어스 전압과 제1 P-채널 MOSFET(14)의 임계값(Vth1) 사이의 전압 편차보다 낮게 되는 경우, FET(14)는 오프가 된다.
따라서, 제3 P-채널 MOSFET(18)의 드레인 전압은 바이어스 단자(23)으로부터의 바이어스 전압과 제1 P-채널 MOSFET(14)의 임계값(Vth) 사이의 전압 편차보다 낮지 않게 설정된다.
유사하게, 제2 P-채널 MOSFET(15)의 게이트는 바이어스 단자(23)을 경유한 소스 전압(VDD)보다 낮은 바이어스 전압으로 인가된다. 따라서, 제4P-채널 MOSFET(19)의 드레인은 고 레벨 신호가 입력 단자(22)에 입력되는 경우의 타이밍에서 저 전위가 되는데, 제2 N-채널 MOSFET(17), 제2 P-채널 MOSFET(15) 및 제3 P-채널 MOSFET(18)은 각각 온 상태가 된다. 그러나, 전위는 제2 P-채널 MOSFET(15)의 소스 전위이고, 그러므로 제4 P-채널 MOSFET(19)의 드레인 전압은 바이어스 단자(23)로부터의 바이어스 전압과 제2P-채널 MOSFET(15)의 임계값(Vth2) 사이의 전압 편차보다 낮아지지 않는다.
따라서, 제3 P-채널 MOSFET(18), 제4 P-채널 MOSFET(19) 및 제5 P-채널 MOSFET(20)의 게이트/소스 전압은 VDD와 바이어스 전압+Vth1(또는 Vth2) 사이에서 발진하고, 그러므로 낮은 게이트/소스 내전압(withstand voltage)을 가지는 MOSFET[즉, 게이트 산화 박막]는 VDD, 바이어스 전압, Vth1 및 Vth2를 적절하게 선택함으로써 사용될 수 있다.
그러나, 상술한 종래의 레벨 샤프트 회로에 따르면, 바이어스 단자(23)상에 인가된 바이어스 전압은 고전압인 전원 전압(VDD)에 가까운 전압이고, 그러므로 바이어스 전압은 레벨 시프트 회로를 구성하는 게이트 산화 박막을 가지는 트랜지스터에 의해 형성될 수 없다.
또한, 바이어스 전압을 발생시키기 위한 회로가 레벨 시프트 회로에서 필요하므로 회로 구조는 확대된다. 또한, 제1 및 제2 P 채널 MOSFET(14 및 15)는 제1 및 제2 N-채널 MOSFET(16 및 17)의 것과 동일한 전류 구동 능력을 요구하여, 레벨 시프트 회로의 영역은 증가한다.
또한, 일반적으로, P-채널 MOSFET의 이동도는 N-채널 MOSFET 이동도의 절반이므로, P-채널 MOSFET는 N-채널 MOSFET의 2배 영역을 필요로 한다.
그러므로, 종래의 레벨 시프트 회로에 따르면, 전압 변환을 위한 제1 및 제2 P-채널 MOSFET(14 및 15)가 사용되지 않는 경우의 회로에 비교해서, 레벨 시프트 회로의 영역은 아래와 같은 N-채널 MOSFET의 영역의 변환에서 계산된다.
Figure kpo00002
따라서, N-채널 MOSFET에 의해 구성된 것과 같은 크기의 1.3배의 영역이 필요하다.
본 발명은 상술한 관점에서 수행되며, 본 발명의 목적은 바이어스 전압이 필요하지 않게되는 구성으로 각각의 게이트 산화 박막을 가지는 FET를 사용함에 의해 레벨 시프트가 가능한 레벨 시프트 회로를 제공하는 것이다.
본 발명의 다른 목적은 종래 회로 보다 작은 회로 부분 영역을 가지는 레벨시프트 회로를 제공하는 것이다.
상술한 목적을 얻기 위한 본 발명의 한 특성에 따르면, 게이트가 제1 입력단자에 연결되고, 소스가 저 전위측 상의 전원 단자에 연결되는 제1 도전형 제1 트랜지스터, 게이트가 제2 입력 단자에 연결되고 소스가 저전위측의 전원 단자에 연결되는 제1 도전형의 제2 트랜지스터, 게이트가 제3 입력 단자에 연결되고 소스가 저전위측 상의 전원 단자에 연결되는 제1 도전형 제3 트랜지스터, 드레인이 제1 트랜지스터의 드레인에 연결되고, 소스가 고전위측의 전원 단자에 연결되는 드레인 중간 탭(tap)을 가지는 제2 도전형 제4 트랜지스터, 게이트가 제4 트랜지스터의 드레인 중간 탭에 연결되고 드레인이 제2 트랜지스터의 드레인에 연결되고 소스가 고전위측의 전원 단자에 연결되며, 드레인 중간 탭이 제4 트랜지스터의 게이트에 연결되는 제2 도전형의 제5 트랜지스터 및 게이트가 제5 트랜지스터의 드레인 중간 탭에 연결되고 드레인이 제3 트랜지스터의 드레인 및 출력 단자에 연결되며 소스가 고 전위측 전원 단자에 연결되는 제2 도전형 제6 트랜지스터를 포함하는 레벨 시프트 회로가 제공된다.
본 발명에 따르면, 제4 및 제5 트랜지스터는 중간 탭이 부착되어 있고, 중간 탭은 다른 게이트에 상호 연결되며 이로써 트랜지스터는 상호 구동되는데, 제1 및 제2 트랜지스터 중의 하나가 온이 되고 다른 트랜지스터가 오프가 되는 경우, 온 상태에서 제1 또는 제2 트랜지스터의 드레인에 연결된 제4 또는 제5 트랜지스터의 중간 탭의 전위는 저전위측의 전원 전위까지 떨어지지 않고 전위는 고전위측의 전원 전위보다 약간 낮은 전위로 떨어져서 제4 또는 제5 트랜지스터는 오프가 될 수 있다.
제1도는 본 발명의 실시예의 회로도.
제2도는 제1도의 중간 탭을 가지는 P-채널 MOSFET의 예의 평면도.
제3도는 제2도의 선 X-X'을 따라 절단된 수직 단면도.
제4도는 제2도의 선 Y-Y'를 따라 절단된 수직 단면도.
제5도는 중간 탭의 인출 간격과 중간 탭 전위의 특성도.
제6도는 제1도의 동작을 설명하기 위한 타이밍도.
제7도는 종래 레벨 시프트 회로의 예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1 입력 단자 2 : 제2 입력 단자
3 : 제3 입력 단자 4 : 출력 단자
5 : P+소스 6 : 게이트
7 : P-드레인 8 : P+드레인
9 : 중간 탭 10 : N 웰
11 : P형 기판 12 : 로코스 산화막
13 : 층간 절연막
본 발명의 실시예가 아래와 같이 도면을 참조로 설명된다.
제1도는 본 발명에 따른 레벨 시프트 회로의 실시예의 회로도이다. 제1도에 도시된 것처럼, 실시예에 따르면, 레벨 시프트 회로는 게이트가 각각 저전압 입력 단자(1,2, 및 3)에 연결되고 소스가 저 전위측 전원 단자에 공통 연결된 제1, 제2 및 제3N-채널 MOS형 전체 효과 트랜지스터(N1, N2 및 N3)(아래부터 MOSFET) 및 소스가 고전위측 전원 단자에 공통 연결되고 드레인이 제1, 제2 및 제3 N-채널 MOSFET(N1, N2, 및 N3)의 드레인에 각각 연결된 제1, 제2, 및 제3 P-채널 MOSFET(P1, P2, 및 P3)로 구성된다.
또한, 제1 및 제2 P-채널 MOSFET(P1 및 P2)는 각각 드레인 중간 탭(T1 및 T2)를 구비하고, MOSFET P1의 게이트는 MOSFET P2의 중간 탭(T2)에 연결되고, MOSFET P2의 게이트는 MOSFET P1의 드레인 중간 탭(T1)에 연결된다. 제3 P-채널 MOSFET(P3)은 출력을 위한 트랜지스터이고, 게이트는 제2 P-채널 MOSFET)P2)의 드레인 중간 탭(T2)에 연결된다.
상술한 MOSFET(N1, N2 P1 및 P2)는 레벨 시프트 유닛을 구성하고, MOSFET(N3 및 P3)은 출력을 위한 CMOS 트랜지스터를 구성한다.
MOSFET(N3 및 P3) 각각의 드레인은 출력 단자(4)에 공통으로 연결된다.
제2도는 중간 탭을 각각 가지는 p-채널 MOSFET(P1 및 P2)의 평면도이고, 제3도는 제2도의 선 X-X'을 따라 절단한 단면도이고 제4도는 제2도의 선 Y-Y'를 따라 절단한 수직 횡단면도이다. 제1도, 제2도, 제3도 및 제4도를 참조한 중간 탭을 각각 가지는 P-채널 MOSFET(P1 및 P2)에서 약 150V의 내전압을 가지는 P-채널 MOSFET를 예를 들면, N 웰(10)은 포토레지스트 단계에 의해 보론으로 13Ω㎝ 정도로 도핑된 P형 기판(11)상에 선택적으로 형성된다. 100keV의 가속 에너지와 약 3×1012/㎠ 분량의 인을 이온 주입하고 그 인을 1200℃로 약 50시간 동안 삽입하여, N 웰(10)은 약 10㎛의 접합 깊이를 가지고 표면 농도는 약 1×1015/㎤이 된다.
또한, 포토레지스트 단계에 의해 70eV의 가속 에너지 및 약 2×1012/㎠ 분량의 보론의 이온 주입이 N 웰(10)내에서 선택적으로 수행되고, N 웰(10)은 980℃로 약 220분동안 산화되어 P-드레인(7) 및 로코스 산화막(12)가 형성된다. 연속적으로, 약 500Å의 게이트 산화막이 형성되고, 인으로 11Ω/□ 정도로 도핑된 폴리실리콘이 약 6000Å의 두께로 선택적으로 형성되고 이에 의해 게이트(6)가 형성된다.
그러므로, 보론의 이온 주입은 약 50keV의 가속 에너지 및 1×1016㎠ 분량만큼 수행되고, 이에 의해 P+소스(5) 및 P+드레인(8)이 형성된다.
또한, CVD(화학 기상 증착)에 의해 약 6500Å의 층간 절연막(13)을 형성한 이후에, 접촉 홀(30)은 층간 절연막(13)내에 형성되며 와이어링이 형성되어 중간 탭을 가진 높은 내전압 p-채널 MOSFET가 제공된다. P+확산층의 중간 탭 부분(9)에서, P-드레인(7)은 게이트 라인(6)에 평행한 방향으로 인출되고 소스(5) 및 드레인(8)과 동일한 P+층이 접촉부에 형성된다.
제5도에서, 중간 탭을 가진 P-채널 MOSFET(P1 및 P2)의 P-드레인(7)의 길이(LD)가 고정되고 게이트(6)의 게이트 길이(L)이 변하는 경우에 중간탭의 전위(V1)[절대값]가 도시된다[그러나, 채널 길이는 게이트 길이의 변화에 따라 변한다].
즉, VDD의 고전압이 중간 탭을 가지는 P-채널 MOSFET(P1 및 P2) 각각의 드레인과 드레인 사이에 인가되므로 필요한 내전압을 제공하기 위한 용적이 드레인 오프셋 길이(LD)내에서 필요하다. 이 예에서, 제5도로부터 분명한 것처럼, MOSFET는 약 ｜150｜ (V)의 내전압을 가지도록 구성된다. 중간 탭을 가지는 그러한 P-채널 MOSFET(P1 및 P2)에 있어서, 중간 탭 부분(9)의 전위가 P-드레인으로부터 인출되는 경우, 제5도에 도시된 것과 같은 전위가 게이트(6)의 게이트 길이(L)에 따라 발생될 수 있다.
또한, 제2도에서, 중간 탭(9)은 P-드레인(7)의 림에 연결되고, 중간 탭(9)의 전압은 Y-Y' 방향으로는 림에서 P-드레인(7)까지 증가하고 X-X' 방향으로는 림에서 P+드레인(8)까지 증가한다. 이러한 현상은 트랜지스터의 차단 상태에서 중간 탭(9)을 통한 P+소스(5)와 P+드레인(8) 사이의 용량성 결합을 기초로 한다. 트랜지스터의 차단 상태에서, 중간 탭(9)의 전압은 커패시턴스(C1)과 커패시턴스(C2) 사이의 용량비에 의해 한정된다. 커패시턴스(C1)은 P+소스(5)와 중간 탭(9) 사이의 용량이고, 커패시턴스(C2)는 P+드레인(8)과 중간 탭(9) 사이의 용량이며, 이러한 용량은 P+소스(5)와 P+드레인(8)으로부터의 간격에 의해 한정된다.
예를 들면, 오프 상태에서 L의 위치에서의 드레인은 0V이고 온 상태에서 150V(VDD)의 전압 진폭이 제공된다. 따라서, 게이트 길이가 L1이라면, 150V(VDD)을 통한 130V[150V-20V=VDD-20C: 소스 전위의 전압 빼기 L1위치에서의 20V의 전압 진폭]이 제공된다.
그러므로, 그러한 중간 탭이 설치된 경우, 중간 탭의 전위는 VDD(소스 전위)로부터 VDD-V1(길이 L에 의해 결정되는 전위)까지의 전압 범위내에만 변하고 중간 탭을 가지는 MOSFET의 드레인 전위는 VDD(소스 전위)에서 0V까지 변한다.
결과적으로, 약 50V만의 내전압을 가지는 약 50㎚의 게이트 산화 박막을 각각 가지는 P-채널 MOSFET는 제1도의 P1 및 P2로 사용되고 P-채널 MOSFET는 N-채널 MOSFET(N1 및 N2)와 동일한 게이트 산화 형성 단계에 의해 형성될 수 있으며, 상기 단계는 단축될 수 있다.
제6도는 제1도의 레벨 시프트 회로의 동작을 설명하는 타이밍도를 도시한다.
타이밍도를 참조로 제1도의 레벨 시프트 회로의 동작이 설명된다. 제6도내의 시간 주기(t1)동안, 제1 및 제3 입력 신호(Φ1 및 Φ3)이 5V(고레벨)이고 제2 입력 신호(Φ2)가 0V(저레벨)인 경우, 제1 및 제3 N-채널 MOSFET(N1 및 N3)는 온이 되고, 제2 N-채널 MOSFET(N2)는 오프가 된다.
그러므로, 제1 N-채널 MOSFET(N1)의 드레인 전위는 저 전위측 전원 전압(VSS)로 낮아진다. 그러나, 제1 P-채널 MOSFET(P1)는 드레인과 같은 중간 탭(T1)을 구비하고 따라서 중간 탭(T1)의 전위(V1)는 VSS까지는 낮아지지 않고 VDD보다 약간 낮은 전위가 V1으로서 출력된다. 또한, 이러한 경우, 단계 단축을 가능하게 하기 위해, P-채널 MOSFET(P1 및 P2) 각각의 게이트 산화막의 두께는 50㎚로 설정되고 게이트는 20V로 구동되고 이는 게이트 산화막의 절연 항복 전압(약 50V)보다 충분히 낮아서, 이는 N-채널 MOSFET(N1 및 N2)와 동일한 게이트 산화막 형성 단계에 의해 형성될 수 있다. 따라서, 제6도에 도시된 것처럼, 중간 탭(T1)의 전위(V1)은 이 경우 (VDD-20V)이 된다.
중간 탭(T1)의 전위(V1)은 제2 P-채널 MOSFET(P2)의 게이트에 인가되므로, 제2 P-채널 MOSFET(P2)는 온이 되고 드레인 및 중간 탭(T2)의 전위(V2)는 제6도에 의해 도시된 것처럼 고전위측 전원 전압(VDD)이 된다. 중간 탭(T2)의 전위(V2)(=VDD)은 제1 P-채널 MOSFET(P1)의 게이트에 인가되어서 제1 P-채널 MOSFET(P1)은 오프가 되고, 제3 P-채널 MOSFET(P3)의 게이트에 인가되어서 제3 N-채널 MOSFET(N3)은 오프가 된다. 상술한 것처럼, 제3 N-채널 MOSFET(N3)이 온이되고 제3 P-채널 MOSFET(P3)가 오프가 되는 경우, 저전위측 전원 전압(VSS)[제6도에서는 0V]는 제6도에 도시된 것처럼 제3 N-채널 MOSFET(N3)을 통해 제3 P-채널 MOSFET(P3) 및 제3 N-채널 MOSFET(N3)의 드레인에 공통으로 연결된다.
다음으로, 제6도에 도시된 시간 주기(T2) 동안, 제1 및 제3 입력 신호(Φ1 및 Φ3)이 0V(저레벨)이고 제2 입력 신호(Φ2)는 5V(고레벨)이며, 제1 및 제3 N채널 MOSFET(N1 및 N3)은 오프가 되고 제2 N-채널 MOSFET(N2)는 온이 된다. 그러므로, 제2 N-채널 MOSFET(N2)의 드레인 전위는 저 전위측 전원 전압(VSS)로 낮아진다. 그러나, 제2 P-채널 MOSFET(P2)는 드레인에서 중간 탭(T2)을 구비하고 따라서 중간 탭(T2)의 전위 (V2)는 VSS까지 낮아지지 않고 VDD보다 약간 낮은 전위(예를 들면, VDD-20V)가 제6도에 의해 도시된 것처럼 N2로서 출력된다.
중간 탭(T2)의 전위(V2)가 제1 P-채널 MOSFET(P1)의 게이트에 인가되어 제1 P-채널 MOSFET(P1)은 온이 되며, 중간 탭(T2)의 전위(V2)가 제3 P-채널 MOSFET(P3)의 게이트에 인가되어, 제3 P-채널 MOSFET(P3)는 온이 된다. 제3 N-채널 MOSFET(N3)가 오프되고 제3 P-채널 MOSFET(P3)가 온인 경우, 고전위측 전원 전압(VDD)는 제6도에 도시된 것처럼 제3 P-채널 MOSFET(P3)의 소스/드레인을 경유하여 제3 P-채널 MOSFET(P3) 및 제3 N-채널 MOSFET(N3)의 드레인에 공통으로 연결된 출력 단자(4)로 출력된다.
이러한 방식으로, 실시예에 따르면, 5V의 입력 신호(Φ1 및 Φ3)의 레벨 및 0V의 입력 신호(Φ2)의 레벨이 0V(=VSS)로 시프트되고, 또한 0V의 입력 신호(Φ1 및 Φ3)의 레벨 및 5V의 입력 신호(Φ2)의 레벨이 VDD로 각각 시프트되고 출력 단자(4)로 출력된다. 여기서, 제1, 제2 및 제3 P-채널 MOSFET(P1, P2, 및 P3)의 게이트와 소스 사이에 인가된 전압은 거의 VDD에서 (VDD-2Vth)가 된다. 따라서, P-채널 MOSFET(P1, P2, 및 P3)의 소스/드레인 내전압에 있어서, 고 내전압이 드레인/소스 내전압에 필요하지만 게이트/소스 전압은 낮아지므로, P-채널 MOSFET는 N-채널 MOSFET(N1, N2, 및 N3)의 것과 유사하게 게이트 산화 박막으로 형성된다.
상술한 것처럼, 본 발명에 따르면, 제4 및 제5 트랜지스터는 중간 탭을 구비하고, 중간 탭은 제4 및 제5트랜지스터의 게이트에 상호 결선되고 트랜지스터는 상호 구동되며, 제1 및 제2트랜지스터 중의 하나가 온이 되고 나머지 하나가 오프가 되는 경우, 온 상태에서의 제1 또는 제2트랜지스터의 드레인에 연결된 제4 또는 제5트랜지스터의 중간 탭의 전위는 저전위측 전원 전압으로 낮아지지 않고 고전위측 전원 전압으로 낮아져서 제5 또는 제4트랜지스터는 오프가 된다. 그러므로, 제4 내지 제6트랜지스터의 게이트와 소스 사이에 인가된 전압은 고전위측 전원 전압에서 저전위측 전원 전압보다 높은 전압의 범위로 설정되고, 제4 내지 제6트랜지스터의 게이트/소스 전압은 낮아져서, 게이트 산화 박막을 가진 MOSFET가 제4 내지 제6트랜지스터로서 사용된다. 또한, 제1 내지 제3트랜지스터를 공통으로 함으로써 제조 단계는 감소될 수 있다.
또한, 본 회로는 바이어스 전압이 불필요하므로 종래 회로에 비해 사용이 용이하다. 또한, 제1 내지 제3트랜지스터는 각각 N-채널 전계 효과 트랜지스터이고 제4 내지 제6트랜지스터는 각각 P-채널 전계 효과 트랜지스터이며, 따라서 동일한 전류 구동 커패시턴스가 주어진 경우 종래 회로와 비교했을 때 각각이 N-채널 전계 효과 트랜지스터의 것보다 큰 영역을 가지는 P-채널 전계 효과 트랜지스터의 수는 불필요한 전압 변환을 위한 P-채널 전계 효과 트랜지스터의 수만큼 감소될 수 있고 회로의 총 영역은 종래 회로와 비교해서 3/4의 비만큼 감소될 수 있다.

Claims (7)

  1. 게이트가 제1입력 단자에 연결되고 소스가 저전위측의 전원 단자에 연결되는 제1도전형의 제1트랜지스터; 게이트가 제2입력 단자에 연결되고 소스가 저전위측의 전원 단자에 연결되는 제1도전형의 제2트랜지스터; 게이트가 제3입력 단자에 연결되고 소스가 저전위측의 전원 단자에 연결되는 제1도전형의 제3트랜지스터; 드레인이 제1트랜지스터의 드레인에 연결되고, 소스가 고전위측의 전원 단자에 연결되는 드레인 중간 탭(intermediate tap)을 가지는 제2도전형의 제4트랜지스터; 게이트가 상기 제4트랜지스터의 드레인 중간 탭에 연결되고, 드레인이 상기 제2트랜지스터의 드레인에 연결되고, 소스가 고전위측의 전원 단자에 연결되며, 드레인 중간 탭이 상기 제4트랜지스터의 게이트에 연결되는 제2도전형의 제5트랜지스터; 및 게이트가 상기 제5트랜지스터의 드레인 중간 탭에 연결되고, 드레인이 상기 제3트랜지스터의 드레인 및 출력 단자에 연결되며, 소스가 고 전위측의 전원 단자에 연결되는 제2도전형의 제6트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  2. 제1항에 있어서, 상기 제4 및 제5트랜지스터의 드레인 중간 탭은 드레인 전계 완화층(alleviating layer)의 일부가 인출되고 소스와 드레인 사이의 중간 전위가 취출(取出)되는 구조를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  3. 제1항에 있어서, 상기 제1 내지 제3트랜지스터 각각은 N-채널 전계 효과 트랜지스터이고, 상기 제4 내지 제6트랜지스터 각각은 P-채널 전계 효과 트랜지스터인 것을 특징으로 하는 레벨 시프트 회로.
  4. 제1전압 공급선과 제1 노드 사이에 연결되고 제2 노드에 연결된 게이트와 제3노드에 연결된 중간 탭을 가지는 제1도전형의 제1트랜지스터; 상기 제1전압 공급선과 제4노드 사이에 연결되고 상기 제3노드에 연결된 게이트와 제2노드에 연결된 중간 탭을 가지는 상기 제1도전형의 제2트랜지스터; 상기 제1노드와 제2전압 공급선 사이에 연결되고 제1입력 단자에 연결된 게이트를 가지는 제2도전형의 제3트랜지스터; 상기 제4노드와 제2전압 공급선 사이에 연결되고 제2입력 단자에 연결된 게이트를 가지는 상기 제2도전형의 제4트랜지스터; 상기 제2전압 공급선과 출력 노드 사이에 연결되고 상기 제2노드에 연결된 게이트를 가지는 상기 제1도전형의 제5트랜지스터; 및 상기 출력 노드와 상기 제2전압 공급선 사이에 연결되고 제3입력 단자에 연결된 게이트를 가지는 상기 제2도전형의 제6트랜지스터를 포함하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 제1트랜지스터의 중간 탭의 전압이 상기 제2노드의 전압과는 상이한 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 제2트랜지스터의 중간 탭의 전압이 상기 제4 노드의 전압과는 상이한 것을 특징으로 하는 회로.
  7. 제4항에 있어서, 상기 제1 및 제3입력 단자는 동일한 위상 입력 신호를 수신하고, 상기 제2입력 단자는 상기 입력 신호를 반전하는 신호를 수신하는 것을 특징으로 하는 회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3389856B2 (ja) * 1998-03-24 2003-03-24 日本電気株式会社 半導体装置
US6407579B1 (en) 2000-01-20 2002-06-18 Koninklijke Philips Electronics N.V. Fast high voltage level shifter with gate oxide protection
DE10063686A1 (de) 2000-12-20 2002-07-18 Infineon Technologies Ag Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung
EP1714286B1 (en) * 2004-02-11 2008-12-10 Nxp B.V. High voltage driver circuit with fast reading operation
US7646233B2 (en) 2006-05-11 2010-01-12 Dsm Solutions, Inc. Level shifting circuit having junction field effect transistors
US20080024188A1 (en) * 2006-07-28 2008-01-31 Chou Richard K Junction field effect transistor level shifting circuit
JP4939895B2 (ja) * 2006-10-16 2012-05-30 フリースケール セミコンダクター インコーポレイテッド レベルシフタ回路
WO2009022275A1 (en) * 2007-08-13 2009-02-19 Nxp B.V. Level shifter circuit
US20100214001A1 (en) * 2009-02-26 2010-08-26 Himax Analogic, Inc. Level Shift Circuit
KR101387266B1 (ko) 2012-09-05 2014-04-18 엘에스산전 주식회사 레벨 쉬프트 디바이스

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105448B2 (ja) * 1988-03-14 1995-11-13 日本電気株式会社 Ｍｏｓ型集積回路
US5237193A (en) * 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
JPH02186826A (ja) * 1989-01-13 1990-07-23 Matsushita Electric Ind Co Ltd レベルシフタ
JPH05308274A (ja) * 1992-04-30 1993-11-19 Matsushita Electric Ind Co Ltd Ｃｍｏｓレベルシフト回路

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