JP3199472B2 - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JP3199472B2 JP3199472B2 JP21415892A JP21415892A JP3199472B2 JP 3199472 B2 JP3199472 B2 JP 3199472B2 JP 21415892 A JP21415892 A JP 21415892A JP 21415892 A JP21415892 A JP 21415892A JP 3199472 B2 JP3199472 B2 JP 3199472B2
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- pattern
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジス
タに関し、特にオフセット領域を有した高耐圧ＭＯＳト
ランジスタに関するものである。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジス
タに関し、特にオフセット領域を有した高耐圧ＭＯＳト
ランジスタに関するものである。
【０００２】
【従来の技術】一般に高耐圧ＭＯＳトランジスタは、液
晶ディスプレイドライバＬＳＩ等の低電圧ＣＭＯＳロジ
ック回路と高電圧ＣＭＯＳロジック回路とが同一ＬＳＩ
内に混在した高耐圧ＣＭＯＳ ＬＳＩに用いられる。
晶ディスプレイドライバＬＳＩ等の低電圧ＣＭＯＳロジ
ック回路と高電圧ＣＭＯＳロジック回路とが同一ＬＳＩ
内に混在した高耐圧ＣＭＯＳ ＬＳＩに用いられる。
【０００３】図３に高耐圧ＣＭＯＳ ＬＳＩに通常使わ
れる高耐圧ＰＭＯＳの製造方法を説明するための断面フ
ローを示す。
れる高耐圧ＰＭＯＳの製造方法を説明するための断面フ
ローを示す。
【０００４】（ａ）不純物濃度１×１０16ｃｍ-3程度の
Ｎ型半導体基板３１又は同濃度のＮＷｅｌｌを形成した
Ｐ型基板のＮＷｅｌｌ領域３１の表面に５００Å程度の
ＳｉＯ2 膜３２を形成し、次いで２０００Å程度のＳｉ
3 Ｎ4 膜を形成し、図３（ａ）に示す様にチャネル形成
領域、ソース領域及びドレイン領域上に残すパターン３
３の形成を行なう。図３（ａ）にはソース、ゲート、ド
レインを後工程で形成するための３個のパターン３３が
示されており、ゲートとドレインを形成するためのパタ
ーン間隔４４は高耐圧ＰＭＯＳの耐圧に応じた所定の間
隔となっており、４０〜５０Ｖ程度の耐圧を得るために
は２．５〜３μｍ程度となる。
Ｎ型半導体基板３１又は同濃度のＮＷｅｌｌを形成した
Ｐ型基板のＮＷｅｌｌ領域３１の表面に５００Å程度の
ＳｉＯ2 膜３２を形成し、次いで２０００Å程度のＳｉ
3 Ｎ4 膜を形成し、図３（ａ）に示す様にチャネル形成
領域、ソース領域及びドレイン領域上に残すパターン３
３の形成を行なう。図３（ａ）にはソース、ゲート、ド
レインを後工程で形成するための３個のパターン３３が
示されており、ゲートとドレインを形成するためのパタ
ーン間隔４４は高耐圧ＰＭＯＳの耐圧に応じた所定の間
隔となっており、４０〜５０Ｖ程度の耐圧を得るために
は２．５〜３μｍ程度となる。
【０００５】（ｂ）次いで、厚さ１μｍ程度のホトレジ
スト膜を塗布し、公知のホトリソグラフィ法により、図
３（ｂ）に示す様なホトレジスト膜パターン３５の形成
を行なう。該パターンは図示した断面においてはパター
ン３３に対して、耐圧に応じた所定の間隔をもって外側
に形成されており、４０〜５０Ｖ程度の耐圧を得るため
にはパターン３３に対するホトレジスト膜パターン３５
の合せズレを考慮に入れて、３〜４μｍ程度の間隔３４
となる。次いで該パターンをマスクにイオン打込み法に
より、ボロンを１×１０14ｃｍ-2程度のドーズ量、３０
ｋｅＶ程度のエネルギーで打込みオフセット領域として
の低濃度Ｐ打込層３６を形成する。
スト膜を塗布し、公知のホトリソグラフィ法により、図
３（ｂ）に示す様なホトレジスト膜パターン３５の形成
を行なう。該パターンは図示した断面においてはパター
ン３３に対して、耐圧に応じた所定の間隔をもって外側
に形成されており、４０〜５０Ｖ程度の耐圧を得るため
にはパターン３３に対するホトレジスト膜パターン３５
の合せズレを考慮に入れて、３〜４μｍ程度の間隔３４
となる。次いで該パターンをマスクにイオン打込み法に
より、ボロンを１×１０14ｃｍ-2程度のドーズ量、３０
ｋｅＶ程度のエネルギーで打込みオフセット領域として
の低濃度Ｐ打込層３６を形成する。
【０００６】（ｃ）次いでホトレジスト膜パターン３５
を除去した後に、１０００℃４００分程度の水蒸気酸化
を行ない、パターン３３の無い領域に１μｍ〜１．５μ
ｍ程度のフィールドＳｉＯ2 膜３７を形成する。次い
で、パターン３３を除去し、露出したＳｉＯ2 膜３２が
除去される程度のＳｉＯ2 エッチング処理を行なうこと
により、パターン３３があった領域の半導体基板３１表
面を露出せしめる。次いで１０００℃７分程度の水蒸気
酸化を行ない露出した半導体基板表面に１０００Å程度
のゲート酸化膜３８を形成する。
を除去した後に、１０００℃４００分程度の水蒸気酸化
を行ない、パターン３３の無い領域に１μｍ〜１．５μ
ｍ程度のフィールドＳｉＯ2 膜３７を形成する。次い
で、パターン３３を除去し、露出したＳｉＯ2 膜３２が
除去される程度のＳｉＯ2 エッチング処理を行なうこと
により、パターン３３があった領域の半導体基板３１表
面を露出せしめる。次いで１０００℃７分程度の水蒸気
酸化を行ない露出した半導体基板表面に１０００Å程度
のゲート酸化膜３８を形成する。
【０００７】（ｄ）次いでＣＶＤ法により、３０００Å
程度のポリシリコン膜を形成し、所定のリン拡散処理に
より、５×１０20ｃｍ-3程度にリンを拡散する。次い
で、公知のパターニング法により、図３（ｄ）に示す様
なパターニングを行ないゲート電極３９を形成する。次
いでボロンをイオン打込み法により、ドーズ量１×１０
15ｃｍ-2程度、エネルギー６０ｋｅＶ程度の条件で打込
み、ソース・ドレイン領域４０を形成する。
程度のポリシリコン膜を形成し、所定のリン拡散処理に
より、５×１０20ｃｍ-3程度にリンを拡散する。次い
で、公知のパターニング法により、図３（ｄ）に示す様
なパターニングを行ないゲート電極３９を形成する。次
いでボロンをイオン打込み法により、ドーズ量１×１０
15ｃｍ-2程度、エネルギー６０ｋｅＶ程度の条件で打込
み、ソース・ドレイン領域４０を形成する。
【０００８】（ｅ）次いでＣＶＤ法により、ＳｉＯ2 膜
４１を１μｍ程度形成し、次いで、ソース・ドレイン電
極の形成領域にコンタクト窓４２を形成する。次いでＡ
ｌ膜を１μｍ程度形成し、所定のパターニングを行なう
ことにより、ソース・ドレイン電極４３を形成する。次
いでＣＶＤ法により、ＳｉＯ2 膜４４を１μｍ程度形成
することにより、高耐圧ＰＭＯＳが完成する。
４１を１μｍ程度形成し、次いで、ソース・ドレイン電
極の形成領域にコンタクト窓４２を形成する。次いでＡ
ｌ膜を１μｍ程度形成し、所定のパターニングを行なう
ことにより、ソース・ドレイン電極４３を形成する。次
いでＣＶＤ法により、ＳｉＯ2 膜４４を１μｍ程度形成
することにより、高耐圧ＰＭＯＳが完成する。
【０００９】なお、以上説明した工程にフローに、Ｎ型
基板の場合は同程度のキャリア濃度のＰＷｅｌｌ層に、
またＰ型基板を使用する場合はＰ型基板上へ、不純物極
性を反転したイオン打込み工程等を追加することによ
り、高耐圧ＮＭＯＳも形成される。
基板の場合は同程度のキャリア濃度のＰＷｅｌｌ層に、
またＰ型基板を使用する場合はＰ型基板上へ、不純物極
性を反転したイオン打込み工程等を追加することによ
り、高耐圧ＮＭＯＳも形成される。
【００１０】図５に、以上の工程フローにより形成され
た高耐圧ＣＭＯＳ素子を使用した、回路例を示す。図５
にはＮ型基板にＰＷｅｌｌ層を形成し、工程フローを施
した場合のＣＭＯＳによる回路を示している。同図を用
いて回路動作の説明を行なう。
た高耐圧ＣＭＯＳ素子を使用した、回路例を示す。図５
にはＮ型基板にＰＷｅｌｌ層を形成し、工程フローを施
した場合のＣＭＯＳによる回路を示している。同図を用
いて回路動作の説明を行なう。
【００１１】トランジスタ５１〜５４の低電圧回路とト
ランジスタ５５〜５８のレベルシフタ回路と、トランジ
スタ５９〜６４の高電圧回路で構成されており、電源ラ
インには６５〜６７の３本あり、所定の電圧すなわち、
６５を基準として６６には−５Ｖ、６７には−４０Ｖが
印加されるものとする。入力信号は６８に供給され、ト
ランジスタ５１及び５２で形成されるインバータ回路の
ゲートに入力され、出力信号は６９に出力されるように
なっている。
ランジスタ５５〜５８のレベルシフタ回路と、トランジ
スタ５９〜６４の高電圧回路で構成されており、電源ラ
インには６５〜６７の３本あり、所定の電圧すなわち、
６５を基準として６６には−５Ｖ、６７には−４０Ｖが
印加されるものとする。入力信号は６８に供給され、ト
ランジスタ５１及び５２で形成されるインバータ回路の
ゲートに入力され、出力信号は６９に出力されるように
なっている。
【００１２】まず、６５と６６の間の信号電位を持った
入力信号は、５１，５２のインバータ、５３，５４のイ
ンバータを通り、レベルシフタ回路へライン（配線）７
０，７１により入力される。
入力信号は、５１，５２のインバータ、５３，５４のイ
ンバータを通り、レベルシフタ回路へライン（配線）７
０，７１により入力される。
【００１３】レベルシフタ回路はトランジスタ５５〜５
８によるＲ／Ｓフリップフロップ回路となっており、入
力された信号を６５と６７の間の信号電位へ変換する。
レベル変換された信号はライン７２により５９〜６４で
構成されるインバータ回路３段の高電圧回路へ入力され
る。入力６７に６５の電位と等しい電位が入力された場
合（ブール関数の１）、出力６９には６７の電位（ブー
ル関数の０）が出力され、入力が６６の電位の場合（ブ
ール関数の０）、出力は６５の電位（ブール関数の１）
となる。このように入力された低電圧ロジック信号を高
電圧ロジック信号へと変換して出力するＮＯＴロジック
回路となっている。
８によるＲ／Ｓフリップフロップ回路となっており、入
力された信号を６５と６７の間の信号電位へ変換する。
レベル変換された信号はライン７２により５９〜６４で
構成されるインバータ回路３段の高電圧回路へ入力され
る。入力６７に６５の電位と等しい電位が入力された場
合（ブール関数の１）、出力６９には６７の電位（ブー
ル関数の０）が出力され、入力が６６の電位の場合（ブ
ール関数の０）、出力は６５の電位（ブール関数の１）
となる。このように入力された低電圧ロジック信号を高
電圧ロジック信号へと変換して出力するＮＯＴロジック
回路となっている。
【００１４】
【発明が解決しようとする課題】しかしながら、上記構
成の回路において、レベルシフタ回路の出力信号波形
は、その立上り及び立下りが遅く、高電圧回路の５９，
６０で構成されるＣＭＯＳインバータ回路の入力信号に
中間レベルの信号が長時間入力されてしまうという問題
がある。
成の回路において、レベルシフタ回路の出力信号波形
は、その立上り及び立下りが遅く、高電圧回路の５９，
６０で構成されるＣＭＯＳインバータ回路の入力信号に
中間レベルの信号が長時間入力されてしまうという問題
がある。
【００１５】図５に示したレベルシフタ回路においてＰ
ＭＯＳ５５，５６のゲートには低電圧回路の出力信号が
入力される。すなわち５５，５６のソースを基準とした
ゲート入力電圧の絶対値は本例においては５Ｖである。
一方、ＮＭＯＳ５７，５８のゲートにはＰＭＯＳ５５，
５６のドレイン電圧、すなわち絶対値で４０Ｖが入力さ
れる。そのため同一ゲート長を考えた場合、単位ゲート
幅でのコンダクタンスはＰＭＯＳがＮＭＯＳの１／１６
０程度となってしまう。一般にこの様なレベルシフタ回
路においては、ＰＭＯＳのゲート幅を長くしてゲート入
力電圧が５Ｖ程度でも、ある程度の大きさのコンダクタ
ンスが得られるようにするとともに、ＮＭＯＳのゲート
長を長くして、ゲート電圧が４０Ｖと高くてもある程度
のコンダクタンスに押えるようにして、ＰＭＯＳとＮＭ
ＯＳのバランスをとるようにしている。そのため、ＮＭ
ＯＳの電流駆動能力が小さく、出力信号の立下りが長く
なる。またＰＭＯＳについても素子面積を考えるとゲー
ト幅をさほど大にはできず、電流駆動能力が小さく出力
信号の立上りが長くなる。
ＭＯＳ５５，５６のゲートには低電圧回路の出力信号が
入力される。すなわち５５，５６のソースを基準とした
ゲート入力電圧の絶対値は本例においては５Ｖである。
一方、ＮＭＯＳ５７，５８のゲートにはＰＭＯＳ５５，
５６のドレイン電圧、すなわち絶対値で４０Ｖが入力さ
れる。そのため同一ゲート長を考えた場合、単位ゲート
幅でのコンダクタンスはＰＭＯＳがＮＭＯＳの１／１６
０程度となってしまう。一般にこの様なレベルシフタ回
路においては、ＰＭＯＳのゲート幅を長くしてゲート入
力電圧が５Ｖ程度でも、ある程度の大きさのコンダクタ
ンスが得られるようにするとともに、ＮＭＯＳのゲート
長を長くして、ゲート電圧が４０Ｖと高くてもある程度
のコンダクタンスに押えるようにして、ＰＭＯＳとＮＭ
ＯＳのバランスをとるようにしている。そのため、ＮＭ
ＯＳの電流駆動能力が小さく、出力信号の立下りが長く
なる。またＰＭＯＳについても素子面積を考えるとゲー
ト幅をさほど大にはできず、電流駆動能力が小さく出力
信号の立上りが長くなる。
【００１６】さて、このように入力信号の立上り、立下
りが長い場合には、貫通電流という問題が発生する。
りが長い場合には、貫通電流という問題が発生する。
【００１７】一般に、ＣＭＯＳ回路は定常的には電流が
流れず、論理レベルの切り換り時に過渡度的に流れるの
みの回路であり低消費電流という利点があるため数多く
の電子回路やＬＳＩに使用されてきた。
流れず、論理レベルの切り換り時に過渡度的に流れるの
みの回路であり低消費電流という利点があるため数多く
の電子回路やＬＳＩに使用されてきた。
【００１８】図６にＣＭＯＳ回路に入力される入力波形
と、貫通電流の関係を示す。信号がτr で立上ると、入
力がＶTN以上になったところで、ＮＭＯＳがオンするこ
とによりすでにオン状態であったＰＭＯＳからＮＭＯＳ
への貫通電流が時刻ｔ1 で流れはじめ、入力レベルが中
間値、時刻ｔ2 のあたりで最大値となる。その後ＰＭＯ
Ｓのコンダクタンスの低下により電流は下りはじめ、入
力レベルが４０−ＶTPとなったところで（時刻ｔ3 ）Ｐ
ＭＯＳがオフ状態となり電流は０となる。入力信号の立
下りτf の期間にも同様の電流が流れる。
と、貫通電流の関係を示す。信号がτr で立上ると、入
力がＶTN以上になったところで、ＮＭＯＳがオンするこ
とによりすでにオン状態であったＰＭＯＳからＮＭＯＳ
への貫通電流が時刻ｔ1 で流れはじめ、入力レベルが中
間値、時刻ｔ2 のあたりで最大値となる。その後ＰＭＯ
Ｓのコンダクタンスの低下により電流は下りはじめ、入
力レベルが４０−ＶTPとなったところで（時刻ｔ3 ）Ｐ
ＭＯＳがオフ状態となり電流は０となる。入力信号の立
下りτf の期間にも同様の電流が流れる。
【００１９】τr とτf が等しく、ＰＭＯＳとＮＭＯＳ
のＶT が等しく、ＰＭＯＳとＮＭＯＳのゲインファクタ
が等しいと仮定すると、それぞれをτ，ＶT ，βとし
て、このＣＭＯＳ回路の貫通電流による消費電力はＰ＝
（β／１２）・（Ｖdd−２ＶT）3 ・（τ／Ｔ）（Ｔは
スイッチング周期）となる。
のＶT が等しく、ＰＭＯＳとＮＭＯＳのゲインファクタ
が等しいと仮定すると、それぞれをτ，ＶT ，βとし
て、このＣＭＯＳ回路の貫通電流による消費電力はＰ＝
（β／１２）・（Ｖdd−２ＶT）3 ・（τ／Ｔ）（Ｔは
スイッチング周期）となる。
【００２０】上式を見てわかるように立上り、立下りの
長い信号が入力されるＣＭＯＳ回路において消費電力を
下げるためには、ゲインファクタβを下げる必要があ
る。
長い信号が入力されるＣＭＯＳ回路において消費電力を
下げるためには、ゲインファクタβを下げる必要があ
る。
【００２１】ゲインファクタはβ＝（Ｗ／Ｌ）・μ・Ｃ
OX（Ｗ：ゲート幅、Ｌ：ゲート長、μ：移動度、ＣOX：
ゲート容量）であり、素子構造上変化可能な項目はゲー
ト幅Ｗとゲート長Ｌである。Ｌを長くすることによりβ
を下げることは可能であるがこのことにより、ＰＭＯＳ
及びＮＭＯＳのゲート入力容量が増加してしまう。入力
容量は、前段のレベルシフト回路により、充放電される
ことから、電流駆動能力の小さいレベルシフタでは信号
の立上り、立下りが長くなりτが大となることから、消
費電力の低減とはなりえない。一方、Ｗを短くすること
もある一定値以下にはできない。図４（ａ）及び（ｂ）
に、図３の断面フローで示したＰＭＯＳの（ｂ）工程
と、（ｅ）工程の主要なマスクパターンを示す。図４
（ａ）でＳｉ3 Ｎ4 のパターン３３のうち、中央にある
すなわちチャネル領域上のパターンの長さ４５がゲート
長となり、ホトレジストパターン３５の幅４６に合わせ
余裕４７を加えた長さがゲート幅となる。ホトレジスト
パターン３５は、Ｓｉ3 Ｎ4 膜パターン３３との間に、
耐圧に応じた間隔４８が必要であり、また、図４（ｂ）
で示す様にＳｉ3 Ｎ4 膜パターン３３と、コンタクト窓
パターン４２の間にも一定の間隔４９が必要である。
今、一般的な耐圧マージンと、合せマージンを考慮に入
れると、コンタクト窓パターンの大きさ５０を２μｍと
し、Ｓｉ3 Ｎ4 膜パターン３３との間隔を１μｍとし、
図３に示すホトレジストパターン３５とＳｉ3 Ｎ4 膜パ
ターン３３の間隔を３μｍ合わせ余裕４７を１μｍとす
ると、ゲート幅４６は１＋３＋１＋２＋１＋３＋１＝１
２μｍと大きくなってしまうという課題があった。
OX（Ｗ：ゲート幅、Ｌ：ゲート長、μ：移動度、ＣOX：
ゲート容量）であり、素子構造上変化可能な項目はゲー
ト幅Ｗとゲート長Ｌである。Ｌを長くすることによりβ
を下げることは可能であるがこのことにより、ＰＭＯＳ
及びＮＭＯＳのゲート入力容量が増加してしまう。入力
容量は、前段のレベルシフト回路により、充放電される
ことから、電流駆動能力の小さいレベルシフタでは信号
の立上り、立下りが長くなりτが大となることから、消
費電力の低減とはなりえない。一方、Ｗを短くすること
もある一定値以下にはできない。図４（ａ）及び（ｂ）
に、図３の断面フローで示したＰＭＯＳの（ｂ）工程
と、（ｅ）工程の主要なマスクパターンを示す。図４
（ａ）でＳｉ3 Ｎ4 のパターン３３のうち、中央にある
すなわちチャネル領域上のパターンの長さ４５がゲート
長となり、ホトレジストパターン３５の幅４６に合わせ
余裕４７を加えた長さがゲート幅となる。ホトレジスト
パターン３５は、Ｓｉ3 Ｎ4 膜パターン３３との間に、
耐圧に応じた間隔４８が必要であり、また、図４（ｂ）
で示す様にＳｉ3 Ｎ4 膜パターン３３と、コンタクト窓
パターン４２の間にも一定の間隔４９が必要である。
今、一般的な耐圧マージンと、合せマージンを考慮に入
れると、コンタクト窓パターンの大きさ５０を２μｍと
し、Ｓｉ3 Ｎ4 膜パターン３３との間隔を１μｍとし、
図３に示すホトレジストパターン３５とＳｉ3 Ｎ4 膜パ
ターン３３の間隔を３μｍ合わせ余裕４７を１μｍとす
ると、ゲート幅４６は１＋３＋１＋２＋１＋３＋１＝１
２μｍと大きくなってしまうという課題があった。
【００２２】この発明は、以上述べた入力信号の立上
り、立下りが長い場合の貫通電流が多く流れ、消費電流
が大きくなってしまうという問題を除去するため、ゲー
ト幅を小さくすることにより、ＭＯＳのゲインファクタ
を小さくすることにより、貫通電流を小さく押えること
が可能な高耐圧ＭＯＳトランジスタを提供することを目
的とする。
り、立下りが長い場合の貫通電流が多く流れ、消費電流
が大きくなってしまうという問題を除去するため、ゲー
ト幅を小さくすることにより、ＭＯＳのゲインファクタ
を小さくすることにより、貫通電流を小さく押えること
が可能な高耐圧ＭＯＳトランジスタを提供することを目
的とする。
【００２３】
【課題を解決するための手段】この発明は、前記課題を
解決するため、半導体基板表面のチャネル形成領域と、
前記チャネル形成領域のゲート長方向に前記チャネル形
成領域を挟んで形成されたソース領域及びドレイン領域
と、前記チャネル形成領域上に形成されたゲート酸化膜
と、前記ゲート酸化膜上に形成されたゲート電極とを有
するＭＯＳトランジスタにおいて、前記ゲート電極は前
記チャネル形成領域上において前記チャネル形成領域の
一部領域上にのみ形成するものであり、前記ゲート長方
向に直交するゲート幅方向に分割して形成したり、前記
チャネル形成領域上であって前記ゲート電極の形成され
ていない前記ゲート酸化膜上に、前記ソース領域に接続
された配線金属を設けたものである。
解決するため、半導体基板表面のチャネル形成領域と、
前記チャネル形成領域のゲート長方向に前記チャネル形
成領域を挟んで形成されたソース領域及びドレイン領域
と、前記チャネル形成領域上に形成されたゲート酸化膜
と、前記ゲート酸化膜上に形成されたゲート電極とを有
するＭＯＳトランジスタにおいて、前記ゲート電極は前
記チャネル形成領域上において前記チャネル形成領域の
一部領域上にのみ形成するものであり、前記ゲート長方
向に直交するゲート幅方向に分割して形成したり、前記
チャネル形成領域上であって前記ゲート電極の形成され
ていない前記ゲート酸化膜上に、前記ソース領域に接続
された配線金属を設けたものである。
【００２４】
【作用】この発明は、高耐圧ＭＯＳトランジスタにおい
て、ゲート電極の一部をカットすることにより、耐圧マ
ージンと、合せマージンにより決定されていた。ホトレ
ジストパターン幅よりも、ゲート幅を小さくすることが
できゲインファクタを小とすることを可能ならしめるも
のである。
て、ゲート電極の一部をカットすることにより、耐圧マ
ージンと、合せマージンにより決定されていた。ホトレ
ジストパターン幅よりも、ゲート幅を小さくすることが
できゲインファクタを小とすることを可能ならしめるも
のである。
【００２５】
【実施例】図１に、この発明の第１の実施例のパターン
レイアウト図を示す。
レイアウト図を示す。
【００２６】１は、Ｓｉ3 Ｎ4 膜のパターンによって形
成されたソース高濃度拡散層（ソース領域）、２は、同
じくＳｉ3 Ｎ4 膜パターンによって形成されたドレイン
高濃度拡散層（ドレイン領域）、３は、同じくＳｉ3 Ｎ
4 膜パターンによって形成されたチャネル形成用領域、
この長さ、Ｌ1 は従来技術の通り１２μｍに設定され
る。４は、ホトレジストパターンによって形成されたソ
ース／ドレイン領域１，２と同一導電型の低濃度拡散層
であるオフセット拡散層、５は、ゲート電極となるポリ
シリコンパタンである。このとき、ポリシリコンパタン
５とチャネル形成用領域３との重なり長（ゲート幅）Ｌ
3 は、必要なゲート幅を得るべくＬ1 より小さい長さで
任意に設定される。又、チャネル形成用領域３の内ポリ
シリコンパタン５に覆われていない領域（図中Ｂ）は、
ソース／ドレイン拡散層１，２とは逆の導電型の高濃度
拡散層である。このとき、トランジスタのチャネルとし
て働く領域は図中Ａであり、ゲート長はＬ2 、ゲート幅
はＬ3 で表わされる。
成されたソース高濃度拡散層（ソース領域）、２は、同
じくＳｉ3 Ｎ4 膜パターンによって形成されたドレイン
高濃度拡散層（ドレイン領域）、３は、同じくＳｉ3 Ｎ
4 膜パターンによって形成されたチャネル形成用領域、
この長さ、Ｌ1 は従来技術の通り１２μｍに設定され
る。４は、ホトレジストパターンによって形成されたソ
ース／ドレイン領域１，２と同一導電型の低濃度拡散層
であるオフセット拡散層、５は、ゲート電極となるポリ
シリコンパタンである。このとき、ポリシリコンパタン
５とチャネル形成用領域３との重なり長（ゲート幅）Ｌ
3 は、必要なゲート幅を得るべくＬ1 より小さい長さで
任意に設定される。又、チャネル形成用領域３の内ポリ
シリコンパタン５に覆われていない領域（図中Ｂ）は、
ソース／ドレイン拡散層１，２とは逆の導電型の高濃度
拡散層である。このとき、トランジスタのチャネルとし
て働く領域は図中Ａであり、ゲート長はＬ2 、ゲート幅
はＬ3 で表わされる。
【００２７】次いで図２に、この発明の第２の実施例を
示す。１〜４までは、第１の実施例と同様であり、各
々、ソース拡散層１、ドレイン拡散層２、チャネル形成
用領域３、オフセット層４を示す。５ａ，５ｂは各々ゲ
ート電極となるポリシリコンパタンでありゲート長方向
に直交するチャネル幅（ゲート幅）方向に分離して配置
されている。このとき、トランジスタのチャネルとして
働く領域は図中Ａであり、ゲート長は、Ｌ1 、ゲート幅
は（Ｌ2 ＋Ｌ3 ）で表わされる。
示す。１〜４までは、第１の実施例と同様であり、各
々、ソース拡散層１、ドレイン拡散層２、チャネル形成
用領域３、オフセット層４を示す。５ａ，５ｂは各々ゲ
ート電極となるポリシリコンパタンでありゲート長方向
に直交するチャネル幅（ゲート幅）方向に分離して配置
されている。このとき、トランジスタのチャネルとして
働く領域は図中Ａであり、ゲート長は、Ｌ1 、ゲート幅
は（Ｌ2 ＋Ｌ3 ）で表わされる。
【００２８】次いで図７にこの発明の第３の実施例を示
す。１〜４は、第１の実施例と同様であり、５は、ゲー
ト電極となるポリシリコンパタンで、チャネル形成用領
域３と重なる部分の一部をカットしている。このとき、
トランジスタのチャネルとして働く領域は図中Ａであ
り、ゲート長はＬ1 、ゲート幅は（Ｌ2 ＋Ｌ3 ＋α）で
表わされる。（αはＬ1 とＬ4 の関数）。
す。１〜４は、第１の実施例と同様であり、５は、ゲー
ト電極となるポリシリコンパタンで、チャネル形成用領
域３と重なる部分の一部をカットしている。このとき、
トランジスタのチャネルとして働く領域は図中Ａであ
り、ゲート長はＬ1 、ゲート幅は（Ｌ2 ＋Ｌ3 ＋α）で
表わされる。（αはＬ1 とＬ4 の関数）。
【００２９】次いで図８にこの発明の第４の実施例を示
す。１〜５は第１の実施例と同様であり、チャネル形成
用領域３内で、ゲート電極となるポリシリコンパタン５
と重ならない部分即ち、チャネルとして働かない領域
（図中Ｂ）を少なくとも含むように、ソース引き出し用
電極６を配置している。
す。１〜５は第１の実施例と同様であり、チャネル形成
用領域３内で、ゲート電極となるポリシリコンパタン５
と重ならない部分即ち、チャネルとして働かない領域
（図中Ｂ）を少なくとも含むように、ソース引き出し用
電極６を配置している。
【００３０】図９に、この発明の第５の実施例を示す。
１〜５は、第１の実施例と同様である。７は、ガードリ
ング領域でありソース／ドレイン拡散層１及び２と逆の
導電型、不純物拡散層である。そして、チャネル形成用
領域３内でポリシリコンパタン５と重ならない部分、即
ちチャネルとして働かない領域（図中Ｂ）を少なくとも
含むように、ガードリング領域７と接続されたガードリ
ング電極８を配置している。
１〜５は、第１の実施例と同様である。７は、ガードリ
ング領域でありソース／ドレイン拡散層１及び２と逆の
導電型、不純物拡散層である。そして、チャネル形成用
領域３内でポリシリコンパタン５と重ならない部分、即
ちチャネルとして働かない領域（図中Ｂ）を少なくとも
含むように、ガードリング領域７と接続されたガードリ
ング電極８を配置している。
【００３１】以上詳細に説明したように、この発明の実
施例によれば、ゲート幅をオフセット層のレジストパタ
ンで決定される寸法より大幅に小さくできるため、ＭＯ
Ｓトランジスタのゲインファクタを小さくでき、消費電
力をおさえることが可能となる。
施例によれば、ゲート幅をオフセット層のレジストパタ
ンで決定される寸法より大幅に小さくできるため、ＭＯ
Ｓトランジスタのゲインファクタを小さくでき、消費電
力をおさえることが可能となる。
【００３２】さらに、第２の実施例によれば、ゲート電
極となるポリシリコンパタン５を、チャネル形成領域の
ゲート幅方向にポリシリコンパタン５ａ，５ｂとして分
割して配置しているため、ゲート幅のゲート幅方向の合
わせズレが無視できる。
極となるポリシリコンパタン５を、チャネル形成領域の
ゲート幅方向にポリシリコンパタン５ａ，５ｂとして分
割して配置しているため、ゲート幅のゲート幅方向の合
わせズレが無視できる。
【００３３】又第３の実施例によれば、ゲート電極とな
るポリシリコンパタン５を、チャネル形成領域３と重な
る一部を、削除したため、ゲート幅方向両側にポリシリ
コンパタン５を引き出すことが可能となり、配線設計の
自由度が大きくなる。
るポリシリコンパタン５を、チャネル形成領域３と重な
る一部を、削除したため、ゲート幅方向両側にポリシリ
コンパタン５を引き出すことが可能となり、配線設計の
自由度が大きくなる。
【００３４】又、第４の実施例によれば、チャネル形成
領域３にソース／ドレイン層と逆導電型の高濃度拡散層
を設けず、ソース（引き出し用）配線電極６で覆ってい
るため、高耐圧化の妨げとならない。
領域３にソース／ドレイン層と逆導電型の高濃度拡散層
を設けず、ソース（引き出し用）配線電極６で覆ってい
るため、高耐圧化の妨げとならない。
【００３５】さらに、第５の実施例によれば、チャネル
形成領域３を覆う電極をガードリング領域７に接続され
たガードリング電極８としているため、アナログスイッ
チ等のソース領域１側にも高電圧がかかる回路にも利用
可能である。
形成領域３を覆う電極をガードリング領域７に接続され
たガードリング電極８としているため、アナログスイッ
チ等のソース領域１側にも高電圧がかかる回路にも利用
可能である。
【００３６】
【発明の効果】以上、説明したようにこの発明によれ
ば、ゲート電極となるポリシリコンを、チャネル形成領
域即ちソース領域とドレイン領域との間においてこのチ
ャネル形成領域の一部領域上にのみ形成したので、ゲー
ト幅がオフセット層のレジストパタンで決定される寸法
より大幅に小さくなり、ＭＯＳトランジスタのゲインフ
ァクタを小さくでき消費電力を小さくすることができ
る。また、このゲート電極をゲート幅方向に分割して形
成したのでゲート幅方向の合わせズレが無視でき所定の
ゲート幅を有したゲート電極となり、合わせズレに影響
されることなく前記効果を達成できる。さらにチャネル
形成領域上であってゲート電極の形成されていないゲー
ト酸化膜上に、ソース領域又はガードリング領域に接続
された配線金属を設けたので、より高耐圧なＭＯＳトラ
ンジスタを得ることができる。
ば、ゲート電極となるポリシリコンを、チャネル形成領
域即ちソース領域とドレイン領域との間においてこのチ
ャネル形成領域の一部領域上にのみ形成したので、ゲー
ト幅がオフセット層のレジストパタンで決定される寸法
より大幅に小さくなり、ＭＯＳトランジスタのゲインフ
ァクタを小さくでき消費電力を小さくすることができ
る。また、このゲート電極をゲート幅方向に分割して形
成したのでゲート幅方向の合わせズレが無視でき所定の
ゲート幅を有したゲート電極となり、合わせズレに影響
されることなく前記効果を達成できる。さらにチャネル
形成領域上であってゲート電極の形成されていないゲー
ト酸化膜上に、ソース領域又はガードリング領域に接続
された配線金属を設けたので、より高耐圧なＭＯＳトラ
ンジスタを得ることができる。
【図１】この発明の第１の実施例を説明するためのパタ
ーンレイアウト図。
ーンレイアウト図。
【図２】この発明の第２の実施例を説明するためのパタ
ーンレイアウト図。
ーンレイアウト図。
【図３】従来の高耐圧ＭＯＳトランジスタの製造方法を
説明するための断面図。
説明するための断面図。
【図４】従来のマスクパターンを示す図。
【図５】高耐圧ＭＯＳトランジスタを使用したレベルシ
フタ回路図。
フタ回路図。
【図６】入力信号と貫通電流との関係を示す波形図。
【図７】この発明の第３の実施例を説明するためのパタ
ーンレイアウト図。
ーンレイアウト図。
【図８】この発明の第４の実施例を説明するためのパタ
ーンレイアウト図。
ーンレイアウト図。
【図９】この発明の第５の実施例を説明するためのパタ
ーンレイアウト図。
ーンレイアウト図。
１ ソース高濃度拡散層 ２ ドレイン高濃度拡散層 ３ チャネル形成用領域 ４ オフセット拡散層 ５ ポリシリコンパタン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 半導体基板表面のチャネル形成領域と、 前記チャネル形成領域のゲート長方向に前記チャネル形
成領域を挟んで形成されたソース領域およびドレイン領
域と、 前記チャネル形成領域上に形成されたゲート絶縁膜と前
記ゲート絶縁膜上に形成され、前記チャネル形成領域上
において前記チャネル形成領域上の一部領域上にのみ形
成されたゲート電極と、 前記チャネル形成領域上であって前記ゲート電極の形成
されていない前記ゲート絶縁膜上に、前記ソース領域に
接続された配線導電層とを有することを特徴とするMOS
トランジスタ。 - 【請求項２】 半導体基板表面のチャネル形成領域と、 前記チャネル形成領域のゲート長方向に前記チャネル形
成領域を挟んで形成されたソース領域およびドレイン領
域と、 前記チャネル形成領域上に形成されたゲート絶縁膜と前
記ゲート絶縁膜上に形成され、前記チャネル形成領域上
において前記チャネル形成領域上の一部領域上にのみ形
成されたゲート電極と、 前記チャネル形成領域、前記ソース領域およびドレイン
領域の周囲に形成され、前記ソース領域およびドレイン
領域とは逆導電型不純物拡散層であるガードリング領域
と、 前記チャネル形成領域上であって前記ゲート電極の形成
されていない前記ゲート絶縁膜上に、前記ガードリング
領域に接続された配線導電層とを有することを特徴とす
るMOSトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21415892A JP3199472B2 (ja) | 1992-08-11 | 1992-08-11 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21415892A JP3199472B2 (ja) | 1992-08-11 | 1992-08-11 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661485A JPH0661485A (ja) | 1994-03-04 |
| JP3199472B2 true JP3199472B2 (ja) | 2001-08-20 |
Family
ID=16651195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21415892A Expired - Fee Related JP3199472B2 (ja) | 1992-08-11 | 1992-08-11 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199472B2 (ja) |
-
1992
- 1992-08-11 JP JP21415892A patent/JP3199472B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661485A (ja) | 1994-03-04 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010529 |
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