JP3470133B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路半導体装置
を構成する絶縁ゲート電界効果型トランジスタ（以下Ｍ
ＩＳＦＥＴと称す）のチャネル領域の構成に係わり、特
にチャネル領域の不純物濃度やゲート絶縁膜厚等によっ
て決まるチャネル領域の表面反転電圧（しきい値電圧）
が制御される半導体装置に関する。

【０００２】この発明は、同一基板上に複数のしきい値
電圧を有するＭＩＳＦＥＴから構成される集積回路半導
体装置の製造方法に関する。

【０００３】この発明は、同一基板上に異なるゲート電
圧が印加される高耐圧及び低電圧用のＭＩＳＦＥＴを有
する集積回路半導体装置の製造方法に関する。

【０００４】この発明は、絶縁層の上に設けられた薄膜
半導体に形成された半導体装置の製造方法に関する。

【０００５】

【従来の技術】図３９は、従来の集積回路半導体装置内
のＭＩＳＦＥＴを表す模式的な平面図である。なお本明
細書では、ＭＩＳＦＥＴの代表的な例として金属ゲート
電極と半導体基板にはさまれた絶縁層がシリコン酸化膜
であるＭＯＳＦＥＴを例にとり説明する。

【０００６】今図３９においては、３種類のトランジス
タのソース、ドレイン及びゲートを模式的に表してお
り、簡単のためアルミニウムの金属配線等は省いてあ
る。トランジスタ１、２、３はそれぞれ異なるしきい値
電圧（Ｖ_TH)を持つものである。

【０００７】図４０は、従来の集積回路半導体装置内の
ＭＯＳＦＥＴを表す模式的な断面図である。トランジス
タ１においてチャネル領域４００４の不純物濃度は、例
えば半導体基板４００６の不純物濃度値とし、このチャ
ネル領域４００４の不純物濃度とゲート絶縁膜４００５
の膜厚で決まるしきい値電圧をＶ_TH1 とする。

【０００８】トランジスタ２のしきい値電圧Ｖ_TH2 をＶ
_TH1 と異なる値にしたい場合は不純物を導入する領域を
選択するためのガラスマスク等を用いてフォトレジスト
を光学的にパターンニング（フォトリソグラフィー技
術）し、選択的に形成されたフォトレジストをマスクと
してイオン打ち込みなどで不純物をゲート絶縁膜４００
５を介して導入し、トランジスタ１のチャネル領域１と
は異なる不純物濃度のチャネル領域２を形成する。

【０００９】このとき不純物を導入する領域を選択する
ためのイオン打ち込み用ガラスマスク１のパターン３９
０５は、図３９（ｂ）のようにガラスマスクの合わせず
れ等を考慮して、チャネル領域よりわずかに大きくかつ
全面を覆うように作られ、フォトレジストはチャネル領
域よりわずかに大きく除去されて、除去された領域のチ
ャネルに不純物が導入される。

【００１０】また、ゲート絶縁膜４００５は通常は、１
０ｎｍから１００ｎｍ程度の均一の膜厚のシリコン酸化
膜で形成されている。このようにすることでトランジス
タ２のＶ_TH2 とトランジスタ１のＶ_TH1 とは異なるもの
が形成でき、同様にしてトランジスタ３のＶ_TH3 のよう
に必要な種類と必要な不純物を導入し必要なしきい値電
圧のトランジスタを形成する。

【００１１】また、図示しないが、同一基板の表面に厚
いゲート酸化膜の高電圧ＭＯＳＦＥＴと、薄いゲート酸
化膜の低電圧ＭＯＳＦＥＴとを設けた集積回路半導体装
置においては、各々のしきい値電圧をほぼ同じ値にする
ために、フォトリソグラフィー技術により各々のＭＯＳ
ＦＥＴのチャネル領域の均一な不純物領域の濃度を制御
している。

【００１２】同様に、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴから成るＣＭＯＳ型集積回路においても、ほぼ同じ
しきい値電圧にするために、別々の不純物導入工程によ
り行っている。

【００１３】

【発明が解決しようとする課題】しかし、従来の集積回
路半導体装置内のＭＯＳＦＥＴは前述したようにそれぞ
れ均一な不純物濃度のチャネル領域と均一な膜厚のゲー
ト絶縁膜を持つために、チャネルの表面反転電圧が一定
となり、したがって単一の半導体基板上に形成される集
積回路半導体装置内に複数種類のしきい値電圧のトラン
ジスタを形成するには、必要な種類数の不純物あるいは
不純物濃度をチャネル領域に導入する工程が必要であっ
た。

【００１４】したがって単一の半導体基板上に形成され
る集積回路半導体装置内に複数種類のしきい値電圧のト
ランジスタを形成することは、コスト増の原因でもあり
回路設計上の制約にもなっていた。また、チャネル領域
に不純物を導入する前のしきい値電圧が異なる構造のト
ランジスタを同一基板上に設けた集積回路半導体装置に
おいては、電源電圧の範囲に見合ったしきい値電圧を合
せこむための複数回のフォトリソグラフィー工程が必要
であった。

【００１５】したがって、異なるゲート絶縁膜、異なる
基板濃度、または、異なる導電型のＭＯＳＦＥＴのしき
い値電圧を制御するには製造期間が長く、製造コストも
高くなっていた。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、以下のような手段をとった。１つの領
域内でマスク部分と開口部である間隔とが繰り返し複数
設けられ、単結晶シリコン上の異なった少なくとも２つ
の領域に対して前記開口部の面積と前記マスク部分の面
積との面積比をそれぞれ変えたレジストパターンを前記
単結晶シリコン上に形成する工程と、前記レジストパタ
ーンをマスクにして、不純物を、繰り返し設けられた前
記開口部である間隔から前記単結晶シリコンに注入する
工程と、前記それぞれの異なった領域の前記単結晶シリ
コン中に注入された不純物を、前記それぞれの異なった
領域にて、均一な不純物分布を形成し、それぞれ不純物
濃度の異なるチャネル不純物領域を形成するために、熱
拡散する工程と、前記チャネル不純物領域の表面に、ゲ
ート絶縁膜を介して、ゲート電極をパターンニングして
形成する工程と、前記ゲート電極をマスクとして、その
両脇に不純物を注入して、ソース・ドレイン領域を形成
する工程よりなることを特徴とする半導体装置の製造方
法である。

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【作用】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】回路設計の自由度も増えて非常に高性能で
高機能の半導体集積回路装置を低コストで実現可能とな
る。

【００４９】１回のチャネル不純物導入工程で複数のし
きい値電圧のトランジスタを容易に得る作用がある。従
来では、例えば１回のフォトレジストの光学的パターン
ニング工程とイオン注入工程よりなるチャネル不純物の
導入工程でＭＯＳＦＥＴのしきい値電圧を制御した場
合、同一導電型の半導体基板領域もしくはウエル領域に
形成されるＭＯＳＦＥＴのしきい値電圧は、チャネル領
域全面に不純物が導入されたトランジスタとまったく導
入されていないトランジスタの２種類だけであったが、
チャネル領域に部分的に不純物が導入され、熱拡散によ
り不純物分布を均一化したトランジスタのしきい値電圧
は、チャネル領域全面に不純物が導入されたトランジス
タのしきい値電圧とまったく導入されなかったトランジ
スタのしきい値電圧の間に分布するため少なくとも３種
類のしきい値電圧のトランジスタを形成することができ
る。

【００５０】また、不純物が導入された領域の面積比や
形状を適切に選択することによりさらに３種類以上のし
きい値電圧のトランジスタを容易に形成することができ
る。１回のチャネル不純物導入工程でゲート絶縁膜の膜
厚が異なってもしきい値電圧が同じ値もしくはそれぞれ
所望の値に合わせ込まれたトランジスタが容易に得るこ
とができるといった作用がある。

【００５１】

【００５２】

【００５３】

【００５４】フォトレジストの光学的パターンニング工
程を１工程省略することができる。

【００５５】

【００５６】

【００５７】

【００５８】

【００５９】

【００６０】詳しい説明は、実施例、参考例に譲る。

【００６１】

【参考例１】以下に、この発明の参考例を図に基づいて
説明する。参考例とは、本願発明を実施するためにの要
素を説明するためのものである。図１は、第１の参考例
のＭＯＳＦＥＴを表す模式的な平面図である。

【００６２】ここで第１の参考例のＭＯＳＦＥＴをＰ型
半導体基板上に形成されるＮ型ＭＯＳＦＥＴとすると第
１の不純物濃度のチャネル領域１０４の不純物濃度はＰ
型半導体基板によってきまり、第２の不純物濃度のチャ
ネル領域１０５の不純物濃度は不純物導入用マスクのパ
ターン１０６により光学的にパターンニングされたフォ
トレジストで選択された領域にイオン打ち込みにより不
純物を導入する事によりきまるが、不純物導入用マスク
のパターン１０６がトランジスタのチャネル長と平行な
方向に複数の短冊状に描かれているため、第２の不純物
濃度のチャネル領域を形成するために導入される不純物
も同様にトランジスタのチャネル長と平行な方向の短冊
状に導入される。

【００６３】その結果、第１の不純物濃度のチャネル領
域１０４と第２の不純物濃度のチャネル領域１０５はそ
れぞれチャネル長と平行な方向の複数の短冊状に形成さ
れる。さらに、不純物導入用マスクパターンの幅１０７
と不純物導入用マスクパターンの間隔１０８の組み合わ
せにより、チャネル領域全面に対する第２の不純物濃度
のチャネル領域の面積比を所望の値に決定する。また、
同一の面積比であっても不純物導入用マスクパターンの
幅１０７と間隔１０８のサイズが異なる場合もある。

【００６４】第２の不純物濃度の領域は、一般的にチャ
ネルドープの工程において形成される。その後の熱処理
により不純物分布は変化する。しかし、その深さは、少
なくともソース領域１０２及びドレイン領域１０３の接
合深さより浅く形成されている。第２の不純物濃度の領
域の深さをゲート電極に電界を加えて時に基板表面に発
生する空乏層の深さより浅くすることにより、しきい値
電圧の制御精度を高くすることができる。

【００６５】図２は、第２の参考例のＭＯＳＦＥＴを表
す模式的な平面図である。第１の参考例と同様に不純物
導入用マスクのパターン１０６が複数の短冊状に描かれ
ているが、第２の参考例ではチャネル幅と平行な方向の
短冊状となっている。第２の参考例においても不純物導
入用マスクパターンの幅１０７と不純物導入用マスクパ
ターンの間隔１０８の組み合わせで所望の面積比に決定
され、また同一の面積比であっても不純物導入用マスク
パターンの幅１０７と間隔１０８のサイズが異なる場合
がある。

【００６６】図３は、第２の参考例のＭＯＳＦＥＴにお
けるチャネル不純物が導入された直後のＡ−Ａ′断面を
表す模式的な断面図である。図４は、第３の参考例のＭ
ＯＳＦＥＴを表す模式的な平面図である。

【００６７】第３の参考例においては、不純物導入用マ
スクのパターン１０６がドット状に描かれている。第３
の参考例においても第１及び第２の参考例同様に第２の
不純物濃度のチャネル領域の面積比が決定され、また同
一面積比であっても不純物導入用マスクパターンの幅１
０７と間隔１０８のサイズが異なる場合がある。

【００６８】図５は、第４の参考例のＭＯＳＦＥＴを表
す模式的な平面図である。第４の参考例においては、不
純物導入用マスクのパターン１０６が市松模様状に描か
れている。第３の参考例においても第１及び第２の参考
例同様に第２の不純物濃度のチャネル領域の面積比が決
定され、また同一面積比であっても不純物導入用マスク
パターンの幅１０７と間隔１０８のサイズが異なる場合
がある。

【００６９】図６及び図７は第１、第２及び第３の参考
例のＭＯＳトランジスタの種類、具体的な各部のサイズ
及びチャネル領域全面に対する第２の不純物濃度領域の
面積比を示した説明図である。図８は比較のための従来
技術によるＭＯＳＦＥＴの種類とサイズを示した説明図
である。

【００７０】トランジスタＴｒ１からＴｒ８及びＴｒ２
４からＴｒ３１は第１の参考例に係わり、トランジスタ
Ｔｒ９からＴｒ１６及びＴｒ３２からＴｒ３９は第２の
参考例に係わり、トランジスタＴｒ１７からＴｒ２３及
びＴｒ４０からＴｒ４６は第３の参考例に係わる。

【００７１】このうち図６に示すＭＯＳＦＥＴは、第２
の不純物濃度領域がデプレッション型のチャネルを形成
するもので、図７に示すＭＯＳＦＥＴは、第２の不純物
濃度領域がエンハンスメント型のチャネルを形成するも
のである。また、図６及び図７に示すＭＯＳＦＥＴの第
１の不純物濃度領域は、Ｐ型半導体基板の濃度で決まる
ネイティブ状態となっており本参考例では、ゼロスレッ
ショルド型のチャネルを形成するものである。

【００７２】図８は、従来の技術によるデプレッション
型（Ｔｒ４７）、エンハンスメント型（Ｔｒ４８）及び
ゼロスレッショルド型（Ｔｒ４９）のＭＯＳＦＥＴのサ
イズ等を示した説明図である。図６におけるＭＯＳＦＥ
Ｔの第２の不純物濃度の領域と図８のデプレッション型
ＭＯＳＦＥＴのチャネル領域には、チャネルをノーマリ
ーオン状態にするための不純物としてリン（Ｐ）が、エ
ネルギーとドーズ量がそれぞれ、５０ＫｅＶ，２．４×
１０¹¹cｍ^-2の条件で導入されている。

【００７３】図７におけるＭＯＳＦＥＴの第２の不純物
濃度の領域と図８のエンハンスメント型ＭＯＳＦＥＴの
チャネル領域には、しきい値電圧を高くするための不純
物としてボロン（Ｂ）が、エネルギーとドーズ量がそれ
ぞれ４０ＫｅＶ，４．５×１０¹¹cｍ^-2の条件で導入さ
れている。

【００７４】図９は従来型のトランジスタであるＴｒ４
７とＴｒ４９、さらに本発明の参考例であるＴｒ１とＴ
ｒ６のしきい値電圧を測定した際のゲート電圧（Ｖ_GS)
に対するドレイン電流（Ｉ_DS)を示した図である。この
ときドレイン電流（Ｉ_DS)はソース及び基板をグランド
に接続しドレインに０．１Ｖ印加したときに流れる電流
を測定している。

【００７５】さらにしきい値電圧は各曲線の傾きが最大
となる点での接線（図９では一点鎖線で示されている）
のＸ切片からドレイン電圧の１／２すなわち０．０５Ｖ
を引いた値としている。図１０は、前記のトランジスタ
Ｔｒ４７、Ｔｒ４９、Ｔｒ１及びＴｒ６のサブスレッシ
ョルド電流の特性を示した図である。

【００７６】測定条件は、図９のしきい値電圧を測定す
る場合と同じであるがＹ軸となるドレイン電流（Ｉ_DS)
を対数で示している。図９及び１０よりしきい値電圧及
びドレイン電流特性のどちらも本発明により従来の技術
によるトランジスタの間の領域を容易にねらえることが
わかる。

【００７７】図１１、１２及び１３は、図６に示した各
トランジスタのしきい値電圧と全チャネル領域に対する
第２の不純物濃度領域の面積比の関係を第２の不純物濃
度領域の形状別に表したグラフである。また従来技術に
よるトランジスタＴｒ４７及びＴｒ４９がそれぞれ面積
比が"１"あるいは"０"として◇印で示されている。

【００７８】チャネル全面が、第１の不純物濃度である
トランジスタＴｒ４９のしきい値電圧（約０．００Ｖ）
とチャネル全面が第２の不純物濃度であるトランジスタ
Ｔｒ４７のしきい値電圧（約−０．７３Ｖ）の間に本発
明における第１、第２及び第３の参考例のトランジスタ
のしきい値電圧が分布しているが第２の不純物濃度領域
の形状によりグラフの形状が大きく異なり、第２の不純
物濃度領域の面積比あるいは第２の不純物濃度領域の幅
と間隔に依存してしきい値電圧が変化している。

【００７９】また図中の括弧内の数値は第２の不純物濃
度領域の（幅，間隔）を［μｍ］単位で示している。第
２の不純物濃度領域がチャネル長と平行な方向の短冊状
に形成されている場合は、第２の不純物濃度の面積比と
しきい値電圧には強い相関があり、ほぼ比例関係となっ
ており、また第２の不純物濃度領域の幅と間隔でも若干
しきい値電圧が変化する。

【００８０】第２の不純物濃度領域がチャネル幅と平行
な方向の短冊状に形成されている場合、もしくはドット
状に形成されている場合は、第２の不純物濃度領域の間
隔すなわちしきい値電圧の高い第１の不純物濃度領域の
幅に強い相関があることがわかる。すなわち、第２の不
純物濃度領域の面積比の違いによってもしきい値電圧は
変化するが同一面積比であっても第１の不純物濃度領域
の幅を変化させるとしきい値電圧が大きく変わる。また
この場合は、面積比でも若干しきい値電圧が変化する。

【００８１】また、第２の不純物濃度領域の幅を一定に
して間隔を変化させた場合のしきい値電圧の値と間隔を
一定にして幅を変化させた場合のしきい値電圧の値とを
それぞれ結ぶと各点は、グラフ上で格子を形成すること
がわかる。図１４は、同一面積比（０．５）で第２の不
純物濃度領域の幅と間隔を変化させた場合のしきい値電
圧の変化を示したグラフである。

【００８２】幅と間隔が４．０μｍ以下になると急激に
しきい値電圧が変化することがわかる。特に第２の不純
物濃度領域がチャネル幅と平行な方向の短冊状に形成さ
れている場合により急激に変化する。以上に示す様に、
第２の不純物濃度領域の面積比と形状を適切に選択する
事によって、所望のしきい値電圧を任意に選択すること
が可能となる。

【００８３】図７に示した第２の不純物濃度領域がエン
ハンスメント型のチャネルを形成するＭＯＳトランジス
タにおいても、同様に第２の不純物濃度領域の面積比と
形状を適切に選択する事によって所望のしきい値電圧を
任意に選択する事ができる。図１５は従来型のトランジ
スタであるＴｒ４８とＴｒ４９、さらに本発明のエンハ
ンスメントトランジスタにおける参考例であるＴｒ２４
とＴｒ２９のしきい値電圧を測定した際のゲート電圧
（Ｖ_GS)に対するドレイン電流（Ｉ_DS)を示した図であ
る。

【００８４】デプレッショントランジスタの時と同様に
ドレイン電流（Ｉ_DS)はソース及び基板をグランドに接
続しドレインに０．１Ｖ印加したときに流れる電流を測
定している。さらにしきい値電圧は各曲線の傾きが最大
となる点での接線（図１５では一点鎖線で示されてい
る）のＸ切片からドレイン電圧の１／２すなわち０．０
５Ｖを引いた値としている。

【００８５】図１６は、前記のトランジスタＴｒ４８、
Ｔｒ４９、Ｔｒ２４及びＴｒ２９のサブスレッショルド
電流の特性を示した図である。測定条件は、図１５のし
きい値電圧を測定する場合と同じであるがＹ軸となるド
レイン電流（Ｉ_DS)を対数で示している。

【００８６】図１５及び１６よりエンハンスメントトラ
ンジスタにおいてもしきい値電圧及びドレイン電流特性
のどちらも本発明により従来の技術によるトランジスタ
の間の領域を容易にねらえることがわかる。図１７、１
８及び１９に示すように図７に示したエンハンスメント
トランジスタにおいても第２の不純物濃度領域の面積比
と形状を適切に選択する事によって所望のしきい値電圧
を任意に選択する事ができる。

【００８７】また、図１７、１８及び１９には従来技術
によるトランジスタＴｒ４８及びＴｒ４９がそれぞれ面
積比"１"あるいは"０"として◇印で示されている。図中
の括弧内の数値は第２の不純物濃度領域の（幅，間隔）
を［μｍ］単位で示している。

【００８８】図２０は図６に示したデプレッションタイ
プの各トランジスタのうち第２の不純物濃度領域がチャ
ネル長と平行な短冊状に形成されているＴｒ１からＴｒ
８の飽和電流値と全チャネル領域に対する第２の不純物
濃度領域の面積比の関係を表すグラフである。

【００８９】しきい値電圧と同様に第２の不純物濃度領
域の面積比と飽和電流値はほぼ比例関係となっている。
図２１は図６に示したデプレッションタイプの各トラン
ジスタのうち第２の不純物濃度領域がチャネル幅と平行
な短冊状に形成されているＴｒ９からＴｒ１６の飽和電
流値と全チャネル領域に対する第２の不純物濃度領域の
面積比の関係を表すグラフである。

【００９０】これも同様に、しきい値電圧と同様に第２
の不純物濃度領域の面積比と飽和電流値はほぼ比例関係
となっている。以上の参考例はＮチャネル型ＭＯＳＦＥ
Ｔの例について述べてきたが、Ｐチャネル型ＭＯＳＦＥ
Ｔについても同様な特性を得る事ができる。

【００９１】また本参考例ではネイティブ状態のＭＯＳ
ＦＥＴのしきい値電圧はほぼ０Ｖとしたが、本発明はこ
れに拘束されるものではなく、ネイティブなＭＯＳＦＥ
Ｔのしきい値電圧がより強いエンハンスメント状態やデ
プレッション状態の場合でも、第２の不純物濃度領域の
形状や面積比を適切に選択する事で所望のしきい値電圧
に設定できるばかりか、１回の不純物導入工程でエンハ
ンスメントからデプレッションまでのすべてのしきい値
電圧のＭＯＳＦＥＴが同一の不純物濃度の半導体基板上
またはウェル上に自由に形成できる。

【００９２】ネイティブ状態のＭＯＳＦＥＴのしきい値
電圧がほぼ０Ｖの場合、１回のフォトレジストの光学的
パターンニング工程と２回の不純物導入工程でエンハン
スメント型ＭＯＳＦＥＴとデプレッション型ＮＭＯＳＦ
ＥＴを同時に製造するためには、例えばＮチャネルＭＯ
ＳＦＥＴでは、フォトレジストを用いずにチャネル領域
全面にＭＯＳＦＥＴをエンハンスメント型の所望のしき
い値電圧にするための不純物としてボロン（Ｂ）を導入
し、その後デプレッション型ＭＯＳＦＥＴを製造するた
めに必要部分にのみフォトレジストを用いて選択的にリ
ン（Ｐ）を導入する。

【００９３】このとき、チャネル内のエンハンスメント
型の領域とデプレッション型の領域との面積比や各々の
形状を変えることにより所望のしきい値のトランジスタ
を製造する事が可能となる。さらに、チャネル領域の不
純物としてのボロンとリンの濃度分布のピーク位置を実
質的に同一位置（例えば±２０ｎｍ以内）にある構造と
する事により、各ＭＯＳＦＥＴのしきい値電圧や駆動能
力をより安定して得られる構造とする事ができる。

【００９４】また、ネイティブ状態のＭＯＳＦＥＴのし
きい値電圧がより強いエンハンスメント状態である場合
は、前述したボロンの導入工程が不要である場合もあ
る。これらの局所的なしきい値電圧の組み合わせ、すな
わち第１の不純物濃度領域の表面反転電圧と第２の不純
物濃度領域の表面反転電圧の組み合わせの例として以下
の組み合わせがあげられる。

【００９５】（１）第１の不純物濃度領域の表面反転電
圧が−０．０１〜０．３Ｖで、第２の不純物濃度領域の
表面反転電圧が−０．０１〜−１．０ＶであるＮチャネ
ル型ＭＯＳＦＥＴ。 （２）第１の不純物濃度領域の表面反転電圧が−０．０
１〜０．３Ｖで、第２の不純物濃度領域の表面反転電圧
が０．３〜５．０ＶであるＮチャネル型ＭＯＳＦＥＴ。

【００９６】（３）第１不純物濃度領域の表面反転電圧
が０．３〜５．０Ｖで、第２の不純物濃度領域の表面反
転電圧が−０．０１〜−１．０ＶであるＮチャネル型Ｍ
ＯＳＦＥＴ。 （４）第１の不純物濃度領域の表面反転電圧が０．０１
〜−０．３Ｖで、第２の不純物濃度領域の表面反転電圧
が０．０１〜１．０ＶであるＰチャネル型ＭＯＳＦＥ
Ｔ。

【００９７】（５）第１の不純物濃度領域の表面反転電
圧が０．０１〜−０．３Ｖで、第２の不純物濃度領域の
表面反転電圧が−０．３〜−５．０ＶであるＰチャネル
型ＭＯＳＦＥＴ。 （６）第１不純物濃度領域の表面反転電圧が−０．３〜
−５．０Ｖで、第２の不純物濃度領域の表面反転電圧が
０．０１〜１．０ＶであるＰチャネル型ＭＯＳＦＥＴ。

【００９８】また、前述したボロンとリンの不純物濃度
分布の位置を実質的に同一位置とする方法は、デプレッ
ション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥ
Ｔをそれぞれ１種類ずつしか形成しない場合は、チャネ
ル上にフォトレジストを部分的に形成する必要はなく、
すべて覆うか覆わないかで形成することができる。

【００９９】この場合の製造方法を第５の参考例として
図２２及び図２３に示す。まず、図２２（ａ）に示すよ
うに、抵抗率１０〜２０ΩcmのＰ型シリコン基板２２０
１の表面に熱酸化膜２２０２を形成し、ＣＶＤ法により
１００〜１５０ｎｍの厚さのシリコン窒化膜２２０３を
全面に形成する。その後、前記シリコン窒化膜２２０３
上にフォトレジストパターン２２０４ａを設け、それを
マスクにして該シリコン窒化膜２２０３をプラズマエッ
チング法により除去して前記酸化膜２２０２の一部を露
出させる。

【０１００】次に図２２（ｂ）に示すように、前記フォ
トレジストパターン２２０４ａを剥離した後、熱酸化法
により５００〜１２００ｎｍの厚さのフィールド酸化膜
２２０５を形成する。次いで前記シリコン窒化膜２２０
３及びその下の酸化膜２２０２を除去し、新たに熱酸化
膜２２０６を４０ｎｍの厚さに形成する。次にボロンイ
オンを２５ｋｅＶのエネルギーで熱酸化膜２２０６表面
より８０ｎｍ付近の深さへ注入してエンハンスメント型
ＭＯＳＦＥＴのチャネル領域となる、Ｐ型シリコン基板
２２０１よりも不純物濃度の高いＰ型領域２２０７を形
成する。

【０１０１】次に図２２（ｃ）に示すように、開孔を設
けたフォトレジストパターン２２０４ｃを新たに形成
し、前記開孔からリンイオンを７５ｋｅＶのエネルギー
で熱酸化膜２２０６表面より８０ｎｍ付近の深さへ注入
してデプレッション型ＭＯＳＦＥＴのチャネル領域をＮ
型領域２２０８に変換する。

【０１０２】またこのとき、通常はデプレッション型Ｍ
ＯＳＦＥＴのチャネル領域となる部分はすべて開孔を設
けるが、フォトレジストパターン２２０４ｃを選択的か
つ部分的にチャネル領域に形成し、同一のチャネル領域
内に部分的にリンイオンを注入する事により、フォトレ
ジストパターン２２０４ｃの形状に応じて所望のしきい
値電圧のＭＯＳＦＥＴを形成できる。

【０１０３】次に図２２（ｄ）に示すように、前記フォ
トレジストパターン２２０４ｃを剥離した後、ＣＶＤ法
により３５０〜４００ｎｍの厚さのポリシリコン膜を全
面に形成する。その後、前記ポリシリコン膜上にフォト
レジストパターン２２０４ｄを設け、それをマスクにし
て該ポリシリコン膜をドライエッチング法により除去し
てポリシリコン電極２２０９ａ，ｂを形成させる。

【０１０４】次に図２３（ｅ）に示すように、前記フォ
トレジストパターン２２０４ｄを剥離した後、全面にリ
ンイオンを５×１０¹⁵ｃｍ²程度のドーズ量で注入し、
高濃度のＮ型領域のソース領域２２１０ａ，ｃ、及びド
レイン領域２２１０ｂ，ｄを形成する。

【０１０５】次に図２３（ｆ）に示すように、ＣＶＤ法
により５００〜１０００ｎｍの厚さのＰＳＧ膜２２１１
を全面に形成する。その後、前記ＰＳＧ膜上にフォトレ
ジストパターン２２０４ｅを設け、それをマスクにして
該ＰＳＧ膜２２１１をウェットエッチング法あるいはド
ライエッチング法により除去してコンタクトホールを形
成させる。

【０１０６】次に図２３（ｇ）に示すように、前記フォ
トレジストパターン２２０４ｅを剥離した後、スパッタ
法により８００〜１２００ｎｍの厚さのアルミニウム膜
を全面に形成する。その後、前記アルミニウム膜上にフ
ォトレジストパターン２２０４ｆを設け、それをマスク
にして該アルミニウム膜をドライエッチング法により除
去してアルミ配線２２１２ａ，ｂを形成させる。

【０１０７】次に図２３（ｈ）に示すように、前記フォ
トレジストパターン２２０４ｆを剥離した後、表面保護
のためのシリコン窒化膜２２１３をプラズマＣＶＤ法に
より全面に形成する。該シリコン窒化膜に開孔を設けて
前記アルミ配線２２１２ａ，ｂのボンディングパッド部
（図示されていない。）を露出させれば、エンハンスメ
ント型及びデプレッション型のＭＯＳＦＥＴを回路にも
つＮチャネル型ＭＯＳＦＥＴによる集積回路半導体装置
が完成する。

【０１０８】このような参考例により製造されたＮチャ
ネル型ＭＯＳＦＥＴによる集積回路半導体装置は図２５
に示す構造のデプレッション型ＭＯＳＦＥＴをもち、デ
プレッション型ＭＯＳＦＥＴのチャネル領域２２０８及
びシリコン基板２２０１の不純物は、図２４に示すよう
に第１導電型不純物としてのボロンと第２導電型不純物
としてのリンが分布している。第１導電型不純物のピー
ク位置Ｒ_p1と第２導電型不純物のピーク位置Ｒ_p2は同位
置または±２０ｎｍ以内の位置となる。

【０１０９】このような構造にすることにより、デプレ
ッション型のチャネル領域の深さはボロン及びリンの濃
度にあまり影響を受けずにデプレッション型ＭＯＳＦＥ
Ｔのしきい値電圧及び駆動能力を安定して得られる構造
となる。また第５の参考例では、Ｎチャネル型ＭＯＳＦ
ＥＴによる例についてのみ示したが、Ｐチャネル型やＮ
チャネル型及びＰチャネル型双方によるＣＭＯＳ型の集
積回路半導体装置についても同様な効果がある。

【０１１０】次に図２６は、第６の参考例としての集積
回路型半導体装置の断面図である。Ｐ型シリコン基板２
６０１の表面に深さが１〜５μｍ程度のＮウエル２６０
２が形成されている。Ｎウエル２６０２内にＰ型ＭＯＳ
ＦＥＴが形成されている。

【０１１１】Ｎウエル２６０２の形成されていないＰ型
シリコン基板２６０１の表面にはＮ型ＭＯＳＦＥＴが形
成されている。Ｎ型ＭＯＳＦＥＴはＮ型ソース領域２６
０４ａと、チャネル領域を挟んでＮ型ドレイン領域２６
０４ｂが設けられている。ソース領域２６０４ａとドレ
イン領域２６０４ｂとの間の基板２６０１の表面である
チャネル領域には、第１から第４の参考例と同様のチャ
ネル不純物領域２６０７がドット状に平面的に複数分割
されて設けられている。チャネル領域の表面にはゲート
酸化膜２６０６を介してゲート電極２６０４ｃが設けら
れている。Ｐ型ＭＯＳＦＥＴも同様に導電型を反対して
形成されている。

【０１１２】また、Ｐ型ＭＯＳＦＥＴのチャネル不純物
領域の全チャネル領域に対する割合は、所望のねらい値
を得るためにＮ型ＭＯＳＦＥＴと異なるパターンに形成
されている。例えば、チャネル不純物領域２６０７を設
けない場合の各々のしきい値電圧が、０．２Ｖ（Ｎ型Ｍ
ＯＳＦＥＴ）と−１．５Ｖ（Ｐ型ＭＯＳＦＥＴ）の場
合、各々のしきい値電圧を０．６Ｖと−０．６Ｖに制御
するために、不純物元素としてボロンを４０ｋｅＶ，４
×１０¹¹cｍ^-2のイオン注入条件でＰ型ＭＯＳＦＥＴの
チャネル領域には全面に、Ｎ型ＭＯＳＦＥＴには面積比
（０．２）の割合でチャネル領域に選択的に注入した。
即ち、１回のレジストパターン形成と、そのレジストパ
ターンをマスクとしたイオン注入により、導電型の異な
るＭＯＳＦＥＴのしきい値電圧を所望の値に制御でき
る。図２６に示すように、各々のトランジスタのチャネ
ル領域に各々異なる面積比でイオン注入してもよいが、
一般的には、いづれか一方のみ面積比が０または１にす
る。残りの一方のトランジスタが面積比が０から１の間
の中間値によりしきい値を制御する。

【０１１３】図２６の第６の参考例は、各々のトランジ
スタの基板となる半導体領域の導電型が異なる場合の参
考例の断面図であるが、同じ導電型の半導体領域の場合
で、かつ半導体領域の不純物濃度が異なる場合にも同様
にしきい値電圧を制御できる。

【０１１４】例えば、図示しないが、Ｐ型半導体基板に
同じ導電型で不純物濃度の濃いＰウエルを設け、Ｐ型半
導体基板とＰウエル内にそれぞれＮ型ＭＯＳＦＥＴを形
成した場合、Ｐ型半導体基板内のＮ型ＭＯＳＦＥＴのし
きい値電圧は０．１Ｖに対し、不純物濃度が濃いＰウエ
ル内のＮ型ＭＯＳＦＥＴのしきい値電圧は０．３Ｖであ
った。

【０１１５】この場合、Ｐ型半導体基板内のＮ型ＭＯＳ
ＦＥＴのチャネル領域へは全面にボロンイオンを注入し
て０．６Ｖに制御した。濃いＰウエル内のＮ型ＭＯＳＦ
ＥＴへのチャネル領域へ約５０％の面積比でイオン注入
して同様のしきい値電圧０．６Ｖを得ることができた。

【０１１６】チャネル不純物領域２６０７は、ソース・
ドレイン領域より浅く形成され、一般にはチャネルドー
プにより形成されるので１００ｎｍより浅い不純物分布
を有する。チャネル不純物領域２６０７の不純物を電気
的に効率的にしきい値電圧制御に用いるためには、各々
のＭＯＳＦＥＴのチャネル領域が反転した場合に形成さ
れるチャネル領域の空乏層の深さより浅く形成すること
が望ましい。

【０１１７】また、しきい値の制御性を向上するために
は、チャネル不純物領域を少なくともチャネル領域内に
５領域、望ましくは１０領域以上設ける必要がある。も
しくは、新たにチャネル不純物を導入する領域どうしの
間隔や幅を４μｍ以下、望ましくは１μｍ以下とする必
要がある。これは、図１４にも示されているが局所的に
しきい値電圧の高い領域の幅が４μｍ以上になるとＭＯ
ＳＦＥＴ全体としてのしきい値電圧が変化し難くなるた
めである。また図示はしないが、局所的にしきい値電圧
の低い部分の幅が４μｍ以上でかつソース・ドレイン間
に連続して分布している場合（例えばチャネル長と平行
な短冊状）は、ゲート電圧の低い場合でのソース・ドレ
イン間でのリーク電流が多くなるため、このことからも
新たにチャネル不純物を導入する領域どうしの間隔や幅
を４μｍ以下とすることが望ましい。

【０１１８】また、複数のチャネル不純物領域をチャネ
ル領域に設けてしきい値電圧を制御するトランジスタの
サイズは、従来方法による全面イオン注入制御、また
は、全面イオン注入しないトランジスタのサイズに比べ
少なくとも４倍、望ましくは１０倍以上のチャネル領域
の面積を必要とする。従って、本発明の半導体装置とし
ては、入出力レベルが"Ｈ""Ｌ"のディシタル信号のみ処
理するディジタル回路を構成するＭＯＳＦＥＴには最小
設計ルールを用いてチャネル領域を均一不純物領域にて
形成する。入出力レベルが電源電圧と異なるアナログ信
号を処理するアナログ回路を構成するＭＯＳＦＥＴに
は、最小ルールによるトランジスタの約１０倍以上のト
ランジスタで構成し、チャネル領域に複数のチャネル不
純物領域を設けてしきい値を制御することが好ましい。
一般に、ＩＣは、アナログ回路とディジタル回路により
構成される。しかし、アナログ回路の面積は少ない場合
が一般的である。従って、アナログ回路の面積が少し増
加しても、製造工程が従来より簡単にできるためコスト
ダウンできる。特に、しきい値電圧を数多く必要とす
る、または、チャネルドープ前のしきい値が数多く存在
して合せ込む必要がある場合に大きな効果がある。

【０１１９】ただし不純物の導入方法が、光学的にパタ
ーンニングされたフォトレジストのマスク無しに、例え
ば不純物イオンビームを直接選択的にチャネル領域に打
ち込むような場合には、不純物導入領域はフォトレジス
トの光学的なパターンニングの最少寸法に律速されない
ため、前記のようにアナログ回路のトランジスタのチャ
ネル領域がデジタル回路のトランジスタのチャネル領域
よりも充分大きくする必要はない。

【０１２０】またフォトレジストをマスクに不純物を導
入するばあいでもトランジスタのチャネル幅とチャネル
長のどちらか一方が最少加工寸法よりも充分大きな場合
も同様である。図２７は、第７の参考例の半導体装置の
断面図である。Ｐ型シリコン基板２６０１にゲート絶縁
膜の膜厚の異なる低電圧ＭＯＳトランジスタ（ＬＶＭＯ
ＳＦＥＴ）と高耐圧ＭＯＳトランジスタ（ＨＶＭＯＳＦ
ＥＴ）が設けられている。ＬＶＭＯＳＦＥＴは電源電圧
３Ｖにで動作するために、約１０ｎｍのシリコン酸化膜
で薄いゲート酸化膜２７０１ｃを形成している。ＨＶＭ
ＯＳＦＥＴは、電源電圧より大きな電圧（例えば３０
Ｖ）にて動作できるように約１００ｎｍのシリコン酸化
膜で厚いゲート酸化膜２７０２ｃを形成している。ま
た、ＬＶＭＯＳＦＥＴは、ゲート絶縁膜として１０ｎｍ
の酸化膜を用いているために、チャネル不純物領域２７
０１ｅをチャネル領域全面に設けることによりしきい値
電圧を０．４Ｖに制御している。

【０１２１】一方、ＨＶＭＯＳＦＥＴは、ゲート絶縁膜
が１００ｎｍと厚いために同様に全面イオン注入すると
しきい値電圧は３Ｖ以上と非常に大きく変化してしま
う。そこで、図２７に示すように、ＨＶＭＯＳＦＥＴの
み、チャネル面積に対して１０％の割合にのみチャネル
不純物領域２７０２ｅを分割して形成することにより
０．８Ｖ±０．１Ｖに制御することができた。

【０１２２】図２７においては、ゲート絶縁膜として、
膜厚の異なるＭＯＳＦＥＴのしきい値電圧制御の参考例
を示した。図示しないが、誘電率が異なる材料のゲート
絶縁膜を用いても同様に制御できる。例えば、ＬＶＭＯ
ＳＦＥＴのゲート絶縁膜としてはシリコン酸化膜を用
い、ＨＶＭＯＳＦＥＴのゲート絶縁膜としてシリコン酸
化膜・シリコン窒化膜・シリコン酸化膜の三層の複合膜
を用いて形成することがある。

【０１２３】このような場合でも、図２７のようなチャ
ネル不純物領域をパターンニングすることにより１回の
イオン注入により各々のトランジスタのしきい値電圧を
所望の値に制御することができる。図２８は図２７の半
導体装置の製造方法を説明するための工程順断面図であ
る。

【０１２４】まず、図２８（ａ）に示すように各々のト
ランジスタを電気的に分離するためのフィールド酸化膜
２６０３を基板２６０１の表面に形成する。一般的に
は、Ｐ型シリコン基板の上に酸化膜を介してシリコン窒
化膜を通常のフォトリソグラフィー技術によりパターン
ニングする。

【０１２５】次に、シリコン窒化膜をマスクとして選択
酸化することにより図２８（ａ）のようなフィールド酸
化膜をパターンニングすることができる。シリコン窒化
膜の形成されている領域には厚いフィールド酸化膜２６
０３が形成されない。選択酸化後に、シリコン窒化膜と
シリコン窒化膜の下の薄い酸化膜を除去するとトランジ
スタ領域のみシリコン表面が露出して図２８（ａ）のよ
うになる。

【０１２６】次に、図２８（ｂ）のように１０００℃程
度の高温にて１００ｎｍのゲート酸化膜２８０１を形成
する。フィールド酸化膜２６０３は５００ｎｍ以上の厚
い酸化膜である。ＬＶＭＯＳＦＥＴとなるトランジスタ
領域に１０ｎｍのゲート酸化膜を形成するために、図２
８（ｂ）のようにＨＶＭＯＳＦＥＴの領域にレジスト膜
２８０２を形成し、レジスト膜２８０２をマスクとして
ゲート酸化膜２８０１を除去する。

【０１２７】次に、同様に１０００℃程度の高温にて、
短い酸化時間でシリコン基板２６０１を酸化する。ＨＶ
ＭＯＳＦＥＴの領域には１００ｎｍのゲート酸化膜が存
在していたのでほとんどそのままで、ＬＶＭＯＳＦＥＴ
の領域にのみ１０ｎｍの酸化膜２８０３がゲート酸化膜
として形成される。

【０１２８】次に、図２８（ｄ）のようにチャネル不純
物形成のためのレジスト膜２８０４を形成する。図２８
（ｄ）においては、ＬＶＭＯＳＦＥＴの領域には全面レ
ジストが形成されている。一方、ＨＶＭＯＳＦＥＴの領
域には、チャネル領域に複数のチャネル不純物領域２８
０６が形成されるように平面的に分割されたレジストの
窓が複数チャネル領域内に形成されている。レジスト膜
２８０４をマスクとしてボロンイオンをイオン注入す
る。

【０１２９】次に、各々のゲート絶縁膜の上にゲート電
極２８０５を形成する。図示しないが、ゲート電極２８
０５を形成後、ゲート電極及びフィールド酸化膜をマス
クとしてＮ型の不純物元素ヒ素イオンを注入して、各々
のＭＯＳＦＥＴのソース・ドレイン領域を形成する。

【０１３０】次に、Ａｌ配線とゲート電極との間の電気
的分離をするための中間絶縁膜を全面に形成する。次
に、各々の領域及びゲート電極とＡｌ配線とのコンタク
トをするためのコンタクトホールを中間絶縁膜に形成す
る。

【０１３１】次に、コンタクトホールをカバーするよう
にＡｌ配線をパターンニングして半導体装置を製造す
る。チャネル不純物領域を形成するためのイオン注入工
程は、図２８（ａ）に示したフィールド酸化膜２６０３
の形成と図２８（ｂ）と厚いゲート酸化膜形成との間、
または、図２８（ｂ）の厚いゲート酸化膜形成と図２８
（ｃ）の薄いゲート酸化膜形成工程との間でもよい。薄
い酸化膜２８０３の上にレジスト膜２８０４を形成する
と薄いゲート酸化膜２８０３の膜質が低下して集積回路
半導体装置の歩留りが低下することがある。従って、一
般には、厚いゲート酸化膜形成工程と薄い酸化膜形成工
程との間にイオン注入工程を行う。

【０１３２】

【実施例】図２９は、本発明の実施例であり、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒの略）基
板を用いた半導体装置の製造方法を説明するための工程
順断面図である。本発明は、図２９に示すように、チャ
ネル領域がシリコン薄膜で形成された場合に効果を大き
くすることができる。シリコン薄膜は、単結晶、多結晶
あるいは、非晶質（アモルファス）いずれの場合も適用
できる。チャネル領域を薄膜で形成することにより、し
きい値電圧制御のためのチャネル不純物領域の不純物濃
度がより効果的に制御できる。特に、チャネル領域の厚
さを反転時の空乏層より薄く形成することにより、さら
に効果的に制御できる。しきい値電圧がチャネル不純物
領域により、主に影響されるためである。

【０１３３】ＳＯＩ基板でない厚い基板の場合には、反
転になる場合の空乏層の電荷が反転層の下に多く形成さ
れる。ＳＯＩ基板においては、チャネル領域が空乏層よ
り薄い膜のために空乏電荷量が少ない。空乏電荷量は基
板濃度の関数であるが、基板が無いためにしきい値電圧
はほとんどチャネル領域内の不純物濃度分布によって制
御される。

【０１３４】図２９を用いて製造方法を説明する。シリ
コン基板２６０１の表面に１μｍの酸化膜２９０１を介
して１００ｎｍの単結晶シリコン膜２９０２が設けられ
ている。チャネル不純物領域を形成するためのレジスト
パターン２９０３を通常のフォトリソグラフィー技術に
より形成する。ＭＯＳＦＥＴのチャネル領域にレジスト
膜の複数の窓を設けている。レジスト膜２９０３をマス
クとしてボロンイオンを単結晶シリコン膜２９０２へイ
オン注入する。

【０１３５】次に、必要に応じて、図２９（ｂ）のよう
に、ボロンを１０００℃程度の高温にて熱拡散すること
により不純物分布を一様に平均化する。次に、通常のフ
ォトリソグラフィー工程によりトランジスタ領域にレジ
スト膜２９０６をパターンニングして分離領域を形成す
る。

【０１３６】図２９（ｃ）においては、レジスト膜２９
０６をマスクにして異なる不純物濃度分布となったシリ
コン膜２９０４、２９０５をエッチング除去する。分離
形成は、選択酸化により形成してもよい。次に、図２９
（ｄ）のようにＬＶＭＯＳＦＥＴに薄いゲート絶縁膜２
９０７をＨＶＭＯＳＦＥＴに厚いゲート酸化膜２９０８
を形成する。

【０１３７】次、図２９（ｅ）のように各々のゲート絶
縁膜の上にゲート電極２９０９を形成する。次に、図２
９（ｄ）のようにゲート電極２９０９をマスクとしてＮ
型不純物をイオン注入してＬＶＮＭＯＳＦＥＴとＨＶＮ
ＭＯＳＦＥＴのソース・ドレイン領域２９１０を形成し
トランジスタを完成させる。少なくともいずれか一方の
チャネル領域には、図２９（ａ）でイオン注入されて形
成されたチャネル不純物領域が平面的に分割されて複数
設けられている。

【０１３８】ＳＯＩ基板においては、図２９（ｂ）の熱
拡散の条件と図２９（ａ）のレジスト膜の間隔との関係
により、結果としてチャネル不純物領域が分割されず
に、平均的に均一分布として異なる濃度として形成する
こともできる。均一分布に制御したい場合には、不純物
の拡散長よりレジスト膜の間隔を充分小さく形成すれば
よい。

【０１３９】また、図２９においては、半導体領域とし
て１００ｎｍと非常に薄いＳＯＩ基板の場合の実施例に
ついて説明した。熱拡散を充分した場合には、チャネル
不純領域がシリコン薄膜の底に達る。この場合には、し
きい値電圧は、ほとんどチャネル不純物領域により主に
制御されることになる。即ち、半導体領域の厚さが、チ
ャネル不純物領域の深さとほぼ同じになる場合には、空
乏層の影響が小さくなるためにしきい値電圧の制御性が
より高くできる。また、チャネル不純物領域の深さ程度
まで半導体領域としてのシリコン薄膜を薄くせずとも効
果を得ることができる。少なくとも、チャネル領域であ
る空乏層の深さよりシリコン薄膜を薄くできれば空乏層
の影響は小さくなるためしきい値制御感度を高くでき
る。一般に、従来の厚い半導体基板と異なるＳＯＩ基板
においては１０μｍ以下のシリコン薄膜が用いられてい
る。また、図示しないが、各々異なる膜厚のシリコン薄
膜を有するＭＯＳＦＥＴに対しても同様な方法にて容易
にしきい値電圧を制御できる。また、ＣＭＯＳ型ＳＯＩ
集積回路も同様な方法にて形成できる。

【０１４０】

【参考例２】図３０は、第８の参考例のＭＯＳＦＥＴを
表す模式的な平面図である。また図３１は、図３０に示
した第８の参考例のＭＯＳＦＥＴのＡ−Ａ′断面を表す
模式的な断面図である。

【０１４１】ここで第８の参考例のＭＯＳＦＥＴには、
第１の膜厚のゲート絶縁膜領域３００４と、第２の膜厚
のゲート絶縁膜領域３００５が同一のチャネル領域上に
形成されている。さらに第８の参考例のＭＯＳＦＥＴ
は、Ｐ型半導体基板上に形成されるＮ型ＭＯＳＦＥＴ
で、第１の膜厚のゲート絶縁膜領域３００４は第１層目
（下層）のポリシリコンで通常形成されるＭＯＳＦＥＴ
のゲート絶縁膜厚であり、約６０ｎｍの厚さがある。

【０１４２】また、第２の膜厚のゲート絶縁膜領域３０
０５は、ＦＬＯＴＯＸ型不揮発性メモリのフローティン
グゲートに電荷を注入または引き抜くためのトンネル絶
縁膜を代用しており、厚さは約１０ｎｍである。通常Ｆ
ＬＯＴＯＸ型不揮発性メモリでは、トンネル絶縁膜の下
には、比較的濃い濃度のＮ型不純物拡散層となっている
が、本参考例ではＰ型半導体基板となっている。

【０１４３】トンネル絶縁膜で代用された第２の膜厚の
ゲート絶縁膜領域３００５はチャネル幅と平行に複数の
短冊状に描かれている。また本参考例では、しきい値電
圧合わせ込み用の不純物は、通常のゲート絶縁膜やトン
ネル絶縁膜の形成前に不純物導入用の薄い絶縁膜を形成
して、なおかつ不純物導入用マスクパターン３００８で
光学的にパターンニングされたフォトレジスト等で選択
されたチャネル領域に不純物導入用の薄い絶縁膜を介し
て不純物イオンをイオン注入法等で導入しているためゲ
ート絶縁膜直下の表面濃度はゲート絶縁膜厚によらず一
定である。

【０１４４】さらに、第１のゲート絶縁膜領域の幅３０
０６と第２の膜厚のゲート絶縁膜領域の幅３００７の組
み合わせにより、第１の参考例のＭＯＳＦＥＴにおいて
第２の不純物濃度領域の面積比を決めたのと同様に第２
の膜厚のゲート絶縁膜領域の面積比を所望の値に決定す
る。

【０１４５】また、同一の面積比であっても第１の膜厚
のゲート酸化膜領域の幅３００６と第２の膜厚のゲート
絶縁膜領域の幅３００７のサイズが異なる場合がある。
図３２は、本発明に係わる第９の参考例のＭＯＳＦＥＴ
を表す模式的な平面図である。

【０１４６】第８の参考例と同様に第２の膜厚のゲート
絶縁膜領域３００５が複数の短冊状に描かれているが、
第９の参考例ではチャネル長と平行な方向の短冊状とな
っている。第９の参考例においても第２の膜厚のゲート
絶縁膜領域の面積比を所望の値に決定する。また、同一
の面積比であっても第１の膜厚のゲート絶縁膜領域の幅
３００６と第２の膜厚のゲート絶縁膜領域の幅３００７
のサイズが異なる場合がある。

【０１４７】図３３は、第１０の参考例のＭＯＳＦＥＴ
を表す模式的な平面図である。第１０の参考例において
は、第２の膜厚のゲート絶縁膜領域３００５がドット状
に存在している。第１０の参考例においても第８及び第
９の参考例同様に第２の膜厚のゲート絶縁膜領域の面積
比を所望の値に決定する。また、同一の面積比であって
も第１の膜厚のゲート酸化膜領域の幅３００６と第２の
膜厚のゲート絶縁膜領域の幅３００７のサイズが異なる
場合がある。

【０１４８】図３４は、第１１の参考例のＭＯＳＦＥＴ
を表す模式的な平面図である。第１１の参考例は、第８
の参考例の改良型でフィールド絶縁膜エッジから第２の
膜厚のゲート絶縁膜領域３００５を離した構成となって
いる。

【０１４９】このような構成とする事で、第２の膜厚の
ゲート絶縁膜領域３００５の膜厚が非常に薄くてもゲー
ト電極に高電界が加えられた場合のフィールド絶縁膜エ
ッジでの基板へのリーク電流を減らす事ができる。図３
５は、第１２の参考例のＭＯＳＦＥＴを表す模式的な平
面図である。

【０１５０】第１２の参考例は、第９の参考例の改良型
でソース及びドレインエッジから第２の膜厚のゲート絶
縁膜領域３００５を離した構成となっている。このよう
な構成とする事で、第２の膜厚のゲート絶縁膜領域３０
０５の膜厚が非常に薄くてもソース及びドレインの耐圧
を向上させることができる。

【０１５１】図３６は、第１３の参考例である電圧昇圧
回路（チャージポンプ回路）の回路図である。ＭＯＳＦ
ＥＴのドレイン電極とゲート電極が同一のノードで接続
されたＭＯＳダイオードを複数直列に接続し、おのおの
のＭＯＳダイオード同士が接続されるノードには、それ
ぞれ容量が接続されている。容量の片方の電極にはφ及
びｘという互いに位相のずれた信号をひとつおきに交互
に与える構造になっており、容量Ｃ１からＣｎへ順次電
荷を転送する事により、電源電圧ＶＤＤよりも昇圧され
た高い電圧であるＶＰＰがＭＯＳダイオードＭｎより出
力される。

【０１５２】このときＭＯＳダイオードＭ１〜Ｍｎがす
べて同じしきい値電圧で構成されていると、後段になる
ほど基板効果により実質的なしきい値電圧が高くなるた
め、ドレイン電圧に対するソース電圧の低下が次第に大
きくなる。すなわちチャージポンプ回路の効率が後段ほ
ど悪くなるのである。

【０１５３】そこで本参考例では、ＭＯＳダイオードＭ
１〜Ｍｎのチャネル領域における第２の不純物濃度の面
積比をそれぞれ変えて、後段ほどしきい値電圧が低くな
るように構成されている。現実には、前段にはチャネル
の不純物濃度がネイティブ状態（本参考例ではしきい値
電圧が約０．００Ｖ）のトランジスタを使用し、後段に
なるほどデプレッション状態が深くなる、すなわちノー
マリーオンの状態が強くなるようになっている。しかし
ながら後段のＭＯＳダイオードほど基板効果によるしき
い値電圧の上昇が大きいため結果として実質的なしきい
値電圧は、どのＭＯＳダイオードも０Ｖ近辺となり、各
段におけるドレイン電圧に対するソース電圧の低下は低
く抑えられ電圧昇圧回路の効率は非常に高くなる。また
すべてのＭＯＳダイオードのしきい値電圧を異なる電圧
にするのではなく、いくつかのブロックに分けて数段づ
つしきい値電圧を変えても良い。

【０１５４】また、第２のゲート絶縁膜領域の面積比を
変える事によって、しきい値電圧を変えても同様の効果
が得られる。図３７は、第１４の参考例であるところの
電圧昇圧回路を搭載する不揮発性半導体記憶装置の簡単
なブロック図である。

【０１５５】このように、効率の高い電圧昇圧回路を搭
載する事で、０．７Ｖから１．０Ｖ程度の極低電圧域で
も電気的にデータの書き込み及び消去ができる不揮発性
半導体記憶装置が実現できる。図３８は、第１５の参考
例である差動増幅回路を有する一定電圧出力回路の回路
図である。

【０１５６】差動増幅回路部３８０１で基準電圧発生回
路部３８０２で発生された基準となる一定電圧と出力回
路部３８０３で外部に出力される電圧を抵抗Ｒ１及びＲ
２で抵抗分割された電圧とを比較する事で、出力端子Ｖ
ＯＵＴから出力の負荷が変わっても常に一定の電圧を出
力する構成となっている。

【０１５７】本参考例では、ＮＭＯＳトランジスタＭ３
の基板効果によるしきい値電圧の上昇で低電圧動作時に
トランジスタＭ３がカットオフするのを防ぐために、比
較的低いしきい値電圧（約０．３４Ｖ）のエンハンスメ
ント型ＮＭＯＳトランジスタＭ３、Ｍ４及びＭ５を差動
増幅回路部３８０１に使用している。

【０１５８】また基準電圧発生回路部３８０２には、高
温時におけるＮＭＯＳトランジスタＭ８のリーク電流を
抑えて基準電圧値を安定させるために比較的高いしきい
値電圧（約０．５０Ｖ）のエンハンスメント型ＮＭＯＳ
トランジスタＭ８を使用している。

【０１５９】さらに前記基準電圧発生回路部３８０２に
は、デプレッション型ＮＭＯＳトランジスタＭ７（Ｖｔ
ｈ＝−０．４０Ｖ）が使用されており、本参考例全体で
ＮＭＯＳトランジスタのしきい値電圧は合計で３種類存
在することとなる。従来の技術ではこの３種類のしきい
値電圧のトランジスタを製造するためにはそれぞれ別の
３回の不純物導入工程を必要としたが、本参考例では第
２の不純物濃度領域を適切な形状と面積比にする事で、
これらのトランジスタが２回もしくは１回の不純物導入
工程で製造する事が可能となる。

【０１６０】

【発明の効果】この発明は、以上説明したように同一の
ＭＯＳＦＥＴのチャネル領域に平面的に複数の不純物濃
度領域や複数の膜厚のゲート絶縁膜領域を設ける事によ
り、結果として複数の表面反転電圧の領域を設け、さら
に第１の表面反転電圧領域の平面的面積と第２以降の表
面反転電圧領域の平面的面積の比率を複数設けるか、も
しくは同一の面積比であっても、第１の表面反転電圧領
域及び第２以降の表面反転電圧領域の平面的大きさや形
状を複数設けることで以下の半導体装置を簡単に製造で
きる効果を有する。

【０１６１】（１）同一基板上に非常に多くの種類のし
きい値電圧を有するＭＯＳＦＥＴを低コストで形成でき
る。 （２）ほぼ同じレベルのしきい値電圧を有する高耐圧Ｍ
ＯＳＦＥＴと低電圧ＭＯＳＦＥＴを低コストで形成でき
る。

【０１６２】（３）ほぼ同じレベルのしきい値電圧を有
するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを低コストで
形成できる。 （４）前記（１）から（３）のＭＯＳＦＥＴを搭載する
ことでより高性能な半導体集積回路装置を低コストで製
造できる。

【図面の簡単な説明】

【図１】第１の参考例のＭＯＳＦＥＴの模式的平面図で
ある。

【図２】第２の参考例のＭＯＳＦＥＴの模式的平面図で
ある。

【図３】第２の参考例のＭＯＳＦＥＴの模式的断面図で
ある。

【図４】第３の参考例のＭＯＳＦＥＴの模式的平面図で
ある。

【図５】第４の参考例のＭＯＳＦＥＴの模式的平面図で
ある。

【図６】第１〜３の参考例のデプレッション型ＭＯＳＦ
ＥＴの具体的な各部のサイズや種類を示した説明図であ
る。

【図７】第１〜３の参考例のエンハンスメント型ＭＯＳ
ＦＥＴの具体的な各部のサイズや種類を示した説明図で
ある。

【図８】第１〜３の参考例のＭＯＳＦＥＴの特性と比較
するための従来技術によるＭＯＳＦＥＴの具体的な各部
のサイズや種類を示した説明図である。

【図９】第１の参考例のデプレッション型ＭＯＳＦＥＴ
のしきい値電圧を測定する際のゲート電圧に対するドレ
イン電流を示した説明図である。

【図１０】第１の参考例のデプレッション型ＭＯＳＦＥ
Ｔのしきい値電圧を測定する際のゲート電圧に対するド
レイン電流を対数で表しサブスレッショルド電流を示す
ための説明図である。

【図１１】図６の表に示したＭＯＳＦＥＴの中で、第１
の参考例に係わるＭＯＳＦＥＴのしきい値電圧と全チャ
ネル領域の面積に対する第２の不純物濃度領域の面積比
との関係を示したグラフである。

【図１２】図６の表に示したＭＯＳＦＥＴの中で、第２
の参考例に係わるＭＯＳＦＥＴのしきい値電圧と全チャ
ネル領域の面積に対する第２の不純物濃度領域の面積比
との関係を示したグラフである。

【図１３】図６の表に示したＭＯＳＦＥＴの中で、第３
の参考例に係わるＭＯＳＦＥＴのしきい値電圧と全チャ
ネル領域の面積に対する第２の不純物濃度領域の面積比
との関係を示したグラフである。

【図１４】図６の表に示したＭＯＳＦＥＴの中で、第１
及び第２の参考例のＭＯＳＦＥＴのしきい値電圧と第１
の不純物濃度領域の幅との関係を示したグラフである。

【図１５】第１の参考例のエンハンスメント型ＭＯＳＦ
ＥＴのしきい値電圧を測定する際のゲート電圧に対する
ドレイン電流を示した説明図である。

【図１６】第１の参考例のエンハンスメント型ＭＯＳＦ
ＥＴのしきい値電圧を測定する際のゲート電圧に対する
ドレイン電流を対数で表しサブスレッショルド電流を示
すための説明図である。

【図１７】図７の表に示したＭＯＳＦＥＴの中で、第１
の参考例に係わるＭＯＳＦＥＴのしきい値電圧と全チャ
ネル領域の面積に対する第２の不純物濃度領域の面積比
との関係を示したグラフである。

【図１８】図７の表に示したＭＯＳＦＥＴの中で、第２
の参考例に係わるＭＯＳＦＥＴのしきい値電圧と全チャ
ネル領域の面積に対する第２の不純物濃度領域の面積比
との関係を示したグラフである。

【図１９】図７の表に示したＭＯＳＦＥＴの中で、第３
の参考例に係わるＭＯＳトランジスタのしきい値電圧と
全チャネル領域の面積に対する第２の不純物濃度領域の
面積比との関係を示したグラフである。

【図２０】図６の表に示したＭＯＳＦＥＴの中で、第１
の参考例に係わるＭＯＳＦＥＴの飽和電流値と全チャネ
ル領域の面積に対する第２の不純物濃度領域の面積比と
の関係を示したグラフである。

【図２１】図６の表に示したＭＯＳＦＥＴの中で、第２
の参考例に係わるＭＯＳＦＥＴの飽和電流値と全チャネ
ル領域の面積に対する第２の不純物濃度領域の面積比と
の関係を示したグラフである。

【図２２】第５の参考例を示す半導体装置の製造方法の
工程順断面図である。

【図２３】第５の参考例を示す半導体装置の製造方法の
工程順断面図である。

【図２４】第５の参考例のデプレッション型ＭＯＳＦＥ
Ｔのチャネル領域の不純物濃度分布である。

【図２５】第５の参考例におけるデプレッション型ＭＯ
ＳＦＥＴの断面図である。

【図２６】第６の参考例のＣＭＯＳＩＣの断面図であ
る。

【図２７】第７の参考例の高耐圧ＭＯＳＦＥＴ内蔵ＩＣ
の断面図である。

【図２８】第７の参考例の高耐圧ＭＯＳＦＥＴ内蔵ＩＣ
の製造工程順断面図である。

【図２９】本発明おける実施例のＳＯＩ半導体装置の製
造工程順断面図である。

【図３０】第８の参考例のＭＯＳＦＥＴの模式的平面図
である。

【図３１】第８の参考例のＭＯＳＦＥＴの模式的断面図
である。

【図３２】第９の参考例のＭＯＳＦＥＴ模式的平面図で
ある。

【図３３】第１０の参考例のＭＯＳＦＥＴの模式的平面
図である。

【図３４】第１１の参考例のＭＯＳＦＥＴの模式的平面
図である。

【図３５】第１２の参考例のＭＯＳＦＥＴの模式的平面
図である。

【図３６】第１３の参考例の電圧昇圧回路の回路図であ
る。

【図３７】第１４の参考例の第１３の参考例の電圧昇圧
回路を搭載した不揮発性半導体記憶装置のブロック図を
示した図である。

【図３８】第１５の参考例の差動増幅回路を有する一定
電圧出力回路の回路図である。

【図３９】従来の技術によるＭＯＳＦＥＴの模式的平面
図である。

【図４０】従来の技術によるＭＯＳＦＥＴの模式的断面
図である。

【符号の説明】

１０１、２９０９、３００１、３９０１、４００１ ゲ
ート電極 １０２、３００２、３９０２、４００２ ソース領域 １０３、３００３、３９０３、４００３ ドレイン領域 １０４ 第１の不純物濃度のチャネル領域 １０５ 第２の不純物濃度のチャネル領域 １０６ 不純物導入用マスクのパターン １０７ 不純物導入用マスクパターンの幅 １０８ 不純物導入用マスクパターンの間隔 ３０１、３１０１、４００７ フィールド絶縁膜 ３０２、４００５ ゲート絶縁膜 ２２０１ Ｐ型シリコン基板 ２２０２ 熱酸化膜 ２２０３ シリコン窒化膜 ２２０４ａ〜ｆ フォトレジストパターン ２２０５、２６０３ フィールド酸化膜 ２２０６ 熱酸化膜 ２２０７ 元の基板より不純物濃度の高いＰ型領域 ２２０８ デプレッション型ＭＯＳＦＥＴのチャネル領
域 ２２０９ａ，ｂ ポリシリコン電極 ２２１０ａ〜ｄ 高濃度Ｎ型領域 ２２１１ ＰＳＧ膜 ２２１２ａ，ｂ アルミ配線 ２２１３ シリコン窒化膜 ２６０１ Ｐ型シリコン基板 ２６０２ Ｎウェル ２６０４ａ、２７０１ａ、２７０２ａ Ｎ型ソース領域 ２６０６ ゲート酸化膜 ２７０２ｂ、２６０４ｂ、２７０１ｂ Ｎ型ドレイン領
域 ２６０４ｃ、２６０５ｃ、２８０５、２７０１ｄ、２７
０２ｄ ゲート電極 ２６０５ａ Ｐ型ソース領域 ２６０５ｂ Ｐ型ドレイン領域 ２６０７、２７０１ｅ、２７０２ｅ、２８０６ チャネ
ル不純物領域 ２７０１ｃ、２８０３ 薄いゲート酸化膜 ２７０２ｃ、２８０１ 厚いゲート酸化膜 ２９０７ 薄いゲート絶縁膜 ２９０８ 厚いゲート絶縁膜 ２８０２、２８０４ レジスト膜 ２９０１ 絶縁膜 ２９０２ 単結晶シリコン膜 ２９０３、２９０６ フォトレジスト ２９０４ 第１の不純物濃度分布をもつシリコン膜 ２９０５ 第２の不純物濃度分布をもつシリコン膜 ２９１０ ソース・ドレイン領域 ３００４ 第１の膜厚のゲート絶縁膜領域 ３００５ 第２の膜厚のゲート絶縁膜領域 ３００６ 第１の膜厚のゲート絶縁膜領域の幅 ３００７ 第２の膜厚のゲート絶縁膜領域の幅 ３００８ 不純物導入用マスクのパターン ３６０１ ＮＭＯＳトランジスタによるＭＯＳダイオー
ド ３６０２ 電荷蓄積用の容量 ３８０１ 差動増幅回路部 ３８０２ 基準電圧発生回路部 ３８０３ 出力回路部 ３９０４ チャネル領域１ ３９０５ イオン打ち込み用マスク１のパターン ３９０６ チャネル領域２ ３９０７ イオン打ち込み用マスク２のパターン ３９０８ チャネル領域３ ４００４ チャネル領域 ４００６ 半導体基板

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保 和昭 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (72)発明者 小島 芳和 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (72)発明者 清水 亨 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (72)発明者 斉藤 豊 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (72)発明者 町田 透 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (72)発明者 金子 哲也 千葉県千葉市美浜区中瀬１丁目８番地 セイコー電子工業株式会社内 (56)参考文献 特開 平３−218070（ＪＰ，Ａ) 特開 平３−218071（ＪＰ，Ａ) 特開 昭56−42374（ＪＰ，Ａ) 特開 昭48−47279（ＪＰ，Ａ) 特開 平４−127570（ＪＰ，Ａ) 特開 平２−14575（ＪＰ，Ａ) 特開 平１−278072（ＪＰ，Ａ) 特開 昭59−132169（ＪＰ，Ａ) 特開 昭52−144280（ＪＰ，Ａ) 特開 昭63−55975（ＪＰ，Ａ) 特開 昭63−129657（ＪＰ，Ａ) 特開 昭63−307780（ＪＰ，Ａ) 特開 昭63−141363（ＪＰ，Ａ) 特開 昭62−264670（ＪＰ，Ａ) 特開 平５−259449（ＪＰ，Ａ) 特開 昭59−111357（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 27/04 - 27/08

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 １つの領域内でマスク部分と開口部であ
   る間隔とが繰り返し複数設けられ、単結晶シリコン上の
   異なった少なくとも２つの領域に対して前記開口部の面
   積と前記マスク部分の面積との面積比をそれぞれ変えた
   レジストパターンを前記単結晶シリコン上に形成する工
   程と、 前記レジストパターンをマスクにして、不純物を、繰り
   返し設けられた前記開口部である間隔から前記単結晶シ
   リコンに注入する工程と、 前記それぞれの異なった領域の前記単結晶シリコン中に
   注入された不純物を、熱拡散により、前記それぞれの異
   なった領域にて、均一な不純物分布を形成し、それぞれ
   不純物濃度の異なるチャネル不純物領域を形成する工程
   と、 前記チャネル不純物領域の表面に、ゲート絶縁膜を介し
   て、ゲート電極をパターンニングして形成する工程と、 前記ゲート電極をマスクとして、その両脇に不純物を注
   入して、ソース・ドレイン領域を形成する工程よりなる
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記レジストパターンは、ストライプ状
   で繰り返し開口部である間隔を形成している請求項１記
   載の半導体装置の製造方法。
3. 【請求項３】 前記レジストパターンは、ドット状に繰
   り返し開口部である間隔を形成している請求項１記載の
   半導体装置の製造方法。
4. 【請求項４】 前記レジストパターンの開口部である間
   隔の幅は１μｍ以下である請求項１記載の半導体装置の
   製造方法。