JP2004253541A - 半導体装置 - Google Patents
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Abstract
【課題】小さな面積で形成することができ、かつ優れたλ特性を有するＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】Ｐ型半導体基板１に形成されたＮウエル領域５表面部のチャネル領域７上にゲート酸化膜９を介してゲート電極１１が形成されている。Ｎウエル領域５表面部のチャネル領域７の両側にソース１３ｓ及びドレイン１３ｄが形成されている。チャネル領域７は、チャネル長方向に、ソース１３ｓ側の領域７ｓとドレイン１３ｄ側の領域７ｄでチャネル不純物濃度が異なっており、ソース１３ｓ側の領域７ｓのしきい値電圧はドレイン１３ｄ側の領域７ｄのしきい値電圧に比べて高くなっている。
【選択図】 図１
【解決手段】Ｐ型半導体基板１に形成されたＮウエル領域５表面部のチャネル領域７上にゲート酸化膜９を介してゲート電極１１が形成されている。Ｎウエル領域５表面部のチャネル領域７の両側にソース１３ｓ及びドレイン１３ｄが形成されている。チャネル領域７は、チャネル長方向に、ソース１３ｓ側の領域７ｓとドレイン１３ｄ側の領域７ｄでチャネル不純物濃度が異なっており、ソース１３ｓ側の領域７ｓのしきい値電圧はドレイン１３ｄ側の領域７ｄのしきい値電圧に比べて高くなっている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
アナログ回路を構成する上でＭＯＳトランジスタを使う場合、ドレイン電圧による電流値の変化量が少ない飽和領域での電流を使用する。差動増幅回路における定電流源や、カレントミラー回路のＭＯＳトランジスタ部分は、電源電圧の変化による電流変化がないものが望まれる。また、基準電流源としてＭＯＳトランジスタを用いる場合にも同様の特性が要求される。
【０００３】
このように使うＭＯＳトランジスタとしては、チャネル長変調効果の少ない（λ特性が良い）ものが必要である。チャネル長変調効果とは、飽和領域動作時に、ドレイン電圧の増大にともなってドレイン側空乏層がソース側に伸び、実効チャネル長が短くなることにより、ドレイン電圧の増加に依存して電流値が増加していく現象である。
従来、λ特性を良くするには、実効チャネル長が極端に長いＭＯＳトランジスタを用いていた。
【０００４】
しかし、実効チャネル長が長いＭＯＳトランジスタは電流を流すためには不向きであるという問題があった。さらに、差動増幅回路などに使用されるＭＯＳトランジスタには、ある程度、ゲート電圧に対する電流変化量（β特性）が大きい特性も同時に必要とされるため、チャネル長が長い分、チャネル幅を大きくし対応していた。このため、能力の高い差動増幅回路は面積が大きなものとならざるを得なくなり、ある程度の能力で妥協してきた。
【０００５】
このようなことから、ＭＯＳトランジスタとしては相反する特性である小さな面積でβ特性とλ特性の両者に優れた特性を有するＭＯＳトランジスタが所望されていた。また、このようなＭＯＳトランジスタはＰｃｈＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタ、並びにエンハンスメント型、デプリーション型などのＭＯＳトランジスタすべてのＭＯＳトランジスタで必要とされていた。
【０００６】
また、ＭＯＳトランジスタにおいて、色々なしきい値電圧を有するものを同じ半導体基板上に形成する場合、ゲート酸化膜の膜厚を異ならせたり、ゲート酸化膜直下のチャネル領域へのチャネルドープ量を変えてチャネル領域の不純物濃度を異ならせたりすることにより、しきい値電圧を異ならせている。
【０００７】
ＭＯＳトランジスタを形成する複数の領域でゲート酸化膜の膜厚を異ならせる方法の一例を説明すると、半導体基板表面にシリコン酸化膜を形成し、素子形成領域のシリコン酸化膜上にシリコン窒化膜を形成した後、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離膜を形成する。第１のゲート酸化膜を形成する素子形成領域に対応して開口を有するレジスト膜を形成し、これをマスクとして開口内のシリコン窒化膜及びシリコン酸化膜を除去した後、熱酸化により第１のゲート酸化膜を選択的に形成する。第２のゲート酸化膜を形成する素子形成領域におけるシリコン窒化膜及びシリコン酸化膜を除去したのち、第１のゲート酸化膜とは異なる膜厚の第２のゲート酸化膜を熱酸化により選択的に形成する（特許文献１参照）。
【０００８】
一方、複数の素子形成領域でチャネル領域へのチャネルドープ量を変えてチャネル領域の不純物濃度を異ならせる方法の一例を説明すると、各素子形成領域に、Ｐ型の半導体基板の表面濃度で決まる第１の不純物濃度のチャネル領域と、不純物導入用マスクのパターンによって選択された領域に不純物をイオン打込みなどで導入することによって決定される第２の不純物濃度のチャネル領域を設ける。さらに第１の不純物濃度のチャネル領域と第２の不純物濃度のチャネル領域は複数の平面的形状に分割する。第２の不純物濃度のチャネル領域を形成するためのイオン打込みに用いる不純物導入用マスクにおいて、複数の素子形成領域でパターンを変えることにより、第１の不純物濃度のチャネル領域と第２の不純物濃度のチャネル領域の平面的な面積比を変え、ひいてはチャネル領域へのチャネルドープ量を変えている（特許文献２参照）。
【０００９】
【特許文献１】
特開平１０−１７８１０２号公報
【特許文献２】
特開平８−２７４３３０号公報
【００１０】
【発明が解決しようとする課題】
本発明は、小さな面積で形成することができ、かつ優れたλ特性を有するＭＯＳトランジスタを備えた半導体装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置はソースとドレインの間のチャネル領域となる半導体基板上にゲート酸化膜を介してゲート電極が形成されたＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタは、上記チャネル領域のチャネル長方向において、ソース側領域のしきい値電圧がドレイン側領域に比べて高くなっているものである。
【００１２】
ここで、ソース側領域とは、チャネル領域の形成領域で、ソースに隣接し、かつドレインとは間隔をもつ領域をいい、ドレイン側領域とは、ゲート電極の形成領域で、ドレインに隣接し、かつソースとは間隔をもつ領域をいう。
また、ソース側領域がドレイン側領域に比べてしきい値電圧が高いとは、ＮチャネルＭＯＳトランジスタにおいてはソース側領域のしきい値電圧がドレイン側領域のしきい値電圧に比べて正側であることを意味し、ＰチャネルＭＯＳトランジスタにおいてはソース側領域のしきい値電圧がドレイン側領域のしきい値電圧に比べて負側であることを意味する。以下、ＮチャネルＭＯＳトランジスタをＮｃｈＭＯＳトランジスタと略記し、ＰチャネルＭＯＳトランジスタをＰｃｈＭＯＳトランジスタと略記する。
【００１３】
本発明を構成するＭＯＳトランジスタは、チャネル領域のチャネル長方向において、ソース側領域がドレイン側領域に比べてしきい値電圧が高くなっており、ソース側領域とドレイン側領域でゲート電極が共通なので、ＭＯＳトランジスタ全体のしきい値電圧及び実効チャネル長はソース側領域のしきい値電圧で決まる。
【００１４】
ここで、ドレイン側領域とソース側領域にＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン側領域のＭＯＳトランジスタと電流駆動能力が低いソース側領域のＭＯＳトランジスタが直列に接続されていると考えることができる。この場合、電流駆動能力の高いドレイン側領域のＭＯＳトランジスタはソース側領域のＭＯＳトランジスタの電流駆動能力に合わせて電流の制限をかけられることなる。このとき、電流を低下させるために、ドレイン側領域のＭＯＳトランジスタのソースはバックバイアスがかかるように電圧が発生する。この電圧はソース側領域のＭＯＳトランジスタのドレイン電圧となり、飽和領域ではゲート電圧を変化させなければ、ほぼ固定されることになる。したがって、ドレイン電圧を変化させても、ソース側領域のＭＯＳトランジスタのドレイン電圧は変化せず、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。
【００１５】
このように、本発明を構成するＭＯＳトランジスタによれば、実効チャネル長を短くしても、λ特性を向上させることができる。さらに、チャネル幅及びチャネル長を縮小することができる。したがって、優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができる。
【００１６】
【発明の実施の形態】
チャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造の例として、上記チャネル領域は、チャネル長方向に上記ソース側領域と上記ドレイン側領域でチャネル不純物濃度が異なっている構造を挙げることができる。
【００１７】
チャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造の他の例として、上記ゲート電極は、チャネル長方向に上記ソース側領域と上記ドレイン側領域で仕事関数の異なる領域をもつ構造を挙げることができる。ここで、仕事関数とは、ＭＯＳトランジスタにおいてしきい値電圧を決定する要素の１つである金属・半導体仕事関数の差ΦＭＳをいう。
【００１８】
チャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造のさらに他の例として、上記ゲート酸化膜は、チャネル長方向に上記ソース側領域と上記ドレイン側領域で膜厚が異なっている構造を挙げることができる。
これらの構造例は単独で用いてもよいし、組み合わせて用いてもよい。
【００１９】
また、本発明の半導体装置を構成するＭＯＳトランジスタの他の態様として、上記ソースと上記ドレインの間に、上記ゲート電極によって上記ソース及び上記ドレインとは間隔をもって形成された不純物拡散層をさらに備え、上記チャネル領域は、上記ドレインと上記不純物拡散層間のドレイン側チャネル領域と、上記不純物拡散層と上記ソース間のソース側チャネル領域により構成され、上記ゲート電極は、上記ドレイン側チャネル領域上にドレイン側ゲート酸化膜を介して形成されたドレイン側ゲート電極と、上記ソース側チャネル領域上にソース側ゲート酸化膜を介して形成されたソース側ゲート電極により構成され、上記ソース側領域は、上記ソース、上記不純物拡散層、上記ソース側チャネル領域、上記ソース側ゲート酸化膜及び上記ソース側ゲート電極からなるソース側ＭＯＳトランジスタにより構成され、上記ドレイン側領域は、上記ドレイン、上記不純物拡散層、上記ドレイン側チャネル領域、上記ドレイン側ゲート酸化膜及び上記ドレイン側ゲート電極からなるドレイン側ＭＯＳトランジスタにより構成されているものを挙げることができる。
【００２０】
この態様において、ソース側領域（ソース側ＭＯＳトランジスタ）が、ドレイン側領域（ドレイン側ＭＯＳトランジスタ）に比べてしきい値電圧が高くなっている構造の例として、例えば、上記ドレイン側チャネル領域と上記ソース側チャネル領域のチャネル不純物濃度が異なっている構造、上記ドレイン側ゲート電極と上記ソース側ゲート電極の仕事関数が異なっている構造、上記ドレイン側ゲート酸化膜と上記ソース側ゲート酸化膜の膜厚が異なっている構造を挙げることができる。
これらの構造例は単独で用いてもよいし、組み合わせて用いてもよい。
【００２１】
この態様によれば、ゲート電極を構成するドレイン側ゲート電極とソース側ゲート電極は間隔をもって配置され、ゲート酸化膜を構成するドレイン側ゲート電極とソース側ゲート電極は間隔をもって配置され、ドレイン側チャネル領域とソース側チャネル領域は間隔をもって配置されているので、ゲート電極、ゲート酸化膜及びチャネル領域についてソース側領域とドレイン側領域が隣接している構造に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００２２】
本発明が適用される半導体装置の例として、ゲート電極が互いに接続された一対のＭＯＳトランジスタからなり、両ＭＯＳトランジスタのゲート電極が一方のＭＯＳトランジスタのドレインに接続されてなるカレントミラー回路を備えた半導体装置を挙げることができる。上記カレントミラー回路を構成するＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されている。
【００２３】
本発明の半導体装置を構成するＭＯＳトランジスタは優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができるので、カレントミラー回路の面積を増大させることなく、両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができる。
【００２４】
本発明が適用される半導体装置の他の例として、カレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置を挙げることができる。上記カレントミラー回路は、本発明の半導体装置を構成するＭＯＳトランジスタを適用したカレントミラー回路により構成されている。
【００２５】
上述のように、本発明を構成するＭＯＳトランジスタを適用したカレントミラー回路はカレントミラー回路の面積を増大させることなく、両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができるので、カレントミラー回路を定電流負荷とする差動増幅回路のゲインの改善を図ることができる。
【００２６】
本発明が適用される半導体装置のさらに他の例として、ゲート電極とソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタに１又は複数のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路を備えた半導体装置を挙げることができる。上記デプレッション型ＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されている。
【００２７】
定電流源を構成するデプレッション型ＭＯＳトランジスタに本発明の半導体装置を構成するＭＯＳトランジスタを適用することにより、そのデプレッション型ＭＯＳトランジスタに直列に接続されている１又は複数のエンハンスメント型ＭＯＳトランジスタに安定して電流を供給することができ、基準電圧発生回路の出力電圧を安定させることができる。
【００２８】
本発明が適用される半導体装置のさらに他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。上記差動増幅回路として本発明を構成するＭＯＳトランジスタを適用したカレントミラー回路を定電流負荷とする差動増幅回路を備え、もしくは上記基準電圧発生回路として定電流源を構成するデプレッション型ＭＯＳトランジスタに本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路を備え、又はその両方を備えている。
【００２９】
本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では出力電圧（基準電圧）の安定化を図ることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【００３０】
本発明が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分圧電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。上記差動増幅回路として本発明を構成するＭＯＳトランジスタを適用したカレントミラー回路を定電流負荷とする差動増幅回路を備え、もしくは上記基準電圧発生回路として定電流源を構成するデプレッション型ＭＯＳトランジスタに本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路を備え、又はその両方を備えている。
【００３１】
本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では基準電圧の安定化を図ることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【００３２】
本発明が適用される半導体装置のさらに他の例として、環状に接続された複数個のインバータ回路と、上記インバータ回路に電源を供給するための定電流源をもつリングオシレータを備えた半導体装置を挙げることができる。上記定電流源は、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されている。
【００３３】
インバータ回路に供給される電流は電源電圧に依存しない特性が求められるが、本発明の半導体装置を構成するＭＯＳトランジスタによればλ特性を向上させることができるので、リングオシレータの発振を安定させることができる。
【００３４】
【実施例】
図１は一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。この実施例はＰｃｈＭＯＳトランジスタに適用したものである。
【００３５】
Ｐ型半導体基板１の表面に素子形成領域を分離するためのＬＯＣＯＳ酸化膜３が形成されている。半導体基板１の素子形成領域にＮウエル領域５が形成されている。Ｎウエル領域５表面部のチャネル領域７上にシリコン酸化膜からなるゲート酸化膜９が形成されている。ゲート酸化膜９上には、ＬＯＣＯＳ酸化膜３に跨って、Ｐ型不純物が導入されたポリシリコンからなる帯状のゲート電極１１が形成されている。Ｎウエル領域５表面部のチャネル領域７の両側に、Ｐ型不純物が注入されてなるソース１３ｓ及びドレイン１３ｄが形成されている。ゲート電極１１にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されている。
【００３６】
チャネル領域７は、チャネル長方向に、ソース１３ｓ側の領域７ｓとドレイン１３ｄ側の領域７ｄでチャネル不純物濃度が異なっており、ソース１３ｓ側の領域７ｓのしきい値電圧はドレイン１３ｄ側の領域７ｄのしきい値電圧に比べて高く（負側に）なっている。
【００３７】
チャネル領域７のドレイン１３ｄ側の領域７ｄとソース１３ｓ側の領域７ｓにＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン１３ｄ側のＭＯＳトランジスタ（前段ＭＯＳトランジスタと称す）と電流駆動能力が低いソース１３ｓ側のＭＯＳトランジスタ（後段ＭＯＳトランジスタと称す）が直列に接続されていると考えることができる。この場合、電流駆動能力の高い前段ＭＯＳトランジスタは後段ＭＯＳトランジスタの電流駆動能力に合わせて電流の制限をかけられることなる。このとき、電流を低下させるために、前段ＭＯＳトランジスタのソースはバックバイアスがかかるように電圧が発生する。この電圧は後段ＭＯＳトランジスタのドレイン電圧となり、飽和領域ではゲート電圧を変化させなければ、ほぼ固定されることになる。このため、ドレイン電圧を変化させても、後段ＭＯＳトランジスタのドレイン電圧は変化せず、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。
【００３８】
表１に、ＰｃｈＭＯＳトランジスタについて、ドレイン１３ｄ側の領域７ｄのチャネル長及びしきい値電圧（チャネル不純物濃度）を変化させたときのλ特性（Ａ（アンペア）／Ｖ（ボルト））を調べた結果を示す。比較例としてドレイン１３ｄ側の領域７ｄを形成せずにソース１３ｓ側の領域７ｓのみを形成した例を示す。ソース１３ｓ側の領域７ｓのしきい値電圧（ソース側Ｖｔｈ）は−０．６５Ｖに、ドレイン１３ｄ側の領域７ｄのしきい値電圧（ドレイン側Ｖｔｈ）は−０．３５Ｖ又は＋０．２０Ｖになるようにチャネル不純物濃度を設定した。
【００３９】
【表１】
【００４０】
ソース１３ｓ側の領域７ｓが２．０μｍ（マイクロメートル）、ドレイン１３ｄ側の領域７ｄ（ドレイン側Ｖｔｈは−０．３５Ｖ）が２．０μｍのチャネル長で形成された実施例１、及びソース１３ｓ側の領域７ｓが２．０μｍ、ドレイン１３ｄ側の領域７ｄ（ドレイン側Ｖｔｈは−０．３５Ｖ）が１０．０μｍのチャネル長で形成された実施例２について、ソース１３ｓ側の領域７ｓのみが２．０μｍのチャネル長で形成された比較例１、及びソース１３ｓ側の領域７ｓのみが１０．０μｍのチャネル長で形成された比較例２に比べて、λ特性が向上されていることがわかる。
【００４１】
図２に、ドレイン側のＭＯＳトランジスタ（前段ＭＯＳトランジスタ）とソース側のＭＯＳトランジスタ（後段ＭＯＳトランジスタ）について、前段ＭＯＳトランジスタと後段ＭＯＳトランジスタのしきい値電圧差は０．３Ｖ、後段ＭＯＳトランジスタのチャネル長は２．０μｍの条件での、前段ＭＯＳトランジスタのチャネル長とλ特性の関係を示すグラフである。図２において、縦軸はλ特性（Ａ／Ｖ）を示し、横軸は前段ＭＯＳトランジスタのチャネル長（μｍ）を示す。
【００４２】
表１の実施例１と実施例２との比較、及び図２からわかるように、前段ＭＯＳトランジスタの電流駆動能力が高いほど良いことがわかる。すなわち、チャネル長が短い方がλ特性が良い。これは、全体のチャネル長（ゲート長）を小さくでき、ＭＯＳトランジスタの形成面積を小さくできることを示唆している。
【００４３】
図３に、ドレイン側のＭＯＳトランジスタ（前段ＭＯＳトランジスタ）とソース側のＭＯＳトランジスタ（後段ＭＯＳトランジスタ）について、前段ＭＯＳトランジスタのチャネル長は１０．０μｍ、後段ＭＯＳトランジスタのチャネル長は２．０μｍの条件での、前段ＭＯＳトランジスタと後段ＭＯＳトランジスタのしきい値電圧差とλ特性の関係を示すグラフである。図２において、縦軸はλ特性（Ａ／Ｖ）を示し、横軸はしきい値電圧差（Ｖ）を示す。
【００４４】
表１の実施例２と実施例３との比較、及び図３からわかるように、前段ＭＯＳトランジスタと後段ＭＯＳトランジスタのしきい値電圧差が大きいほど、すなわち前段ＭＯＳトランジスタの電流駆動能力が高いほど、λ特性向上の効果が大きくなると考えられる。
【００４５】
図１に示した実施例では、本発明をＰｃｈＭＯＳトランジスタに適用しているが、チャネル領域についてチャネル長方向にソース側とドレイン側でチャネル不純物濃度を異ならせることによりチャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造は、ＮｃｈＭＯＳトランジスタにも適用することができ、ＰｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００４６】
図４は他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図１と同じ部分には同じ符号を付す。
【００４７】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成されている。半導体基板１の素子形成領域にＮウエル領域１７が形成されている。Ｐウエル領域１７表面部のチャネル領域１９上に、ゲート酸化膜９を介して、ＬＯＣＯＳ酸化膜３に跨ってポリシリコンからなる帯状のゲート電極２１が形成されている。Ｐウエル領域１７表面部のチャネル領域１９の両側に、Ｎ型不純物が注入されてなるソース２３ｓ及びドレイン２３ｄが形成されている。
【００４８】
ゲート電極２１は、長手方向（チャネル幅方向）に、導入された不純物の導電型により２つの領域に分けられており、ドレイン２３ｄ側のＮ型領域２１ｄと、ソース２３ｓ側のＰ型領域２１ｓにより構成されている。ゲート電極２１にはＬＯＣＯＳ酸化膜３上でＮ型領域２１ｄ及びＰ型領域２１ｓに跨ってオーミックコンタクト領域１５が形成されている。
【００４９】
チャネル領域１９はＰ型であるので、ゲート電極２１のＰ型領域２１ｓに対応する領域は、Ｎ型領域２１ｄに対応する領域に比べて、仕事関数が大きい。また、Ｎ型領域２１ｄ及びＰ型領域２１ｓにはオーミックコンタクト領域１５を介して同じ電圧が印加される。したがって、Ｐ型領域２１ｓに対応する領域は、Ｎ型領域２１ｄに対応する領域に比べて、しきい値電圧が高く（正側に）なっている。
【００５０】
ゲート電極２１のドレイン２３ｄ側のＮ型領域２１ｄに対応する領域と、ソース２３ｓ側のＰ型領域２１ｓに対応する領域にＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン２３ｄ側のＭＯＳトランジスタと電流駆動能力が低いソース２３ｓ側のＭＯＳトランジスタが直列に接続されていると考えることができ、図１を参照して説明した実施例の場合と同様に、λ特性を向上させることができる。
【００５１】
表２に、ＮｃｈＭＯＳトランジスタについて、ゲート電極２１のＮ型領域２１ｄ（ドレイン側）及びＰ型領域２１ｓ（ソース側）のチャネル長方向の寸法比率を変化させたときのλ特性及びβ特性を調べた結果を示す。比較例としてＮ型領域２１ｄを形成せずにＰ型領域２１ｓのみを形成した例を示す。
【００５２】
【表２】
【００５３】
Ｐ型領域２１ｓが１０μｍ、Ｎ型領域２１ｄが４０μｍの実施例１について、Ｐ型領域２１ｓのみ（Ｐ型５０μｍ）の比較例に比べて、λ特性が向上されていることがわかる。さらに、Ｐ型領域２１ｓが２０μｍ、Ｎ型領域２１ｄが３０μｍの実施例２は実施例１に比べてλ特性が向上されている。Ｐ型領域２１ｓが３０μｍ、Ｎ型領域２１ｄが２０μｍの実施例３、及びＰ型領域２１ｓが４０μｍ、Ｎ型領域２１ｄが１０μｍの実施例４は、さらにλ特性が向上されている。
β特性については、実施例１，２，３，４のいずれについても、比較例に比べて劣るが、Ｎ型領域２１ｄを短くするに従って改善されているのがわかる。
【００５４】
図４に示した実施例では、本発明をＮｃｈＭＯＳトランジスタに適用しているが、ゲート電極についてチャネル長方向にソース側とドレイン側で仕事関数の異なる領域をもたせることによりチャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造は、ＰｃｈＭＯＳトランジスタにも適用することができ、ＮｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００５５】
図５はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図１及び図４と同じ部分には同じ符号を付す。
【００５６】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成されている。Ｐウエル領域１７表面部のチャネル領域１９上にシリコン酸化膜からなるゲート酸化膜２５が形成されている。ゲート酸化膜２５上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のゲート電極２７が形成されている。Ｐウエル領域１７表面部のチャネル領域１９の両側に、Ｎ型不純物が注入されてなるソース２３ｓ及びドレイン２３ｄが形成されている。ゲート電極２７にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されている。
【００５７】
ゲート酸化膜２５は、チャネル長方向に、ソース２３ｓ側の領域２５ｓとドレイン２３ｄ側の領域２５ｄで膜厚が異なっており、ソース２３ｓ側の領域２５ｓの膜厚はドレイン２３ｄ側の領域２５ｄに比べて厚くなっている。したがって、ＭＯＳトランジスタにおいて、シリコン酸化膜２５の領域２５ｓに対応する領域は、領域２５ｄに対応する領域に比べて、しきい値電圧が高く（正側に）なっている。
【００５８】
ゲート酸化膜２５のドレイン２３ｄ側の領域２５ｄに対応する領域と、ソース２３ｓ側の領域２５ｓに対応する領域にＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン２３ｄ側のＭＯＳトランジスタと電流駆動能力が低いソース２３ｓ側のＭＯＳトランジスタが直列に接続されていると考えることができ、図１、図４を参照して説明した両実施例の場合と同様に、λ特性を向上させることができる。
【００５９】
図５に示した実施例では、本発明をＮｃｈＭＯＳトランジスタに適用しているが、ゲート酸化膜についてチャネル長方向にソース側とドレイン側で膜厚を異ならせることによりチャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造は、ＰｃｈＭＯＳトランジスタにも適用することができ、ＮｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００６０】
また、図１に示した実施例では、チャネル領域についてチャネル長方向にソース側とドレイン側でチャネル不純物濃度を異ならせた構造を備え、図４に示した実施例では、ゲート電極についてチャネル長方向にソース側とドレイン側で仕事関数の異なる領域をもたせた構造を備え、図５に示した実施例では、ゲート酸化膜についてチャネル長方向にソース側とドレイン側で膜厚を異ならせた構造を備えているが、これらの構造のうち２つ又は全部を組み合わせて、チャネル領域のチャネル長方向においてドレイン側領域のしきい値電圧がソース側に比べて高くなるようにしてもよい。
【００６１】
図６はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図１、図４及び図５と同じ部分には同じ符号を付す。
【００６２】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成されている。Ｐウエル領域１７表面部に、Ｎ型不純物が注入されてなるソース２３ｓ及びドレイン２３ｄが互いに間隔をもって形成されている。Ｐウエル領域１７表面部には、ソース２３ｓとドレイン２３ｄの間に、ソース２３ｓ及びドレイン２３ｄとは間隔をもって、Ｎ型不純物が注入されてなるＮ型不純物拡散層２９が形成されている。
【００６３】
ドレイン側チャネル領域３１ｄとなる、ドレイン２３ｄとＮ型不純物拡散層２９の間のＰウエル領域１７上に、シリコン酸化膜からなるドレイン側ゲート酸化膜３３ｄが形成されている。
ソース側チャネル領域３１ｓとなる、ソース２３ｓとＮ型不純物拡散層２９の間のＰウエル領域１７上に、シリコン酸化膜からなるソース側ゲート酸化膜３３ｓが形成されている。
ゲート酸化膜３３ｄ，３３ｓの膜厚は例えば同じである。
【００６４】
ゲート酸化膜３３ｄ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のドレイン側ゲート電極３５ｄが形成されている。
ゲート酸化膜３３ｓ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のソース側ゲート電極３５ｓが形成されている。
ゲート電極３５ｄ，３５ｓは、ＬＯＣＯＳ酸化膜３上で連続して形成されており、ゲート電極３５を構成する。ゲート電極３５にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されており、ゲート電極３５ｄ，３５ｓには同じ電圧が印加される。
【００６５】
ドレイン側チャネル領域３１ｄとソース側チャネル領域３１ｓは、チャネル不純物濃度が異なっており、Ｎ型不純物拡散層２９、ソース２３ｓ、チャネル領域３１ｓ、ゲート酸化膜３３ｓ及びゲート電極３５ｓにより構成されるソース側ＭＯＳトランジスタのしきい値電圧は、ドレイン２３ｄ、Ｎ型不純物拡散層２９、チャネル領域３１ｄ、ゲート酸化膜３３ｄ及びゲート電極３５ｄにより構成されるドレイン側ＭＯＳトランジスタのしきい値電圧に比べて高く（正側に）なっている。
【００６６】
この実施例では、Ｎ型不純物拡散層２９を共通にして、電流駆動能力が高いドレイン側ＭＯＳトランジスタと電流駆動能力が低いソース側ＭＯＳトランジスタが直列に接続されていると考えることができる。この場合、電流駆動能力の高いドレイン側ＭＯＳトランジスタはソース側ＭＯＳトランジスタの電流駆動能力に合わせて電流の制限をかけられ、電流を低下させるために、ドレイン側ＭＯＳトランジスタのソース（Ｎ型不純物拡散層２９）はバックバイアスがかかるように電圧が発生する。Ｎ型不純物拡散層２９にかかる電圧はソース側ＭＯＳトランジスタのドレイン電圧となり、飽和領域ではゲート電圧を変化させなければ、ほぼ固定されることになる。このため、ドレイン２３ｄにかかるドレイン電圧を変化させても、ソース側ＭＯＳトランジスタのドレイン電圧（Ｎ型不純物拡散層２９）にかかる電圧は変化せず、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。
【００６７】
さらに、この実施例では、ゲート電極３５はドレイン側ゲート電極３５ｄとソース側ゲート電極３５ｓに分けて形成され、ドレイン側チャネル領域３１ｄとソース側チャネル領域３１ｓは間隔をもって形成されているので、共通のゲート電極を用い、隣接したチャネル不純物濃度の異なる２つのチャネル領域を用いる図１の実施例に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００６８】
図７はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図６と同じ部分には同じ符号を付す。
【００６９】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成され、Ｐウエル領域１７表面部にＮ型不純物が注入されてなるドレイン２３ｄ、Ｎ型不純物拡散層２９及びドレイン２３ｄが間隔をもって形成されている。
【００７０】
ドレイン側チャネル領域３７ｄとなる、ドレイン２３ｄとＮ型不純物拡散層２９の間のＰウエル領域１７上にドレイン側ゲート酸化膜３３ｄが形成されている。
ソース側チャネル領域３７ｓとなる、ソース２３ｓとＮ型不純物拡散層２９の間のＰウエル領域１７上にソース側ゲート酸化膜３３ｓが形成されている。
チャネル領域３７ｄ，３７ｓのチャネル不純物濃度は例えば同じである。
【００７１】
ゲート酸化膜３３ｄ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のドレイン側ゲート電極３９ｄが形成されている。
ゲート酸化膜３３ｓ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｐ型不純物が導入されたポリシリコンからなる帯状のソース側ゲート電極３９ｓが形成されている。
【００７２】
ゲート電極３９ｄ，３９ｓは、ＬＯＣＯＳ酸化膜３上で連続して形成されており、ゲート電極３９を構成する。ゲート電極３９にはＬＯＣＯＳ酸化膜３上でゲート電極３９ｄ及び３９ｓに跨ってオーミックコンタクト領域１５が形成されており、ゲート電極３５ｄ，３５ｓには同じ電圧が印加される。
【００７３】
チャネル領域３７ｄ，３７ｓはＰ型であるので、Ｐ型不純物が導入されているソース側ゲート電極３９ｓは、Ｎ型不純物が導入されているドレイン側ゲート電極３９ｄに比べて、仕事関数が大きい。したがって、Ｎ型不純物拡散層２９、ソース２３ｓ、チャネル領域３７ｓ、ゲート酸化膜３３ｓ及びゲート電極３９ｓにより構成されるソース側ＭＯＳトランジスタのしきい値電圧は、ドレイン２３ｄ、Ｎ型不純物拡散層２９、チャネル領域３７ｄ、ゲート酸化膜３３ｄ及びゲート電極３９ｄにより構成されるドレイン側ＭＯＳトランジスタのしきい値電圧に比べて高く（正側に）なっている。
【００７４】
この実施例では、図６を参照して説明した実施例と同様に、Ｎ型不純物拡散層２９を共通にして、電流駆動能力が高いドレイン側ＭＯＳトランジスタと電流駆動能力が低いソース側ＭＯＳトランジスタが直列に接続されていると考えることができるので、λ特性を向上させることができる。
【００７５】
さらに、この実施例では、ゲート電極３９はドレイン側ゲート電極３９ｄとソース側ゲート電極３９ｓに分けて間隔をもって形成されているので、チャネル長方向にＰ型領域とＮ型領域を隣接してもつ共通のゲート電極を用いる図４の実施例に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００７６】
図８はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＦ−Ｆ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図６及び図７と同じ部分には同じ符号を付す。
【００７７】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成され、Ｐウエル領域１７表面部にドレイン２３ｄ、Ｎ型不純物拡散層２９及びドレイン２３ｄが間隔をもって形成されている。
【００７８】
ドレイン２３ｄとＮ型不純物拡散層２９の間のドレイン側チャネル領域３７ｄ上にドレイン側ゲート酸化膜４１ｄが形成されている。ソース２３ｓとＮ型不純物拡散層２９の間のソース側チャネル領域３７ｓ上にソース側ゲート酸化膜４１ｓが形成されている。ソース側ゲート酸化膜４１ｓの膜厚はドレイン側ゲート酸化膜４１ｄに比べて厚く形成されている。
【００７９】
ゲート酸化膜４１ｄ上には、ＬＯＣＯＳ酸化膜３に跨って、ドレイン側ゲート電極３５ｄが形成されている。ゲート酸化膜４１ｓ上には、ＬＯＣＯＳ酸化膜３に跨って、ソース側ゲート電極３５ｓが形成されている。ゲート電極３５ｄ，３５ｓは、ＬＯＣＯＳ酸化膜３上で連続して形成されており、ゲート電極３５を構成する。ゲート電極３５にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されている。
【００８０】
ソース側ゲート酸化膜４１ｓはドレイン側ゲート酸化膜４１ｄに比べて厚い膜厚で形成されている。したがって、Ｎ型不純物拡散層２９、ソース２３ｓ、チャネル領域３７ｓ、ゲート酸化膜４１ｓ及びゲート電極３５ｓにより構成されるソース側ＭＯＳトランジスタのしきい値電圧は、ドレイン２３ｄ、Ｎ型不純物拡散層２９、チャネル領域３７ｄ、ゲート酸化膜４１ｄ及びゲート電極３５ｄにより構成されるドレイン側ＭＯＳトランジスタのしきい値電圧に比べて高く（正側に）なっている。
【００８１】
この実施例では、図６、図７を参照して説明した両実施例と同様に、Ｎ型不純物拡散層２９を共通にして、電流駆動能力が高いドレイン側ＭＯＳトランジスタと電流駆動能力が低いソース側ＭＯＳトランジスタが直列に接続されていると考えることができるので、λ特性を向上させることができる。
【００８２】
さらに、この実施例では、ドレイン側ゲート電極４１ｄとソース側ゲート電極４１ｓは間隔をもって形成されているので、チャネル長方向にドレイン側とソース側で異なる膜厚をもつゲート酸化膜を用いる図５の実施例に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００８３】
図６から図８に示した各実施例では、本発明をＮｃｈＭＯＳトランジスタに適用しているが、ドレイン側チャネル領域とソース側チャネル領域のチャネル不純物濃度が異なっている構造、ドレイン側ゲート電極とソース側ゲート電極の仕事関数が異なっている構造、ドレイン側ゲート酸化膜とソース側ゲート酸化膜の膜厚が異なっている構造によって、ソース側ＭＯＳトランジスタのしきい値電圧がドレイン側ＭＯＳトランジスタに比べて高くなっている構造は、ＰｃｈＭＯＳトランジスタにも適用することができ、ＮｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００８４】
また、ドレイン側チャネル領域とソース側チャネル領域のチャネル不純物濃度が異なっている構造、ドレイン側ゲート電極とソース側ゲート電極の仕事関数が異なっている構造、ドレイン側ゲート酸化膜とソース側ゲート酸化膜の膜厚が異なっている構造のうち２つ又は全部を組み合わせることによって、ソース側ＭＯＳトランジスタのしきい値電圧がドレイン側ＭＯＳトランジスタに比べて高くなっているようにしてもよい。
【００８５】
また、上記の実施例で説明したＭＯＳトランジスタは、エンハンスメント型、デプレッション型のいずれにも適用することができる。
【００８６】
図９はカレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置の一実施例を示す回路図である。
一対の差動入力用ＮｃｈＭＯＳトランジスタＮｃｈ３，Ｎｃｈ４のドレインがそれぞれＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を介して電源５１に接続されている。ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電極が相互に接続され、いずれか一方の入力用ＮｃｈＭＯＳトランジスタ、例えばＮｃｈ４のドレインに接続点５３で接続されることにより、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２はカレントミラー回路を構成し、定電流負荷として機能する。
【００８７】
ＮｃｈＭＯＳトランジスタＮｃｈ３のゲート電極は差動増幅回路の反転入力端子（−）に接続され、ＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電極は非反転入力端子（＋）に接続される。ＮｃｈＭＯＳトランジスタＮｃｈ３，Ｎｃｈ４のソースは定電流源５５を介して接地電位に接続されている。ＰｃｈＭＯＳトランジスタＰｃｈ１とＮｃｈＭＯＳトランジスタＮｃｈ３の接続点５７がこのオペアンプの出力端子となる。
【００８８】
この差動増幅回路の動作を説明する。ここで、反転入力端子（−）の電圧は一定電位とする。
非反転入力端子（＋）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電圧が上がると、ＮｃｈＭＯＳトランジスタＮｃｈ４を流れる電流量が増加し、接続点５３の電圧が下がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電圧が下がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を流れる電流量が増加し、接続点５７での電流量が増加する。反転入力端子（−）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ３のゲート電圧は一定電位なので、ＮｃｈＭＯＳトランジスタＮｃｈ３のオン抵抗は一定であり、接続点５７において電流量が増加すると電圧が上昇する。このように、非反転入力端子（＋）の電圧が上がると差動増幅回路の出力も上がる。
【００８９】
非反転入力端子（＋）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電圧が下がると、ＮｃｈＭＯＳトランジスタＮｃｈ４を流れる電流量が減少し、接続点５３の電圧が上がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電圧が上がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を流れる電流量が減少し、接続点５７での電流量が減少する。ＮｃｈＭＯＳトランジスタＮｃｈ３のオン抵抗は一定なので、接続点５７において電流量が減少すると電圧が下がる。このように、非反転入力端子（＋）の電圧が下がると差動増幅回路の出力も下がる。
【００９０】
定電流負荷として機能するカレントミラー回路を構成するＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２として、本発明の半導体装置を構成するＭＯＳトランジスタが適用される。
【００９１】
本発明の半導体装置を構成するＭＯＳトランジスタは優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができるので、カレントミラー回路の面積を増大させることなく、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２について、同じ電流を流す能力を向上させることができる。
さらに、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２について、同じ電流を流す能力を向上させることができるので、差動増幅回路のゲインの改善を図ることができる。
【００９２】
この実施例では、本発明の半導体装置を構成するＭＯＳトランジスタを備えたカレントミラー回路を差動増幅回路に適用しているが、本発明はこれに限定されるものではなく、本発明の半導体装置を構成するＭＯＳトランジスタを備えたカレントミラー回路は、カレントミラー回路を備えた他の回路にも適用することができる。
【００９３】
図１０は基準電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
Ｎｃｈデプレッション型ＭＯＳトランジスタＮｃｈ５のドレインが電源５１に接続され、ゲート電極とソースが接続点５９で互いに接続されている。ＭＯＳトランジスタＮｃｈ５は定電流源を構成する。接続点５９にはＮｃｈエンハンスメント型ＭＯＳトランジスタＮｃｈ６のゲート電極とドレインも接続されている。ＭＯＳトランジスタＮｃｈ６のソースは接地電位に接続されている。接続点５９の電圧が基準電圧発生回路の出力となる。
【００９４】
ＭＯＳトランジスタＮｃｈ６はＭＯＳトランジスタＮｃｈ５による定電流で動作するので、接続点５９の電圧、すなわち基準電圧発生回路の出力はＭＯＳトランジスタＮｃｈ６のしきい値電圧により決定される。
【００９５】
定電流源を構成するＮｃｈデプレッション型ＭＯＳトランジスタＮｃｈ５として、本発明の半導体装置を構成するＭＯＳトランジスタが適用される。
本発明の半導体装置を構成するＭＯＳトランジスタは優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができるので、Ｎｃｈデプレッション型ＭＯＳトランジスタＮｃｈ５に直列に接続されているＮｃｈエンハンスメント型ＭＯＳトランジスタＮｃｈ６に安定して電流を供給することができ、基準電圧発生回路の出力電圧を安定させることができる。
【００９６】
この実施例のる基準電圧発生回路では、デプレッション型ＭＯＳトランジスタＮｃｈ５に１個のエンハンスメント型ＭＯＳトランジスタが直列に接続されいるが、定電流源を構成するデプレッション型ＭＯＳトランジスタに直列に接続されるＭＯＳトランジスタは２個以上であってもよい。
【００９７】
図１１は定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
電源５１からの電源を負荷６１に安定して供給すべく、定電圧発生回路６３が設けられている。定電圧発生回路６３は、電源５１が接続される入力端子（Ｖｉｎ）６５、基準電圧源としての基準電圧発生回路（Ｖｒｅｆ）６７、差動増幅回路６９、ＰｃｈＭＯＳトランジスタからなる出力ドライバ７１、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）７３を備えている。
【００９８】
定電圧発生回路６３の差動増幅回路６９では、出力端子が出力ドライバ７１のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路６７から基準電圧Ｖｒｅｆが印加され、非反転入力端子（＋）に出力電圧Ｖｏｕｔを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００９９】
定電圧発生回路６３において、基準電圧発生回路６７として、本発明の半導体装置を構成するＭＯＳトランジスタを定電流源に適用したもの、例えば図１０を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路６９として、本発明の半導体装置を構成するＭＯＳトランジスタを適用したカレントミラー回路を備えたもの、例えば図９を参照して説明した差動増幅回路を備えている。
【０１００】
本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路６７によれば基準電圧発生回路の出力電圧を安定させることができ、本発明の半導体装置を構成するＭＯＳトランジスタを適用した差動増幅回路６９によればゲインの改善を図ることができるので、定電圧発生回路６３の出力電圧の安定性を向上させることができる。
【０１０１】
図１２は電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路７５において、６９は演算増幅器で、その反転入力端子（−）に基準電圧発生回路６７が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）７７から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて差動増幅回路６９の非反転入力端子（＋）に入力される。差動増幅回路６９の出力は出力端子（Ｖｏｕｔ）７９を介して外部に出力される。
【０１０２】
電圧検出回路７５では、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは差動増幅回路６９の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると差動増幅回路６９の出力がＬレベルになる。
【０１０３】
電圧検出回路７５において、基準電圧発生回路６７として、本発明の半導体装置を構成するＭＯＳトランジスタを定電流源に適用したもの、例えば図１０を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路６９として、本発明の半導体装置を構成するＭＯＳトランジスタを適用したカレントミラー回路を備えたもの、例えば図９を参照して説明した差動増幅回路を備えている。
【０１０４】
本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路６７によれば基準電圧発生回路の出力電圧を安定させることができ、本発明の半導体装置を構成するＭＯＳトランジスタを適用した差動増幅回路６９によればゲインの改善を図ることができるので、電圧検出回路７５の出力電圧の安定性を向上させることができる。
【０１０５】
図１３はリングオシレータを備えた半導体装置の一実施例を示す回路図であり、（Ａ）はリングオシレータ全体、（Ｂ）は（Ａ）の定電流源を示す。
５個のインバータ回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅが環状に接続されている。インバータ回路８１ａ，８１ｅの間の接続点８３はインバータ回路８１ｆに接続されている。インバータ回路８１ｆの出力がリングオシレータの出力になる。
【０１０６】
インバータ回路８１ａ，８１ｂの間の接続点８５ａは容量８７ａに接続されている。インバータ回路８１ｄ，８１ｅの間の接続点８５ｂは容量８７ｂに接続されている容量８７ａ，８７ｂの他方の電極は接地電位に接続されている。
【０１０７】
各インバータ回路には、電源５１から定電流源８９を介して電流が供給されている。定電流源８９はゲート電極に基準電圧又は定電圧の一定電圧が印加されるＰｃｈＭＯＳトランジスタにより構成されている（（Ｂ）参照）。
【０１０８】
リングオシレータでは、インバータ回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅに供給される電流と、容量８７ａ，８７ｂの容量値で発振周波数が決定される。
定電流源８９を構成するＰｃｈＭＯＳトランジスタとして、本発明を構成するＭＯＳトランジスタが適用される。
【０１０９】
リングオシレータにおいて、インバータ回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅに供給される電流は電源５１の電圧に依存しない特性が求められる。本発明の半導体装置を構成するＭＯＳトランジスタによればλ特性を向上させることができるので、本発明の半導体装置を構成するＭＯＳトランジスタからなる定電流源８９により８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅへ供給する電流を安定させることができ、リングオシレータの発振を安定させることができる。
【０１１０】
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１１】
【発明の効果】
請求項１から４に記載された半導体装置では、ＭＯＳトランジスタは、チャネル領域のチャネル長方向において、ソース側領域のしきい値電圧がドレイン側領域に比べて高くなっているようにしたので、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。さらに、チャネル幅及びチャネル長を縮小することができるので、優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができる。
【０１１２】
請求項５から８に記載された半導体装置では、請求項１に記載された半導体装置において、ソースとドレインの間に、ゲート電極によってソース及びドレインとは間隔をもって形成された不純物拡散層をさらに備え、チャネル領域は間隔をもって配置されたドレイン側チャネル領域とソース側チャネル領域により構成され、ゲート電極はドレイン側チャネル領域上にドレイン側ゲート酸化膜を介して形成されたドレイン側ゲート電極と、ソース側チャネル領域上にソース側ゲート酸化膜を介して形成されたソース側ゲート電極により構成され、ソース側領域は、ソース、不純物拡散層、ソース側チャネル領域、ソース側ゲート酸化膜及びソース側ゲート電極からなるソース側ＭＯＳトランジスタにより構成され、ドレイン側領域は、ドレイン、不純物拡散層、ドレイン側チャネル領域、ドレイン側ゲート酸化膜及びドレイン側ゲート電極からなるドレイン側ＭＯＳトランジスタにより構成されているようにしたので、写真製版のズレによる特性バラツキをなくすことができる。
【０１１３】
請求項９に記載された半導体装置では、カレントミラー回路を備えた半導体装置において、カレントミラー回路を構成するＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されているようにしたので、カレントミラー回路の面積を増大させることなく、両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができる。
【０１１４】
請求項１０に記載された半導体装置では、カレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置において、カレントミラー回路は、請求項９に記載された半導体装置を構成するカレントミラー回路により構成されているようにしたので、カレントミラー回路を構成する両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができ、差動増幅回路のゲインの改善を図ることができる。
【０１１５】
請求項１１に記載された半導体装置では、デプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタに１又は複数のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路を備えた半導体装置において、デプレッション型ＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されているようにしたので、そのデプレッション型ＭＯＳトランジスタに直列に接続されている１又は複数のエンハンスメント型ＭＯＳトランジスタに安定して電流を供給することができ、基準電圧発生回路の出力電圧を安定させることができる。
【０１１６】
請求項１２に記載された半導体装置では、分割抵抗と基準電圧発生回路と差動増幅回路をもつ電圧検出回路を備えた半導体装置において、差動増幅回路として請求項１０に記載された半導体装置を構成する差動増幅回路を備え、もしくは基準電圧発生回路として請求項１１に記載された半導体装置を構成する基準電圧発生回路を備え、又はその両方を備えているようにしたので、本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では基準電圧の安定化を図ることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【０１１７】
請求項１３に記載された半導体装置では、入力電圧の出力を制御する出力ドライバと、分割抵抗と、基準電圧発生回路と、差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、差動増幅回路として請求項１０に記載された半導体装置を構成する差動増幅回路を備え、もしくは基準電圧発生回路として請求項１１に記載された半導体装置を構成する基準電圧発生回路を備え、又はその両方を備えているようにしたので、本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では基準電圧の安定化を図ることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【０１１８】
請求項１４に記載された半導体装置では、環状に接続された複数個のインバータ回路と、インバータ回路に電源を供給するための定電流源をもつリングオシレータを備えた半導体装置において、定電流源は、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されているようにしたので、本発明の半導体装置を構成するＭＯＳトランジスタによればλ特性を向上させることができるので、リングオシレータの発振を安定させることができる。
【図面の簡単な説明】
【図１】一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】ドレイン側のＭＯＳトランジスタとソース側のＭＯＳトランジスタについて、ドレイン側のＭＯＳトランジスタのチャネル長とλ特性の関係を示すグラフである。
【図３】ドレイン側のＭＯＳトランジスタとソース側のＭＯＳトランジスタについて、ドレイン側のＭＯＳトランジスタ及びソース側のＭＯＳトランジスタのしきい値電圧差とλ特性の関係を示すグラフである。
【図４】他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図５】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。
【図６】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。
【図７】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。
【図８】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＦ−Ｆ位置での断面図である。
【図９】カレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置の一実施例を示す回路図である。
【図１０】基準電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１３】リングオシレータを備えた半導体装置の一実施例を示す回路図であり、（Ａ）はリングオシレータ全体、（Ｂ）は（Ａ）の定電流源を示す。
【符号の説明】
１ Ｐ型半導体基板
３ ＬＯＣＯＳ酸化膜
５ Ｎウエル領域
７，１９ チャネル領域
７ｓ チャネル領域のドレイン側の領域
７ｄ チャネル領域のソース側の領域
９，２５ ゲート酸化膜
１１，２１，２７，３５，３９ ゲート電極
１３ｄ，２３ｄ ドレイン
１３ｓ，２３ｓ ソース
１５ オーミックコンタクト領域
２１ｄ ゲート電極のドレイン側の領域
２１ｓ ゲート電極のソース側の領域
２５ｄ ゲート酸化膜のドレイン側の領域
２５ｓ ゲート酸化膜のソース側の領域
２９ 不純物拡散層
３１ｄ，３７ｄ ドレイン側チャネル領域
３１ｓ，３７ｓ ソース側チャネル領域
３３ｄ，４１ｄ ドレイン側ゲート酸化膜
３３ｓ，４１ｓ ソース側ゲート酸化膜
３５ｄ，３９ｄ ドレイン側ゲート電極
３５ｓ，３９ｓ ソース側ゲート電極
５１ 電源
５３，５５，５９，８３，８５ａ，８５ｂ 接続点
５７，８９ 直流電源
６１ 負荷
６３ 定電圧発生回路
６５，７７ 入力端子
６７ 基準電圧発生回路
６９ 差動増幅回路
７１ 出力ドライバ
７３，７９ 出力端子
７５ 電圧検出回路
８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ インバータ回路
８７ａ，８７ｂ 容量
Ｐｃｈ１，Ｐｃｈ２ ＰｃｈＭＯＳトランジスタ
Ｎｃｈ３，Ｎｃｈ４，Ｎｃｈ５，Ｎｃｈ６ ＮｃｈＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
アナログ回路を構成する上でＭＯＳトランジスタを使う場合、ドレイン電圧による電流値の変化量が少ない飽和領域での電流を使用する。差動増幅回路における定電流源や、カレントミラー回路のＭＯＳトランジスタ部分は、電源電圧の変化による電流変化がないものが望まれる。また、基準電流源としてＭＯＳトランジスタを用いる場合にも同様の特性が要求される。
【０００３】
このように使うＭＯＳトランジスタとしては、チャネル長変調効果の少ない（λ特性が良い）ものが必要である。チャネル長変調効果とは、飽和領域動作時に、ドレイン電圧の増大にともなってドレイン側空乏層がソース側に伸び、実効チャネル長が短くなることにより、ドレイン電圧の増加に依存して電流値が増加していく現象である。
従来、λ特性を良くするには、実効チャネル長が極端に長いＭＯＳトランジスタを用いていた。
【０００４】
しかし、実効チャネル長が長いＭＯＳトランジスタは電流を流すためには不向きであるという問題があった。さらに、差動増幅回路などに使用されるＭＯＳトランジスタには、ある程度、ゲート電圧に対する電流変化量（β特性）が大きい特性も同時に必要とされるため、チャネル長が長い分、チャネル幅を大きくし対応していた。このため、能力の高い差動増幅回路は面積が大きなものとならざるを得なくなり、ある程度の能力で妥協してきた。
【０００５】
このようなことから、ＭＯＳトランジスタとしては相反する特性である小さな面積でβ特性とλ特性の両者に優れた特性を有するＭＯＳトランジスタが所望されていた。また、このようなＭＯＳトランジスタはＰｃｈＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタ、並びにエンハンスメント型、デプリーション型などのＭＯＳトランジスタすべてのＭＯＳトランジスタで必要とされていた。
【０００６】
また、ＭＯＳトランジスタにおいて、色々なしきい値電圧を有するものを同じ半導体基板上に形成する場合、ゲート酸化膜の膜厚を異ならせたり、ゲート酸化膜直下のチャネル領域へのチャネルドープ量を変えてチャネル領域の不純物濃度を異ならせたりすることにより、しきい値電圧を異ならせている。
【０００７】
ＭＯＳトランジスタを形成する複数の領域でゲート酸化膜の膜厚を異ならせる方法の一例を説明すると、半導体基板表面にシリコン酸化膜を形成し、素子形成領域のシリコン酸化膜上にシリコン窒化膜を形成した後、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離膜を形成する。第１のゲート酸化膜を形成する素子形成領域に対応して開口を有するレジスト膜を形成し、これをマスクとして開口内のシリコン窒化膜及びシリコン酸化膜を除去した後、熱酸化により第１のゲート酸化膜を選択的に形成する。第２のゲート酸化膜を形成する素子形成領域におけるシリコン窒化膜及びシリコン酸化膜を除去したのち、第１のゲート酸化膜とは異なる膜厚の第２のゲート酸化膜を熱酸化により選択的に形成する（特許文献１参照）。
【０００８】
一方、複数の素子形成領域でチャネル領域へのチャネルドープ量を変えてチャネル領域の不純物濃度を異ならせる方法の一例を説明すると、各素子形成領域に、Ｐ型の半導体基板の表面濃度で決まる第１の不純物濃度のチャネル領域と、不純物導入用マスクのパターンによって選択された領域に不純物をイオン打込みなどで導入することによって決定される第２の不純物濃度のチャネル領域を設ける。さらに第１の不純物濃度のチャネル領域と第２の不純物濃度のチャネル領域は複数の平面的形状に分割する。第２の不純物濃度のチャネル領域を形成するためのイオン打込みに用いる不純物導入用マスクにおいて、複数の素子形成領域でパターンを変えることにより、第１の不純物濃度のチャネル領域と第２の不純物濃度のチャネル領域の平面的な面積比を変え、ひいてはチャネル領域へのチャネルドープ量を変えている（特許文献２参照）。
【０００９】
【特許文献１】
特開平１０−１７８１０２号公報
【特許文献２】
特開平８−２７４３３０号公報
【００１０】
【発明が解決しようとする課題】
本発明は、小さな面積で形成することができ、かつ優れたλ特性を有するＭＯＳトランジスタを備えた半導体装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置はソースとドレインの間のチャネル領域となる半導体基板上にゲート酸化膜を介してゲート電極が形成されたＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタは、上記チャネル領域のチャネル長方向において、ソース側領域のしきい値電圧がドレイン側領域に比べて高くなっているものである。
【００１２】
ここで、ソース側領域とは、チャネル領域の形成領域で、ソースに隣接し、かつドレインとは間隔をもつ領域をいい、ドレイン側領域とは、ゲート電極の形成領域で、ドレインに隣接し、かつソースとは間隔をもつ領域をいう。
また、ソース側領域がドレイン側領域に比べてしきい値電圧が高いとは、ＮチャネルＭＯＳトランジスタにおいてはソース側領域のしきい値電圧がドレイン側領域のしきい値電圧に比べて正側であることを意味し、ＰチャネルＭＯＳトランジスタにおいてはソース側領域のしきい値電圧がドレイン側領域のしきい値電圧に比べて負側であることを意味する。以下、ＮチャネルＭＯＳトランジスタをＮｃｈＭＯＳトランジスタと略記し、ＰチャネルＭＯＳトランジスタをＰｃｈＭＯＳトランジスタと略記する。
【００１３】
本発明を構成するＭＯＳトランジスタは、チャネル領域のチャネル長方向において、ソース側領域がドレイン側領域に比べてしきい値電圧が高くなっており、ソース側領域とドレイン側領域でゲート電極が共通なので、ＭＯＳトランジスタ全体のしきい値電圧及び実効チャネル長はソース側領域のしきい値電圧で決まる。
【００１４】
ここで、ドレイン側領域とソース側領域にＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン側領域のＭＯＳトランジスタと電流駆動能力が低いソース側領域のＭＯＳトランジスタが直列に接続されていると考えることができる。この場合、電流駆動能力の高いドレイン側領域のＭＯＳトランジスタはソース側領域のＭＯＳトランジスタの電流駆動能力に合わせて電流の制限をかけられることなる。このとき、電流を低下させるために、ドレイン側領域のＭＯＳトランジスタのソースはバックバイアスがかかるように電圧が発生する。この電圧はソース側領域のＭＯＳトランジスタのドレイン電圧となり、飽和領域ではゲート電圧を変化させなければ、ほぼ固定されることになる。したがって、ドレイン電圧を変化させても、ソース側領域のＭＯＳトランジスタのドレイン電圧は変化せず、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。
【００１５】
このように、本発明を構成するＭＯＳトランジスタによれば、実効チャネル長を短くしても、λ特性を向上させることができる。さらに、チャネル幅及びチャネル長を縮小することができる。したがって、優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができる。
【００１６】
【発明の実施の形態】
チャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造の例として、上記チャネル領域は、チャネル長方向に上記ソース側領域と上記ドレイン側領域でチャネル不純物濃度が異なっている構造を挙げることができる。
【００１７】
チャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造の他の例として、上記ゲート電極は、チャネル長方向に上記ソース側領域と上記ドレイン側領域で仕事関数の異なる領域をもつ構造を挙げることができる。ここで、仕事関数とは、ＭＯＳトランジスタにおいてしきい値電圧を決定する要素の１つである金属・半導体仕事関数の差ΦＭＳをいう。
【００１８】
チャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造のさらに他の例として、上記ゲート酸化膜は、チャネル長方向に上記ソース側領域と上記ドレイン側領域で膜厚が異なっている構造を挙げることができる。
これらの構造例は単独で用いてもよいし、組み合わせて用いてもよい。
【００１９】
また、本発明の半導体装置を構成するＭＯＳトランジスタの他の態様として、上記ソースと上記ドレインの間に、上記ゲート電極によって上記ソース及び上記ドレインとは間隔をもって形成された不純物拡散層をさらに備え、上記チャネル領域は、上記ドレインと上記不純物拡散層間のドレイン側チャネル領域と、上記不純物拡散層と上記ソース間のソース側チャネル領域により構成され、上記ゲート電極は、上記ドレイン側チャネル領域上にドレイン側ゲート酸化膜を介して形成されたドレイン側ゲート電極と、上記ソース側チャネル領域上にソース側ゲート酸化膜を介して形成されたソース側ゲート電極により構成され、上記ソース側領域は、上記ソース、上記不純物拡散層、上記ソース側チャネル領域、上記ソース側ゲート酸化膜及び上記ソース側ゲート電極からなるソース側ＭＯＳトランジスタにより構成され、上記ドレイン側領域は、上記ドレイン、上記不純物拡散層、上記ドレイン側チャネル領域、上記ドレイン側ゲート酸化膜及び上記ドレイン側ゲート電極からなるドレイン側ＭＯＳトランジスタにより構成されているものを挙げることができる。
【００２０】
この態様において、ソース側領域（ソース側ＭＯＳトランジスタ）が、ドレイン側領域（ドレイン側ＭＯＳトランジスタ）に比べてしきい値電圧が高くなっている構造の例として、例えば、上記ドレイン側チャネル領域と上記ソース側チャネル領域のチャネル不純物濃度が異なっている構造、上記ドレイン側ゲート電極と上記ソース側ゲート電極の仕事関数が異なっている構造、上記ドレイン側ゲート酸化膜と上記ソース側ゲート酸化膜の膜厚が異なっている構造を挙げることができる。
これらの構造例は単独で用いてもよいし、組み合わせて用いてもよい。
【００２１】
この態様によれば、ゲート電極を構成するドレイン側ゲート電極とソース側ゲート電極は間隔をもって配置され、ゲート酸化膜を構成するドレイン側ゲート電極とソース側ゲート電極は間隔をもって配置され、ドレイン側チャネル領域とソース側チャネル領域は間隔をもって配置されているので、ゲート電極、ゲート酸化膜及びチャネル領域についてソース側領域とドレイン側領域が隣接している構造に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００２２】
本発明が適用される半導体装置の例として、ゲート電極が互いに接続された一対のＭＯＳトランジスタからなり、両ＭＯＳトランジスタのゲート電極が一方のＭＯＳトランジスタのドレインに接続されてなるカレントミラー回路を備えた半導体装置を挙げることができる。上記カレントミラー回路を構成するＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されている。
【００２３】
本発明の半導体装置を構成するＭＯＳトランジスタは優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができるので、カレントミラー回路の面積を増大させることなく、両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができる。
【００２４】
本発明が適用される半導体装置の他の例として、カレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置を挙げることができる。上記カレントミラー回路は、本発明の半導体装置を構成するＭＯＳトランジスタを適用したカレントミラー回路により構成されている。
【００２５】
上述のように、本発明を構成するＭＯＳトランジスタを適用したカレントミラー回路はカレントミラー回路の面積を増大させることなく、両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができるので、カレントミラー回路を定電流負荷とする差動増幅回路のゲインの改善を図ることができる。
【００２６】
本発明が適用される半導体装置のさらに他の例として、ゲート電極とソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタに１又は複数のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路を備えた半導体装置を挙げることができる。上記デプレッション型ＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されている。
【００２７】
定電流源を構成するデプレッション型ＭＯＳトランジスタに本発明の半導体装置を構成するＭＯＳトランジスタを適用することにより、そのデプレッション型ＭＯＳトランジスタに直列に接続されている１又は複数のエンハンスメント型ＭＯＳトランジスタに安定して電流を供給することができ、基準電圧発生回路の出力電圧を安定させることができる。
【００２８】
本発明が適用される半導体装置のさらに他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。上記差動増幅回路として本発明を構成するＭＯＳトランジスタを適用したカレントミラー回路を定電流負荷とする差動増幅回路を備え、もしくは上記基準電圧発生回路として定電流源を構成するデプレッション型ＭＯＳトランジスタに本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路を備え、又はその両方を備えている。
【００２９】
本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では出力電圧（基準電圧）の安定化を図ることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【００３０】
本発明が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分圧電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。上記差動増幅回路として本発明を構成するＭＯＳトランジスタを適用したカレントミラー回路を定電流負荷とする差動増幅回路を備え、もしくは上記基準電圧発生回路として定電流源を構成するデプレッション型ＭＯＳトランジスタに本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路を備え、又はその両方を備えている。
【００３１】
本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では基準電圧の安定化を図ることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【００３２】
本発明が適用される半導体装置のさらに他の例として、環状に接続された複数個のインバータ回路と、上記インバータ回路に電源を供給するための定電流源をもつリングオシレータを備えた半導体装置を挙げることができる。上記定電流源は、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されている。
【００３３】
インバータ回路に供給される電流は電源電圧に依存しない特性が求められるが、本発明の半導体装置を構成するＭＯＳトランジスタによればλ特性を向上させることができるので、リングオシレータの発振を安定させることができる。
【００３４】
【実施例】
図１は一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。この実施例はＰｃｈＭＯＳトランジスタに適用したものである。
【００３５】
Ｐ型半導体基板１の表面に素子形成領域を分離するためのＬＯＣＯＳ酸化膜３が形成されている。半導体基板１の素子形成領域にＮウエル領域５が形成されている。Ｎウエル領域５表面部のチャネル領域７上にシリコン酸化膜からなるゲート酸化膜９が形成されている。ゲート酸化膜９上には、ＬＯＣＯＳ酸化膜３に跨って、Ｐ型不純物が導入されたポリシリコンからなる帯状のゲート電極１１が形成されている。Ｎウエル領域５表面部のチャネル領域７の両側に、Ｐ型不純物が注入されてなるソース１３ｓ及びドレイン１３ｄが形成されている。ゲート電極１１にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されている。
【００３６】
チャネル領域７は、チャネル長方向に、ソース１３ｓ側の領域７ｓとドレイン１３ｄ側の領域７ｄでチャネル不純物濃度が異なっており、ソース１３ｓ側の領域７ｓのしきい値電圧はドレイン１３ｄ側の領域７ｄのしきい値電圧に比べて高く（負側に）なっている。
【００３７】
チャネル領域７のドレイン１３ｄ側の領域７ｄとソース１３ｓ側の領域７ｓにＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン１３ｄ側のＭＯＳトランジスタ（前段ＭＯＳトランジスタと称す）と電流駆動能力が低いソース１３ｓ側のＭＯＳトランジスタ（後段ＭＯＳトランジスタと称す）が直列に接続されていると考えることができる。この場合、電流駆動能力の高い前段ＭＯＳトランジスタは後段ＭＯＳトランジスタの電流駆動能力に合わせて電流の制限をかけられることなる。このとき、電流を低下させるために、前段ＭＯＳトランジスタのソースはバックバイアスがかかるように電圧が発生する。この電圧は後段ＭＯＳトランジスタのドレイン電圧となり、飽和領域ではゲート電圧を変化させなければ、ほぼ固定されることになる。このため、ドレイン電圧を変化させても、後段ＭＯＳトランジスタのドレイン電圧は変化せず、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。
【００３８】
表１に、ＰｃｈＭＯＳトランジスタについて、ドレイン１３ｄ側の領域７ｄのチャネル長及びしきい値電圧（チャネル不純物濃度）を変化させたときのλ特性（Ａ（アンペア）／Ｖ（ボルト））を調べた結果を示す。比較例としてドレイン１３ｄ側の領域７ｄを形成せずにソース１３ｓ側の領域７ｓのみを形成した例を示す。ソース１３ｓ側の領域７ｓのしきい値電圧（ソース側Ｖｔｈ）は−０．６５Ｖに、ドレイン１３ｄ側の領域７ｄのしきい値電圧（ドレイン側Ｖｔｈ）は−０．３５Ｖ又は＋０．２０Ｖになるようにチャネル不純物濃度を設定した。
【００３９】
【表１】
ソース１３ｓ側の領域７ｓが２．０μｍ（マイクロメートル）、ドレイン１３ｄ側の領域７ｄ（ドレイン側Ｖｔｈは−０．３５Ｖ）が２．０μｍのチャネル長で形成された実施例１、及びソース１３ｓ側の領域７ｓが２．０μｍ、ドレイン１３ｄ側の領域７ｄ（ドレイン側Ｖｔｈは−０．３５Ｖ）が１０．０μｍのチャネル長で形成された実施例２について、ソース１３ｓ側の領域７ｓのみが２．０μｍのチャネル長で形成された比較例１、及びソース１３ｓ側の領域７ｓのみが１０．０μｍのチャネル長で形成された比較例２に比べて、λ特性が向上されていることがわかる。
【００４１】
図２に、ドレイン側のＭＯＳトランジスタ（前段ＭＯＳトランジスタ）とソース側のＭＯＳトランジスタ（後段ＭＯＳトランジスタ）について、前段ＭＯＳトランジスタと後段ＭＯＳトランジスタのしきい値電圧差は０．３Ｖ、後段ＭＯＳトランジスタのチャネル長は２．０μｍの条件での、前段ＭＯＳトランジスタのチャネル長とλ特性の関係を示すグラフである。図２において、縦軸はλ特性（Ａ／Ｖ）を示し、横軸は前段ＭＯＳトランジスタのチャネル長（μｍ）を示す。
【００４２】
表１の実施例１と実施例２との比較、及び図２からわかるように、前段ＭＯＳトランジスタの電流駆動能力が高いほど良いことがわかる。すなわち、チャネル長が短い方がλ特性が良い。これは、全体のチャネル長（ゲート長）を小さくでき、ＭＯＳトランジスタの形成面積を小さくできることを示唆している。
【００４３】
図３に、ドレイン側のＭＯＳトランジスタ（前段ＭＯＳトランジスタ）とソース側のＭＯＳトランジスタ（後段ＭＯＳトランジスタ）について、前段ＭＯＳトランジスタのチャネル長は１０．０μｍ、後段ＭＯＳトランジスタのチャネル長は２．０μｍの条件での、前段ＭＯＳトランジスタと後段ＭＯＳトランジスタのしきい値電圧差とλ特性の関係を示すグラフである。図２において、縦軸はλ特性（Ａ／Ｖ）を示し、横軸はしきい値電圧差（Ｖ）を示す。
【００４４】
表１の実施例２と実施例３との比較、及び図３からわかるように、前段ＭＯＳトランジスタと後段ＭＯＳトランジスタのしきい値電圧差が大きいほど、すなわち前段ＭＯＳトランジスタの電流駆動能力が高いほど、λ特性向上の効果が大きくなると考えられる。
【００４５】
図１に示した実施例では、本発明をＰｃｈＭＯＳトランジスタに適用しているが、チャネル領域についてチャネル長方向にソース側とドレイン側でチャネル不純物濃度を異ならせることによりチャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造は、ＮｃｈＭＯＳトランジスタにも適用することができ、ＰｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００４６】
図４は他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図１と同じ部分には同じ符号を付す。
【００４７】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成されている。半導体基板１の素子形成領域にＮウエル領域１７が形成されている。Ｐウエル領域１７表面部のチャネル領域１９上に、ゲート酸化膜９を介して、ＬＯＣＯＳ酸化膜３に跨ってポリシリコンからなる帯状のゲート電極２１が形成されている。Ｐウエル領域１７表面部のチャネル領域１９の両側に、Ｎ型不純物が注入されてなるソース２３ｓ及びドレイン２３ｄが形成されている。
【００４８】
ゲート電極２１は、長手方向（チャネル幅方向）に、導入された不純物の導電型により２つの領域に分けられており、ドレイン２３ｄ側のＮ型領域２１ｄと、ソース２３ｓ側のＰ型領域２１ｓにより構成されている。ゲート電極２１にはＬＯＣＯＳ酸化膜３上でＮ型領域２１ｄ及びＰ型領域２１ｓに跨ってオーミックコンタクト領域１５が形成されている。
【００４９】
チャネル領域１９はＰ型であるので、ゲート電極２１のＰ型領域２１ｓに対応する領域は、Ｎ型領域２１ｄに対応する領域に比べて、仕事関数が大きい。また、Ｎ型領域２１ｄ及びＰ型領域２１ｓにはオーミックコンタクト領域１５を介して同じ電圧が印加される。したがって、Ｐ型領域２１ｓに対応する領域は、Ｎ型領域２１ｄに対応する領域に比べて、しきい値電圧が高く（正側に）なっている。
【００５０】
ゲート電極２１のドレイン２３ｄ側のＮ型領域２１ｄに対応する領域と、ソース２３ｓ側のＰ型領域２１ｓに対応する領域にＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン２３ｄ側のＭＯＳトランジスタと電流駆動能力が低いソース２３ｓ側のＭＯＳトランジスタが直列に接続されていると考えることができ、図１を参照して説明した実施例の場合と同様に、λ特性を向上させることができる。
【００５１】
表２に、ＮｃｈＭＯＳトランジスタについて、ゲート電極２１のＮ型領域２１ｄ（ドレイン側）及びＰ型領域２１ｓ（ソース側）のチャネル長方向の寸法比率を変化させたときのλ特性及びβ特性を調べた結果を示す。比較例としてＮ型領域２１ｄを形成せずにＰ型領域２１ｓのみを形成した例を示す。
【００５２】
【表２】
Ｐ型領域２１ｓが１０μｍ、Ｎ型領域２１ｄが４０μｍの実施例１について、Ｐ型領域２１ｓのみ（Ｐ型５０μｍ）の比較例に比べて、λ特性が向上されていることがわかる。さらに、Ｐ型領域２１ｓが２０μｍ、Ｎ型領域２１ｄが３０μｍの実施例２は実施例１に比べてλ特性が向上されている。Ｐ型領域２１ｓが３０μｍ、Ｎ型領域２１ｄが２０μｍの実施例３、及びＰ型領域２１ｓが４０μｍ、Ｎ型領域２１ｄが１０μｍの実施例４は、さらにλ特性が向上されている。
β特性については、実施例１，２，３，４のいずれについても、比較例に比べて劣るが、Ｎ型領域２１ｄを短くするに従って改善されているのがわかる。
【００５４】
図４に示した実施例では、本発明をＮｃｈＭＯＳトランジスタに適用しているが、ゲート電極についてチャネル長方向にソース側とドレイン側で仕事関数の異なる領域をもたせることによりチャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造は、ＰｃｈＭＯＳトランジスタにも適用することができ、ＮｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００５５】
図５はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図１及び図４と同じ部分には同じ符号を付す。
【００５６】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成されている。Ｐウエル領域１７表面部のチャネル領域１９上にシリコン酸化膜からなるゲート酸化膜２５が形成されている。ゲート酸化膜２５上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のゲート電極２７が形成されている。Ｐウエル領域１７表面部のチャネル領域１９の両側に、Ｎ型不純物が注入されてなるソース２３ｓ及びドレイン２３ｄが形成されている。ゲート電極２７にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されている。
【００５７】
ゲート酸化膜２５は、チャネル長方向に、ソース２３ｓ側の領域２５ｓとドレイン２３ｄ側の領域２５ｄで膜厚が異なっており、ソース２３ｓ側の領域２５ｓの膜厚はドレイン２３ｄ側の領域２５ｄに比べて厚くなっている。したがって、ＭＯＳトランジスタにおいて、シリコン酸化膜２５の領域２５ｓに対応する領域は、領域２５ｄに対応する領域に比べて、しきい値電圧が高く（正側に）なっている。
【００５８】
ゲート酸化膜２５のドレイン２３ｄ側の領域２５ｄに対応する領域と、ソース２３ｓ側の領域２５ｓに対応する領域にＭＯＳトランジスタがそれぞれ形成されていると考えると、電流駆動能力が高いドレイン２３ｄ側のＭＯＳトランジスタと電流駆動能力が低いソース２３ｓ側のＭＯＳトランジスタが直列に接続されていると考えることができ、図１、図４を参照して説明した両実施例の場合と同様に、λ特性を向上させることができる。
【００５９】
図５に示した実施例では、本発明をＮｃｈＭＯＳトランジスタに適用しているが、ゲート酸化膜についてチャネル長方向にソース側とドレイン側で膜厚を異ならせることによりチャネル領域のチャネル長方向においてソース側領域のしきい値電圧がドレイン側領域に比べて高くなっている構造は、ＰｃｈＭＯＳトランジスタにも適用することができ、ＮｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００６０】
また、図１に示した実施例では、チャネル領域についてチャネル長方向にソース側とドレイン側でチャネル不純物濃度を異ならせた構造を備え、図４に示した実施例では、ゲート電極についてチャネル長方向にソース側とドレイン側で仕事関数の異なる領域をもたせた構造を備え、図５に示した実施例では、ゲート酸化膜についてチャネル長方向にソース側とドレイン側で膜厚を異ならせた構造を備えているが、これらの構造のうち２つ又は全部を組み合わせて、チャネル領域のチャネル長方向においてドレイン側領域のしきい値電圧がソース側に比べて高くなるようにしてもよい。
【００６１】
図６はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図１、図４及び図５と同じ部分には同じ符号を付す。
【００６２】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成されている。Ｐウエル領域１７表面部に、Ｎ型不純物が注入されてなるソース２３ｓ及びドレイン２３ｄが互いに間隔をもって形成されている。Ｐウエル領域１７表面部には、ソース２３ｓとドレイン２３ｄの間に、ソース２３ｓ及びドレイン２３ｄとは間隔をもって、Ｎ型不純物が注入されてなるＮ型不純物拡散層２９が形成されている。
【００６３】
ドレイン側チャネル領域３１ｄとなる、ドレイン２３ｄとＮ型不純物拡散層２９の間のＰウエル領域１７上に、シリコン酸化膜からなるドレイン側ゲート酸化膜３３ｄが形成されている。
ソース側チャネル領域３１ｓとなる、ソース２３ｓとＮ型不純物拡散層２９の間のＰウエル領域１７上に、シリコン酸化膜からなるソース側ゲート酸化膜３３ｓが形成されている。
ゲート酸化膜３３ｄ，３３ｓの膜厚は例えば同じである。
【００６４】
ゲート酸化膜３３ｄ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のドレイン側ゲート電極３５ｄが形成されている。
ゲート酸化膜３３ｓ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のソース側ゲート電極３５ｓが形成されている。
ゲート電極３５ｄ，３５ｓは、ＬＯＣＯＳ酸化膜３上で連続して形成されており、ゲート電極３５を構成する。ゲート電極３５にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されており、ゲート電極３５ｄ，３５ｓには同じ電圧が印加される。
【００６５】
ドレイン側チャネル領域３１ｄとソース側チャネル領域３１ｓは、チャネル不純物濃度が異なっており、Ｎ型不純物拡散層２９、ソース２３ｓ、チャネル領域３１ｓ、ゲート酸化膜３３ｓ及びゲート電極３５ｓにより構成されるソース側ＭＯＳトランジスタのしきい値電圧は、ドレイン２３ｄ、Ｎ型不純物拡散層２９、チャネル領域３１ｄ、ゲート酸化膜３３ｄ及びゲート電極３５ｄにより構成されるドレイン側ＭＯＳトランジスタのしきい値電圧に比べて高く（正側に）なっている。
【００６６】
この実施例では、Ｎ型不純物拡散層２９を共通にして、電流駆動能力が高いドレイン側ＭＯＳトランジスタと電流駆動能力が低いソース側ＭＯＳトランジスタが直列に接続されていると考えることができる。この場合、電流駆動能力の高いドレイン側ＭＯＳトランジスタはソース側ＭＯＳトランジスタの電流駆動能力に合わせて電流の制限をかけられ、電流を低下させるために、ドレイン側ＭＯＳトランジスタのソース（Ｎ型不純物拡散層２９）はバックバイアスがかかるように電圧が発生する。Ｎ型不純物拡散層２９にかかる電圧はソース側ＭＯＳトランジスタのドレイン電圧となり、飽和領域ではゲート電圧を変化させなければ、ほぼ固定されることになる。このため、ドレイン２３ｄにかかるドレイン電圧を変化させても、ソース側ＭＯＳトランジスタのドレイン電圧（Ｎ型不純物拡散層２９）にかかる電圧は変化せず、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。
【００６７】
さらに、この実施例では、ゲート電極３５はドレイン側ゲート電極３５ｄとソース側ゲート電極３５ｓに分けて形成され、ドレイン側チャネル領域３１ｄとソース側チャネル領域３１ｓは間隔をもって形成されているので、共通のゲート電極を用い、隣接したチャネル不純物濃度の異なる２つのチャネル領域を用いる図１の実施例に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００６８】
図７はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図６と同じ部分には同じ符号を付す。
【００６９】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成され、Ｐウエル領域１７表面部にＮ型不純物が注入されてなるドレイン２３ｄ、Ｎ型不純物拡散層２９及びドレイン２３ｄが間隔をもって形成されている。
【００７０】
ドレイン側チャネル領域３７ｄとなる、ドレイン２３ｄとＮ型不純物拡散層２９の間のＰウエル領域１７上にドレイン側ゲート酸化膜３３ｄが形成されている。
ソース側チャネル領域３７ｓとなる、ソース２３ｓとＮ型不純物拡散層２９の間のＰウエル領域１７上にソース側ゲート酸化膜３３ｓが形成されている。
チャネル領域３７ｄ，３７ｓのチャネル不純物濃度は例えば同じである。
【００７１】
ゲート酸化膜３３ｄ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｎ型不純物が導入されたポリシリコンからなる帯状のドレイン側ゲート電極３９ｄが形成されている。
ゲート酸化膜３３ｓ上には、ＬＯＣＯＳ酸化膜３に跨って、Ｐ型不純物が導入されたポリシリコンからなる帯状のソース側ゲート電極３９ｓが形成されている。
【００７２】
ゲート電極３９ｄ，３９ｓは、ＬＯＣＯＳ酸化膜３上で連続して形成されており、ゲート電極３９を構成する。ゲート電極３９にはＬＯＣＯＳ酸化膜３上でゲート電極３９ｄ及び３９ｓに跨ってオーミックコンタクト領域１５が形成されており、ゲート電極３５ｄ，３５ｓには同じ電圧が印加される。
【００７３】
チャネル領域３７ｄ，３７ｓはＰ型であるので、Ｐ型不純物が導入されているソース側ゲート電極３９ｓは、Ｎ型不純物が導入されているドレイン側ゲート電極３９ｄに比べて、仕事関数が大きい。したがって、Ｎ型不純物拡散層２９、ソース２３ｓ、チャネル領域３７ｓ、ゲート酸化膜３３ｓ及びゲート電極３９ｓにより構成されるソース側ＭＯＳトランジスタのしきい値電圧は、ドレイン２３ｄ、Ｎ型不純物拡散層２９、チャネル領域３７ｄ、ゲート酸化膜３３ｄ及びゲート電極３９ｄにより構成されるドレイン側ＭＯＳトランジスタのしきい値電圧に比べて高く（正側に）なっている。
【００７４】
この実施例では、図６を参照して説明した実施例と同様に、Ｎ型不純物拡散層２９を共通にして、電流駆動能力が高いドレイン側ＭＯＳトランジスタと電流駆動能力が低いソース側ＭＯＳトランジスタが直列に接続されていると考えることができるので、λ特性を向上させることができる。
【００７５】
さらに、この実施例では、ゲート電極３９はドレイン側ゲート電極３９ｄとソース側ゲート電極３９ｓに分けて間隔をもって形成されているので、チャネル長方向にＰ型領域とＮ型領域を隣接してもつ共通のゲート電極を用いる図４の実施例に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００７６】
図８はさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＦ−Ｆ位置での断面図である。この実施例はＮｃｈＭＯＳトランジスタに適用したものである。図６及び図７と同じ部分には同じ符号を付す。
【００７７】
Ｐ型半導体基板１の表面にＬＯＣＯＳ酸化膜３が形成され、半導体基板１の素子形成領域にＰウエル領域１７が形成され、Ｐウエル領域１７表面部にドレイン２３ｄ、Ｎ型不純物拡散層２９及びドレイン２３ｄが間隔をもって形成されている。
【００７８】
ドレイン２３ｄとＮ型不純物拡散層２９の間のドレイン側チャネル領域３７ｄ上にドレイン側ゲート酸化膜４１ｄが形成されている。ソース２３ｓとＮ型不純物拡散層２９の間のソース側チャネル領域３７ｓ上にソース側ゲート酸化膜４１ｓが形成されている。ソース側ゲート酸化膜４１ｓの膜厚はドレイン側ゲート酸化膜４１ｄに比べて厚く形成されている。
【００７９】
ゲート酸化膜４１ｄ上には、ＬＯＣＯＳ酸化膜３に跨って、ドレイン側ゲート電極３５ｄが形成されている。ゲート酸化膜４１ｓ上には、ＬＯＣＯＳ酸化膜３に跨って、ソース側ゲート電極３５ｓが形成されている。ゲート電極３５ｄ，３５ｓは、ＬＯＣＯＳ酸化膜３上で連続して形成されており、ゲート電極３５を構成する。ゲート電極３５にはＬＯＣＯＳ酸化膜３上でオーミックコンタクト領域１５が形成されている。
【００８０】
ソース側ゲート酸化膜４１ｓはドレイン側ゲート酸化膜４１ｄに比べて厚い膜厚で形成されている。したがって、Ｎ型不純物拡散層２９、ソース２３ｓ、チャネル領域３７ｓ、ゲート酸化膜４１ｓ及びゲート電極３５ｓにより構成されるソース側ＭＯＳトランジスタのしきい値電圧は、ドレイン２３ｄ、Ｎ型不純物拡散層２９、チャネル領域３７ｄ、ゲート酸化膜４１ｄ及びゲート電極３５ｄにより構成されるドレイン側ＭＯＳトランジスタのしきい値電圧に比べて高く（正側に）なっている。
【００８１】
この実施例では、図６、図７を参照して説明した両実施例と同様に、Ｎ型不純物拡散層２９を共通にして、電流駆動能力が高いドレイン側ＭＯＳトランジスタと電流駆動能力が低いソース側ＭＯＳトランジスタが直列に接続されていると考えることができるので、λ特性を向上させることができる。
【００８２】
さらに、この実施例では、ドレイン側ゲート電極４１ｄとソース側ゲート電極４１ｓは間隔をもって形成されているので、チャネル長方向にドレイン側とソース側で異なる膜厚をもつゲート酸化膜を用いる図５の実施例に比べて、写真製版のズレによる特性バラツキをなくすことができる。
【００８３】
図６から図８に示した各実施例では、本発明をＮｃｈＭＯＳトランジスタに適用しているが、ドレイン側チャネル領域とソース側チャネル領域のチャネル不純物濃度が異なっている構造、ドレイン側ゲート電極とソース側ゲート電極の仕事関数が異なっている構造、ドレイン側ゲート酸化膜とソース側ゲート酸化膜の膜厚が異なっている構造によって、ソース側ＭＯＳトランジスタのしきい値電圧がドレイン側ＭＯＳトランジスタに比べて高くなっている構造は、ＰｃｈＭＯＳトランジスタにも適用することができ、ＮｃｈＭＯＳトランジスタに適用した場合と同様の効果を得ることができる。
【００８４】
また、ドレイン側チャネル領域とソース側チャネル領域のチャネル不純物濃度が異なっている構造、ドレイン側ゲート電極とソース側ゲート電極の仕事関数が異なっている構造、ドレイン側ゲート酸化膜とソース側ゲート酸化膜の膜厚が異なっている構造のうち２つ又は全部を組み合わせることによって、ソース側ＭＯＳトランジスタのしきい値電圧がドレイン側ＭＯＳトランジスタに比べて高くなっているようにしてもよい。
【００８５】
また、上記の実施例で説明したＭＯＳトランジスタは、エンハンスメント型、デプレッション型のいずれにも適用することができる。
【００８６】
図９はカレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置の一実施例を示す回路図である。
一対の差動入力用ＮｃｈＭＯＳトランジスタＮｃｈ３，Ｎｃｈ４のドレインがそれぞれＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を介して電源５１に接続されている。ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電極が相互に接続され、いずれか一方の入力用ＮｃｈＭＯＳトランジスタ、例えばＮｃｈ４のドレインに接続点５３で接続されることにより、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２はカレントミラー回路を構成し、定電流負荷として機能する。
【００８７】
ＮｃｈＭＯＳトランジスタＮｃｈ３のゲート電極は差動増幅回路の反転入力端子（−）に接続され、ＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電極は非反転入力端子（＋）に接続される。ＮｃｈＭＯＳトランジスタＮｃｈ３，Ｎｃｈ４のソースは定電流源５５を介して接地電位に接続されている。ＰｃｈＭＯＳトランジスタＰｃｈ１とＮｃｈＭＯＳトランジスタＮｃｈ３の接続点５７がこのオペアンプの出力端子となる。
【００８８】
この差動増幅回路の動作を説明する。ここで、反転入力端子（−）の電圧は一定電位とする。
非反転入力端子（＋）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電圧が上がると、ＮｃｈＭＯＳトランジスタＮｃｈ４を流れる電流量が増加し、接続点５３の電圧が下がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電圧が下がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を流れる電流量が増加し、接続点５７での電流量が増加する。反転入力端子（−）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ３のゲート電圧は一定電位なので、ＮｃｈＭＯＳトランジスタＮｃｈ３のオン抵抗は一定であり、接続点５７において電流量が増加すると電圧が上昇する。このように、非反転入力端子（＋）の電圧が上がると差動増幅回路の出力も上がる。
【００８９】
非反転入力端子（＋）の電圧、すなわちＮｃｈＭＯＳトランジスタＮｃｈ４のゲート電圧が下がると、ＮｃｈＭＯＳトランジスタＮｃｈ４を流れる電流量が減少し、接続点５３の電圧が上がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２のゲート電圧が上がり、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２を流れる電流量が減少し、接続点５７での電流量が減少する。ＮｃｈＭＯＳトランジスタＮｃｈ３のオン抵抗は一定なので、接続点５７において電流量が減少すると電圧が下がる。このように、非反転入力端子（＋）の電圧が下がると差動増幅回路の出力も下がる。
【００９０】
定電流負荷として機能するカレントミラー回路を構成するＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２として、本発明の半導体装置を構成するＭＯＳトランジスタが適用される。
【００９１】
本発明の半導体装置を構成するＭＯＳトランジスタは優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができるので、カレントミラー回路の面積を増大させることなく、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２について、同じ電流を流す能力を向上させることができる。
さらに、ＰｃｈＭＯＳトランジスタＰｃｈ１，Ｐｃｈ２について、同じ電流を流す能力を向上させることができるので、差動増幅回路のゲインの改善を図ることができる。
【００９２】
この実施例では、本発明の半導体装置を構成するＭＯＳトランジスタを備えたカレントミラー回路を差動増幅回路に適用しているが、本発明はこれに限定されるものではなく、本発明の半導体装置を構成するＭＯＳトランジスタを備えたカレントミラー回路は、カレントミラー回路を備えた他の回路にも適用することができる。
【００９３】
図１０は基準電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
Ｎｃｈデプレッション型ＭＯＳトランジスタＮｃｈ５のドレインが電源５１に接続され、ゲート電極とソースが接続点５９で互いに接続されている。ＭＯＳトランジスタＮｃｈ５は定電流源を構成する。接続点５９にはＮｃｈエンハンスメント型ＭＯＳトランジスタＮｃｈ６のゲート電極とドレインも接続されている。ＭＯＳトランジスタＮｃｈ６のソースは接地電位に接続されている。接続点５９の電圧が基準電圧発生回路の出力となる。
【００９４】
ＭＯＳトランジスタＮｃｈ６はＭＯＳトランジスタＮｃｈ５による定電流で動作するので、接続点５９の電圧、すなわち基準電圧発生回路の出力はＭＯＳトランジスタＮｃｈ６のしきい値電圧により決定される。
【００９５】
定電流源を構成するＮｃｈデプレッション型ＭＯＳトランジスタＮｃｈ５として、本発明の半導体装置を構成するＭＯＳトランジスタが適用される。
本発明の半導体装置を構成するＭＯＳトランジスタは優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができるので、Ｎｃｈデプレッション型ＭＯＳトランジスタＮｃｈ５に直列に接続されているＮｃｈエンハンスメント型ＭＯＳトランジスタＮｃｈ６に安定して電流を供給することができ、基準電圧発生回路の出力電圧を安定させることができる。
【００９６】
この実施例のる基準電圧発生回路では、デプレッション型ＭＯＳトランジスタＮｃｈ５に１個のエンハンスメント型ＭＯＳトランジスタが直列に接続されいるが、定電流源を構成するデプレッション型ＭＯＳトランジスタに直列に接続されるＭＯＳトランジスタは２個以上であってもよい。
【００９７】
図１１は定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
電源５１からの電源を負荷６１に安定して供給すべく、定電圧発生回路６３が設けられている。定電圧発生回路６３は、電源５１が接続される入力端子（Ｖｉｎ）６５、基準電圧源としての基準電圧発生回路（Ｖｒｅｆ）６７、差動増幅回路６９、ＰｃｈＭＯＳトランジスタからなる出力ドライバ７１、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）７３を備えている。
【００９８】
定電圧発生回路６３の差動増幅回路６９では、出力端子が出力ドライバ７１のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路６７から基準電圧Ｖｒｅｆが印加され、非反転入力端子（＋）に出力電圧Ｖｏｕｔを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００９９】
定電圧発生回路６３において、基準電圧発生回路６７として、本発明の半導体装置を構成するＭＯＳトランジスタを定電流源に適用したもの、例えば図１０を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路６９として、本発明の半導体装置を構成するＭＯＳトランジスタを適用したカレントミラー回路を備えたもの、例えば図９を参照して説明した差動増幅回路を備えている。
【０１００】
本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路６７によれば基準電圧発生回路の出力電圧を安定させることができ、本発明の半導体装置を構成するＭＯＳトランジスタを適用した差動増幅回路６９によればゲインの改善を図ることができるので、定電圧発生回路６３の出力電圧の安定性を向上させることができる。
【０１０１】
図１２は電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路７５において、６９は演算増幅器で、その反転入力端子（−）に基準電圧発生回路６７が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）７７から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて差動増幅回路６９の非反転入力端子（＋）に入力される。差動増幅回路６９の出力は出力端子（Ｖｏｕｔ）７９を介して外部に出力される。
【０１０２】
電圧検出回路７５では、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは差動増幅回路６９の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると差動増幅回路６９の出力がＬレベルになる。
【０１０３】
電圧検出回路７５において、基準電圧発生回路６７として、本発明の半導体装置を構成するＭＯＳトランジスタを定電流源に適用したもの、例えば図１０を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路６９として、本発明の半導体装置を構成するＭＯＳトランジスタを適用したカレントミラー回路を備えたもの、例えば図９を参照して説明した差動増幅回路を備えている。
【０１０４】
本発明の半導体装置を構成するＭＯＳトランジスタを適用した基準電圧発生回路６７によれば基準電圧発生回路の出力電圧を安定させることができ、本発明の半導体装置を構成するＭＯＳトランジスタを適用した差動増幅回路６９によればゲインの改善を図ることができるので、電圧検出回路７５の出力電圧の安定性を向上させることができる。
【０１０５】
図１３はリングオシレータを備えた半導体装置の一実施例を示す回路図であり、（Ａ）はリングオシレータ全体、（Ｂ）は（Ａ）の定電流源を示す。
５個のインバータ回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅが環状に接続されている。インバータ回路８１ａ，８１ｅの間の接続点８３はインバータ回路８１ｆに接続されている。インバータ回路８１ｆの出力がリングオシレータの出力になる。
【０１０６】
インバータ回路８１ａ，８１ｂの間の接続点８５ａは容量８７ａに接続されている。インバータ回路８１ｄ，８１ｅの間の接続点８５ｂは容量８７ｂに接続されている容量８７ａ，８７ｂの他方の電極は接地電位に接続されている。
【０１０７】
各インバータ回路には、電源５１から定電流源８９を介して電流が供給されている。定電流源８９はゲート電極に基準電圧又は定電圧の一定電圧が印加されるＰｃｈＭＯＳトランジスタにより構成されている（（Ｂ）参照）。
【０１０８】
リングオシレータでは、インバータ回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅに供給される電流と、容量８７ａ，８７ｂの容量値で発振周波数が決定される。
定電流源８９を構成するＰｃｈＭＯＳトランジスタとして、本発明を構成するＭＯＳトランジスタが適用される。
【０１０９】
リングオシレータにおいて、インバータ回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅに供給される電流は電源５１の電圧に依存しない特性が求められる。本発明の半導体装置を構成するＭＯＳトランジスタによればλ特性を向上させることができるので、本発明の半導体装置を構成するＭＯＳトランジスタからなる定電流源８９により８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅへ供給する電流を安定させることができ、リングオシレータの発振を安定させることができる。
【０１１０】
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１１】
【発明の効果】
請求項１から４に記載された半導体装置では、ＭＯＳトランジスタは、チャネル領域のチャネル長方向において、ソース側領域のしきい値電圧がドレイン側領域に比べて高くなっているようにしたので、飽和ドレイン電流を一定にすることができ、λ特性を向上させることができる。さらに、チャネル幅及びチャネル長を縮小することができるので、優れたλ特性を有するＭＯＳトランジスタを小さな面積で形成することができる。
【０１１２】
請求項５から８に記載された半導体装置では、請求項１に記載された半導体装置において、ソースとドレインの間に、ゲート電極によってソース及びドレインとは間隔をもって形成された不純物拡散層をさらに備え、チャネル領域は間隔をもって配置されたドレイン側チャネル領域とソース側チャネル領域により構成され、ゲート電極はドレイン側チャネル領域上にドレイン側ゲート酸化膜を介して形成されたドレイン側ゲート電極と、ソース側チャネル領域上にソース側ゲート酸化膜を介して形成されたソース側ゲート電極により構成され、ソース側領域は、ソース、不純物拡散層、ソース側チャネル領域、ソース側ゲート酸化膜及びソース側ゲート電極からなるソース側ＭＯＳトランジスタにより構成され、ドレイン側領域は、ドレイン、不純物拡散層、ドレイン側チャネル領域、ドレイン側ゲート酸化膜及びドレイン側ゲート電極からなるドレイン側ＭＯＳトランジスタにより構成されているようにしたので、写真製版のズレによる特性バラツキをなくすことができる。
【０１１３】
請求項９に記載された半導体装置では、カレントミラー回路を備えた半導体装置において、カレントミラー回路を構成するＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されているようにしたので、カレントミラー回路の面積を増大させることなく、両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができる。
【０１１４】
請求項１０に記載された半導体装置では、カレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置において、カレントミラー回路は、請求項９に記載された半導体装置を構成するカレントミラー回路により構成されているようにしたので、カレントミラー回路を構成する両ＭＯＳトランジスタに同じ電流を流す能力を向上させることができ、差動増幅回路のゲインの改善を図ることができる。
【０１１５】
請求項１１に記載された半導体装置では、デプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタに１又は複数のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路を備えた半導体装置において、デプレッション型ＭＯＳトランジスタは、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されているようにしたので、そのデプレッション型ＭＯＳトランジスタに直列に接続されている１又は複数のエンハンスメント型ＭＯＳトランジスタに安定して電流を供給することができ、基準電圧発生回路の出力電圧を安定させることができる。
【０１１６】
請求項１２に記載された半導体装置では、分割抵抗と基準電圧発生回路と差動増幅回路をもつ電圧検出回路を備えた半導体装置において、差動増幅回路として請求項１０に記載された半導体装置を構成する差動増幅回路を備え、もしくは基準電圧発生回路として請求項１１に記載された半導体装置を構成する基準電圧発生回路を備え、又はその両方を備えているようにしたので、本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では基準電圧の安定化を図ることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【０１１７】
請求項１３に記載された半導体装置では、入力電圧の出力を制御する出力ドライバと、分割抵抗と、基準電圧発生回路と、差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、差動増幅回路として請求項１０に記載された半導体装置を構成する差動増幅回路を備え、もしくは基準電圧発生回路として請求項１１に記載された半導体装置を構成する基準電圧発生回路を備え、又はその両方を備えているようにしたので、本発明が適用された差動増幅回路ではゲインの改善を図ることができ、本発明が適用された基準電圧発生回路では基準電圧の安定化を図ることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【０１１８】
請求項１４に記載された半導体装置では、環状に接続された複数個のインバータ回路と、インバータ回路に電源を供給するための定電流源をもつリングオシレータを備えた半導体装置において、定電流源は、本発明の半導体装置を構成するＭＯＳトランジスタにより構成されているようにしたので、本発明の半導体装置を構成するＭＯＳトランジスタによればλ特性を向上させることができるので、リングオシレータの発振を安定させることができる。
【図面の簡単な説明】
【図１】一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】ドレイン側のＭＯＳトランジスタとソース側のＭＯＳトランジスタについて、ドレイン側のＭＯＳトランジスタのチャネル長とλ特性の関係を示すグラフである。
【図３】ドレイン側のＭＯＳトランジスタとソース側のＭＯＳトランジスタについて、ドレイン側のＭＯＳトランジスタ及びソース側のＭＯＳトランジスタのしきい値電圧差とλ特性の関係を示すグラフである。
【図４】他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図５】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。
【図６】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。
【図７】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ位置での断面図である。
【図８】さらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＦ−Ｆ位置での断面図である。
【図９】カレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置の一実施例を示す回路図である。
【図１０】基準電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１３】リングオシレータを備えた半導体装置の一実施例を示す回路図であり、（Ａ）はリングオシレータ全体、（Ｂ）は（Ａ）の定電流源を示す。
【符号の説明】
１ Ｐ型半導体基板
３ ＬＯＣＯＳ酸化膜
５ Ｎウエル領域
７，１９ チャネル領域
７ｓ チャネル領域のドレイン側の領域
７ｄ チャネル領域のソース側の領域
９，２５ ゲート酸化膜
１１，２１，２７，３５，３９ ゲート電極
１３ｄ，２３ｄ ドレイン
１３ｓ，２３ｓ ソース
１５ オーミックコンタクト領域
２１ｄ ゲート電極のドレイン側の領域
２１ｓ ゲート電極のソース側の領域
２５ｄ ゲート酸化膜のドレイン側の領域
２５ｓ ゲート酸化膜のソース側の領域
２９ 不純物拡散層
３１ｄ，３７ｄ ドレイン側チャネル領域
３１ｓ，３７ｓ ソース側チャネル領域
３３ｄ，４１ｄ ドレイン側ゲート酸化膜
３３ｓ，４１ｓ ソース側ゲート酸化膜
３５ｄ，３９ｄ ドレイン側ゲート電極
３５ｓ，３９ｓ ソース側ゲート電極
５１ 電源
５３，５５，５９，８３，８５ａ，８５ｂ 接続点
５７，８９ 直流電源
６１ 負荷
６３ 定電圧発生回路
６５，７７ 入力端子
６７ 基準電圧発生回路
６９ 差動増幅回路
７１ 出力ドライバ
７３，７９ 出力端子
７５ 電圧検出回路
８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ インバータ回路
８７ａ，８７ｂ 容量
Ｐｃｈ１，Ｐｃｈ２ ＰｃｈＭＯＳトランジスタ
Ｎｃｈ３，Ｎｃｈ４，Ｎｃｈ５，Ｎｃｈ６ ＮｃｈＭＯＳトランジスタ
Claims (14)
- ソースとドレインの間のチャネル領域となる半導体基板上にゲート酸化膜を介してゲート電極が形成されたＭＯＳトランジスタを備えた半導体装置において、
前記ＭＯＳトランジスタは、前記チャネル領域のチャネル長方向において、ソース側領域のしきい値電圧がドレイン側領域に比べて高くなっていることを特徴とする半導体装置。 - 前記チャネル領域は、チャネル長方向に前記ソース側領域と前記ドレイン側領域でチャネル不純物濃度が異なっている請求項１に記載の半導体装置。
- 前記ゲート電極は、チャネル長方向に前記ソース側領域と前記ドレイン側領域で仕事関数の異なる領域をもつ請求項１又は２に記載の半導体装置。
- 前記ゲート酸化膜は、チャネル長方向に前記ソース側領域と前記ドレイン側領域で膜厚が異なっている請求項１、２又は３に記載の半導体装置。
- 前記ＭＯＳトランジスタは、前記ソースと前記ドレインの間に、前記ゲート電極によって前記ソース及び前記ドレインとは間隔をもって形成された不純物拡散層をさらに備え、
前記チャネル領域は、前記ドレインと前記不純物拡散層間のドレイン側チャネル領域と、前記不純物拡散層と前記ソース間のソース側チャネル領域により構成され、
前記ゲート電極は、前記ドレイン側チャネル領域上にドレイン側ゲート酸化膜を介して形成されたドレイン側ゲート電極と、前記ソース側チャネル領域上にソース側ゲート酸化膜を介して形成されたソース側ゲート電極により構成され、
前記ソース側領域は、前記ソース、前記不純物拡散層、前記ソース側チャネル領域、前記ソース側ゲート酸化膜及び前記ソース側ゲート電極からなるソース側ＭＯＳトランジスタにより構成され、
前記ドレイン側領域は、前記ドレイン、前記不純物拡散層、前記ドレイン側チャネル領域、前記ドレイン側ゲート酸化膜及び前記ドレイン側ゲート電極からなるドレイン側ＭＯＳトランジスタにより構成されている請求項１に記載の半導体装置。 - 前記ドレイン側チャネル領域と前記ソース側チャネル領域のチャネル不純物濃度が異なっている請求項５に記載の半導体装置。
- 前記ドレイン側ゲート電極と前記ソース側ゲート電極の仕事関数が異なっている請求項５又は６に記載の半導体装置。
- 前記ドレイン側ゲート酸化膜と前記ソース側ゲート酸化膜の膜厚が異なっている請求項５、６又は７に記載の半導体装置。
- ゲート電極が互いに接続された一対のＭＯＳトランジスタからなり、両ＭＯＳトランジスタのゲート電極が一方のＭＯＳトランジスタのドレインに接続されてなるカレントミラー回路を備えた半導体装置において、
前記カレントミラー回路を構成するＭＯＳトランジスタは、請求項１から８のいずれかに記載されたＭＯＳトランジスタにより構成されていることを特徴とする半導体装置。 - カレントミラー回路を定電流負荷とする差動増幅回路を備えた半導体装置において、
前記カレントミラー回路は、請求項９に記載されたカレントミラー回路により構成されていることを特徴とする半導体装置。 - ゲート電極とソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタに１又は複数のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路を備えた半導体装置において、
前記デプレッション型ＭＯＳトランジスタは、請求項１から８のいずれかに記載されたＭＯＳトランジスタにより構成されていることを特徴とする半導体装置。 - 入力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置において、
前記差動増幅回路として請求項１０に記載された差動増幅回路を備え、もしくは前記基準電圧発生回路として請求項１１に記載された基準電圧発生回路を備え、又はその両方を備えていることを特徴とする半導体装置。 - 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗からの分圧電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、
前記差動増幅回路として請求項１０に記載された差動増幅回路を備え、もしくは前記基準電圧発生回路として請求項１１に記載された基準電圧発生回路を備え、又はその両方を備えていることを特徴とする半導体装置。 - 環状に接続された複数個のインバータ回路と、前記インバータ回路に電源を供給するための定電流源をもつリングオシレータを備えた半導体装置において、
前記定電流源は、請求項１から８のいずれかに記載されたＭＯＳトランジスタにより構成されていることを特徴とする半導体装置。
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