JP2016031944A - 定電流回路 - Google Patents
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Abstract
【解決手段】定電流回路が、デプレッション型DMOSトランジスタを有し、デプレッション型DMOSトランジスタが、ソース拡散領域、ソース拡散領域の導電型と反対の導電型を有するボディ拡散領域、ソース拡散領域の導電型と同一の導電型を有する閾値電圧調整拡散領域、フィールド酸化膜、ゲート電極、及びドレイン拡散領域を備え、閾値電圧調整拡散領域が、ソース拡散領域を起点として、ボディ拡散領域内の一部においてボディ拡散領域を貫いて、ストリップ状にフィールド酸化膜の端部の近傍まで伸長して設けられる。
【選択図】図1
Description
図12及び図13に示す従来のデプレッション型NチャネルDMOSトランジスタを用いた定電流回路71では、ドレイン88の耐圧を確保するために設けられたフィールド酸化膜87により区切られたソース拡散領域80を含む側で、閾値電圧調整拡散領域84が、ソース拡散領域80を起点として、ボディ拡散領域82の内部でボディ拡散領域82を貫き、更にボディ拡散領域82を越えて、ボディ拡散領域82を囲むドレイン88に隣接するフィールド酸化膜87の端部まで伸長し、伸長するごとに閾値電圧調整拡散領域84の幅員を拡大して形成される。この閾値電圧調整拡散領域84はソース拡散領域80と同一導電型なので、DMOSトランジスタ73の単一の閾値電圧を0V以下とし、DMOSトランジスタ73は、図11のゲート電圧−ドレイン電流(Vgs−Ids)特性を示す。
上述のように、特許文献1に記載される定電流回路では、それぞれのMOSトランジスタQ1、Q2の寸法を制御して製造し、定電流回路の設定電流を所望の値に低減することは困難である。
しかしながら、デプレッション型NチャネルMOSトランジスタを用いた定電流回路を高耐圧回路に適用する際には、高耐圧回路に使用されるデプレッション型NチャネルDMOSトランジスタについて、低耐圧回路に使用されるデプレッション型NチャネルMOSトランジスタと比較して、各拡散領域の間あるいは拡散領域とメタルコンタクト層間の間隔を広げて電界を緩和して高電界が生じないようにする必要がある。このため、高耐圧回路に使用されるデプレッション型DMOSトランジスタでは、ドレイン領域はソース領域と比較して広くなり、ドレイン側のチャネル幅は、ソース側のチャネル幅より広くなるので、ソース拡散領域を最小ルールで製作しても、実効チャネル幅は、ソース側よりもドレイン側の影響を受けて飽和電流が大きくなる。すなわち、高耐圧回路に使用されるデプレッション型DMOSトランジスタは、最少寸法で設計及び製作されても、低耐圧回路に使用されるデプレッション型MOSトランジスタと比較して、寸法が大型化し、設定される電流も大きくなる。
このように、デプレッション型NチャネルDMOSトランジスタを用いた定電流回路においては、高耐圧条件を充たしながら設定電流を低減することは困難である。
[第1の実施形態]
図1は、本発明の第1の実施形態に係る定電流回路の表面の配置を示す平面図であり、図2は、図1のA−A’断面を示す断面図である。
第1の実施形態に係る定電流回路1では、図2に示すように、半導体基板6に埋め込み層7が設けられ、埋め込み層の上にエピタキシャル層8が設けられ、半導体層が積層される。そして、この積層された半導体層の中で表面に配置された半導体層8の主面に、デプレッション型DMOSトランジスタ3が形成される。
ボディコンタクト拡散領域11は、該ソース拡散領域10の導電型と反対の導電型を有し、半導体層の主面にソース拡散領域10と隣接して設けられる。
ソース拡散領域10と電気的に接続してソース拡散領域10の上に、図示しないソース端子が、設けられる。そして、ソース拡散領域10とボディコンタクト拡散領域11は、このソース端子により短絡される。ソース端子は、例えば、半導体集積回路の配線層に使用されるアルミニウム等の金属により形成される。
ボディ拡散領域12の一部に、ソース拡散領域10と同一の導電型を有する閾値電圧調整拡散領域14が設けられる。閾値電圧調整拡散領域14は、ソース拡散領域10とドレイン拡散領域18と共に、デプレッション型DMOSトランジスタの一部となる。
ボディ拡散領域12と閾値電圧調整拡散領域14については、後で詳しく記載する。
また、ゲート電極16の直下でボディ拡散領域12のみが形成される領域は、ソース拡散領域10、ゲート電極16、及びドレイン拡散領域18と共に、閾値電圧(VTB)のエンハンスメント型DMOSトランジスタとしての一部として動作する。
他方、第1の実施形態に係るDMOSトランジスタが、デプレッション型PチャネルDMOSトランジスタの場合には、並列接続されるデプレッション型DMOSトランジスタの閾値電圧(VTA)が0V以上で、且つ並列接続されるエンハンスメント型DMOSトランジスタの閾値電圧(VTB)が0V以下で、閾値電圧(VTA)>閾値電圧(VTB)とする。
本明細書では、NチャネルとPチャネルのいずれかを特定しない場合には、Nチャネルを例として記載する。
ゲートとソースの間の電圧が閾値電圧(VTB)以下では、実効チャネル幅は、閾値電圧調整拡散領域14の幅とほぼ等しくなるため飽和電流が少なく、ゲートとソースの間の電圧が閾値電圧(VTB)を超えると、閾値電圧調整拡散領域が存在しないボディ拡散領域12のみが形成される領域まで実行チャネル幅が拡大するので飽和電流が増加する。
第2の実施形態に係るデプレッション型DMOSトランジスタを備える定電流回路について記載する。
図5は、第2の実施形態に係る定電流回路の表面の配置を示す平面図である。
図6は、図5に図示される第2の実施形態に係る定電流回路のB−B’断面を示す断面図である。
図5及び図6に示すように、第2の実施形態に係るデプレッション型DMOSトランジスタにおいては、閾値電圧調整拡散領域34は、ソース拡散領域10の導電型と同一の導電型を有し、ソース拡散領域10を起点としてボディ拡散領域12の両側に伸びボディ拡散領域12を越えて、フィールド酸化膜17の端部の近傍までストリップ状(短冊状)に伸びる。
図7は、本発明の第4の実施形態に係る定電流回路の回路図を示す。図7に示すように、第4の実施形態に係る定電流回路においては、第1〜第3の実施形態に係るデプレッション型DMOSトランジスタのいずれかのソース端子とゲート端子を短絡し、ドレイン端子の側、もしくはソース端子の側に負荷を直列に接続することにより定電流回路を実現する。
図8は、本発明の第5の実施形態に係る定電流回路の回路図を示す。図8に示すように、第5の実施形態に係る定電流回路においては、第1〜第3の実施形態に係るデプレッション型DMOSトランジスタのいずれかのソース端子とゲート端子の間に抵抗を接続し、ドレイン端子の側、もしくはソース端子の側に負荷を直列に接続することにより定電流回路を実現する。
図9は、本発明の第6の実施形態に係る定電流回路の回路図を示す。図9に示すように、第6の実施形態に係る定電流回路においては、第1〜第3の実施形態に係るデプレッション型DMOSトランジスタのいずれかのソース端子にダイオードのアノードを接続し、ゲート端子にダイオードのカソードを接続し、ドレイン端子の側、もしくはソース端子の側に負荷を直列に接続することにより定電流回路を実現する。
3、33、73:デプレッション型DMOSトランジスタ
6、76:半導体基板
7、77:埋め込み層
8、78:エピタキシャル層
10、80:ソース拡散領域
11、81:ボディコンタクト拡散領域
12、82:ボディ拡散領域
14、34、84:閾値電圧調整拡散領域
15、85:ゲート酸化膜
16、86;ゲート電極
17、87:フィールド酸化膜
18、88:ドレイン拡散領域
20、40、90:チャネル領域
Claims (4)
- 半導体層の主面にデプレッション型DMOSトランジスタを有する定電流回路であって、
前記デプレッション型DMOSトランジスタが、
前記主面に設けられるソース拡散領域と、
前記ソース拡散領域の外側に設けられ、前記ソース拡散領域の導電型と反対の導電型を有するボディ拡散領域と、
前記ボディ拡散領域の外側に設けられるフィールド酸化膜と、
前記フィールド酸化膜により絶縁して設けられるドレイン拡散領域と、
前記ソース拡散領域を起点として、前記ボディ拡散領域内の一部において前記ボディ拡散領域を貫いて、ストリップ状に前記フィールド酸化膜の端部の近傍まで伸長して設けられ、前記ソース拡散領域の導電型と同一の導電型を有する閾値電圧調整拡散領域と、
前記ボディ拡散領域と前記閾値電圧調整拡散領域の表面に形成されるゲート酸化膜の上に設けられるゲート電極を備えることを特徴とする定電流回路。 - 前記閾値電圧調整拡散領域が、前記ソース拡散領域を起点としてボディ拡散領域を越えて、ドレインフィールド酸化膜の両端部の近傍までストリップ状に伸長して設けられることを特徴とする請求項1記載の定電流回路。
- 前記ソース拡散領域と前記ドレイン拡散領域との間に、
前記ソース拡散領域、前記ゲート電極、前記ソース拡散領域の導電型と同一の導電型を有する前記閾値電圧調整拡散領域、及び前記ドレイン拡散領域を備えるデプレッション型DMOSトランジスタと、
前記ソース拡散領域、前記ゲート電極、前記ソース拡散領域の導電型と反対の導電型を有する前記ボディ拡散領域、及び前記ドレイン拡散領域を備えるエンハンス型DMOSトランジスタが電気的に並列に接続されることを特徴とする請求項1又は2記載の定電流回路。 - 半導体層の主面にデプレッション型DMOSトランジスタを有する定電流回路であって、
前記デプレッション型DMOSトランジスタが、
前記主面に設けられるソース拡散領域と、
前記ソース拡散領域の外側に設けられ、前記ソース拡散領域の導電型と反対の導電型を有するボディ拡散領域と、
前記ボディ拡散領域の外側に設けられるドレイン拡散領域と、
前記ソース拡散領域を起点として、前記ボディ拡散領域内の一部において前記ボディ拡散領域を貫いて、ストリップ状に前記ドレイン拡散領域の端部の近傍まで伸長して設けられ、前記ソース拡散領域の導電型と同一の導電型を有する閾値電圧調整拡散領域と、
前記ボディ拡散領域と前記閾値電圧調整拡散領域の表面に形成されるゲート酸化膜の上に設けられるゲート電極を備えることを特徴とする定電流回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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