JPS5926964B2 - 基準電圧発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明は少なくとも一対の電界効果型素子を用いた基準
電圧発生装置に関するものである。

一般に、固体素子を用いた基準電圧発生装置は接合素子
の予知しうる降伏電圧や、順方向にバイアスされた接合
素子の既知の電流一電圧特性から基準電圧を得ている。
ある素子の温度依存性は、温度依存性をもつ他の素子と
いつしよに使用することにより補償される。また、より
精度を高めるためには一般に定電流源が必要とされる。
本発明による基準電圧発生装置は少なくとも一対の電界
効果型素子を含み、そしてこれらの素子はゲート・チャ
ンネル間電位障壁特性を除いてほぼ同一である。

２個の電界効果型素子のゲートのチャンネルとの各境界
部の障壁電位（ｂａｒｒｉｅｒｐｏｔｅｎｔｌａｌ）の
差に比例する基準電圧を発生させるために、前記各素子
はほぼ同一ドレイン電流にバイアスされる。

本発明装置は動作点、供給電圧の大きさおよび温度変化
に依存しない基準電圧を提供する。以下図面を用いて本
発明を説明する。ターンオン以上で且つピンチオフ以下
で動作するＮチャンネル電界効果型トランジスタの電気
的特性は、例えばニューヨークにあるジヨン・ウイレィ
・アンド・サンズ（ＪｏｈｎＷｉｌｅｙａｎｄＳｏ一ｎ
ｓ）会社により１９６７年に発行された著作物フィジク
ズ・アンド・テクノロジー・オブ・セミコンダクタ・デ
バイス（ｐｈｙｓｉｃｓａｎｄＴｅｃｈｎｏｌ一ｏｇｙ
ｏｆＳｅｍｉｃｏｎｄｎｏｔｏｒＤｅｕｉｃｅｓ）に述
べられており、ドレイン電流ＩＤは次式で表わされる。
、Ｄ■’””’ＬＮＤ゛（ＶＤ−号囁・（ＶＤ＋３／２
３／２φＢ−ＶＧ） −（φＢ−ＶＧ） ）・・・・・
・・・・方程式 （１）ここで、Ｚはチャンネル幅、ｑ
は電荷の大きさ、μｎは電子の移動度、ＮＤはチャンネ
ル領域中のドア濃度、ｄはチャンネルの厚さ、Ｌはチャ
ンネルの長さ、ＶＤはドレインとソース間で測定したド
レイン電圧、εＳは半導体の誘電定数、φＢはゲートと
チヤンネル間で生じた電位の大きさ（障壁電位と称する
）、Ｇはゲートとソース間で測定したゲート電圧である
。

ピンチオフ状態で動作するＦＥＴの特性も方程式（１）
で説明でき、この場合ＶＤの値は一定となり次式で与え
られる。

第１図は接合型電界効果型トランジスタの断面図である
。

方程式（１）および（２）は第１図と同様な幾何構造を
もつ接合型ＦＥＴに適用できる。また、方程式（１），
（２）と同様な方程式は金属ゲートＦＥＴやヘテロ接合
ＦＥＴにも適用できる。ゲートとチヤンネル間の電位は
異なるが、ピンチオフ状態においては等しいＩＤをもつ
ように、またピンチオフ状態以下では等しいＩＤとＶＤ
をもつようにバイアスされた２個のＦＥＴにおいて、方
程式（２）または（１）より（φＢ−ｏ）は等しくなる
。

よつて、基準電圧ＶＲが得られ、これは次式で示される
。この基準電圧はＦＥＴがピンチオフ状態以上で動作し
ていても以下で動作していても得られる。

またＦＥＴがターンオン状態以下で動作している場合で
も、ＩＤ．ｌ！ｌ：ＶＤとが等しく維持される限り基準
電圧を得ることができる。第１図において、ＦＥＴは、
Ｐ型半導体物質のバツクゲート８０４に接続されている
ｎチヤンネル８０２、Ｐ型半導体物質のフロントゲート
８０６、ソース電極８０８、ドレイン電極８１０を含む
。

第１図にはフロントゲート８０６とバツクゲート８０４
とをもつ接合型ＦＥＴが示されているが、本発明により
基準電圧をうるには、少なくとも１個のゲート・チヤン
ネル接合に形成される障壁電位が異なることを除いて２
個のＦＥＴが実質的に同一であればよい。φＢの違いは
、例えば基板と整流性接触を作り且つゲートとチヤンネ
ル間に異なる障壁電位を作る２個の異なる金属を使用す
ることにより得られる。

第２図は２個の実質的に同一の半導体基板に、第１型の
金属ゲートを設けた場合と第２型の金属ゲートを設けた
場合のエネルギー帯をそれぞれ示した特性図である。第
２Ａ図は実質的に同一な２個の半導体基板４０２と４０
４において、該基板４０２に第１ゲート金属４０６を該
基板４０４に第２ゲート金属４０８をそれぞれ接続した
場合が示されている。第１，第２ゲート金属４０６，４
０８イま半導体基板４０２，４０４とそれぞれ整流性接
触を作りそして第１ＦＥＴの障壁電位φＢ１は第２ＦＥ
Ｔの障壁電位φＢ２よりも大きいように選択される。φ
Ｂ２はφＢ１よりも小さいので、第２半導体基板４０４
中のチヤンネル幅は第１半導体基板４０２中のチヤンネ
ル幅よりも大きい。ここでチヤンネル幅とは、ドレイン
・ソース間での電流が通過しうる幅、即ち電流通過幅で
ある。この幅は空乏層の幅の大小により決定される。上
記の場合４０２中の空乏層の幅の方が４０４中のそれよ
りも大なので、４０４中のチヤンネル幅の方が大となる
。第２Ｂ図に示されているように、第２半導体基板４０
４に対して第２ゲート金属４０８を（φＢ２−φＢｌ）
だけバイアスすると、第２半導体基板４０４中のチヤン
ネル幅は第１半導体基板４０２中のチヤンネル幅と等し
くなる。その結果、基準電圧ＶＲ−φＢ２−φＢ１が発
生される。換言すれば、チヤンネル幅が等しくなるよう
に制御して、両半導体基板に流れる電流が等しくなるよ
うにすれば、そのとき接合部電圧は異なり、その差とし
て基準電圧が得られることになる。第２Ｃ図において、
第１、第２ゲート金属４０６，４０８は異なる電圧でそ
れぞれバイアスされる。しかしながら、第２半導体基板
４０４中のチヤンネル幅は第１半導体基板４０２中のチ
ヤンネル幅と同一である。その結果、第２Ｂ図に示した
場合と等しい基準電圧ＶＲ＝φＢ２−φＢ１を生ずる。
φＢの違いはまた、半導体基板と同一の半導体物質をゲ
ートに用い、そして第１ゲート半導体物質のドーピング
濃度と第２ゲート半導体物質の濃度とを異ならせること
によつても得られる。

第３図は基板と同一物質であるが異なる濃度でドーブさ
れそして各基板とＰ−Ｎ接合を形成させた２個の半導体
基板のエネルギー帯を示した特性図である０第３Ａ図は
実質的に同一な２個の半導体基板５０２，５０４に対す
るエネルギ帯を示した特性図である。

第１半導体基板５０２は第１半導体ゲート５０６に接続
され、また第２半導体基板５０４は第２半導体ゲート５
０８に接続される。半導体ゲート５０６と５０８のドー
ピング材は半導体基板５０２と５０４の多数キヤリアが
該ゲート５０６と５０８のキヤリアとその極性が異なる
ように選択される。第１半導体ゲート５０６中のドーピ
ング濃度は第２半導体ゲート５０８中の濃度と異なり、
それによりゲートとチヤンネル間に異なる障壁電位が発
生する。（！）Ｂ２はφＢ，よりも小さいので、第２半
導体基板５０４中のチヤンネル幅は第１半導体基板５０
２中のそれよりも大きい。第３Ｂ図に示されているよう
に、第２半導体基板５０４に対して第２半導体ゲート５
０８を（φＢ２−φＢ１）だけバイアスすると、第１、
第２半導体基板５０２，５０４中のチヤンネル幅は同一
となる。それにより基準電圧ＶＲ−φＢ２−φＢ１が発
生する。第３Ｃ図においては第３Ｂ図と異なり、半導体
ゲート５０６，５０８はそれぞれ異なる電圧でバイアス
される。しかしながら、第１、第２半導体基板５０６，
５０８中のチヤンネル幅は同一で、その結果同一の基準
電圧ＶＲ−φＢ２−φＢ１が発生する。φＢの違いはま
た各ゲートに対して異なる半導体物質を用いることによ
つても得られる。第４図は第１型の第１半導体基板と該
基板と実質的に同一な第２半導体基板とを用い、さらに
第１半導体基板は第２型の半導体ゲートをもちまた第２
半導体基板は第３型の半導体ゲートをもつ場合のエネル
ギ帯を示した特性図である。第４Ａ図は例えばｎ型の第
１半導体物質である実質的に同一な２個の半導体基板６
０２と６０４を用いた場合を示している。第１半導体基
板６０２は例えばＰ型の第２半導体物質である第１半導
体ゲート６０６に接続される。第２半導体基板６０４は
例えばＰ型の第３半導体物質である第２半導体ゲート６
０８に接続される。半導体ゲート６０６と６０８の物質
およびドーピング材は半導体基板６０２と６０４とでそ
れぞれ整流性接触が得られ且つφＢ１はφＢ２に等しく
ならないように選択される。φＢ２はφＢ１よりも小さ
いので、第２半導体基板６０４中のチヤンネル幅は第１
半導体基板６０２中のそれよりも大きい。第４Ｂ図に示
されているように、第２半導体基板６０４に対して第２
半導体ゲート６０８を（φＢ２−φＢ１）だけバイアス
すると、第１、第２半導体基板６０２，６０４中のチヤ
ンネル幅は等しくなる。その結果、基準電圧ＶＲ−φＢ
−φＢが第２半導体ゲート６０８と第１半導体ゲート６
０６との間に発生する。第４Ｃ図において、半導体ゲー
ト６０６，６０８は第４Ｂ図とは異なり、異なる電圧で
バイアスされる。しかしながら、第１、第２半導体基板
６０２，６０４中のチヤンネル幅は同一で、その結果第
４Ｂ図の場合と同様に基準電圧ＶＲ＝φＢ２−φＢ１が
発生する。ゲート物質と半導体基板との結合は基準電圧
を発生させるために種々の形態が考えられる。例えば、
（１）ホモ接合とシヨツキバリア、（２）ホモ接合とヘ
テロ接合、（３）シヨツトキバリアとヘテロ接合等であ
る。第５図は本発明の一実施例による基準電圧発生装置
のプロツク図である。

図において、第１ｎチヤンネルＦＥＴ５と第２ｎチヤン
ネルＦＥＴ７とは異なる障壁電位をもつことを除いて実
質的に同一である。バイアス回路１はＦＥＴ５のソース
電極１３とドレイン電極１７との間に接続される。そし
てバイアス回路３はＦＥＴ７のソース電極１５とドレイ
ン電極１９との間に接続される。ＦＥＴ５のゲート電極
３５の電位とＦＥＴ７のゲート電極３７の電位とは第５
図に示していないゲートバイアス手段によつて調整され
る。前記ゲートバイアス手段およびバイアス回路１，３
はＦＥＴ５のドレイン・ソース間電圧とＦＥＴ７のドレ
イン・ソース問電圧とがほぼ等しく且つＦＥＴ５のドレ
イン電流とＦＥＴ７のドレイン電流とがほぼ等しくなる
ように調整される。基準電圧Ｒはゲート電極３５の電位
とゲート電極３７の電位との差電位としで発生される。
これらの電圧、電流を等しくする理由は、第４頁第１行
から第７行に示すとおりである。２個のＦＥＴの整合状
態は同一基板上に互に接近してそれらを作ることにより
高められる。

それにより両方のＦＥＴにおいて、基板のドーピング濃
度と移動度とはほぼ等しくなる。第６図は本発明による
基準電圧発生装置をモノリシツクに製造する方法を示し
た図であり、この図はゲート金属を除いて他は同一であ
る２個のシヨツトキ・バリアＦＥＴの製造方法を示して
いる。第６Ａ図において、まず最初に、例えばシリコン
である高抵抗基板７０２が清浄されそして研磨される。
そして次に基板７０２上に低抵抗エピタキシヤル層７０
４が成長される。次に、酸化物層７０６が形成され、そ
して拡散窓７０８が形成され、そして隔離拡散層７１０
が形成される。第６Ｂ図に示されているように、次にソ
ースおよびドレイン窓７１２，７１４がエツチングされ
、次にソースおよびドレイン用拡散領域７１６，７１８
が形成される。第６Ｃ図に示されているように、ゲート
窓７２０が作られ、次に例えば白金の第１金属７２５が
蒸着される。第１金属はソースおよびドレイン電極部分
７２２，７２４およびゲート電極部分を除いて除去され
る。第６Ｄ図において、第２ゲート窓７２６がエツチン
グされ、そして例えばチタンである第２金属７２７が蒸
着される。第２金属７２７は以前に蒸着した第１金属部
分７２５、接続配線部分、接続パツド部分および第２ゲ
ート部分等を除いて除去される。なお、以上説明した製
造方法以外の方法も使用可能である。例えば、電極マス
クを作る工程まで同じ工程を用いて同一又は異なる基板
上に２個のＦＥＴを作つてもよい。ＦＥＴは分離され、
そして異なるゲート金属および接続配線用金属がそれぞ
れの部分に蒸着される。基準電圧ＶＲは２個のＦＥＴの
不整合の程度および２個のＦＥＴのゲートとチヤンネル
間の障壁の高さの温度係数の違いの程度に関してのみ温
度依存性をもつ。第７図は本発明の他の実施例による基
準電圧発生装置のプロツク図である。

図において、第１ＰチヤンネルＦＥＴ２と第２Ｐチヤン
ネルＦＥＴ４とはゲート・チヤンネル間の障壁の高さが
異なることを除いてほぼ同一である。増幅器６はＦＥＴ
４のゲートを駆動するように接続される。ＦＥＴ２のソ
ース電極２０および抵抗器８の一方の端子は増幅器６の
非反転入力端に接続され、ＦＥＴ４のソース電極４０お
よび抵抗器１０の一方の端子は増幅器６の反転入力端に
接続される。増幅器６は抵抗器８および１０の抵抗値よ
りも大きな入力インピーダンスをもつ。負電圧が端子１
２と基準（又は接地）端子１４との間に印加される。ド
レイン電極２２，４２は端子１２に接続される。ＦＥＴ
２のゲート電極２４、抵抗器８，１０の他方の端子は基
準端子１４に接続される。ＦＥＴ２および４のドレイン
電流およびドレイン電圧は抵抗器８，１０の抵抗値をほ
ぼ等しくさせ、またＦＥＴ４のゲート電極４４を駆動す
る増幅器６の動作によつてほぼ等しく維持される。即ち
、増幅器６は抵抗器８，１０の端子間電圧が等しくなる
ようにＦＥＴ４のゲート電圧を制御するからＦＥＴ２，
４のドレイン電流が等しくなる。基準電圧は端子１６と
１４間に得られる。出力電圧ＶＯ，ＦＥＴ２のゲート電
圧、ソース電圧、ゲート・ソース間電圧をそれぞれＧ２
，ＶＳ２，ＶＧＳ２とし、ＦＥＴ４のゲート電圧、ソー
ス電圧、ゲート・ソース間電圧をそれぞれＶＧ４，ＶＳ
４，ＶＧＳ４とし、抵抗器８，１０の端子間電圧をＶ８
，ＶｌＯとすると（８＝Ｖ，Ｏ）、出力電圧ＶＯ−ＶＧ
４−ＶＧ２＝（ＶＧ４一ＶＧ２）−（ＶｌＯ−Ｖ８）一
（ＶＧ４−ＶｌＯ）−〜２一Ｖ８）−ＶＧＳ４−ＶＧＳ
２となるｏ第８図は本発明の他の実施例による基準電圧
発生装置のプロツク図である。

図には第７図の装置で得られる基準電圧を２個結合した
ものである。基準電圧は端子１６と１４間に得られる。
より大きな基準電圧を得るには、第７図の装置をより多
く結合すれば得られることは勿論である。出力電圧Ｖ。
は、第７図の回路から明らかなように、０−（ＶＧＳ４
−ＶＧＳ２）＋（ＶＧＳ４−Ｖ′ＧＳ２）となり、第７
図の場合よりも大となる。第９図は本発明のさらに他の
実施例による基準電圧発生装置のプロツク図であり、集
積回路の製造に対して必要とされる面積を小さくできる
場合を示したものである。

本実施例では、第７図に示した抵抗器８，１０が特性の
等しいＦＥＴｌ８，２Ｏにより置換される。この置換に
よつて、抵抗器８，１０に対して大きな抵抗値を必要と
する場合には、基板面積を節約できる。出力電圧は第７
図の場合と同様である〇例えば、ＦＥＴの交流コンダク
タンスや相互コンダクタンスのようなφＢに関する他の
パラメータを検出し、そして基準電圧が得られるように
バイアス条件を調整するために使用してもよい。

本発明装置はまた２個の電圧可変コンデンサ（容量値が
印加電圧の大きさにより変化するもの）を用いても作る
ことができる。ゲート一基板間の接合部はＦＥＴに関し
上述した方法で作ることができる。第２図において、ゲ
ート４０６が半導体基板４０２に関してバイアスされて
いるよりも電圧ＶＲだけ負にゲート４０８が半導体基板
４０４に関してバイアスされると、半導体基板４０４中
の空乏層は半導体基板４０２中のそれとほぼ等しくなる
。このようなバイアス状態において、ゲート４０６と基
板４０２間の容量値はゲート４０８と基板４０４間のそ
れとほぼ等しくなる。第３図および第４図に示した場合
においては、空乏層の大部分が基板中に広がつている限
り、第３図における半導体接合および第４図におけるヘ
テロ接合を用いることができる。第１０図は本発明のさ
らに他の実施例による基準電圧発生装置のプロツク図で
、この装置は電圧可変コンデンサを用いたものである。

交流電圧は２個の電圧可変コンデンサの空乏層の幅が等
しくなるように各コンデンサに印加される。その結果各
コンデンサに対して等しい容量値が得られる。２個のコ
ンデンサはそれらの障壁電位が異なることを除いてほぼ
同一である。

基準電圧が発生され、これは次式によつて表わされる。
ここで、ＶＧｌ，Ｇ２は第１、第２電圧可変コンデンサ
２０２，２０４の各ゲート一基板間電圧、？１φＢ２は
該コンデンサ２０２，２０４の各障壁電位である。

ゲート一基板間電圧は整合した容量値をうるために変化
される。交流電圧源２０６は結合コンデンサ２０８，２
０９によつて、電圧可変コンデンサ２０２，２０４のゲ
ート電極２１０，２１２にそれぞれ接続される。

コンデンサ２０２，２０４の基板電極２１４，２１６は
抵抗器２１８，２１９によつて基準端子２００にそれぞ
れ接続される。抵抗器２１８と２１９とはほぼ等しい抵
抗値をもち、そしてその一方の端子は整流およびフイル
タ回路２２０，２２２にそれぞれ接続される。整流およ
びフイルタ回路２２０および２２２の出力端２２８，２
３０は増幅器２２４の差動入力端に接続される。増幅器
２２４の出力端子は電圧可変コンデンサ２０２のゲート
電極２１０に接続される。抵抗器２１８，２１９の抵抗
値は電圧可変コンデンサ２０２，２０４のリアクタンス
の大きさよりも小さいように選択される。

バイアス回路２２６は電圧可変コンデンサ２０４の容量
値を適切な値に調整する。バイアス回路２２６は電圧可
変コンデンサ２０４のリアクタンスの大きさよりも大き
なインピーダンスをもつ。結合コンデンサ２０８と２０
９のリアクタンス値は、交流電圧源２０６の信号周波数
において、コンデンサ２０２，２０４のリアクタンスよ
りも小さいように選ばれる。したがつてコンデンサ２０
２，２０４の容量値にほぼ比例する大きさの交流電圧が
基板電極２１４，２１６に生ずる。即ち、各コンデンサ
の容量値に比例した電流が抵抗器２１８，２１９に流れ
る。これらの交流電圧は整流およびフイルタ回路２２０
，２２２によつてそれぞれ直流電圧に変換され、そして
差動増幅器２２４に印加される。差動増幅器２２４は電
圧可変コンデンサ２０２のゲート電極２１０に印加され
る電圧を制御し、電圧可変コンデンサ２０２の容量値を
電圧可変コンデンサ２０４の容量値にほぼ等しくする。
即ち、差動増幅器２２４は抵抗器２１８，２１９の両端
子間電圧、即ち両抵抗器に流れる電流が等しくなるよう
に制御する。換言すればコンデンサ２０２，２０４のリ
アクタンス即ち容量値が等しくなるようにコンデンサ２
０２のゲート電極２１０に印加される電圧を制御する。
基準電圧ＶＲはゲート電極２１０と２１２との電圧の差
電圧として得られる。そして基準電圧ＶＲは電界効果型
コンデンサ２０２，２０４の障壁電位の差にほぼ等しく
なる。出力電圧（基準電圧）ＶＯは、コンデンサ２０２
，２０４の端子間電圧をＶＣｌ，ＶＣ２、抵抗器２１８
，２１９の端子間電圧をＶ２ｌ８，Ｖ２，９すると、０
−（ＶＯｌ＋Ｖ２ｌ８）一（０２＋２１９）−ＶＣｌ−
ＶＣ２となる。そしてこの差は障壁電位の差に等しい。
なお、バイアス回路２２６は上記制御により、電圧可変
コンデンサ２０２の容量値を電圧可変コンデンサ２０４
の容量値に等しくできる範囲に２０４の容量値を予じめ
調整するために用いられる。

電圧可変コンデンサとしての障壁電位の違いは電界効果
トランジスタに関して前述した方法により得られる。

以下に、種々の基板物質に種々の金属を使用して、本発
明装置によつて得られた近似的な基準電圧を示した。

一般的に、以下に示した値は、製造工程の良さに依存し
、また基板ドーピング材やドーピング濃度によつて影響
をうける。したがつて実際に得られるＶＲは以下の表で
示した値とは異なることもありうる。

【図面の簡単な説明】

第１図は接合型電界効果型トランジスタの断面図、第２
図は実質的に同一な２個の半導体基板に第１、第２の型
の金属ゲートを設けた場合のエネルギー帯をそれぞれ示
した特性図、第３図は基板と同一物質であるが異なる濃
度でドープされそして各基板とＰ−Ｎ接合を形成させた
２個の半導体基板のエネルギー帯を示した特性図、第４
図は実質的に同一な２個の半導体基板に異なる第１、第
２型の半導体ゲートを設けた場合のエネルギー帯の特性
図、第５図は本発明の一実施例による基準電圧発生装置
のプロツク図、第６図は本発明装置をモノリシツクに製
造する方法を示した図、第７図から第１０図は本発明の
他の実施例による基準電圧発生装置のプロツク図である
。

Claims (1)

【特許請求の範囲】
1. １ 異なるゲート・チャンネル間障壁電位をもつ２個の
   電界効果型素子と、前記２個の電界効果型素子にほぼ等
   しいドレイン電流を発生させる手段と、前記２個の電界
   効果型素子にほぼ等しいドレイン・ソース間電圧を発生
   させる手段と、前記２個の電界効果型素子のゲート・ソ
   ース間電圧の電位差を基準電圧として発生する手段とよ
   り成る基準電圧発生装置。