JP2571102Y2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2571102Y2 JP2571102Y2 JP4579491U JP4579491U JP2571102Y2 JP 2571102 Y2 JP2571102 Y2 JP 2571102Y2 JP 4579491 U JP4579491 U JP 4579491U JP 4579491 U JP4579491 U JP 4579491U JP 2571102 Y2 JP2571102 Y2 JP 2571102Y2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- pair
- mosfet
- paired
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本考案は半導体集積回路に関し、
更に詳しくは、ハイブリッド構成の演算増幅器における
オフセット電圧と入力バイアス電流の特性改善に関す
る。
更に詳しくは、ハイブリッド構成の演算増幅器における
オフセット電圧と入力バイアス電流の特性改善に関す
る。
【０００２】
【従来の技術】図２は従来の半導体集積回路の一例の構
成図である。図において、１は入力保護ダイオード、２
はジャンクションＦＥＴ、３はペアＭＯＳＦＥＴ、４は
ペア抵抗、５はコンデンサ、６は汎用アンプである。こ
れら６個の回路要素はそれぞれ独立したチップとして形
成されていて、図示しない共通の基板にチップボンディ
ングされて相互間が電気的に接続される。
成図である。図において、１は入力保護ダイオード、２
はジャンクションＦＥＴ、３はペアＭＯＳＦＥＴ、４は
ペア抵抗、５はコンデンサ、６は汎用アンプである。こ
れら６個の回路要素はそれぞれ独立したチップとして形
成されていて、図示しない共通の基板にチップボンディ
ングされて相互間が電気的に接続される。
【０００３】すなわち、入力保護ダイオード１は２個の
ダイオードが互いに異なる極性で並列に接続されたもの
であり、一端はペアＭＯＳＦＥＴ３の一方のゲートに接
続され、他端はペアＭＯＳＦＥＴ３の他方のゲートに接
続されている。ジャンクションＦＥＴ２の一端は電源ラ
インＶＤＤに接続され、他端はペアＭＯＳＦＥＴ３のソ
ースに共通に接続されている。ペア抵抗４は薄膜抵抗で
形成されたものであり、抵抗Ｒ１とＲ２の直列回路と抵
抗Ｒ３とＲ４の直列回路の２個の抵抗直列回路で構成さ
れていて、抵抗Ｒ１の一端はペアＭＯＳＦＥＴ３の一方
のドレインに接続され、抵抗Ｒ３の一端はペアＭＯＳＦ
ＥＴ３の他方のドレインに接続され、抵抗Ｒ２，抵抗Ｒ
４の一端は電源ラインＶＳＳに共通に接続されている。
コンデンサ５はペアＭＯＳＦＥＴ３の他方のソース，ド
レイン間に接続されている。汎用アンプ６の非反転入力
端子はペアＭＯＳＦＥＴ３の一方のドレインと抵抗Ｒ１
の接続点に接続され、反転入力端子はペアＭＯＳＦＥＴ
３の他方のドレインと抵抗Ｒ３とコンデンサ５の接続点
に接続されている。該汎用アンプ６の一方の電源端子は
電源ラインＶＤＤに接続され、他方の電源端子は電源ラ
インＶＳＳに接続されている。
ダイオードが互いに異なる極性で並列に接続されたもの
であり、一端はペアＭＯＳＦＥＴ３の一方のゲートに接
続され、他端はペアＭＯＳＦＥＴ３の他方のゲートに接
続されている。ジャンクションＦＥＴ２の一端は電源ラ
インＶＤＤに接続され、他端はペアＭＯＳＦＥＴ３のソ
ースに共通に接続されている。ペア抵抗４は薄膜抵抗で
形成されたものであり、抵抗Ｒ１とＲ２の直列回路と抵
抗Ｒ３とＲ４の直列回路の２個の抵抗直列回路で構成さ
れていて、抵抗Ｒ１の一端はペアＭＯＳＦＥＴ３の一方
のドレインに接続され、抵抗Ｒ３の一端はペアＭＯＳＦ
ＥＴ３の他方のドレインに接続され、抵抗Ｒ２，抵抗Ｒ
４の一端は電源ラインＶＳＳに共通に接続されている。
コンデンサ５はペアＭＯＳＦＥＴ３の他方のソース，ド
レイン間に接続されている。汎用アンプ６の非反転入力
端子はペアＭＯＳＦＥＴ３の一方のドレインと抵抗Ｒ１
の接続点に接続され、反転入力端子はペアＭＯＳＦＥＴ
３の他方のドレインと抵抗Ｒ３とコンデンサ５の接続点
に接続されている。該汎用アンプ６の一方の電源端子は
電源ラインＶＤＤに接続され、他方の電源端子は電源ラ
インＶＳＳに接続されている。
【０００４】
【考案が解決しようとする課題】しかしながら、このよ
うな従来の構造では、以下のような問題がある。 ペア抵抗４は薄膜抵抗で形成されていることからマッ
チング精度が±１％程度と低く、オフセット電圧特性を
悪化させる一因になっている。
うな従来の構造では、以下のような問題がある。 ペア抵抗４は薄膜抵抗で形成されていることからマッ
チング精度が±１％程度と低く、オフセット電圧特性を
悪化させる一因になっている。
【０００５】チップ部品点数が多く、アセンブル工数
が大きくなるとともにアセンブルの歩留まりも低下し、
コストアップになる。特にの問題は、オフセット調整
を行っても温度係数はオフセット電圧に依存するため、
無調整時のオフセットを低減しておく必要がある。
が大きくなるとともにアセンブルの歩留まりも低下し、
コストアップになる。特にの問題は、オフセット調整
を行っても温度係数はオフセット電圧に依存するため、
無調整時のオフセットを低減しておく必要がある。
【０００６】また、オフセット電圧は入力保護ダイオー
ド１のバイアス電圧になるのでダイオードのリーク電流
が大きくなり、特性を悪化させることにもなる。本考案
は、このような問題点に鑑みてなされたものであり、そ
の目的は、ペア抵抗のマッチング精度を高めて演算増幅
器の性能を向上させるとともに、部品点数を削減してコ
ストダウンを図ることができる半導体集積回路を提供す
ることにある。
ド１のバイアス電圧になるのでダイオードのリーク電流
が大きくなり、特性を悪化させることにもなる。本考案
は、このような問題点に鑑みてなされたものであり、そ
の目的は、ペア抵抗のマッチング精度を高めて演算増幅
器の性能を向上させるとともに、部品点数を削減してコ
ストダウンを図ることができる半導体集積回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本考案に係る半導体集積
回路は、第１の抵抗と第２の抵抗が直列接続された第１
の抵抗直列回路と第３の抵抗と第４の抵抗が直列接続さ
れた第２の抵抗直列回路よりなり、第２の抵抗の一端と
第４の抵抗の一端が共通に電源ラインに接続される不純
物拡散により形成される拡散抵抗よりなるペア抵抗と、
２個のＭＯＳＦＥＴよりなり、各ゲートには入力信号が
入力され、一方のＭＯＳＦＥＴのドレインには前記ペア
抵抗の第１の抵抗の一端が接続され、他方のＭＯＳＦＥ
Ｔのドレインには前記ペア抵抗の第３の抵抗の一端が接
続され、共通のソースにはジャンクションＦＥＴよりな
る定電流源が接続されるペアＭＯＳＦＥＴと、該ペアＭ
ＯＳＦＥＴの一方のＭＯＳＦＥＴのソース，ドレイン間
に接続されたコンデンサとを含み、これらペア抵抗，ペ
アＭＯＳＦＥＴ及びコンデンサが共通のプロセスで１チ
ップ化され、前記ペア抵抗とジャンクションＦＥＴの温
度係数が逆極性になるように選択されたことを特徴とす
るものである。
回路は、第１の抵抗と第２の抵抗が直列接続された第１
の抵抗直列回路と第３の抵抗と第４の抵抗が直列接続さ
れた第２の抵抗直列回路よりなり、第２の抵抗の一端と
第４の抵抗の一端が共通に電源ラインに接続される不純
物拡散により形成される拡散抵抗よりなるペア抵抗と、
２個のＭＯＳＦＥＴよりなり、各ゲートには入力信号が
入力され、一方のＭＯＳＦＥＴのドレインには前記ペア
抵抗の第１の抵抗の一端が接続され、他方のＭＯＳＦＥ
Ｔのドレインには前記ペア抵抗の第３の抵抗の一端が接
続され、共通のソースにはジャンクションＦＥＴよりな
る定電流源が接続されるペアＭＯＳＦＥＴと、該ペアＭ
ＯＳＦＥＴの一方のＭＯＳＦＥＴのソース，ドレイン間
に接続されたコンデンサとを含み、これらペア抵抗，ペ
アＭＯＳＦＥＴ及びコンデンサが共通のプロセスで１チ
ップ化され、前記ペア抵抗とジャンクションＦＥＴの温
度係数が逆極性になるように選択されたことを特徴とす
るものである。
【０００８】
【作用】演算増幅器を構成するペア抵抗，ペアＭＯＳＦ
ＥＴ及びコンデンサは共通のプロセスで１チップ化され
るのでペア抵抗の精度は高くなり、入力バイアス電流特
性を改善できる。なお、ペア抵抗は拡散抵抗で形成され
るので温度係数が悪化するが、ジャンクションＦＥＴの
温度係数をペア抵抗と逆極性にすることにより補償でき
る。
ＥＴ及びコンデンサは共通のプロセスで１チップ化され
るのでペア抵抗の精度は高くなり、入力バイアス電流特
性を改善できる。なお、ペア抵抗は拡散抵抗で形成され
るので温度係数が悪化するが、ジャンクションＦＥＴの
温度係数をペア抵抗と逆極性にすることにより補償でき
る。
【０００９】
【実施例】以下、図面を参照して、本考案の実施例を詳
細に説明する。図１は本考案の一実施例の構成図であ
り、図２と共通する部分には同じ符号を付けている。図
１の回路自体は図２と変わらないが、チップの構成が異
なっている。すなわち、入力保護ダイオード１、ジャン
クションＦＥＴ２及び汎用アンプ６は図２と同様に独立
したチップを用いるが、ペア抵抗４，ペアＭＯＳＦＥＴ
３及びコンデンサ５は共通のプロセスでチップ７として
１チップ化されたものを用いる。
細に説明する。図１は本考案の一実施例の構成図であ
り、図２と共通する部分には同じ符号を付けている。図
１の回路自体は図２と変わらないが、チップの構成が異
なっている。すなわち、入力保護ダイオード１、ジャン
クションＦＥＴ２及び汎用アンプ６は図２と同様に独立
したチップを用いるが、ペア抵抗４，ペアＭＯＳＦＥＴ
３及びコンデンサ５は共通のプロセスでチップ７として
１チップ化されたものを用いる。
【００１０】具体的には、チップ７は例えばＣＭＯＳプ
ロセスで製作する。ペア抵抗４はＰＭＯＳのソース，ド
レイン拡散を用いた拡散抵抗を近接配置する。コンデン
サ５は、ゲート酸化膜を誘電体とし、一方の電極はゲー
ト材料のポリシリコンまたはアルミを用い、他方の電極
としては拡散領域を用いる。これにより、ペアＭＯＳＦ
ＥＴ３，ペア抵抗４及びコンデンサ５を共通のプロセス
でチップ７として１チップ化できる。
ロセスで製作する。ペア抵抗４はＰＭＯＳのソース，ド
レイン拡散を用いた拡散抵抗を近接配置する。コンデン
サ５は、ゲート酸化膜を誘電体とし、一方の電極はゲー
ト材料のポリシリコンまたはアルミを用い、他方の電極
としては拡散領域を用いる。これにより、ペアＭＯＳＦ
ＥＴ３，ペア抵抗４及びコンデンサ５を共通のプロセス
でチップ７として１チップ化できる。
【００１１】このように構成することにより、ペア抵抗
４の精度は±０．１％程度に向上するが、温度係数は悪
化する。そこで、ジャンクションＦＥＴ２の温度係数を
ペア抵抗４と逆極性になるように選択する。
４の精度は±０．１％程度に向上するが、温度係数は悪
化する。そこで、ジャンクションＦＥＴ２の温度係数を
ペア抵抗４と逆極性になるように選択する。
【００１２】また、コンデンサ５は面積が大きくなる
が、演算増幅器全体を構成するチップ面積で考えると、
個別チップとする場合に比べて結果的には小さくなる。
図１の回路の動作は次のようになる。
が、演算増幅器全体を構成するチップ面積で考えると、
個別チップとする場合に比べて結果的には小さくなる。
図１の回路の動作は次のようになる。
【００１３】ジャンクションＦＥＴ２は電流Ｉを出力す
る定電流源として動作する。ペアＭＯＳＦＥＴ３を形成
する２個のＭＯＳＦＥＴ Ａ，Ｂの入力が全く等しくて
オフセットがない場合、差動部には片側それぞれＩ／２
ずつ電流が流れる。ここで、ＭＯＳＦＥＴ Ａのドレイ
ン電位をＶ０とすると、 Ｖ０＝（Ｒ１＋Ｒ２）×（Ｉ／２）＋ＶＳＳ となる。入力バイアス電流はＭＯＳＦＥＴのゲートに接
続されるため、入力抵抗は大きく、従って入力保護ダイ
オード１のリーク電流で決まる。該リーク電流は入力電
位が全く等しく２入力にオフセットがないときは零であ
るが、実際にはオフセットが存在するために有限の値に
なり、オフセットが大きくなるのに従って増加する。
る定電流源として動作する。ペアＭＯＳＦＥＴ３を形成
する２個のＭＯＳＦＥＴ Ａ，Ｂの入力が全く等しくて
オフセットがない場合、差動部には片側それぞれＩ／２
ずつ電流が流れる。ここで、ＭＯＳＦＥＴ Ａのドレイ
ン電位をＶ０とすると、 Ｖ０＝（Ｒ１＋Ｒ２）×（Ｉ／２）＋ＶＳＳ となる。入力バイアス電流はＭＯＳＦＥＴのゲートに接
続されるため、入力抵抗は大きく、従って入力保護ダイ
オード１のリーク電流で決まる。該リーク電流は入力電
位が全く等しく２入力にオフセットがないときは零であ
るが、実際にはオフセットが存在するために有限の値に
なり、オフセットが大きくなるのに従って増加する。
【００１４】次に、非反転入力端子は零で反転入力端子
はΔＶＩＮ変化するような入力が与えられたとき、ＭＯ
ＳＦＥＴ Ａのドレイン電圧は、 Ｖ０＋（Ｒ１＋Ｒ２）ｇｍ・ΔＶＩＮ になる。なお、ｇｍは相互コンダクタンスであり、ｇｍ
＝ΔＩＤＳ／ΔＶｇｓで表される。通常、この差動段で
はゲインを１０倍程度に設計し、後段の汎用アンプ６で
増幅する。コンデンサ５は位相補償用である。
はΔＶＩＮ変化するような入力が与えられたとき、ＭＯ
ＳＦＥＴ Ａのドレイン電圧は、 Ｖ０＋（Ｒ１＋Ｒ２）ｇｍ・ΔＶＩＮ になる。なお、ｇｍは相互コンダクタンスであり、ｇｍ
＝ΔＩＤＳ／ΔＶｇｓで表される。通常、この差動段で
はゲインを１０倍程度に設計し、後段の汎用アンプ６で
増幅する。コンデンサ５は位相補償用である。
【００１５】
【考案の効果】以上詳細に説明した本考案によれば、以
下のような効果が得られる。 演算増幅器を構成するペア抵抗，ペアＭＯＳＦＥＴ及
びコンデンサを共通のプロセスで１チップ化したのでペ
ア抵抗の精度が高くなってオフセット電圧が小さくな
り、結果として入力保護ダイオードのリーク電流が小さ
くなって入力バイアス電流特性を改善できる。
下のような効果が得られる。 演算増幅器を構成するペア抵抗，ペアＭＯＳＦＥＴ及
びコンデンサを共通のプロセスで１チップ化したのでペ
ア抵抗の精度が高くなってオフセット電圧が小さくな
り、結果として入力保護ダイオードのリーク電流が小さ
くなって入力バイアス電流特性を改善できる。
【００１６】全体のチップの数が減ることから部品点
数が削減でき、歩留まりの向上とアセンブル工数の削減
が図れ、コストダウンが実現できる。
数が削減でき、歩留まりの向上とアセンブル工数の削減
が図れ、コストダウンが実現できる。
【図１】本考案の一実施例の構成図である。
【図２】従来の半導体集積回路の一例の構成図である。
１ 入力保護ダイオード ２ ジャンクションＦＥＴ ３ ペアＭＯＳＦＥＴ ４ ペア抵抗 ５ コンデンサ ６ 汎用アンプ ７ チップ（ＣＭＯＳプロセス）
Claims (1)
- 【請求項１】 第１の抵抗と第２の抵抗が直列接続され
た第１の抵抗直列回路と第３の抵抗と第４の抵抗が直列
接続された第２の抵抗直列回路よりなり、第２の抵抗の
一端と第４の抵抗の一端が共通に電源ラインに接続され
る不純物拡散により形成される拡散抵抗よりなるペア抵
抗と、２個のＭＯＳＦＥＴよりなり、各ゲートには入力
信号が入力され、一方のＭＯＳＦＥＴのドレインには前
記ペア抵抗の第１の抵抗の一端が接続され、他方のＭＯ
ＳＦＥＴのドレインには前記ペア抵抗の第３の抵抗の一
端が接続され、共通のソースにはジャンクションＦＥＴ
よりなる定電流源が接続されるペアＭＯＳＦＥＴと、該
ペアＭＯＳＦＥＴの一方のＭＯＳＦＥＴのソース，ドレ
イン間に接続されたコンデンサとを含み、これらペア抵
抗，ペアＭＯＳＦＥＴ及びコンデンサが共通のプロセス
で１チップ化され、前記ペア抵抗とジャンクションＦＥ
Ｔの温度係数が逆極性になるように選択されたことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4579491U JP2571102Y2 (ja) | 1991-06-18 | 1991-06-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4579491U JP2571102Y2 (ja) | 1991-06-18 | 1991-06-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH051252U JPH051252U (ja) | 1993-01-08 |
| JP2571102Y2 true JP2571102Y2 (ja) | 1998-05-13 |
Family
ID=12729190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4579491U Expired - Lifetime JP2571102Y2 (ja) | 1991-06-18 | 1991-06-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571102Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5042499B2 (ja) * | 2006-01-06 | 2012-10-03 | 新日本無線株式会社 | 演算増幅器 |
-
1991
- 1991-06-18 JP JP4579491U patent/JP2571102Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051252U (ja) | 1993-01-08 |
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