JPH08340128A - 光電変換回路 - Google Patents
光電変換回路Info
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- JPH08340128A JPH08340128A JP7169318A JP16931895A JPH08340128A JP H08340128 A JPH08340128 A JP H08340128A JP 7169318 A JP7169318 A JP 7169318A JP 16931895 A JP16931895 A JP 16931895A JP H08340128 A JPH08340128 A JP H08340128A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳデバイスによっても精度よく動作す
る対数圧縮回路を備えた光電変換回路を提供する。 【構成】 フォトダイオード１と、圧縮ダイオードとし
て動作する一端を電源電圧ＶDDに接続したコレクタ・ベ
ース短絡型 npnトランジスタ２と、前記フォトダイオー
ド１とコレクタ・ベース短絡型 npnトランジスタ２との
間に配置され、ソースをフォトダイオード１のカソード
に、ドレインを npnトランジスタ２のエミッタに接続さ
れ、ゲートに接地電位ＶG を印加したｎＭＯＳトランジ
スタ３と、npnトランジスタ２のエミッタとｎＭＯＳト
ランジスタ３のドレインとの接続点に接続したバッファ
４とで光電変換回路を構成する。
る対数圧縮回路を備えた光電変換回路を提供する。 【構成】 フォトダイオード１と、圧縮ダイオードとし
て動作する一端を電源電圧ＶDDに接続したコレクタ・ベ
ース短絡型 npnトランジスタ２と、前記フォトダイオー
ド１とコレクタ・ベース短絡型 npnトランジスタ２との
間に配置され、ソースをフォトダイオード１のカソード
に、ドレインを npnトランジスタ２のエミッタに接続さ
れ、ゲートに接地電位ＶG を印加したｎＭＯＳトランジ
スタ３と、npnトランジスタ２のエミッタとｎＭＯＳト
ランジスタ３のドレインとの接続点に接続したバッファ
４とで光電変換回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、フォトダイオードの
光電流を対数的に圧縮する対数圧縮型の光電変換回路に
関し、特にＣＭＯＳデバイス上に精度よく構成すること
が可能な対数圧縮型の光電変換回路に関する。
光電流を対数的に圧縮する対数圧縮型の光電変換回路に
関し、特にＣＭＯＳデバイス上に精度よく構成すること
が可能な対数圧縮型の光電変換回路に関する。
【０００２】
【従来の技術】従来、フォトダイオードの光電流を対数
的に圧縮する対数圧縮型の光電変換回路は広く知られて
いるが、その代表的な構成を図８に基づいて説明する。
図８において、101 はフォトダイオード、102 はオペア
ンプ、103 は npnトランジスタのコレクタ・ベース短絡
型の圧縮用ダイオードである。そして、フォトダイオー
ド101 のアノードは接地され、カソードはオペアンプ10
2 の負入力端子に接続されており、オペアンプ102 の正
入力端子は接地され、負入力端子と出力端子104間には
対数圧縮用ダイオード103 が接続されている。
的に圧縮する対数圧縮型の光電変換回路は広く知られて
いるが、その代表的な構成を図８に基づいて説明する。
図８において、101 はフォトダイオード、102 はオペア
ンプ、103 は npnトランジスタのコレクタ・ベース短絡
型の圧縮用ダイオードである。そして、フォトダイオー
ド101 のアノードは接地され、カソードはオペアンプ10
2 の負入力端子に接続されており、オペアンプ102 の正
入力端子は接地され、負入力端子と出力端子104間には
対数圧縮用ダイオード103 が接続されている。
【０００３】このように構成された対数圧縮型の光電変
換回路においては、オペアンプ102の正入力端子は接地
され、且つ負入力端子と出力端子間には帰還がかかるた
め、負入力端子は仮想接地された状態となり、オペアン
プ102 の入力電流が非常に小さければ、フォトダイオー
ド101 で発生した光電流ＩPDは、圧縮用ダイオード103
に流れ、出力端子104 には、次式（１）で表される出力
ＶOUT が現れる。 ＶOUT ＝ＶT log （ＩPD／ＩS ） ・・・・・・・・（１） ここで、ＶT ＝ｋＴ／ｑ（ｋ：ボルツマン定数、Ｔ：絶
対温度、ｑ：単位電荷）で、ＩS は圧縮用ダイオードを
構成するコレクタ・ベース短絡型の npnトランジスタの
飽和電流である。上記（１）式からもわかるように、光
電流ＩPDは対数的に圧縮され、出力される。
換回路においては、オペアンプ102の正入力端子は接地
され、且つ負入力端子と出力端子間には帰還がかかるた
め、負入力端子は仮想接地された状態となり、オペアン
プ102 の入力電流が非常に小さければ、フォトダイオー
ド101 で発生した光電流ＩPDは、圧縮用ダイオード103
に流れ、出力端子104 には、次式（１）で表される出力
ＶOUT が現れる。 ＶOUT ＝ＶT log （ＩPD／ＩS ） ・・・・・・・・（１） ここで、ＶT ＝ｋＴ／ｑ（ｋ：ボルツマン定数、Ｔ：絶
対温度、ｑ：単位電荷）で、ＩS は圧縮用ダイオードを
構成するコレクタ・ベース短絡型の npnトランジスタの
飽和電流である。上記（１）式からもわかるように、光
電流ＩPDは対数的に圧縮され、出力される。
【０００４】
【発明が解決しようとする課題】このような構成の対数
圧縮型の光電変換回路は、バイポーラプロセスによる回
路においては一般的に用いられている。しかしながら、
このような構成の対数圧縮型の光電変換回路を、ＣＭＯ
Ｓプロセスによる回路上に形成する場合は、次に述べる
ような問題が生じる。
圧縮型の光電変換回路は、バイポーラプロセスによる回
路においては一般的に用いられている。しかしながら、
このような構成の対数圧縮型の光電変換回路を、ＣＭＯ
Ｓプロセスによる回路上に形成する場合は、次に述べる
ような問題が生じる。
【０００５】図９は、ｎ基板を用いたＣＭＯＳデバイス
の断面構成を示す概略図である。なお、ここではＭＯＳ
トランジスタのゲート部は図示を省略し、拡散層のみを
示している。通常のＣＭＯＳプロセスでは、ｎ基板、ｐ
基板の種類にかかわらず、基板201 上にｎウエル202 及
びｐウエル203 を形成した後、そのウエル202 ，203上
にＭＯＳトランジスタのソース・ドレインとなるｐ+ 拡
散層204 ，ｎ+ 拡散層205 が形成される。図９よりわか
るように、基板201 がｎ型ならばｎウエル202は基板電
位と共通となり、基板201 がｐ型ならばｐウエル203 は
基板電位と共通となる。
の断面構成を示す概略図である。なお、ここではＭＯＳ
トランジスタのゲート部は図示を省略し、拡散層のみを
示している。通常のＣＭＯＳプロセスでは、ｎ基板、ｐ
基板の種類にかかわらず、基板201 上にｎウエル202 及
びｐウエル203 を形成した後、そのウエル202 ，203上
にＭＯＳトランジスタのソース・ドレインとなるｐ+ 拡
散層204 ，ｎ+ 拡散層205 が形成される。図９よりわか
るように、基板201 がｎ型ならばｎウエル202は基板電
位と共通となり、基板201 がｐ型ならばｐウエル203 は
基板電位と共通となる。
【０００６】このような構造上、ｎ型基板の場合は対数
圧縮用のダイオードとして用いるダイオード構造は、ｐ
ウエル−ｎ+ 拡散層部分しか存在しない。またｐ型基板
の場合は、ｎウエル−ｐ+ 拡散層部分が対数圧縮用ダイ
オードとして用いられる。そしてｎ型基板のダイオード
構造を用いて、図８に示した対数圧縮型の光電変換回路
を構成する場合、ＣＭＯＳデバイス上の上記ダイオード
構造は、ｎ基板をコレクタとした npnトランジスタとし
ての動作をする。しかして、ｎ基板には通常は電源電圧
ＶDDのような最大電圧が印加されるため、ｐウエル−ｎ
+ 拡散層構造のダイオードを用いた対数圧縮型の光電変
換回路は、図10に示すような等価回路となる。図10にお
いて、301 はフォトダイオード、302 はオペアンプ、30
3 は npnトランジスタを示している。
圧縮用のダイオードとして用いるダイオード構造は、ｐ
ウエル−ｎ+ 拡散層部分しか存在しない。またｐ型基板
の場合は、ｎウエル−ｐ+ 拡散層部分が対数圧縮用ダイ
オードとして用いられる。そしてｎ型基板のダイオード
構造を用いて、図８に示した対数圧縮型の光電変換回路
を構成する場合、ＣＭＯＳデバイス上の上記ダイオード
構造は、ｎ基板をコレクタとした npnトランジスタとし
ての動作をする。しかして、ｎ基板には通常は電源電圧
ＶDDのような最大電圧が印加されるため、ｐウエル−ｎ
+ 拡散層構造のダイオードを用いた対数圧縮型の光電変
換回路は、図10に示すような等価回路となる。図10にお
いて、301 はフォトダイオード、302 はオペアンプ、30
3 は npnトランジスタを示している。
【０００７】図10で示す npnトランジスタ303 のエミッ
タ、ベース、コレクタは、図９におけるｎ+ 拡散層205
，ｐウエル203 ，ｎ基板201 にそれぞれ対応する。こ
の等価回路で出力ＶOUT は、次式（２）で表される。 ＶOUT ＝ＶT log （αＩPD／ＩS ） ・・・・・・・（２） ここで、αはベース接地電流増幅率で、α＝ＩC ／ＩE
＝β／（１＋β）で表され、βはエミッタ接地電流増幅
率である。このように、出力ＶOUT は電流増幅率にも依
存し、電流増幅率はトランジスタ303 に流れるバイアス
電流に依存するため、光電流ＩPDが変化するとαも変化
し、誤差が生じる。また、このトランジスタ303 はＣＭ
ＯＳデバイス上に寄生的に存在する構造であるため、通
常のバイポーラプロセスによるトランジスタと比較する
と、電流増幅率は小さく、また生産工程上の管理が成さ
れているわけでもない。したがって、精度を必要とする
対数圧縮回路には用いることはできない。
タ、ベース、コレクタは、図９におけるｎ+ 拡散層205
，ｐウエル203 ，ｎ基板201 にそれぞれ対応する。こ
の等価回路で出力ＶOUT は、次式（２）で表される。 ＶOUT ＝ＶT log （αＩPD／ＩS ） ・・・・・・・（２） ここで、αはベース接地電流増幅率で、α＝ＩC ／ＩE
＝β／（１＋β）で表され、βはエミッタ接地電流増幅
率である。このように、出力ＶOUT は電流増幅率にも依
存し、電流増幅率はトランジスタ303 に流れるバイアス
電流に依存するため、光電流ＩPDが変化するとαも変化
し、誤差が生じる。また、このトランジスタ303 はＣＭ
ＯＳデバイス上に寄生的に存在する構造であるため、通
常のバイポーラプロセスによるトランジスタと比較する
と、電流増幅率は小さく、また生産工程上の管理が成さ
れているわけでもない。したがって、精度を必要とする
対数圧縮回路には用いることはできない。
【０００８】本発明は、光電変換回路の対数圧縮回路を
形成する場合における上記問題点を解消するためになさ
れたもので、請求項１〜６記載の各発明は、ＣＭＯＳデ
バイスによっても精度よく動作する対数圧縮回路を備え
た光電変換回路を提供することを目的とする。また請求
項７記載の発明は、請求項１〜６のいずれか１項に記載
の対数圧縮型光電変換回路において、圧縮用ダイオード
のプロセスばらつきや温度変動の影響を排除できるよう
に構成することを目的とする。また請求項８記載の発明
は、請求項７記載の対数圧縮型光電変換回路において、
寄生トランジスタ動作によるダイナミックレンジの低下
を抑制できるように構成することを目的とする。
形成する場合における上記問題点を解消するためになさ
れたもので、請求項１〜６記載の各発明は、ＣＭＯＳデ
バイスによっても精度よく動作する対数圧縮回路を備え
た光電変換回路を提供することを目的とする。また請求
項７記載の発明は、請求項１〜６のいずれか１項に記載
の対数圧縮型光電変換回路において、圧縮用ダイオード
のプロセスばらつきや温度変動の影響を排除できるよう
に構成することを目的とする。また請求項８記載の発明
は、請求項７記載の対数圧縮型光電変換回路において、
寄生トランジスタ動作によるダイナミックレンジの低下
を抑制できるように構成することを目的とする。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するための請求項１記載の発明は、フォトダイオード
と、該フォトダイオードで発生した光電流を対数的に圧
縮する圧縮ダイオードを有する対数圧縮型の光電変換回
路において、前記フォトダイオードと圧縮ダイオードの
間に、低入力インピーダンスを呈する能動回路を設ける
ものである。また請求項２記載の発明は、請求項１記載
の光電変換回路において、前記能動回路は、ゲート接地
型のＭＯＳトランジスタを含み、該ＭＯＳトランジスタ
のソースには前記フォトダイオードを接続するものであ
る。また請求項３記載の発明は、請求項１記載の光電変
換回路において、前記能動回路は、ゲート接地型のＭＯ
Ｓトランジスタを含み、該ＭＯＳトランジスタのソース
には前記フォトダイオードを接続し、ドレインには前記
圧縮ダイオードを接続すると共に、ソース・ゲート間に
反転増幅回路を設けるものである。また請求項４記載の
発明は、請求項３記載の光電変換回路において、前記反
転増幅回路は、ソース接地型の第１のＭＯＳトランジス
タ及び負荷として動作する前記第１のＭＯＳトランジス
タと反対極性の第２のＭＯＳトランジスタとで構成する
ものである。また請求項５記載の発明は、請求項１〜４
記載の光電変換回路において、前記圧縮ダイオード及び
能動回路は、ＣＭＯＳデバイスにより構成され、前記圧
縮ダイオードは基板の極性と反対の極性のウエルを一方
の端子とし、該ウエル上に形成されるＭＯＳデバイスの
ソース・ドレインとなる拡散層を他方の端子とした構造
を備えるものである。また請求項６記載の発明は、請求
項５記載の光電変換回路において、前記圧縮ダイオード
を構成するウエルの電位は、基板電位と同電位に設定す
るものである。
決するための請求項１記載の発明は、フォトダイオード
と、該フォトダイオードで発生した光電流を対数的に圧
縮する圧縮ダイオードを有する対数圧縮型の光電変換回
路において、前記フォトダイオードと圧縮ダイオードの
間に、低入力インピーダンスを呈する能動回路を設ける
ものである。また請求項２記載の発明は、請求項１記載
の光電変換回路において、前記能動回路は、ゲート接地
型のＭＯＳトランジスタを含み、該ＭＯＳトランジスタ
のソースには前記フォトダイオードを接続するものであ
る。また請求項３記載の発明は、請求項１記載の光電変
換回路において、前記能動回路は、ゲート接地型のＭＯ
Ｓトランジスタを含み、該ＭＯＳトランジスタのソース
には前記フォトダイオードを接続し、ドレインには前記
圧縮ダイオードを接続すると共に、ソース・ゲート間に
反転増幅回路を設けるものである。また請求項４記載の
発明は、請求項３記載の光電変換回路において、前記反
転増幅回路は、ソース接地型の第１のＭＯＳトランジス
タ及び負荷として動作する前記第１のＭＯＳトランジス
タと反対極性の第２のＭＯＳトランジスタとで構成する
ものである。また請求項５記載の発明は、請求項１〜４
記載の光電変換回路において、前記圧縮ダイオード及び
能動回路は、ＣＭＯＳデバイスにより構成され、前記圧
縮ダイオードは基板の極性と反対の極性のウエルを一方
の端子とし、該ウエル上に形成されるＭＯＳデバイスの
ソース・ドレインとなる拡散層を他方の端子とした構造
を備えるものである。また請求項６記載の発明は、請求
項５記載の光電変換回路において、前記圧縮ダイオード
を構成するウエルの電位は、基板電位と同電位に設定す
るものである。
【００１０】このように、フォトダイオードと圧縮ダイ
オードとの間に低入力インピーダンスを呈する能動回路
を設けることにより、フォトダイオードと圧縮ダイオー
ドを分離して電位を設定することが可能となり、ＣＭＯ
Ｓデバイス上に形成される寄生トランジスタを圧縮ダイ
オードとして用いる場合には、ベース（ウエル）を基板
（コレクタ）電位と同電位に設定でき、寄生トランジス
タのコレクタ・ベースを短絡した形式が可能となり、電
流増幅率に依存せず精度よく動作する光電変換回路の対
数圧縮回路を、ＣＭＯＳデバイス上で得ることが可能と
なる。
オードとの間に低入力インピーダンスを呈する能動回路
を設けることにより、フォトダイオードと圧縮ダイオー
ドを分離して電位を設定することが可能となり、ＣＭＯ
Ｓデバイス上に形成される寄生トランジスタを圧縮ダイ
オードとして用いる場合には、ベース（ウエル）を基板
（コレクタ）電位と同電位に設定でき、寄生トランジス
タのコレクタ・ベースを短絡した形式が可能となり、電
流増幅率に依存せず精度よく動作する光電変換回路の対
数圧縮回路を、ＣＭＯＳデバイス上で得ることが可能と
なる。
【００１１】請求項７記載の発明は、請求項１〜６のい
ずれか１項に記載の光電変換回路において、前記圧縮ダ
イオードと同様な構造を有し、基準電流が流れる第２の
圧縮ダイオードを設けると共に、これら２つの圧縮ダイ
オードの出力電圧の差分出力を出力する手段を設けるも
のである。このように構成することにより、基準電流が
一定ならば、圧縮ダイオードを構成するトランジスタの
飽和電流等のようにプロセス変動や温度変動により大き
く変化する要因を排除することが可能となる。
ずれか１項に記載の光電変換回路において、前記圧縮ダ
イオードと同様な構造を有し、基準電流が流れる第２の
圧縮ダイオードを設けると共に、これら２つの圧縮ダイ
オードの出力電圧の差分出力を出力する手段を設けるも
のである。このように構成することにより、基準電流が
一定ならば、圧縮ダイオードを構成するトランジスタの
飽和電流等のようにプロセス変動や温度変動により大き
く変化する要因を排除することが可能となる。
【００１２】請求項８記載の発明は、請求項７記載の光
電変換回路において、前記２つの圧縮ダイオードは、そ
れぞれＣＭＯＳデバイス上に構成されたウエルとソース
・ドレインとなる拡散層の構造で構成され、上記各ウエ
ルはそれぞれ独立して分離されるように構成するもので
ある。このように各圧縮ダイオードを構成するウエルを
独立して分離することにより、寄生の横型トランジスタ
の影響を排除することができ、光電流の広い範囲に対し
て精度のよい圧縮出力を得ることが可能となる。
電変換回路において、前記２つの圧縮ダイオードは、そ
れぞれＣＭＯＳデバイス上に構成されたウエルとソース
・ドレインとなる拡散層の構造で構成され、上記各ウエ
ルはそれぞれ独立して分離されるように構成するもので
ある。このように各圧縮ダイオードを構成するウエルを
独立して分離することにより、寄生の横型トランジスタ
の影響を排除することができ、光電流の広い範囲に対し
て精度のよい圧縮出力を得ることが可能となる。
【００１３】
【実施例】次に実施例について説明する。図１は、本発
明に係る光電変換回路の第１実施例を示す回路構成図で
ある。図１において、１はフォトダイオード、２は圧縮
ダイオードとして動作する一端を電源電圧ＶDDに接続し
たコレクタ・ベース短絡型の npnトランジスタであり、
これらのフォトダイオード１と npnトランジスタ２との
間には、ゲート電位ＶG を接地電位としたｎＭＯＳトラ
ンジスタ３が設けられ、そのソースはフォトダイオード
１のカソードに、ドレインは npnトランジスタ２のエミ
ッタに接続されている。また、ｎＭＯＳトランジスタ３
のドレインとnpnトランジスタ２のエミッタとの接続点
には、高入力インピーダンスのバッファ４が接続され、
その出力側が出力端子５となっている。
明に係る光電変換回路の第１実施例を示す回路構成図で
ある。図１において、１はフォトダイオード、２は圧縮
ダイオードとして動作する一端を電源電圧ＶDDに接続し
たコレクタ・ベース短絡型の npnトランジスタであり、
これらのフォトダイオード１と npnトランジスタ２との
間には、ゲート電位ＶG を接地電位としたｎＭＯＳトラ
ンジスタ３が設けられ、そのソースはフォトダイオード
１のカソードに、ドレインは npnトランジスタ２のエミ
ッタに接続されている。また、ｎＭＯＳトランジスタ３
のドレインとnpnトランジスタ２のエミッタとの接続点
には、高入力インピーダンスのバッファ４が接続され、
その出力側が出力端子５となっている。
【００１４】このように構成した光電変換回路におい
て、ｎＭＯＳトランジスタ３のゲート電位ＶG を、ｎＭ
ＯＳトランジスタ３が飽和領域で動作するような電位設
定とすることによって、フォトダイオード１の電位はＶ
G −ＶGS（ＶGS：ｎＭＯＳトランジスタのソース・ゲー
ト間電圧）で、低入力インピーダンスとなり、フォトダ
イオード１で生じた光電流ＩPDは、ｎＭＯＳトランジス
タ３を介してコレクタ・ベース短絡型の npnトランジス
タ２に流れる。これにより、バッファ４の入力端には、
次式（３）で示される出力ＶOUT ′が発生する。 ＶOUT ′＝ＶDD−ＶT log （ＩPD／ＩS ） ・・・・・（３） 上記（３）式からもわかるように、図１に示した光電変
換回路においては、電源電圧ＶDDを基準とした光電流Ｉ
PDの圧縮出力が得られる。
て、ｎＭＯＳトランジスタ３のゲート電位ＶG を、ｎＭ
ＯＳトランジスタ３が飽和領域で動作するような電位設
定とすることによって、フォトダイオード１の電位はＶ
G −ＶGS（ＶGS：ｎＭＯＳトランジスタのソース・ゲー
ト間電圧）で、低入力インピーダンスとなり、フォトダ
イオード１で生じた光電流ＩPDは、ｎＭＯＳトランジス
タ３を介してコレクタ・ベース短絡型の npnトランジス
タ２に流れる。これにより、バッファ４の入力端には、
次式（３）で示される出力ＶOUT ′が発生する。 ＶOUT ′＝ＶDD−ＶT log （ＩPD／ＩS ） ・・・・・（３） 上記（３）式からもわかるように、図１に示した光電変
換回路においては、電源電圧ＶDDを基準とした光電流Ｉ
PDの圧縮出力が得られる。
【００１５】このように、フォトダイオード１と圧縮ダ
イオード用のコレクタ・ベース短絡型 npnトランジスタ
２の間に、ゲート接地型のような低入力インピーダンス
を呈する能動回路を設けることにより、フォトダイオー
ド１と圧縮ダイオード用のコレクタ・ベース短絡型 npn
トランジスタ２を分離して電位を設定することが可能と
なる。
イオード用のコレクタ・ベース短絡型 npnトランジスタ
２の間に、ゲート接地型のような低入力インピーダンス
を呈する能動回路を設けることにより、フォトダイオー
ド１と圧縮ダイオード用のコレクタ・ベース短絡型 npn
トランジスタ２を分離して電位を設定することが可能と
なる。
【００１６】これにより、ＣＭＯＳデバイスで得られる
寄生的な npnトランジスタのベースすなわちウエルを、
コレクタすなわちｎ基板と同電位となるように電源電圧
に設定できるため、見かけ上コレクタ・ベース短絡型ト
ランジスタとなり、 npnトランジスタの電流増幅率の影
響を受けない対数圧縮出力が得られる。以上のように、
図１に示した第１実施例によれば、ＣＭＯＳデバイス上
でも精度のよい対数圧縮回路を備えた光電変換回路が得
られることがわかる。
寄生的な npnトランジスタのベースすなわちウエルを、
コレクタすなわちｎ基板と同電位となるように電源電圧
に設定できるため、見かけ上コレクタ・ベース短絡型ト
ランジスタとなり、 npnトランジスタの電流増幅率の影
響を受けない対数圧縮出力が得られる。以上のように、
図１に示した第１実施例によれば、ＣＭＯＳデバイス上
でも精度のよい対数圧縮回路を備えた光電変換回路が得
られることがわかる。
【００１７】次に、上記第１実施例を改善した第２実施
例を、図２に基づいて説明する。フォトダイオード１の
電位は、ＶG −ＶGSとなるが、ｎＭＯＳトランジスタ３
のソース・ゲート間電圧ＶGSは、バイアス電流すなわち
光電流ＩPDに依存するため、明るさによりフォトダイオ
ードの逆バイアスが変化する。第２実施例は、この点を
改善するもので、図２に示すように、光電流ＩPDを圧縮
ダイオード用 npnトランジスタ２に転送するｎＭＯＳト
ランジスタ３のソース・ゲート間に、正入力端子を接地
したオペアンプ６を設け、該オペアンプ６を反転増幅器
として動作させるようにしている。
例を、図２に基づいて説明する。フォトダイオード１の
電位は、ＶG −ＶGSとなるが、ｎＭＯＳトランジスタ３
のソース・ゲート間電圧ＶGSは、バイアス電流すなわち
光電流ＩPDに依存するため、明るさによりフォトダイオ
ードの逆バイアスが変化する。第２実施例は、この点を
改善するもので、図２に示すように、光電流ＩPDを圧縮
ダイオード用 npnトランジスタ２に転送するｎＭＯＳト
ランジスタ３のソース・ゲート間に、正入力端子を接地
したオペアンプ６を設け、該オペアンプ６を反転増幅器
として動作させるようにしている。
【００１８】このように構成した第２実施例において
は、光電流ＩPDが変化しても、オペアンプ６の負入力端
子が仮想接地されるように、オペアンプ６の出力が変わ
るため、光電流ＩPDが変化しても、フォトダイオード１
のバイアス電圧は殆ど変化しない。
は、光電流ＩPDが変化しても、オペアンプ６の負入力端
子が仮想接地されるように、オペアンプ６の出力が変わ
るため、光電流ＩPDが変化しても、フォトダイオード１
のバイアス電圧は殆ど変化しない。
【００１９】また、図２に示した第２実施例において
は、フォトダイオードの印加バイアスを零とするため
に、反転増幅器としてオペアンプを用いたものを示した
が、逆バイアスを印加することが許容されるならば、反
転増幅器としてオペアンプを用いなくてもよい。図３は
反転増幅器として、ソース接地型のＣＭＯＳ反転回路を
用いた第３実施例を示す回路構成図である。
は、フォトダイオードの印加バイアスを零とするため
に、反転増幅器としてオペアンプを用いたものを示した
が、逆バイアスを印加することが許容されるならば、反
転増幅器としてオペアンプを用いなくてもよい。図３は
反転増幅器として、ソース接地型のＣＭＯＳ反転回路を
用いた第３実施例を示す回路構成図である。
【００２０】図３において、７はソース接地型のｎＭＯ
Ｓトランジスタで、ドレインは負荷として動作するゲー
トがバイアス電位ＶBIASに接続されたｐＭＯＳトランジ
スタ８に接続されている。この回路構成は反転増幅器を
構成しており、その入力すなわちｎＭＯＳトランジスタ
７のゲートがｎＭＯＳトランジスタ３のソースに接続さ
れ、またその出力すなわちｎＭＯＳトランジスタ７のド
レインがｎＭＯＳトランジスタ３のゲートに接続されて
いる。
Ｓトランジスタで、ドレインは負荷として動作するゲー
トがバイアス電位ＶBIASに接続されたｐＭＯＳトランジ
スタ８に接続されている。この回路構成は反転増幅器を
構成しており、その入力すなわちｎＭＯＳトランジスタ
７のゲートがｎＭＯＳトランジスタ３のソースに接続さ
れ、またその出力すなわちｎＭＯＳトランジスタ７のド
レインがｎＭＯＳトランジスタ３のゲートに接続されて
いる。
【００２１】このように構成された第３実施例において
は、フォトダイオード１にｎＭＯＳトランジスタ７のソ
ース・ゲート間電圧ＶGSが印加されるが、その電圧は光
電流ＩPDに依存せずほぼ一定となっている。したがっ
て、フォトダイオード１の逆バイアスを零としなくても
よい場合は、オペアンプを用いるより回路規模が小さく
てよいので、有効である。
は、フォトダイオード１にｎＭＯＳトランジスタ７のソ
ース・ゲート間電圧ＶGSが印加されるが、その電圧は光
電流ＩPDに依存せずほぼ一定となっている。したがっ
て、フォトダイオード１の逆バイアスを零としなくても
よい場合は、オペアンプを用いるより回路規模が小さく
てよいので、有効である。
【００２２】図１〜図３に示した各実施例では、フォト
ダイオードのカソード側からの出力を対数圧縮する形式
のものを示したが、アノード側からの出力を圧縮する第
４実施例を図４に基づいて説明する。この実施例におい
ては、転送用のゲート接地型ＭＯＳトランジスタとして
ｐＭＯＳトランジスタ11を用いており、該ｐＭＯＳトラ
ンジスタ11のソース・ゲート間には反転回路12が接続さ
れている。そして、ｐＭＯＳトランジスタ11で転送され
た光電流ＩPDは、ｎＭＯＳトランジスタ13，14で構成さ
れるカレントミラーで折り返され、圧縮ダイオード用の
コレクタ・ベース短絡型 npnトランジスタ２に供給され
る。
ダイオードのカソード側からの出力を対数圧縮する形式
のものを示したが、アノード側からの出力を圧縮する第
４実施例を図４に基づいて説明する。この実施例におい
ては、転送用のゲート接地型ＭＯＳトランジスタとして
ｐＭＯＳトランジスタ11を用いており、該ｐＭＯＳトラ
ンジスタ11のソース・ゲート間には反転回路12が接続さ
れている。そして、ｐＭＯＳトランジスタ11で転送され
た光電流ＩPDは、ｎＭＯＳトランジスタ13，14で構成さ
れるカレントミラーで折り返され、圧縮ダイオード用の
コレクタ・ベース短絡型 npnトランジスタ２に供給され
る。
【００２３】このように、カレントミラーを用いること
により、アノード側が出力となるフォトダイオードを用
いた光電流変換回路にも、本発明を適用することができ
る。
により、アノード側が出力となるフォトダイオードを用
いた光電流変換回路にも、本発明を適用することができ
る。
【００２４】また上記図１〜図４に示した各実施例にお
いては、ｎ基板のＣＭＯＳデバイスで得られる寄生 npn
トランジスタを利用した圧縮回路を備えた光電変換回路
を示したが、ｐ基板のＣＭＯＳデバイスでは、ｎウエル
をベースとし、ｐ+ 領域をエミッタとし、ｐ基板をコレ
クタとした寄生 pnpトランジスタを利用すればよい。こ
のためには、ｎウエルをｐ基板と同電位とし、図１〜図
４に示したｎＭＯＳトランジスタをｐＭＯＳトランジス
タに、ｐＭＯＳトランジスタをｎＭＯＳトランジスタに
置き換えて構成すればよい。
いては、ｎ基板のＣＭＯＳデバイスで得られる寄生 npn
トランジスタを利用した圧縮回路を備えた光電変換回路
を示したが、ｐ基板のＣＭＯＳデバイスでは、ｎウエル
をベースとし、ｐ+ 領域をエミッタとし、ｐ基板をコレ
クタとした寄生 pnpトランジスタを利用すればよい。こ
のためには、ｎウエルをｐ基板と同電位とし、図１〜図
４に示したｎＭＯＳトランジスタをｐＭＯＳトランジス
タに、ｐＭＯＳトランジスタをｎＭＯＳトランジスタに
置き換えて構成すればよい。
【００２５】次に、第５実施例を図５に基づいて説明す
る。この実施例は、圧縮ダイオード用のコレクタ・ベー
ス短絡型トランジスタの飽和電流ＩS の影響をなくすよ
うに構成した実施例である。図１に示した第１実施例等
で示したように、対数圧縮出力は前記（３）式で表され
るが、圧縮ダイオードを構成するトランジスタの飽和電
流ＩS はプロセスにより変動が生じると共に、温度によ
っても変動する。図５に示した第５実施例は、この飽和
電流ＩS の変動の影響を排除するようにしたものであ
る。
る。この実施例は、圧縮ダイオード用のコレクタ・ベー
ス短絡型トランジスタの飽和電流ＩS の影響をなくすよ
うに構成した実施例である。図１に示した第１実施例等
で示したように、対数圧縮出力は前記（３）式で表され
るが、圧縮ダイオードを構成するトランジスタの飽和電
流ＩS はプロセスにより変動が生じると共に、温度によ
っても変動する。図５に示した第５実施例は、この飽和
電流ＩS の変動の影響を排除するようにしたものであ
る。
【００２６】図５において、15は反転増幅器で、図２に
示したオペアンプや図３に示したＣＭＯＳ反転回路等で
構成してもよい。16は圧縮ダイオード用のコレクタ・ベ
ース短絡型 npnトランジスタ２と同様な構成の圧縮ダイ
オード用のコレクタ・ベース短絡型 npnトランジスタ
で、そのエミッタには定電流源17が接続されている。そ
して、反転増幅器15を含む圧縮回路の出力Ｖ1 と、定電
流源17より発生した定電流Ｉref をコレクタ・ベース短
絡型 npnトランジスタ16に流して得られる出力Ｖ2 と
を、差分回路18に入力し、その差分出力を出力ＶOUT と
して出力する構成となっている。上記出力Ｖ1 ，Ｖ
2 は、次式（４），（５）で表される。 Ｖ1 ＝ＶDD−ＶT log （ＩPD／ＩS ） ・・・・・・・・（４） Ｖ2 ＝ＶDD−ＶT log （Ｉref ／ＩS ） ・・・・・・・（５） Ｖ1 ，Ｖ2 の差分出力ＶOUT は、次式（６）で表され
る。 ＶOUT ＝Ｖ1 −Ｖ2 ＝ＶT log （ＩPD／Ｉref ） ・・・（６）
示したオペアンプや図３に示したＣＭＯＳ反転回路等で
構成してもよい。16は圧縮ダイオード用のコレクタ・ベ
ース短絡型 npnトランジスタ２と同様な構成の圧縮ダイ
オード用のコレクタ・ベース短絡型 npnトランジスタ
で、そのエミッタには定電流源17が接続されている。そ
して、反転増幅器15を含む圧縮回路の出力Ｖ1 と、定電
流源17より発生した定電流Ｉref をコレクタ・ベース短
絡型 npnトランジスタ16に流して得られる出力Ｖ2 と
を、差分回路18に入力し、その差分出力を出力ＶOUT と
して出力する構成となっている。上記出力Ｖ1 ，Ｖ
2 は、次式（４），（５）で表される。 Ｖ1 ＝ＶDD−ＶT log （ＩPD／ＩS ） ・・・・・・・・（４） Ｖ2 ＝ＶDD−ＶT log （Ｉref ／ＩS ） ・・・・・・・（５） Ｖ1 ，Ｖ2 の差分出力ＶOUT は、次式（６）で表され
る。 ＶOUT ＝Ｖ1 −Ｖ2 ＝ＶT log （ＩPD／Ｉref ） ・・・（６）
【００２７】上記（６）式からわかるように、定電流Ｉ
ref が一定ならば、対数圧縮された光電変換器の出力Ｖ
OUT には、トランジスタの飽和電流ＩS 等のようにプロ
セス変動や温度変動により大きく変わる要因が排除され
る。またＶT ＝ｋＴ／ｑと表されるため、上記（６）式
の出力ＶOUT は絶対温度に比例するが、バンドギャップ
回路等により絶対温度に比例する電圧出力をＩＣ化回路
で比較的簡単に作り出すことが可能なため、その絶対温
度に比例する出力を基準に割算を行うことによって、温
度の影響を完全に除去することができる。
ref が一定ならば、対数圧縮された光電変換器の出力Ｖ
OUT には、トランジスタの飽和電流ＩS 等のようにプロ
セス変動や温度変動により大きく変わる要因が排除され
る。またＶT ＝ｋＴ／ｑと表されるため、上記（６）式
の出力ＶOUT は絶対温度に比例するが、バンドギャップ
回路等により絶対温度に比例する電圧出力をＩＣ化回路
で比較的簡単に作り出すことが可能なため、その絶対温
度に比例する出力を基準に割算を行うことによって、温
度の影響を完全に除去することができる。
【００２８】次に、上記図５に示すような、圧縮ダイオ
ード用のコレクタ・ベース短絡型トランジスタを複数個
用いる光電変換回路を構成する場合の、ＣＭＯＳデバイ
スにおけるレイアウトを特定する実施例について説明す
る。図６は、図５に示すような、２つの圧縮ダイオード
用のコレクタ・ベース短絡型 npnトランジスタを用いた
場合のＣＭＯＳデバイス上におけるレイアウト例を示す
図である。この２つのコレクタ・ベース短絡型 npnトラ
ンジスタのベースは、共にＶDD電位なので、図６に示す
ように、ベースすなわちｐウエル23を共通にして、その
上の各トランジスタのエミッタとなるｎ+ 拡散層21，22
のみを分離する構成が考えられる。なお、図６において
24はｎ基板である。
ード用のコレクタ・ベース短絡型トランジスタを複数個
用いる光電変換回路を構成する場合の、ＣＭＯＳデバイ
スにおけるレイアウトを特定する実施例について説明す
る。図６は、図５に示すような、２つの圧縮ダイオード
用のコレクタ・ベース短絡型 npnトランジスタを用いた
場合のＣＭＯＳデバイス上におけるレイアウト例を示す
図である。この２つのコレクタ・ベース短絡型 npnトラ
ンジスタのベースは、共にＶDD電位なので、図６に示す
ように、ベースすなわちｐウエル23を共通にして、その
上の各トランジスタのエミッタとなるｎ+ 拡散層21，22
のみを分離する構成が考えられる。なお、図６において
24はｎ基板である。
【００２９】しかしながら、このようにｐウエル23を共
通にする構成では、２つのｎ+ 拡散層21，22をエミッタ
及びコレクタとし、ｐウエル23をベースとした寄生の横
型 npnトランジスタ25が動作するため、２つのコレクタ
・ベース短絡型 npnトランジスタの光電流ＩPDと定電流
Ｉref の差が大きな場合に、誤差を生じさせることがあ
る。
通にする構成では、２つのｎ+ 拡散層21，22をエミッタ
及びコレクタとし、ｐウエル23をベースとした寄生の横
型 npnトランジスタ25が動作するため、２つのコレクタ
・ベース短絡型 npnトランジスタの光電流ＩPDと定電流
Ｉref の差が大きな場合に、誤差を生じさせることがあ
る。
【００３０】そこで、図５に示すような複数のコレクタ
・ベース短絡型 npnトランジスタを用いる場合には、上
記図６に示したレイアウトとした場合に生じる寄生の横
型 npnトランジスタの影響を排除するために、図７に示
すように、分離したｐウエル31，32を用いる必要があ
る。このように分離したｐウエル31，32を用いて構成し
た複数のコレクタ・ベース短絡型トランジスタを用いる
ことにより、光電流ＩPDの広い範囲に対して、精度のよ
い圧縮出力を得ることが可能となる。なお、図７におい
て33，34はｎ+ 拡散層、35はｎ基板である。
・ベース短絡型 npnトランジスタを用いる場合には、上
記図６に示したレイアウトとした場合に生じる寄生の横
型 npnトランジスタの影響を排除するために、図７に示
すように、分離したｐウエル31，32を用いる必要があ
る。このように分離したｐウエル31，32を用いて構成し
た複数のコレクタ・ベース短絡型トランジスタを用いる
ことにより、光電流ＩPDの広い範囲に対して、精度のよ
い圧縮出力を得ることが可能となる。なお、図７におい
て33，34はｎ+ 拡散層、35はｎ基板である。
【００３１】
【発明の効果】以上実施例に基づいて説明したように、
請求項１〜６記載の各発明によれば、フォトダイオード
と圧縮ダイオードとの間に低入力インピーダンスを呈す
る能動回路を設けることにより、フォトダイオードと圧
縮ダイオードを分離して電位を設定することが可能であ
り、電流増幅率に依存せず精度よく動作する光電変換回
路の対数圧縮回路をＣＭＯＳデバイス上で得ることが可
能となる。また請求項７記載の発明によれば、圧縮ダイ
オードを構成するトランジスタの飽和電流等のようにプ
ロセス変動や温度変動により大きく変化する要因を排除
することができる。また請求項８記載の発明によれば、
寄生横型トランジスタの影響を排除することができ、光
電流の広い範囲に対して精度のよい圧縮出力を得ること
ができる。
請求項１〜６記載の各発明によれば、フォトダイオード
と圧縮ダイオードとの間に低入力インピーダンスを呈す
る能動回路を設けることにより、フォトダイオードと圧
縮ダイオードを分離して電位を設定することが可能であ
り、電流増幅率に依存せず精度よく動作する光電変換回
路の対数圧縮回路をＣＭＯＳデバイス上で得ることが可
能となる。また請求項７記載の発明によれば、圧縮ダイ
オードを構成するトランジスタの飽和電流等のようにプ
ロセス変動や温度変動により大きく変化する要因を排除
することができる。また請求項８記載の発明によれば、
寄生横型トランジスタの影響を排除することができ、光
電流の広い範囲に対して精度のよい圧縮出力を得ること
ができる。
【図１】本発明に係る光電変換回路の第１実施例を示す
回路構成図である。
回路構成図である。
【図２】本発明の第２実施例を示す回路構成図である。
【図３】本発明の第３実施例を示す回路構成図である。
【図４】本発明の第４実施例を示す回路構成図である。
【図５】本発明の第５実施例を示す回路構成図である。
【図６】図５に示した第５実施例における２つの圧縮ダ
イオード用のコレクタ・ベース短絡型トランジスタを構
成する場合に考えられるＣＭＯＳデバイス上のレイアウ
ト例を示す図である。
イオード用のコレクタ・ベース短絡型トランジスタを構
成する場合に考えられるＣＭＯＳデバイス上のレイアウ
ト例を示す図である。
【図７】本発明の第６実施例のコレクタ・ベース短絡型
トランジスタの構成のレイアウトを示す図である。
トランジスタの構成のレイアウトを示す図である。
【図８】一般的な対数圧縮型の光電変換回路の構成を示
す回路構成図である。
す回路構成図である。
【図９】ｎ基板を用いたＣＭＯＳデバイスの断面構成を
示す概略図である。
示す概略図である。
【図10】図９に示したＣＭＯＳデバイスを用いて構成し
た対数圧縮型の光電変換回路の等価回路を示す図であ
る。
た対数圧縮型の光電変換回路の等価回路を示す図であ
る。
１ フォトダイオード ２ コレクタ・ベース短絡型 npnトランジスタ ３ ｎＭＯＳトランジスタ ４ バッファ ５ 出力端子 ６ オペアンプ ７ ｎＭＯＳトランジスタ ８ ｐＭＯＳトランジスタ 11 ｐＭＯＳトランジスタ 12 反転回路 13，14 ｎＭＯＳトランジスタ 15 反転回路 16 コレクタ・ベース短絡型 npnトランジスタ 17 定電流源 21，22 ｎ+ 拡散層 23 ｐウエル 24 ｎ基板 25 寄生横型 npnトランジスタ 31，32 ｐウエル 33，34 ｎ+ 拡散層 35 ｎ基板
Claims (8)
- 【請求項１】 フォトダイオードと、該フォトダイオー
ドで発生した光電流を対数的に圧縮する圧縮ダイオード
を有する対数圧縮型の光電変換回路において、前記フォ
トダイオードと圧縮ダイオードの間に、低入力インピー
ダンスを呈する能動回路を設けたことを特徴とする光電
変換回路。 - 【請求項２】 前記能動回路は、ゲート接地型のＭＯＳ
トランジスタを含み、該ＭＯＳトランジスタのソースに
は前記フォトダイオードを接続したことを特徴とする請
求項１記載の光電変換回路。 - 【請求項３】 前記能動回路は、ゲート接地型のＭＯＳ
トランジスタを含み、該ＭＯＳトランジスタのソースに
は前記フォトダイオードを接続し、ドレインには前記圧
縮ダイオードを接続すると共に、ソース・ゲート間に反
転増幅回路を設けたことを特徴とする請求項１記載の光
電変換回路。 - 【請求項４】 前記反転増幅回路は、ソース接地型の第
１のＭＯＳトランジスタ及び負荷として動作する前記第
１のＭＯＳトランジスタと反対極性の第２のＭＯＳトラ
ンジスタとで構成されるＣＭＯＳ型反転回路であること
を特徴とする請求項３記載の光電変換回路。 - 【請求項５】 前記圧縮ダイオード及び能動回路は、Ｃ
ＭＯＳデバイスにより構成され、前記圧縮ダイオードは
基板の極性と反対の極性のウエルを一方の端子とし、該
ウエル上に形成されるＭＯＳデバイスのソース・ドレイ
ンとなる拡散層を他方の端子とした構造を備えているこ
とを特徴とする請求項１〜４のいずれか１項に記載の光
電変換回路。 - 【請求項６】 前記圧縮ダイオードを構成するウエルの
電位は、基板電位と同電位に設定されていることを特徴
とする請求項５記載の光電変換回路。 - 【請求項７】 前記圧縮ダイオードと同様な構造を有
し、基準電流が流れる第２の圧縮ダイオードを設けると
共に、これら２つの圧縮ダイオードの出力電圧の差分出
力を出力する手段を備えていることを特徴とする請求項
１〜６のいずれか１項に記載の光電変換回路。 - 【請求項８】 前記２つの圧縮ダイオードは、それぞれ
ＣＭＯＳデバイス上に構成されたウエルとソース・ドレ
インとなる拡散層の構造で構成され、上記各ウエルはそ
れぞれ独立して分離されていることを特徴とする請求項
７記載の光電変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169318A JPH08340128A (ja) | 1995-06-13 | 1995-06-13 | 光電変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169318A JPH08340128A (ja) | 1995-06-13 | 1995-06-13 | 光電変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340128A true JPH08340128A (ja) | 1996-12-24 |
Family
ID=15884324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7169318A Pending JPH08340128A (ja) | 1995-06-13 | 1995-06-13 | 光電変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340128A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005221688A (ja) * | 2004-02-05 | 2005-08-18 | Sony Corp | 表示装置および表示装置の駆動方法 |
| JP2010004026A (ja) * | 2008-05-22 | 2010-01-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
| US7683955B2 (en) | 2006-11-08 | 2010-03-23 | Sharp Kabushiki Kaisha | Photocurrent sensing circuit converting an illumination of visible light into an electric signal as well as photosensor and electronic device with the photocurrent sensing circuit |
-
1995
- 1995-06-13 JP JP7169318A patent/JPH08340128A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005221688A (ja) * | 2004-02-05 | 2005-08-18 | Sony Corp | 表示装置および表示装置の駆動方法 |
| US7683955B2 (en) | 2006-11-08 | 2010-03-23 | Sharp Kabushiki Kaisha | Photocurrent sensing circuit converting an illumination of visible light into an electric signal as well as photosensor and electronic device with the photocurrent sensing circuit |
| JP2010004026A (ja) * | 2008-05-22 | 2010-01-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
| JP2014017522A (ja) * | 2008-05-22 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050726 |