JPH0949762A - 光量電圧変換回路 - Google Patents
光量電圧変換回路Info
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- JPH0949762A JPH0949762A JP7203644A JP20364495A JPH0949762A JP H0949762 A JPH0949762 A JP H0949762A JP 7203644 A JP7203644 A JP 7203644A JP 20364495 A JP20364495 A JP 20364495A JP H0949762 A JPH0949762 A JP H0949762A
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- transistor
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Abstract
(57)【要約】
【課題】 少ない素子数で回路が構成され、ＣＭＯＳプ
ロセスでＩＣチップ化することができ、低照度でも安定
した電圧変換を的確に行うことができる光量電圧変換回
路を得る。 【解決手段】 シリコンフォトダイオードの出力を受け
るカレントミラー回路を用いてその出力を帰還し、シリ
コンフォトダイオードのアノード・カソード間電位を一
定に保持する。
ロセスでＩＣチップ化することができ、低照度でも安定
した電圧変換を的確に行うことができる光量電圧変換回
路を得る。 【解決手段】 シリコンフォトダイオードの出力を受け
るカレントミラー回路を用いてその出力を帰還し、シリ
コンフォトダイオードのアノード・カソード間電位を一
定に保持する。
Description
【０００１】
【発明の属する技術分野】この発明は、カメラ用自動露
出計回路等に使用されるもので、少ない素子数で実現可
能とした、光量を電圧値に変換する光量電圧変換回路に
関するものである。
出計回路等に使用されるもので、少ない素子数で実現可
能とした、光量を電圧値に変換する光量電圧変換回路に
関するものである。
【０００２】
【従来の技術】図６は、従来から使用されている、オペ
アンプを用いた光量電圧変換回路の説明図である。オペ
アンプの非反転入力端子（以下、ＶＰ端子と称す）にシ
リコンフォトダイオード（Ｓｉｌｉｃｏｎ Ｐｈｏｔｏ
Ｄｉｏｄｅ：以下、ＳＰＤと称す）のカソード端子
を、反転入力端子（以下、ＶＮ端子と称す）にＳＰＤの
アノード端子を接続し、またＶＰ端子には固定電圧ＶRE
F を印加する。更に、ＳＰＤのカソード端子とオペアン
プのＶＰ端子とを接続したラインにダイオードＤ２のア
ノード端子を接続、Ｄ２のカソード端子をオペアンプの
出力端子に接続し、出力をオペアンプの出力端子から取
り出している。
アンプを用いた光量電圧変換回路の説明図である。オペ
アンプの非反転入力端子（以下、ＶＰ端子と称す）にシ
リコンフォトダイオード（Ｓｉｌｉｃｏｎ Ｐｈｏｔｏ
Ｄｉｏｄｅ：以下、ＳＰＤと称す）のカソード端子
を、反転入力端子（以下、ＶＮ端子と称す）にＳＰＤの
アノード端子を接続し、またＶＰ端子には固定電圧ＶRE
F を印加する。更に、ＳＰＤのカソード端子とオペアン
プのＶＰ端子とを接続したラインにダイオードＤ２のア
ノード端子を接続、Ｄ２のカソード端子をオペアンプの
出力端子に接続し、出力をオペアンプの出力端子から取
り出している。
【０００３】ＳＰＤを用いた光量電圧変換回路の仕組み
は、ＳＰＤが受光することにより発生する光量に比例し
た光起電流を、ダイオードに注入することで、ダイオー
ドの順方向特性により対数圧縮した電圧値に変換するも
のである。このとき、低照度まで直線性を確保するため
には、ＳＰＤのアノード・カソード間電位差を０Ｖ程度
で、かつ一定に保たなければならない。
は、ＳＰＤが受光することにより発生する光量に比例し
た光起電流を、ダイオードに注入することで、ダイオー
ドの順方向特性により対数圧縮した電圧値に変換するも
のである。このとき、低照度まで直線性を確保するため
には、ＳＰＤのアノード・カソード間電位差を０Ｖ程度
で、かつ一定に保たなければならない。
【０００４】図６のように構成された従来回路では、Ｓ
ＰＤのアノード・カソード間電位差を０Ｖ一定とするた
めに、オペアンプの仮想接地の特性を利用している。こ
の特性によりＳＰＤのアノード・カソード間電位差を０
Ｖ程度で一定に保つことで、光量に比例した光起電流を
得ていた。こうして発生した光起電流をダイオードに注
入し、対数圧縮した電圧値に変換するものである。
ＰＤのアノード・カソード間電位差を０Ｖ一定とするた
めに、オペアンプの仮想接地の特性を利用している。こ
の特性によりＳＰＤのアノード・カソード間電位差を０
Ｖ程度で一定に保つことで、光量に比例した光起電流を
得ていた。こうして発生した光起電流をダイオードに注
入し、対数圧縮した電圧値に変換するものである。
【０００５】
【発明が解決しようとする課題】従来の光量電圧変換回
路は、オペアンプを使用しているため回路規模が大きく
なっており、特にマルチセンサ（多分割センサ）の場合
は、センサの数だけオペアンプが必要となり、大規模化
が余儀なくされ、回路規模削減の大きな妨げになってい
る。
路は、オペアンプを使用しているため回路規模が大きく
なっており、特にマルチセンサ（多分割センサ）の場合
は、センサの数だけオペアンプが必要となり、大規模化
が余儀なくされ、回路規模削減の大きな妨げになってい
る。
【０００６】ＳＰＤを内蔵した光量電圧変換回路を半導
体素子（以下ＩＣチップと称す）として構成した場合
は、ＳＰＤがＩＣチップの一定面積を占めているため、
チップ面積縮小のためには必然的に回路規模を削減せざ
るを得ないが、従来回路のような大規模回路ではチップ
面積縮小が困難となっている。
体素子（以下ＩＣチップと称す）として構成した場合
は、ＳＰＤがＩＣチップの一定面積を占めているため、
チップ面積縮小のためには必然的に回路規模を削減せざ
るを得ないが、従来回路のような大規模回路ではチップ
面積縮小が困難となっている。
【０００７】また、光起電流を対数圧縮する手段として
バイポーラ素子のアナログ特性を利用していることか
ら、光量電圧変換回路全てを既存のＣＭＯＳプロセスで
ＩＣチップ化することができないという問題点がある。
バイポーラ素子のアナログ特性を利用していることか
ら、光量電圧変換回路全てを既存のＣＭＯＳプロセスで
ＩＣチップ化することができないという問題点がある。
【０００８】更に、低照度領域における電気的特性で
は、ＳＰＤから出力される光起電流が微少であることか
ら、外部のノイズ等を受けやすく安定した電圧変換が行
えない、またはＳＰＤのセンササイズを大きくしなけれ
ばならない、という問題点がある。
は、ＳＰＤから出力される光起電流が微少であることか
ら、外部のノイズ等を受けやすく安定した電圧変換が行
えない、またはＳＰＤのセンササイズを大きくしなけれ
ばならない、という問題点がある。
【０００９】この発明は、かかる問題点を解決するため
になされたもので、少ない素子数で光量電圧変換回路を
構成することと、バイポーラプロセスだけでなく既存の
ＣＭＯＳプロセスでもＩＣチップ化すること、加えて低
照度領域でも安定した電圧変換を行うことを目的とす
る。
になされたもので、少ない素子数で光量電圧変換回路を
構成することと、バイポーラプロセスだけでなく既存の
ＣＭＯＳプロセスでもＩＣチップ化すること、加えて低
照度領域でも安定した電圧変換を行うことを目的とす
る。
【００１０】第１の発明は、少ない素子数で回路が構成
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を的確に行うことがで
きる光量電圧変換回路を得ようとするものである。
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を的確に行うことがで
きる光量電圧変換回路を得ようとするものである。
【００１１】第２の発明は、少ない素子数で回路が構成
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換をより的確に行うこと
ができる光量電圧変換回路を得ようとするものである。
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換をより的確に行うこと
ができる光量電圧変換回路を得ようとするものである。
【００１２】第３の発明は、少ない素子数で回路が構成
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を一層的確に行うこと
ができる光量電圧変換回路を得ようとするものである。
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を一層的確に行うこと
ができる光量電圧変換回路を得ようとするものである。
【００１３】第４の発明は、少ない素子数で回路が構成
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を的確に行うことがで
きる光量電圧変換回路を得ようとするものである。
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を的確に行うことがで
きる光量電圧変換回路を得ようとするものである。
【００１４】第５の発明は、少ない素子数で回路が構成
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を更に的確に行うこと
ができる光量電圧変換回路を得ようとするものである。
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換を更に的確に行うこと
ができる光量電圧変換回路を得ようとするものである。
【００１５】第６の発明は、少ない素子数で回路が構成
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換をより一層的確に行う
ことができる光量電圧変換回路を得ようとするものであ
る。
され、ＣＭＯＳプロセスでＩＣチップ化することがで
き、低照度でも安定した電圧変換をより一層的確に行う
ことができる光量電圧変換回路を得ようとするものであ
る。
【００１６】
【課題を解決するための手段】第１の発明においては、
シリコンフォトダイオードの受光により発生する出力に
応じた電圧を導出する光量電圧変換回路において、シリ
コンフォトダイオードの出力を受けるカレントミラー回
路を用いてその出力を帰還し、シリコンフォトダイオー
ドのアノード・カソード間電位を所定電位で一定に保持
するものである。
シリコンフォトダイオードの受光により発生する出力に
応じた電圧を導出する光量電圧変換回路において、シリ
コンフォトダイオードの出力を受けるカレントミラー回
路を用いてその出力を帰還し、シリコンフォトダイオー
ドのアノード・カソード間電位を所定電位で一定に保持
するものである。
【００１７】第２の発明においては、シリコンフォトダ
イオードに入力が接続されたカレントミラー回路と、こ
のカレントミラー回路の出力電流を増幅する電流増幅手
段と、この電流増幅手段により増幅された電流の一部を
前記シリコンフォトダイオードに帰還をかける電流帰還
手段とを備え、前記電流帰還手段と前記シリコンフォト
ダイオードとの接続点にダイオードを接続し、シリコン
フォトダイオードのアノード・カソード間電位を所定電
位で一定に保持するものである。
イオードに入力が接続されたカレントミラー回路と、こ
のカレントミラー回路の出力電流を増幅する電流増幅手
段と、この電流増幅手段により増幅された電流の一部を
前記シリコンフォトダイオードに帰還をかける電流帰還
手段とを備え、前記電流帰還手段と前記シリコンフォト
ダイオードとの接続点にダイオードを接続し、シリコン
フォトダイオードのアノード・カソード間電位を所定電
位で一定に保持するものである。
【００１８】第３の発明においては、シリコンフォトダ
イオードのアノード端子またはカソード端子のいずれか
一方に入力が接続されたカレントミラー回路と、前記カ
レントミラー回路の出力電流を２倍に増幅する電流増幅
手段と、前記電流増幅手段により２倍に増幅された電流
のうち、半分を前記シリコンフォトダイオードのアノー
ドまたはカソード端子の残りの一方に帰還をかける電流
帰還手段と、前記電流帰還手段と、前記シリコンフォト
ダイオードのアノードまたはカソード端子との接続点
に、前記カレントミラー回路を構成するトランジスタと
同一構造のトランジスタにより構成されたダイオードを
接続したものである。
イオードのアノード端子またはカソード端子のいずれか
一方に入力が接続されたカレントミラー回路と、前記カ
レントミラー回路の出力電流を２倍に増幅する電流増幅
手段と、前記電流増幅手段により２倍に増幅された電流
のうち、半分を前記シリコンフォトダイオードのアノー
ドまたはカソード端子の残りの一方に帰還をかける電流
帰還手段と、前記電流帰還手段と、前記シリコンフォト
ダイオードのアノードまたはカソード端子との接続点
に、前記カレントミラー回路を構成するトランジスタと
同一構造のトランジスタにより構成されたダイオードを
接続したものである。
【００１９】第４の発明においては、シリコンフォトダ
イオードのアノード端子にコレクタ端子とベース端子を
接続し、エミッタ端子を接地したｎｐｎトランジスタＮ
１と、このｎｐｎトランジスタＮ１のベース端子にベー
ス端子を接続し、エミッタ端子を接地した、ｎｐｎトラ
ンジスタＮ１と同じトランジスタサイズのｎｐｎトラン
ジスタＮ２と、このｎｐｎトランジスタＮ２のコレクタ
端子にコレクタ端子とベース端子を接続、エミッタ端子
を電源に直結したｐｎｐトランジスタＰ１と、このｐｎ
ｐトランジスタＰ１のベース端子にベース端子を接続
し、エミッタ端子を電源に直結し、コレクタ端子をシリ
コンフォトダイオードのカソード端子に接続したｐｎｐ
トランジスタＰ１の２倍のトランジスタサイズを有する
ｐｎｐトランジスタＰ２と、このｐｎｐトランジスタＰ
２のコレクタ端子とシリコンフォトダイオードのカソー
ド端子とを接続したラインにコレクタ端子とベース端子
を接続し、エミッタ端子を接地した、ｎｐｎトランジス
タＮ１と同じトランジスタサイズのｎｐｎトランジスタ
Ｎ３と、ｐｎｐトランジスタＰ１のベース端子にベース
端子を接続し、エミッタ端子を電源に直結した、ｐｎｐ
トランジスタＰ１と同じトランジスタサイズのｐｎｐト
ランジスタＰ３と、このｐｎｐトランジスタＰ３のコレ
クタ端子のアノード端子を接続し、カソード端子に固定
電圧ＶREF を印加したダイオードＤ１を含み、シリコン
フォトダイオードが発生する光量に比例した光起電流を
対数圧縮した電圧値として、ｐｎｐトランジスタＰ３の
コレクタ端子とダイオードＤ１のアノード端子の接続ラ
インから取り出すものである。
イオードのアノード端子にコレクタ端子とベース端子を
接続し、エミッタ端子を接地したｎｐｎトランジスタＮ
１と、このｎｐｎトランジスタＮ１のベース端子にベー
ス端子を接続し、エミッタ端子を接地した、ｎｐｎトラ
ンジスタＮ１と同じトランジスタサイズのｎｐｎトラン
ジスタＮ２と、このｎｐｎトランジスタＮ２のコレクタ
端子にコレクタ端子とベース端子を接続、エミッタ端子
を電源に直結したｐｎｐトランジスタＰ１と、このｐｎ
ｐトランジスタＰ１のベース端子にベース端子を接続
し、エミッタ端子を電源に直結し、コレクタ端子をシリ
コンフォトダイオードのカソード端子に接続したｐｎｐ
トランジスタＰ１の２倍のトランジスタサイズを有する
ｐｎｐトランジスタＰ２と、このｐｎｐトランジスタＰ
２のコレクタ端子とシリコンフォトダイオードのカソー
ド端子とを接続したラインにコレクタ端子とベース端子
を接続し、エミッタ端子を接地した、ｎｐｎトランジス
タＮ１と同じトランジスタサイズのｎｐｎトランジスタ
Ｎ３と、ｐｎｐトランジスタＰ１のベース端子にベース
端子を接続し、エミッタ端子を電源に直結した、ｐｎｐ
トランジスタＰ１と同じトランジスタサイズのｐｎｐト
ランジスタＰ３と、このｐｎｐトランジスタＰ３のコレ
クタ端子のアノード端子を接続し、カソード端子に固定
電圧ＶREF を印加したダイオードＤ１を含み、シリコン
フォトダイオードが発生する光量に比例した光起電流を
対数圧縮した電圧値として、ｐｎｐトランジスタＰ３の
コレクタ端子とダイオードＤ１のアノード端子の接続ラ
インから取り出すものである。
【００２０】第５の発明においては、ｎｐｎトランジス
タＮ１をＮ型ＭＯＳトランジスタＮ５に置き換え、ドレ
イン端子とゲート端子をシリコンフォトダイオードのア
ノード端子に接続、ソース端子を接地し、ｎｐｎトラン
ジスタＮ２をＮ型ＭＯＳトランジスタＮ５と同じトラン
ジスタサイズのＮ型ＭＯＳトランジスタＮ６に置き換
え、ゲート端子をＮ型ＭＯＳトランジスタＮ５のゲート
端子と接続、ソース端子を接地し、ｐｎｐトランジスタ
Ｐ１をＰ型ＭＯＳトランジスタＰ５に置き換え、ドレイ
ン端子とゲート端子をＮ型ＭＯＳトランジスタＮ６のド
レイン端子に接続し、ソース端子を電源に直結し、ｐｎ
ｐトランジスタＰ２をＰ型ＭＯＳトランジスタＰ５の２
倍のトランジスタサイズを有するＰ型ＭＯＳトランジス
タＰ６に置き換え、ゲート端子をＰ型ＭＯＳトランジス
タＰ５のゲート端子に接続し、ソース端子を電源に直結
し、ドレイン端子をシリコンフォトダイオードのカソー
ド端子に接続し、ｎｐｎトランジスタＮ３をＮ型ＭＯＳ
トランジスタＮ５と同じトランジスタサイズのＮ型ＭＯ
ＳトランジスタＮ７に置き換え、ドレイン端子とゲート
端子をＰ型ＭＯＳトランジスタＰ６のドレイン端子とＳ
ＰＤのカソード端子とを接続したラインに接続、ソース
端子を接地し、ｐｎｐトランジスタＰ３をＰ型ＭＯＳト
ランジスタＰ５と同じトランジスタサイズのＰ型ＭＯＳ
トランジスタＰ７に置き換え、ゲート端子をＰ型ＭＯＳ
トランジスタＰ５のゲート端子と接続し、ソース端子を
電源に直結し、ダイオードＤ１をｐｎｐトランジスタＰ
８に置き換え、エミッタ端子をＰ型ＭＯＳトランジスタ
Ｐ７のドレイン端子に接続し、コレクタ端子を接地し、
ベース端子に固定電圧ＶREF を印加し、このｐｎｐトラ
ンジスタを、コレクタに相当する第１導電型の半導体基
板と、前記半導体基板上に選択的に形成され、ベースに
相当する第２導電型の第１拡散層と、前記第１拡散層上
に選択的に形成され、エミッタに相当する第１導電型の
第２拡散層により構成したものである。
タＮ１をＮ型ＭＯＳトランジスタＮ５に置き換え、ドレ
イン端子とゲート端子をシリコンフォトダイオードのア
ノード端子に接続、ソース端子を接地し、ｎｐｎトラン
ジスタＮ２をＮ型ＭＯＳトランジスタＮ５と同じトラン
ジスタサイズのＮ型ＭＯＳトランジスタＮ６に置き換
え、ゲート端子をＮ型ＭＯＳトランジスタＮ５のゲート
端子と接続、ソース端子を接地し、ｐｎｐトランジスタ
Ｐ１をＰ型ＭＯＳトランジスタＰ５に置き換え、ドレイ
ン端子とゲート端子をＮ型ＭＯＳトランジスタＮ６のド
レイン端子に接続し、ソース端子を電源に直結し、ｐｎ
ｐトランジスタＰ２をＰ型ＭＯＳトランジスタＰ５の２
倍のトランジスタサイズを有するＰ型ＭＯＳトランジス
タＰ６に置き換え、ゲート端子をＰ型ＭＯＳトランジス
タＰ５のゲート端子に接続し、ソース端子を電源に直結
し、ドレイン端子をシリコンフォトダイオードのカソー
ド端子に接続し、ｎｐｎトランジスタＮ３をＮ型ＭＯＳ
トランジスタＮ５と同じトランジスタサイズのＮ型ＭＯ
ＳトランジスタＮ７に置き換え、ドレイン端子とゲート
端子をＰ型ＭＯＳトランジスタＰ６のドレイン端子とＳ
ＰＤのカソード端子とを接続したラインに接続、ソース
端子を接地し、ｐｎｐトランジスタＰ３をＰ型ＭＯＳト
ランジスタＰ５と同じトランジスタサイズのＰ型ＭＯＳ
トランジスタＰ７に置き換え、ゲート端子をＰ型ＭＯＳ
トランジスタＰ５のゲート端子と接続し、ソース端子を
電源に直結し、ダイオードＤ１をｐｎｐトランジスタＰ
８に置き換え、エミッタ端子をＰ型ＭＯＳトランジスタ
Ｐ７のドレイン端子に接続し、コレクタ端子を接地し、
ベース端子に固定電圧ＶREF を印加し、このｐｎｐトラ
ンジスタを、コレクタに相当する第１導電型の半導体基
板と、前記半導体基板上に選択的に形成され、ベースに
相当する第２導電型の第１拡散層と、前記第１拡散層上
に選択的に形成され、エミッタに相当する第１導電型の
第２拡散層により構成したものである。
【００２１】第６の発明においては、ｐｎｐトランジス
タＰ３またはＰ型ＭＯＳトランジスタＰ７のトランジス
タサイズを大きくし、それぞれｐｎｐトランジスタＰ１
・Ｐ型ＭＯＳトランジスタＰ５とのカレントミラー比を
調整することで、電圧値に変換する前に光起電流が増幅
できるものである。
タＰ３またはＰ型ＭＯＳトランジスタＰ７のトランジス
タサイズを大きくし、それぞれｐｎｐトランジスタＰ１
・Ｐ型ＭＯＳトランジスタＰ５とのカレントミラー比を
調整することで、電圧値に変換する前に光起電流が増幅
できるものである。
【００２２】そして、上記課題達成手段においては、次
の通りの作用を有する。上記の通り、ＳＰＤ１つあたり
７素子で光量電圧変換回路が構成できるため、オペアン
プを使用していた従来回路に対し大幅な回路規模削減と
なる。特に、マルチセンサ（多分割センサ）において
は、より大きな効果として現れるものである。また、半
導体集積回路として構成した場合は、回路規模削減に伴
いＩＣチップサイズ縮小が実現でき、コストダウンにつ
ながる。
の通りの作用を有する。上記の通り、ＳＰＤ１つあたり
７素子で光量電圧変換回路が構成できるため、オペアン
プを使用していた従来回路に対し大幅な回路規模削減と
なる。特に、マルチセンサ（多分割センサ）において
は、より大きな効果として現れるものである。また、半
導体集積回路として構成した場合は、回路規模削減に伴
いＩＣチップサイズ縮小が実現でき、コストダウンにつ
ながる。
【００２３】更に、第３の発明について記述したよう
に、光量電圧変換回路を構成するバイポーラトランジス
タをＭＯＳトランジスタに置き換え、ダイオードＤ１の
代わりにｐｎｐトランジスタを作り込むことで、既存の
ＣＭＯＳプロセスにより半導体集積回路とすることが可
能となり、より集積度を高めることができる。
に、光量電圧変換回路を構成するバイポーラトランジス
タをＭＯＳトランジスタに置き換え、ダイオードＤ１の
代わりにｐｎｐトランジスタを作り込むことで、既存の
ＣＭＯＳプロセスにより半導体集積回路とすることが可
能となり、より集積度を高めることができる。
【００２４】また、低照度領域における微少光起電流に
関しては、ｐｎｐトランジスタＰ３、またはＰ型ＭＯＳ
トランジスタＰ７のトランジスタサイズを大きくし、そ
れぞれｐｎｐトランジスタＰ１、Ｐ型ＭＯＳトランジス
タＰ５とのカレントミラー比を調整することで、ＳＰＤ
より発生する光起電流を思いのまま増幅できるため、よ
り低照度の領域まで安定した出力電圧を得ることができ
る。
関しては、ｐｎｐトランジスタＰ３、またはＰ型ＭＯＳ
トランジスタＰ７のトランジスタサイズを大きくし、そ
れぞれｐｎｐトランジスタＰ１、Ｐ型ＭＯＳトランジス
タＰ５とのカレントミラー比を調整することで、ＳＰＤ
より発生する光起電流を思いのまま増幅できるため、よ
り低照度の領域まで安定した出力電圧を得ることができ
る。
【００２５】
実施の形態１．図１は、この発明の実施の一形態を示す
回路図である。この発明に係る光量電圧変換回路は、Ｓ
ＰＤのアノード端子にコレクタ端子とベース端子を接続
し、エミッタ端子を接地したｎｐｎトランジスタＮ１
と、このｎｐｎトランジスタＮ１のベース端子にベース
端子を接続、エミッタ端子を接地した、ｎｐｎトランジ
スタＮ１と同じトランジスタサイズのｎｐｎトランジス
タＮ２と、このｎｐｎトランジスタＮ２のコレクタ端子
にコレクタ端子とベース端子を接続、エミッタ端子を電
源に直結したｐｎｐトランジスタＰ１と、このｐｎｐト
ランジスタＰ１のベース端子にベース端子を接続、エミ
ッタ端子を電源に直結、コレクタ端子にＳＰＤのカソー
ド端子を接続した、ｐｎｐトランジスタＰ１の２倍のト
ランジスタサイズを有するｐｎｐトランジスタＰ２と、
このｐｎｐトランジスタＰ２のコレクタ端子とＳＰＤの
カソード端子とを接続したラインにコレクタ端子とベー
ス端子を接続し、エミッタ端子を接地した、ｎｐｎトラ
ンジスタＮ１と同じトランジスタサイズのｎｐｎトラン
ジスタＮ３と、ｐｎｐトランジスタＰ１のベース端子に
ベース端子を接続、エミッタ端子を電源に直結した、ｐ
ｎｐトランジスタＰ１と同じトランジスタサイズのｐｎ
ｐトランジスタＰ３と、このｐｎｐトランジスタＰ３の
コレクタ端子にアノード端子を接続し、カソード端子に
固定電圧ＶREF を印加したダイオードＤ１とを含む回路
構成となっている。
回路図である。この発明に係る光量電圧変換回路は、Ｓ
ＰＤのアノード端子にコレクタ端子とベース端子を接続
し、エミッタ端子を接地したｎｐｎトランジスタＮ１
と、このｎｐｎトランジスタＮ１のベース端子にベース
端子を接続、エミッタ端子を接地した、ｎｐｎトランジ
スタＮ１と同じトランジスタサイズのｎｐｎトランジス
タＮ２と、このｎｐｎトランジスタＮ２のコレクタ端子
にコレクタ端子とベース端子を接続、エミッタ端子を電
源に直結したｐｎｐトランジスタＰ１と、このｐｎｐト
ランジスタＰ１のベース端子にベース端子を接続、エミ
ッタ端子を電源に直結、コレクタ端子にＳＰＤのカソー
ド端子を接続した、ｐｎｐトランジスタＰ１の２倍のト
ランジスタサイズを有するｐｎｐトランジスタＰ２と、
このｐｎｐトランジスタＰ２のコレクタ端子とＳＰＤの
カソード端子とを接続したラインにコレクタ端子とベー
ス端子を接続し、エミッタ端子を接地した、ｎｐｎトラ
ンジスタＮ１と同じトランジスタサイズのｎｐｎトラン
ジスタＮ３と、ｐｎｐトランジスタＰ１のベース端子に
ベース端子を接続、エミッタ端子を電源に直結した、ｐ
ｎｐトランジスタＰ１と同じトランジスタサイズのｐｎ
ｐトランジスタＰ３と、このｐｎｐトランジスタＰ３の
コレクタ端子にアノード端子を接続し、カソード端子に
固定電圧ＶREF を印加したダイオードＤ１とを含む回路
構成となっている。
【００２６】ＳＰＤのアノード端子にｎｐｎトランジス
タＮ１のコレクタ端子とベース端子を接続しているた
め、ｎｐｎトランジスタＮ１のコレクタ電流はＳＰＤが
発生する光起電流ＩL そのものである。また、ｎｐｎト
ランジスタＮ１のエミッタ端子を接地することにより、
ＳＰＤのアノード側の電位はｎｐｎトランジスタＮ１の
ベース・エミッタ間電圧に固定されることとなる。この
電圧をＶBE1 とする。ここに、ｎｐｎトランジスタＮ１
とｎｐｎトランジスタＮ２は同じトランジスタサイズの
ｎｐｎトランジスタによりカレントミラー回路を構成し
ているため、ｎｐｎトランジスタＮ２のコレクタ端子は
ｎｐｎトランジスタＮ１のコレクタ端子に流れているＩ
L と同じ電流を引き抜いている。このｎｐｎトランジス
タＮ２のコレクタ端子には、ｐｎｐトランジスタＰ１の
コレクタ端子を接続しているため、ｐｎｐトランジスタ
Ｐ１のコレクタ端子からはＩL の電流が引き出される。
ｐｎｐトランジスタＰ１のベース端子はコレクタ端子と
接続し、エミッタ端子は電源に直結しており、このｐｎ
ｐトランジスタＰ１とカレントミラー回路を構成してい
るのがｐｎｐトランジスタＰ２である。ｐｎｐトランジ
スタＰ２のトランジスタサイズをｐｎｐトランジスタＰ
１の２倍としていることから、ｐｎｐトランジスタＰ２
のコレクタ端子からは２×ＩL の電流が流し出されるこ
ととなる。このｐｎｐトランジスタＰ２のコレクタ端子
には、ｎｐｎトランジスタＮ１と同じトランジスタサイ
ズを有するｎｐｎトランジスタＮ３のコレクタ端子とベ
ース端子、ならびにＳＰＤのカソード端子を接続してお
り、ｎｐｎトランジスタＮ３のエミッタ端子を接地して
いることから、ｐｎｐトランジスタＰ２のドレイン端子
から流し出される２×ＩL の電流はｎｐｎトランジスタ
Ｎ１側とｎｐｎトランジスタＮ３側に分流され、ｎｐｎ
トランジスタＮ３にｎｐｎトランジスタＮ１と同じ電流
ＩL が流れ込む。この接続によりＳＰＤのカソード側の
電位はｎｐｎトランジスタＮ３のベース・エミッタ間電
圧となる。この電圧をＶBE3 とする。いま、ｎｐｎトラ
ンジスタＮ１とｎｐｎトランジスタＮ３は同じサイズの
ｎｐｎトランジスタであり、各々のコレクタ端子には同
じ電流ＩL が流れることからＶBE1 ＝ＶBE3 の関係が成
り立つ。このようにＳＰＤのアノード端子とカソード端
子に同じ電圧を印加することで、ＳＰＤのアノード・カ
ソード間電位を、０Ｖ一定に保つことが可能である。ま
た、光量が変化してもＶBE1 ＝ＶBE3 の関係は変化しな
いため、上記の状態を保持することができるものであ
る。
タＮ１のコレクタ端子とベース端子を接続しているた
め、ｎｐｎトランジスタＮ１のコレクタ電流はＳＰＤが
発生する光起電流ＩL そのものである。また、ｎｐｎト
ランジスタＮ１のエミッタ端子を接地することにより、
ＳＰＤのアノード側の電位はｎｐｎトランジスタＮ１の
ベース・エミッタ間電圧に固定されることとなる。この
電圧をＶBE1 とする。ここに、ｎｐｎトランジスタＮ１
とｎｐｎトランジスタＮ２は同じトランジスタサイズの
ｎｐｎトランジスタによりカレントミラー回路を構成し
ているため、ｎｐｎトランジスタＮ２のコレクタ端子は
ｎｐｎトランジスタＮ１のコレクタ端子に流れているＩ
L と同じ電流を引き抜いている。このｎｐｎトランジス
タＮ２のコレクタ端子には、ｐｎｐトランジスタＰ１の
コレクタ端子を接続しているため、ｐｎｐトランジスタ
Ｐ１のコレクタ端子からはＩL の電流が引き出される。
ｐｎｐトランジスタＰ１のベース端子はコレクタ端子と
接続し、エミッタ端子は電源に直結しており、このｐｎ
ｐトランジスタＰ１とカレントミラー回路を構成してい
るのがｐｎｐトランジスタＰ２である。ｐｎｐトランジ
スタＰ２のトランジスタサイズをｐｎｐトランジスタＰ
１の２倍としていることから、ｐｎｐトランジスタＰ２
のコレクタ端子からは２×ＩL の電流が流し出されるこ
ととなる。このｐｎｐトランジスタＰ２のコレクタ端子
には、ｎｐｎトランジスタＮ１と同じトランジスタサイ
ズを有するｎｐｎトランジスタＮ３のコレクタ端子とベ
ース端子、ならびにＳＰＤのカソード端子を接続してお
り、ｎｐｎトランジスタＮ３のエミッタ端子を接地して
いることから、ｐｎｐトランジスタＰ２のドレイン端子
から流し出される２×ＩL の電流はｎｐｎトランジスタ
Ｎ１側とｎｐｎトランジスタＮ３側に分流され、ｎｐｎ
トランジスタＮ３にｎｐｎトランジスタＮ１と同じ電流
ＩL が流れ込む。この接続によりＳＰＤのカソード側の
電位はｎｐｎトランジスタＮ３のベース・エミッタ間電
圧となる。この電圧をＶBE3 とする。いま、ｎｐｎトラ
ンジスタＮ１とｎｐｎトランジスタＮ３は同じサイズの
ｎｐｎトランジスタであり、各々のコレクタ端子には同
じ電流ＩL が流れることからＶBE1 ＝ＶBE3 の関係が成
り立つ。このようにＳＰＤのアノード端子とカソード端
子に同じ電圧を印加することで、ＳＰＤのアノード・カ
ソード間電位を、０Ｖ一定に保つことが可能である。ま
た、光量が変化してもＶBE1 ＝ＶBE3 の関係は変化しな
いため、上記の状態を保持することができるものであ
る。
【００２７】こうして得られた光量に比例した光起電流
ＩL は、ｐｎｐトランジスタＰ１とカレントミラー回路
を構成しているｐｎｐトランジスタＰ３のコレクタ端子
から取り出すことができ、この電流をダイオードＤ１の
アノード端子に注入することで対数圧縮した電圧値に変
換するものである。出力電圧ＶOUT は次式となる。
ＩL は、ｐｎｐトランジスタＰ１とカレントミラー回路
を構成しているｐｎｐトランジスタＰ３のコレクタ端子
から取り出すことができ、この電流をダイオードＤ１の
アノード端子に注入することで対数圧縮した電圧値に変
換するものである。出力電圧ＶOUT は次式となる。
【００２８】
【数１】
【００２９】以上の通り、ＳＰＤ一つあたり７素子で光
量電圧変換回路を構成することができ、大幅な回路規模
削減となり、半導体集積回路化した場合はＩＣチップ面
積を縮小することができる。
量電圧変換回路を構成することができ、大幅な回路規模
削減となり、半導体集積回路化した場合はＩＣチップ面
積を縮小することができる。
【００３０】また、ダイオードＤ１の代わりにｐｎｐト
ランジスタを代用することができる。図２が、その説明
図で、ｎｐｎトランジスタＮ１〜ｎｐｎトランジスタＮ
３とｐｎｐトランジスタＰ１〜ｐｎｐトランジスタＰ３
の回路構成は図１の通りである。ｐｎｐトランジスタＰ
４がダイオードＤ１に替わるｐｎｐトランジスタであ
り、エミッタ端子をｐｎｐトランジスタＰ３のコレクタ
端子に接続、ベース端子に固定電圧ＶREF を印加、コレ
クタ端子を接地する。出力をｐｎｐトランジスタＰ３の
コレクタ端子とｐｎｐトランジスタＰ４のエミッタ端子
とを接続したラインから得る。この場合、ｐｎｐトラン
ジスタＰ４のエミッタ端子にｐｎｐトランジスタＰ３の
コレクタ端子から光起電流ＩL と同じ電流が流れ込み、
ｐｎｐトランジスタのエミッタ電流とベース・エミッタ
間電圧の関係ＩE −ＶBE特性により、対数圧縮した電圧
とすることができる。このときの出力電圧は、（１）式
と一致する。
ランジスタを代用することができる。図２が、その説明
図で、ｎｐｎトランジスタＮ１〜ｎｐｎトランジスタＮ
３とｐｎｐトランジスタＰ１〜ｐｎｐトランジスタＰ３
の回路構成は図１の通りである。ｐｎｐトランジスタＰ
４がダイオードＤ１に替わるｐｎｐトランジスタであ
り、エミッタ端子をｐｎｐトランジスタＰ３のコレクタ
端子に接続、ベース端子に固定電圧ＶREF を印加、コレ
クタ端子を接地する。出力をｐｎｐトランジスタＰ３の
コレクタ端子とｐｎｐトランジスタＰ４のエミッタ端子
とを接続したラインから得る。この場合、ｐｎｐトラン
ジスタＰ４のエミッタ端子にｐｎｐトランジスタＰ３の
コレクタ端子から光起電流ＩL と同じ電流が流れ込み、
ｐｎｐトランジスタのエミッタ電流とベース・エミッタ
間電圧の関係ＩE −ＶBE特性により、対数圧縮した電圧
とすることができる。このときの出力電圧は、（１）式
と一致する。
【００３１】更に、ｎｐｎトランジスタを用いても、同
じ結果を得ることができる。図３が、その説明図で、ｎ
ｐｎトランジスタＮ１〜ｎｐｎトランジスタＮ３とｐｎ
ｐトランジスタＰ１〜ｐｎｐトランジスタＰ３の回路構
成は図１の通りである。ｎｐｎトランジスタＮ４がダイ
オードＤ１に替わるｎｐｎトランジスタであり、コレク
タ端子をｐｎｐトランジスタＰ３のコレクタ端子に接
続、ベース端子をコレクタ端子に接続、エミッタ端子の
固定電圧ＶREF を印加し、出力をｐｎｐトランジスタＰ
３のコレクタ端子とｎｐｎトランジスタＮ４のコレクタ
端子とを接続したラインから得る。この場合、ｎｐｎト
ランジスタＮ４のコレクタ端子にｐｎｐトランジスタＰ
３のコレクタ端子から光起電流ＩL と同じ電流が流れ込
み、ｎｐｎトランジスタのエミッタ電流とベース・エミ
ッタ間電圧の関係ＩE −ＶBE特性により、対数圧縮した
電圧とすることができる。このときの出力電圧は、
（１）式と一致する。
じ結果を得ることができる。図３が、その説明図で、ｎ
ｐｎトランジスタＮ１〜ｎｐｎトランジスタＮ３とｐｎ
ｐトランジスタＰ１〜ｐｎｐトランジスタＰ３の回路構
成は図１の通りである。ｎｐｎトランジスタＮ４がダイ
オードＤ１に替わるｎｐｎトランジスタであり、コレク
タ端子をｐｎｐトランジスタＰ３のコレクタ端子に接
続、ベース端子をコレクタ端子に接続、エミッタ端子の
固定電圧ＶREF を印加し、出力をｐｎｐトランジスタＰ
３のコレクタ端子とｎｐｎトランジスタＮ４のコレクタ
端子とを接続したラインから得る。この場合、ｎｐｎト
ランジスタＮ４のコレクタ端子にｐｎｐトランジスタＰ
３のコレクタ端子から光起電流ＩL と同じ電流が流れ込
み、ｎｐｎトランジスタのエミッタ電流とベース・エミ
ッタ間電圧の関係ＩE −ＶBE特性により、対数圧縮した
電圧とすることができる。このときの出力電圧は、
（１）式と一致する。
【００３２】実施の形態２．図４は、実施の形態１で示
した光量電圧変換回路を、既存のＣＭＯＳプロセスで半
導体集積回路とする場合の回路図である。ｎｐｎトラン
ジスタＮ１をＮ型ＭＯＳトランジスタＮ５に置き換え、
ドレイン端子とゲート端子をＳＰＤのアノード端子に接
続、ソース端子を接地し、ｎｐｎトランジスタＮ２をＮ
型ＭＯＳトランジスタＮ５と同じトランジスタサイズの
Ｎ型ＭＯＳトランジスタＮ６に置き換え、ゲート端子を
Ｎ型ＭＯＳトランジスタＮ５のゲート端子と接続、ソー
ス端子を接地し、ｐｎｐトランジスタＰ１をＰ型ＭＯＳ
トランジスタＰ５に置き換え、ドレイン端子とゲート端
子をＮ型ＭＯＳトランジスタＮ６のドレイン端子に接
続、ソース端子を電源に直結し、ｐｎｐトランジスタＰ
２をＰ型ＭＯＳトランジスタＰ５の２倍のトランジスタ
サイズを有するＰ型ＭＯＳトランジスタＰ６に置き換
え、ゲート端子をＰ型ＭＯＳトランジスタＰ５のゲート
端子に接続、ソース端子を電源に直結、ドレイン端子を
ＳＰＤのカソード端子に接続し、ｎｐｎトランジスタＮ
３をＮ型ＭＯＳトランジスタＮ５と同じトランジスタサ
イズのＮ型ＭＯＳトランジスタＮ７に置き換え、ドレイ
ン端子とゲート端子をＰ型ＭＯＳトランジスタＰ６のド
レイン端子とＳＰＤのカソード端子とを接続したライン
に接続、ソース端子を接地し、ｐｎｐトランジスタＰ３
をＰ型ＭＯＳトランジスタＰ５と同じトランジスタサイ
ズのＰ型ＭＯＳトランジスタＰ７に置き換え、ゲート端
子をＰ型ＭＯＳトランジスタＰ５のゲート端子と接続、
ソース端子を電源に直結し、ダイオードＤ１をｐｎｐト
ランジスタＰ８に置き換え、エミッタ端子をＰ型ＭＯＳ
トランジスタＰ７のドレイン端子に接続、コレクタ端子
を接地、ベース端子に固定電圧ＶREF を印加する。また
このｐｎｐトランジスタＰ８は、コレクタに相当する第
１導電型の半導体基板と、前記半導体基板上に選択的に
形成され、ベースに相当する第２導電型の第１拡散層
と、前記第１拡散層上に選択的に形成され、エミッタに
相当する第１導電型の第２拡散層により構成する。
した光量電圧変換回路を、既存のＣＭＯＳプロセスで半
導体集積回路とする場合の回路図である。ｎｐｎトラン
ジスタＮ１をＮ型ＭＯＳトランジスタＮ５に置き換え、
ドレイン端子とゲート端子をＳＰＤのアノード端子に接
続、ソース端子を接地し、ｎｐｎトランジスタＮ２をＮ
型ＭＯＳトランジスタＮ５と同じトランジスタサイズの
Ｎ型ＭＯＳトランジスタＮ６に置き換え、ゲート端子を
Ｎ型ＭＯＳトランジスタＮ５のゲート端子と接続、ソー
ス端子を接地し、ｐｎｐトランジスタＰ１をＰ型ＭＯＳ
トランジスタＰ５に置き換え、ドレイン端子とゲート端
子をＮ型ＭＯＳトランジスタＮ６のドレイン端子に接
続、ソース端子を電源に直結し、ｐｎｐトランジスタＰ
２をＰ型ＭＯＳトランジスタＰ５の２倍のトランジスタ
サイズを有するＰ型ＭＯＳトランジスタＰ６に置き換
え、ゲート端子をＰ型ＭＯＳトランジスタＰ５のゲート
端子に接続、ソース端子を電源に直結、ドレイン端子を
ＳＰＤのカソード端子に接続し、ｎｐｎトランジスタＮ
３をＮ型ＭＯＳトランジスタＮ５と同じトランジスタサ
イズのＮ型ＭＯＳトランジスタＮ７に置き換え、ドレイ
ン端子とゲート端子をＰ型ＭＯＳトランジスタＰ６のド
レイン端子とＳＰＤのカソード端子とを接続したライン
に接続、ソース端子を接地し、ｐｎｐトランジスタＰ３
をＰ型ＭＯＳトランジスタＰ５と同じトランジスタサイ
ズのＰ型ＭＯＳトランジスタＰ７に置き換え、ゲート端
子をＰ型ＭＯＳトランジスタＰ５のゲート端子と接続、
ソース端子を電源に直結し、ダイオードＤ１をｐｎｐト
ランジスタＰ８に置き換え、エミッタ端子をＰ型ＭＯＳ
トランジスタＰ７のドレイン端子に接続、コレクタ端子
を接地、ベース端子に固定電圧ＶREF を印加する。また
このｐｎｐトランジスタＰ８は、コレクタに相当する第
１導電型の半導体基板と、前記半導体基板上に選択的に
形成され、ベースに相当する第２導電型の第１拡散層
と、前記第１拡散層上に選択的に形成され、エミッタに
相当する第１導電型の第２拡散層により構成する。
【００３３】Ｎ型ＭＯＳトランジスタＮ５〜Ｎ型ＭＯＳ
トランジスタＮ７、Ｐ型ＭＯＳトランジスタＰ５〜Ｐ型
ＭＯＳトランジスタＰ７は単純に実施の形態１のｎｐｎ
トランジスタＮ１〜ｎｐｎトランジスタＮ３、ｐｎｐト
ランジスタＰ１〜ｐｎｐトランジスタＰ３をそれぞれ置
き換えたものである。ＳＰＤのアノード・カソード間電
位を０Ｖ一定とする動作原理は実施例１にて説明した通
りであるが、ＭＯＳトランジスタを用いているため、Ｖ
BEに代わってゲート・ソース間電圧ＶGSの特性を利用す
る。また実施例１と同様にＰ型ＭＯＳトランジスタＰ７
のドレイン端子からＳＰＤが発生する光起電流ＩL と同
じ電流が流し出される。この電流をｐｎｐトランジスタ
Ｐ８のエミッタ端子に流し込み、対数圧縮した電圧値に
変換する。このｐｎｐトランジスタを既存のＣＭＯＳプ
ロセス上で形成することができる。
トランジスタＮ７、Ｐ型ＭＯＳトランジスタＰ５〜Ｐ型
ＭＯＳトランジスタＰ７は単純に実施の形態１のｎｐｎ
トランジスタＮ１〜ｎｐｎトランジスタＮ３、ｐｎｐト
ランジスタＰ１〜ｐｎｐトランジスタＰ３をそれぞれ置
き換えたものである。ＳＰＤのアノード・カソード間電
位を０Ｖ一定とする動作原理は実施例１にて説明した通
りであるが、ＭＯＳトランジスタを用いているため、Ｖ
BEに代わってゲート・ソース間電圧ＶGSの特性を利用す
る。また実施例１と同様にＰ型ＭＯＳトランジスタＰ７
のドレイン端子からＳＰＤが発生する光起電流ＩL と同
じ電流が流し出される。この電流をｐｎｐトランジスタ
Ｐ８のエミッタ端子に流し込み、対数圧縮した電圧値に
変換する。このｐｎｐトランジスタを既存のＣＭＯＳプ
ロセス上で形成することができる。
【００３４】図５は、上記ｐｎｐトランジスタＰ８の構
造を示す断面図である。Ｐ型シリコン基板１にＮウエル
５が形成され、更にＮウエル５にはＮ拡散層３とＰ拡散
層４が形成されている。Ｎ拡散層３の不純物濃度はＮウ
エル５のそれよりも大きい。一方、Ｎウエル５が形成さ
れていないＰ型シリコン基板１の上方にはＰ拡散層２が
形成されている。
造を示す断面図である。Ｐ型シリコン基板１にＮウエル
５が形成され、更にＮウエル５にはＮ拡散層３とＰ拡散
層４が形成されている。Ｎ拡散層３の不純物濃度はＮウ
エル５のそれよりも大きい。一方、Ｎウエル５が形成さ
れていないＰ型シリコン基板１の上方にはＰ拡散層２が
形成されている。
【００３５】従って、ｐｎｐトランジスタＰ８はＰ型シ
リコン基板１をコレクタに、Ｎウエル５をベースに、Ｐ
拡散層４をエミッタとして有している。そして、ベース
電極としてＮ拡散層３、エミッタ電極としてＰ拡散層４
がそれぞれ機能することになる。ここで、Ｐ型シリコン
基板１を接地することによりｐｎｐトランジスタＰ８の
コレクタは接地されたことになる。このような縦形のｐ
ｎｐトランジスタＰ８は、バイポーラプロセスを用いる
ことなくＣＭＯＳプロセスのみによって形成することが
できる。
リコン基板１をコレクタに、Ｎウエル５をベースに、Ｐ
拡散層４をエミッタとして有している。そして、ベース
電極としてＮ拡散層３、エミッタ電極としてＰ拡散層４
がそれぞれ機能することになる。ここで、Ｐ型シリコン
基板１を接地することによりｐｎｐトランジスタＰ８の
コレクタは接地されたことになる。このような縦形のｐ
ｎｐトランジスタＰ８は、バイポーラプロセスを用いる
ことなくＣＭＯＳプロセスのみによって形成することが
できる。
【００３６】また、対数圧縮を行う素子をｐｎｐトラン
ジスタとしているため、回路動作は図２と等価であり、
（１）式の関係を満足することができる。
ジスタとしているため、回路動作は図２と等価であり、
（１）式の関係を満足することができる。
【００３７】以上の通り、実施の形態１の光量電圧変換
回路を特性を劣化させることなく、ＣＭＯＳプロセスで
実現するものである。
回路を特性を劣化させることなく、ＣＭＯＳプロセスで
実現するものである。
【００３８】実施の形態３．実施の形態１では、ｐｎｐ
トランジスタＰ３のトランジスタサイズをカレントミラ
ー回路を構成しているｐｎｐトランジスタＰ１と同じサ
イズとしていたが、この実施の形態では回路の接続は図
１のまま、ｐｎｐトランジスタＰ３のトランジスタサイ
ズをｐｎｐトランジスタＰ１より大きくすることで、光
起電流を自由に増幅することを可能としたものである。
トランジスタＰ３のトランジスタサイズをカレントミラ
ー回路を構成しているｐｎｐトランジスタＰ１と同じサ
イズとしていたが、この実施の形態では回路の接続は図
１のまま、ｐｎｐトランジスタＰ３のトランジスタサイ
ズをｐｎｐトランジスタＰ１より大きくすることで、光
起電流を自由に増幅することを可能としたものである。
【００３９】ＳＰＤが発生する光起電流をＩL 、ｐｎｐ
トランジスタＰ３のトランジスタサイズをｐｎｐトラン
ジスタＰ１のα倍とすると、ｐｎｐトランジスタＰ３が
流し出すコレクタ電流ＩC は次式で表される。 ＩC ＝αＩL …………………………………………… （２） このように、ｐｎｐトランジスタＰ３のトランジスタサ
イズをｐｎｐトランジスタＰ１より大きくすることで、
電圧変換する前に、光起電流を自由に増幅することがで
きる。
トランジスタＰ３のトランジスタサイズをｐｎｐトラン
ジスタＰ１のα倍とすると、ｐｎｐトランジスタＰ３が
流し出すコレクタ電流ＩC は次式で表される。 ＩC ＝αＩL …………………………………………… （２） このように、ｐｎｐトランジスタＰ３のトランジスタサ
イズをｐｎｐトランジスタＰ１より大きくすることで、
電圧変換する前に、光起電流を自由に増幅することがで
きる。
【００４０】また、この実施の形態は実施の形態２のＣ
ＭＯＳ回路にも流用することができる。素子の接続は図
４のまま、Ｐ型ＭＯＳトランジスタＰ７のトランジスタ
サイズをカレントミラー回路を構成しているＰ型ＭＯＳ
トランジスタＰ５より大きくする事で、光起電流を増幅
することができる。
ＭＯＳ回路にも流用することができる。素子の接続は図
４のまま、Ｐ型ＭＯＳトランジスタＰ７のトランジスタ
サイズをカレントミラー回路を構成しているＰ型ＭＯＳ
トランジスタＰ５より大きくする事で、光起電流を増幅
することができる。
【００４１】この発明は、以上説明したように構成され
ているので、この発明の実施の形態では、以下に記載さ
れるような効果を奏する。
ているので、この発明の実施の形態では、以下に記載さ
れるような効果を奏する。
【００４２】この発明の実施の形態によると、オペアン
プを使用することなく、単体のトランジスタとダイオー
ドでＳＰＤ１つあたり７素子で光量電圧変換回路が構成
できるため、大幅な回路規模削減となり部品数を少なく
することができる。特にマルチセンサ（多分割センサ）
においては、より大きな効果として現れるものである。
また、半導体集積回路とした場合は、回路規模削減に伴
いＩＣチップサイズ縮小が実現でき、コストを下げるこ
とができる。
プを使用することなく、単体のトランジスタとダイオー
ドでＳＰＤ１つあたり７素子で光量電圧変換回路が構成
できるため、大幅な回路規模削減となり部品数を少なく
することができる。特にマルチセンサ（多分割センサ）
においては、より大きな効果として現れるものである。
また、半導体集積回路とした場合は、回路規模削減に伴
いＩＣチップサイズ縮小が実現でき、コストを下げるこ
とができる。
【００４３】更に、ＣＭＯＳプロセスで光量電圧変換回
路を構成することで、集積度を高めるだけでなく、その
他のＣＭＯＳ回路と同一チップ化することも可能とな
る。
路を構成することで、集積度を高めるだけでなく、その
他のＣＭＯＳ回路と同一チップ化することも可能とな
る。
【００４４】また、光起電流を自由に増幅することがで
きるため、より低照度の領域まで安定した光量電圧変換
が行え、特性が向上する。
きるため、より低照度の領域まで安定した光量電圧変換
が行え、特性が向上する。
【００４５】説明はＳＰＤのアノード・カソード間電位
を０Ｖで一定にすることで説明をしたが、アノード・カ
ソード間電位は０Ｖに限らずほぼ一定に保たれる。例え
ば、トランジスタ・ダイオードのサイズを変えれば可能
であり、簡単な構成で実現できる。
を０Ｖで一定にすることで説明をしたが、アノード・カ
ソード間電位は０Ｖに限らずほぼ一定に保たれる。例え
ば、トランジスタ・ダイオードのサイズを変えれば可能
であり、簡単な構成で実現できる。
【図１】 この発明の実施の形態１を示す回路図であ
る。
る。
【図２】 この発明の実施の形態１の変形例を示す回路
図である。
図である。
【図３】 この発明の実施の形態１の変形例を示す回路
図である。
図である。
【図４】 この発明の実施の形態２を示す回路図であ
る。
る。
【図５】 この発明の実施の形態２にかかるｐｎｐトラ
ンジスタＰ８の構造を示す断面図である。
ンジスタＰ８の構造を示す断面図である。
【図６】 従来回路の光量電圧変換回路の構成を示す回
路図である。
路図である。
６ 電源電圧、７ 出力端子、８ 出力端子、９ オペ
アンプ、ＳＰＤ シリコンフォトダイオード、Ｎ１ ｎ
ｐｎトランジスタ、Ｎ２ ｎｐｎトランジスタ、Ｎ３
ｎｐｎトランジスタ、Ｎ４ ｎｐｎトランジスタ、Ｎ５
Ｎ型ＭＯＳトランジスタ、Ｎ６ Ｎ型ＭＯＳトランジ
スタ、Ｎ７ Ｎ型ＭＯＳトランジスタ、Ｐ１ ｐｎｐト
ランジスタ、Ｐ２ ｐｎｐトランジスタ、Ｐ３ ｐｎｐ
トランジスタ、Ｐ４ ｐｎｐトランジスタ、Ｐ５ Ｐ型
ＭＯＳトランジスタ、Ｐ６ Ｐ型ＭＯＳトランジスタ、
Ｐ７ Ｐ型ＭＯＳトランジスタ、Ｐ８ ｐｎｐトランジ
スタ、ＶREF 直流固定電圧、Ｄ１ ダイオード、Ｄ２
ダイオード。
アンプ、ＳＰＤ シリコンフォトダイオード、Ｎ１ ｎ
ｐｎトランジスタ、Ｎ２ ｎｐｎトランジスタ、Ｎ３
ｎｐｎトランジスタ、Ｎ４ ｎｐｎトランジスタ、Ｎ５
Ｎ型ＭＯＳトランジスタ、Ｎ６ Ｎ型ＭＯＳトランジ
スタ、Ｎ７ Ｎ型ＭＯＳトランジスタ、Ｐ１ ｐｎｐト
ランジスタ、Ｐ２ ｐｎｐトランジスタ、Ｐ３ ｐｎｐ
トランジスタ、Ｐ４ ｐｎｐトランジスタ、Ｐ５ Ｐ型
ＭＯＳトランジスタ、Ｐ６ Ｐ型ＭＯＳトランジスタ、
Ｐ７ Ｐ型ＭＯＳトランジスタ、Ｐ８ ｐｎｐトランジ
スタ、ＶREF 直流固定電圧、Ｄ１ ダイオード、Ｄ２
ダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/08 Ｈ０４Ｂ 9/00 Ｙ Ｈ０４Ｂ 10/28 10/26 10/14 10/04 10/06
Claims (6)
- 【請求項１】 シリコンフォトダイオードの受光により
発生する出力に応じた電圧を導出する光量電圧変換回路
において、シリコンフォトダイオードの出力を受けるカ
レントミラー回路を用いてその出力を帰還し、シリコン
フォトダイオードのアノード・カソード間電位を所定電
位で一定に保持することを特徴とする光量電圧変換回
路。 - 【請求項２】 シリコンフォトダイオードに入力が接続
されたカレントミラー回路と、このカレントミラー回路
の出力電流を増幅する電流増幅手段と、この電流増幅手
段により増幅された電流の一部を前記シリコンフォトダ
イオードに帰還をかける電流帰還手段とを備え、前記電
流帰還手段と前記シリコンフォトダイオードとの接続点
にダイオードを接続し、シリコンフォトダイオードのア
ノード・カソード間電位を所定電位で一定に保持するこ
とを特徴とする光量電圧変換回路。 - 【請求項３】 シリコンフォトダイオードのアノード端
子またはカソード端子のいずれか一方に入力が接続され
たカレントミラー回路と、前記カレントミラー回路の出
力電流を２倍に増幅する電流増幅手段と、前記電流増幅
手段により２倍に増幅された電流のうち、半分を前記シ
リコンフォトダイオードのアノードまたはカソード端子
の残りの一方に帰還をかける電流帰還手段と、前記電流
帰還手段と、前記シリコンフォトダイオードのアノード
またはカソード端子との接続点に、前記カレントミラー
回路を構成するトランジスタと同一構造のトランジスタ
により構成されたダイオードを接続したことを特徴とす
る光量電圧変換回路。 - 【請求項４】 シリコンフォトダイオードのアノード端
子にコレクタ端子とベース端子を接続し、エミッタ端子
を接地したｎｐｎトランジスタＮ１と、このｎｐｎトラ
ンジスタＮ１のベース端子にベース端子を接続し、エミ
ッタ端子を接地した、ｎｐｎトランジスタＮ１と同じト
ランジスタサイズのｎｐｎトランジスタＮ２と、このｎ
ｐｎトランジスタＮ２のコレクタ端子にコレクタ端子と
ベース端子を接続、エミッタ端子を電源に直結したｐｎ
ｐトランジスタＰ１と、このｐｎｐトランジスタＰ１の
ベース端子にベース端子を接続し、エミッタ端子を電源
に直結し、コレクタ端子をシリコンフォトダイオードの
カソード端子に接続したｐｎｐトランジスタＰ１の２倍
のトランジスタサイズを有するｐｎｐトランジスタＰ２
と、このｐｎｐトランジスタＰ２のコレクタ端子とシリ
コンフォトダイオードのカソード端子とを接続したライ
ンにコレクタ端子とベース端子を接続し、エミッタ端子
を接地した、ｎｐｎトランジスタＮ１と同じトランジス
タサイズのｎｐｎトランジスタＮ３と、ｐｎｐトランジ
スタＰ１のベース端子にベース端子を接続し、エミッタ
端子を電源に直結した、ｐｎｐトランジスタＰ１と同じ
トランジスタサイズのｐｎｐトランジスタＰ３と、この
ｐｎｐトランジスタＰ３のコレクタ端子のアノード端子
を接続し、カソード端子に固定電圧ＶREF を印加したダ
イオードＤ１を含み、シリコンフォトダイオードが発生
する光量に比例した光起電流を対数圧縮した電圧値とし
て、ｐｎｐトランジスタＰ３のコレクタ端子とダイオー
ドＤ１のアノード端子の接続ラインから取り出すことを
特徴とする請求項第３項に記載の光量電圧変換回路。 - 【請求項５】 ｎｐｎトランジスタＮ１をＮ型ＭＯＳト
ランジスタＮ５に置き換え、ドレイン端子とゲート端子
をシリコンフォトダイオードのアノード端子に接続、ソ
ース端子を接地し、ｎｐｎトランジスタＮ２をＮ型ＭＯ
ＳトランジスタＮ５と同じトランジスタサイズのＮ型Ｍ
ＯＳトランジスタＮ６に置き換え、ゲート端子をＮ型Ｍ
ＯＳトランジスタＮ５のゲート端子と接続、ソース端子
を接地し、ｐｎｐトランジスタＰ１をＰ型ＭＯＳトラン
ジスタＰ５に置き換え、ドレイン端子とゲート端子をＮ
型ＭＯＳトランジスタＮ６のドレイン端子に接続し、ソ
ース端子を電源に直結し、ｐｎｐトランジスタＰ２をＰ
型ＭＯＳトランジスタＰ５の２倍のトランジスタサイズ
を有するＰ型ＭＯＳトランジスタＰ６に置き換え、ゲー
ト端子をＰ型ＭＯＳトランジスタＰ５のゲート端子に接
続し、ソース端子を電源に直結し、ドレイン端子をシリ
コンフォトダイオードのカソード端子に接続し、ｎｐｎ
トランジスタＮ３をＮ型ＭＯＳトランジスタＮ５と同じ
トランジスタサイズのＮ型ＭＯＳトランジスタＮ７に置
き換え、ドレイン端子とゲート端子をＰ型ＭＯＳトラン
ジスタＰ６のドレイン端子とＳＰＤのカソード端子とを
接続したラインに接続、ソース端子を接地し、ｐｎｐト
ランジスタＰ３をＰ型ＭＯＳトランジスタＰ５と同じト
ランジスタサイズのＰ型ＭＯＳトランジスタＰ７に置き
換え、ゲート端子をＰ型ＭＯＳトランジスタＰ５のゲー
ト端子と接続し、ソース端子を電源に直結し、ダイオー
ドＤ１をｐｎｐトランジスタＰ８に置き換え、エミッタ
端子をＰ型ＭＯＳトランジスタＰ７のドレイン端子に接
続し、コレクタ端子を接地し、ベース端子に固定電圧Ｖ
REF を印加し、このｐｎｐトランジスタを、コレクタに
相当する第１導電型の半導体基板と、前記半導体基板上
に選択的に形成され、ベースに相当する第２導電型の第
１拡散層と、前記第１拡散層上に選択的に形成され、エ
ミッタに相当する第１導電型の第２拡散層により構成し
たことを特徴とする請求項４に記載の光量電圧変換回
路。 - 【請求項６】 ｐｎｐトランジスタＰ３またはＰ型ＭＯ
ＳトランジスタＰ７のトランジスタサイズを大きくし、
それぞれｐｎｐトランジスタＰ１・Ｐ型ＭＯＳトランジ
スタＰ５とのカレントミラー比を調整することで、電圧
値に変換する前に光起電流が増幅できることを特徴とす
る請求項４または請求項５に記載の光量電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203644A JPH0949762A (ja) | 1995-08-09 | 1995-08-09 | 光量電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203644A JPH0949762A (ja) | 1995-08-09 | 1995-08-09 | 光量電圧変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0949762A true JPH0949762A (ja) | 1997-02-18 |
Family
ID=16477465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7203644A Pending JPH0949762A (ja) | 1995-08-09 | 1995-08-09 | 光量電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0949762A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002107789A (ja) * | 2000-09-29 | 2002-04-10 | Canon Inc | 測光処理回路 |
| JP2006329892A (ja) * | 2005-05-27 | 2006-12-07 | Mitsumi Electric Co Ltd | 受光装置 |
| JP2009158928A (ja) * | 2007-12-03 | 2009-07-16 | Rohm Co Ltd | 照度センサ |
| JP2010239264A (ja) * | 2009-03-30 | 2010-10-21 | Mitsubishi Electric Corp | モニタ回路とこれを用いた光受信器 |
| JP2013065941A (ja) * | 2011-09-15 | 2013-04-11 | Toshiba Corp | 受光回路 |
| WO2021161675A1 (ja) * | 2020-02-10 | 2021-08-19 | 三菱電機株式会社 | 赤外線検出素子 |
-
1995
- 1995-08-09 JP JP7203644A patent/JPH0949762A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8884208B2 (en) | 2011-09-15 | 2014-11-11 | Kabushiki Kaisha Toshiba | Light receiving circuit |
| WO2021161675A1 (ja) * | 2020-02-10 | 2021-08-19 | 三菱電機株式会社 | 赤外線検出素子 |
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