JP2891297B2 - 電圧電流変換回路 - Google Patents
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- G05F3/08—Regulating voltage or current wherein the variable is dc
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Description
【０００１】
【発明の属する技術分野】本発明はＩＣ化に好適な電圧
電流変換回路に関するものである。
電流変換回路に関するものである。
【０００２】
【従来の技術】従来の電圧入力を電流出力に変換する電
圧電流変換回路としては、一般的に図５に示されるよう
な回路が用いられる。図５に示される電圧電流変換回路
では演算増幅器２の利得が理想的に大きければ、演算増
幅器２とアクティブロードとしてはたらくＮ型ＭＯＳＦ
ＥＴ５によって負帰還がかかり、電圧入力端子１a の電
位と節点１b の電位は等しくなる。
圧電流変換回路としては、一般的に図５に示されるよう
な回路が用いられる。図５に示される電圧電流変換回路
では演算増幅器２の利得が理想的に大きければ、演算増
幅器２とアクティブロードとしてはたらくＮ型ＭＯＳＦ
ＥＴ５によって負帰還がかかり、電圧入力端子１a の電
位と節点１b の電位は等しくなる。
【０００３】電圧入力端子１a の電位をＶin［Ｖ］とす
ると、節点１b の電位もＶin［Ｖ］となり、抵抗素子４
６の抵抗値をＲ［Ω］すると、抵抗素子４６に流れる電
流Ｉr はＶin／Ｒ［Ａ］となる。
ると、節点１b の電位もＶin［Ｖ］となり、抵抗素子４
６の抵抗値をＲ［Ω］すると、抵抗素子４６に流れる電
流Ｉr はＶin／Ｒ［Ａ］となる。
【０００４】Ｐ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４
はカレントミラーを構成し、Ｐ型ＭＯＳＦＥＴ４にはＰ
型ＭＯＳＦＥＴ３に流れる電流と等しい電流が流れる。
はカレントミラーを構成し、Ｐ型ＭＯＳＦＥＴ４にはＰ
型ＭＯＳＦＥＴ３に流れる電流と等しい電流が流れる。
【０００５】よって出力端子８から流れ出る出力電流Ｉ
out は、抵抗素子４６に流れる電流と等しい電流、Ｖin
／Ｒ［Ａ］となる。
out は、抵抗素子４６に流れる電流と等しい電流、Ｖin
／Ｒ［Ａ］となる。
【０００６】
【発明が解決しようとする課題】図５に示す電圧電流変
換回路は入力電位Ｖinと出力電流Ｉout の変換率が抵抗
値Ｒで決まるため、入出力直線性がよい。しかし、入力
電位の変化に対する出力電流の変化を小さくしたい場
合、すなわち電圧電流変換率の小さい電圧電流変換回路
を作る場合、抵抗値Ｒを大きくしなければならない。Ｉ
Ｃの製造プロセスにおいて高抵抗素子を作ることは、チ
ップ面積の増加もしくはプロセス工程の増加を招き、好
ましくない。
換回路は入力電位Ｖinと出力電流Ｉout の変換率が抵抗
値Ｒで決まるため、入出力直線性がよい。しかし、入力
電位の変化に対する出力電流の変化を小さくしたい場
合、すなわち電圧電流変換率の小さい電圧電流変換回路
を作る場合、抵抗値Ｒを大きくしなければならない。Ｉ
Ｃの製造プロセスにおいて高抵抗素子を作ることは、チ
ップ面積の増加もしくはプロセス工程の増加を招き、好
ましくない。
【０００７】また図５に示す回路では、出力電流のレベ
ルと電圧電流変換率とを別々に設定することができな
い。出力電流レベルを大きくするため抵抗値Ｒは小さく
すれば必然的に電圧電流変換率は大きくなるし（図６
（ｂ））、逆に電圧電流変換率を小さくするために抵抗
値Ｒを大きくすれば、出力電流レベルは小さくなる（図
６（ｃ））。図６（ａ）に示すような、電圧電流変換率
が小さく（電圧電流特性の傾きが小さく）かつ出力電流
レベルが大きいという特性を得ることができない。
ルと電圧電流変換率とを別々に設定することができな
い。出力電流レベルを大きくするため抵抗値Ｒは小さく
すれば必然的に電圧電流変換率は大きくなるし（図６
（ｂ））、逆に電圧電流変換率を小さくするために抵抗
値Ｒを大きくすれば、出力電流レベルは小さくなる（図
６（ｃ））。図６（ａ）に示すような、電圧電流変換率
が小さく（電圧電流特性の傾きが小さく）かつ出力電流
レベルが大きいという特性を得ることができない。
【０００８】特公平１−１７０２０６号公報の図１に示
される電圧電流変換回路も図５に示す回路と同様に、電
圧電流変換率（入出力特性の傾き）が抵抗で決まるた
め、変換率の小さい電圧電流変換回路を実現するために
は高抵抗が必要となる。また電圧電流変換率（抵抗）を
決定すると、出力電流レベルは一意に決まり、出力電流
レベルを任意に設定することができない。
される電圧電流変換回路も図５に示す回路と同様に、電
圧電流変換率（入出力特性の傾き）が抵抗で決まるた
め、変換率の小さい電圧電流変換回路を実現するために
は高抵抗が必要となる。また電圧電流変換率（抵抗）を
決定すると、出力電流レベルは一意に決まり、出力電流
レベルを任意に設定することができない。
【０００９】上記公報の図４に示される電圧電流変換回
路は、バイアス電流ＩE と抵抗ＲEで電圧電流変換率を
決定するため高抵抗を用いなくてもＩE を小さくするこ
とで電圧電流変換率を小さくすることは可能であるが、
その場合出力電流レベルは極めて小さくなる。
路は、バイアス電流ＩE と抵抗ＲEで電圧電流変換率を
決定するため高抵抗を用いなくてもＩE を小さくするこ
とで電圧電流変換率を小さくすることは可能であるが、
その場合出力電流レベルは極めて小さくなる。
【００１０】本発明の目的は、高抵抗素子を使わずに、
任意の出力電流レベルを持つ、電圧電流変換率の小さい
電圧電流変換回路を提供することにある。
任意の出力電流レベルを持つ、電圧電流変換率の小さい
電圧電流変換回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
にこの発明では、電圧電流変換率を決定する抵抗素子の
代わりにＭＯＳＦＥＴやバイポーラトランジスタなどの
能動素子を用いる。
にこの発明では、電圧電流変換率を決定する抵抗素子の
代わりにＭＯＳＦＥＴやバイポーラトランジスタなどの
能動素子を用いる。
【００１２】具体的には本発明は、電圧電流変換抵抗と
してはたらく第１のＮ型ＭＯＳＦＥＴと、正入力が電圧
入力端子に接続され、負入力が前記第１のＮ型ＭＯＳＦ
ＥＴのドレイン端子に接続されている演算増幅器と、ゲ
ート端子が前記演算増幅器の出力に接続され、ソース端
子が前記第１のＮ型ＭＯＳＦＥＴのドレイン端子に接続
され、アクティブロードとして動作する第２のＮ型ＭＯ
ＳＦＥＴと、ソース端子が電源端子に接続され、ドレイ
ン端子とゲート端子が前記第２のＮ型ＭＯＳＦＥＴのド
レイン端子に接続されている第１のＰ型ＭＯＳＦＥＴ
と、ソース端子が電源端子に接続され、ゲート端子が前
記第１のＰ型ＭＯＳＦＥＴのゲート端子に接続され、ド
レイン端子が電流出力端子に接続され、前記第１のＰ型
ＭＯＳＦＥＴに流れる電流に比例した電流を出力端子に
流し出す第２のＰ型ＭＯＳＦＥＴとからなる電圧電流変
換回路を提供する。
してはたらく第１のＮ型ＭＯＳＦＥＴと、正入力が電圧
入力端子に接続され、負入力が前記第１のＮ型ＭＯＳＦ
ＥＴのドレイン端子に接続されている演算増幅器と、ゲ
ート端子が前記演算増幅器の出力に接続され、ソース端
子が前記第１のＮ型ＭＯＳＦＥＴのドレイン端子に接続
され、アクティブロードとして動作する第２のＮ型ＭＯ
ＳＦＥＴと、ソース端子が電源端子に接続され、ドレイ
ン端子とゲート端子が前記第２のＮ型ＭＯＳＦＥＴのド
レイン端子に接続されている第１のＰ型ＭＯＳＦＥＴ
と、ソース端子が電源端子に接続され、ゲート端子が前
記第１のＰ型ＭＯＳＦＥＴのゲート端子に接続され、ド
レイン端子が電流出力端子に接続され、前記第１のＰ型
ＭＯＳＦＥＴに流れる電流に比例した電流を出力端子に
流し出す第２のＰ型ＭＯＳＦＥＴとからなる電圧電流変
換回路を提供する。
【００１３】また本発明は、前述回路において、電圧電
流変換抵抗としてはたらく前記第１のＮ型ＭＯＳＦＥＴ
をＮＰＮ型バイポーラトランジスタに置き換えた電圧電
流変換回路を提供する。
流変換抵抗としてはたらく前記第１のＮ型ＭＯＳＦＥＴ
をＮＰＮ型バイポーラトランジスタに置き換えた電圧電
流変換回路を提供する。
【００１４】また本発明は、電圧電流変換抵抗としては
たらく第１のＰ型ＭＯＳＦＥＴと、正入力が電圧入力端
子に接続され、負入力が前記第１のＰ型ＭＯＳＦＥＴの
ドレイン端子に接続されている演算増幅器と、ゲート端
子が前記演算増幅器の出力に接続され、ソース端子が前
記第１のＰ型ＭＯＳＦＥＴのドレイン端子に接続され、
アクティブロードとして動作する第２のＰ型ＭＯＳＦＥ
Ｔと、ドレイン端子とゲート端子が前記第２のＰ型ＭＯ
ＳＦＥＴのドレイン端子に接続されている第１のＮ型Ｍ
ＯＳＦＥＴと、ゲート端子が前記第１のＮ型ＭＯＳＦＥ
Ｔのゲート端子に接続され、ドレイン端子が電流出力端
子に接続され、前記第１のＮ型ＭＯＳＦＥＴに流れる電
流に比例した電流を出力端子から引き込む第２のＮ型Ｍ
ＯＳＦＥＴとからなる電圧電流変換回路を提供する。
たらく第１のＰ型ＭＯＳＦＥＴと、正入力が電圧入力端
子に接続され、負入力が前記第１のＰ型ＭＯＳＦＥＴの
ドレイン端子に接続されている演算増幅器と、ゲート端
子が前記演算増幅器の出力に接続され、ソース端子が前
記第１のＰ型ＭＯＳＦＥＴのドレイン端子に接続され、
アクティブロードとして動作する第２のＰ型ＭＯＳＦＥ
Ｔと、ドレイン端子とゲート端子が前記第２のＰ型ＭＯ
ＳＦＥＴのドレイン端子に接続されている第１のＮ型Ｍ
ＯＳＦＥＴと、ゲート端子が前記第１のＮ型ＭＯＳＦＥ
Ｔのゲート端子に接続され、ドレイン端子が電流出力端
子に接続され、前記第１のＮ型ＭＯＳＦＥＴに流れる電
流に比例した電流を出力端子から引き込む第２のＮ型Ｍ
ＯＳＦＥＴとからなる電圧電流変換回路を提供する。
【００１５】またこの発明は、前述の回路において、電
圧電流変換抵抗としてはたらく前記第１のＰ型ＭＯＳＦ
ＥＴをＰＮＰ型バイポーラトランジスタに置き換えた電
圧電流変換回路を提供する。
圧電流変換抵抗としてはたらく前記第１のＰ型ＭＯＳＦ
ＥＴをＰＮＰ型バイポーラトランジスタに置き換えた電
圧電流変換回路を提供する。
【００１６】
【作用】この発明の電圧電流変換回路は、高抵抗素子の
代わりにＭＯＳＦＥＴやバイポーラトランジスタやジャ
ンクションＦＥＴなどの能動素子を使えことで、プロセ
ス工程数の増加やチップ面積の増加を招くことなく、電
圧電流変換率を小さくすることができる。
代わりにＭＯＳＦＥＴやバイポーラトランジスタやジャ
ンクションＦＥＴなどの能動素子を使えことで、プロセ
ス工程数の増加やチップ面積の増加を招くことなく、電
圧電流変換率を小さくすることができる。
【００１７】また、能動素子のゲートまたはベース電位
を調整することで、電圧電流変換率とは無関係に、任意
の出力電流レベルを得ることができる。
を調整することで、電圧電流変換率とは無関係に、任意
の出力電流レベルを得ることができる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態を説明する。まず、本発明の第１の実施の形
態について図１を参照して説明する。
実施の形態を説明する。まず、本発明の第１の実施の形
態について図１を参照して説明する。
【００１９】演算増幅器２の正入力端子には電圧電流変
換回路の電圧入力端子１a が接続され、負入力端子に節
点１b が接続され、出力端子はＮ型ＭＯＳＦＥＴ５のゲ
ート端子に接続される。Ｎ型ＭＯＳＦＥＴ５のソース端
子は、節点１b （演算増幅器２の負入力端子）に接続さ
れる。電圧電流変換抵抗の役割を果たすＮ型ＭＯＳＦＥ
Ｔ６は、ドレイン端子が節点１b に接続され、ゲート端
子がバイアス入力端子７に接続され、ソース端子が接地
される。Ｐ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４はカ
レントミラーを構成し、Ｐ型ＭＯＳＦＥＴ３のソース端
子とＰ型ＭＯＳＦＥＴ４のソース端子はそれぞれ電源端
子に接続され、Ｐ型ＭＯＳＦＥＴ３のゲート端子とドレ
イン端子とＰ型ＭＯＳＦＥＴ４のゲート端子がＮ型ＭＯ
ＳＦＥＴ５のドレイン端子に接続される。Ｐ型ＭＯＳＦ
ＥＴ４のドレイン端子が電圧電流変換回路の電流出力端
子８に接続される。
換回路の電圧入力端子１a が接続され、負入力端子に節
点１b が接続され、出力端子はＮ型ＭＯＳＦＥＴ５のゲ
ート端子に接続される。Ｎ型ＭＯＳＦＥＴ５のソース端
子は、節点１b （演算増幅器２の負入力端子）に接続さ
れる。電圧電流変換抵抗の役割を果たすＮ型ＭＯＳＦＥ
Ｔ６は、ドレイン端子が節点１b に接続され、ゲート端
子がバイアス入力端子７に接続され、ソース端子が接地
される。Ｐ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ４はカ
レントミラーを構成し、Ｐ型ＭＯＳＦＥＴ３のソース端
子とＰ型ＭＯＳＦＥＴ４のソース端子はそれぞれ電源端
子に接続され、Ｐ型ＭＯＳＦＥＴ３のゲート端子とドレ
イン端子とＰ型ＭＯＳＦＥＴ４のゲート端子がＮ型ＭＯ
ＳＦＥＴ５のドレイン端子に接続される。Ｐ型ＭＯＳＦ
ＥＴ４のドレイン端子が電圧電流変換回路の電流出力端
子８に接続される。
【００２０】演算増幅器２の利得をＡとし、電圧入力端
子１a の電位をＶa 、節点１b の電位をＶb とすると、
演算増幅器２の出力電位（Ｎ型ＭＯＳＦＥＴ５のゲート
電位）はＡ・（Ｖa −Ｖb ）となる。このときＮ型ＭＯ
ＳＦＥＴ５のドレイン電流Ｉd は以下の数１で表され
る。
子１a の電位をＶa 、節点１b の電位をＶb とすると、
演算増幅器２の出力電位（Ｎ型ＭＯＳＦＥＴ５のゲート
電位）はＡ・（Ｖa −Ｖb ）となる。このときＮ型ＭＯ
ＳＦＥＴ５のドレイン電流Ｉd は以下の数１で表され
る。
【００２１】
【数１】 ここでＶtnはＮ型ＭＯＳＦＥＴ５のしきい値電圧、Ｋn
はトランジスタサイズおよび製造プロセスによって決ま
る定数である。
はトランジスタサイズおよび製造プロセスによって決ま
る定数である。
【００２２】Ｎ型ＭＯＳＦＥＴ６のソース・ドレイン間
抵抗をＲdsとすると、以下の数２で示される式も成り立
つ。
抵抗をＲdsとすると、以下の数２で示される式も成り立
つ。
【００２３】
【数２】 上記数１、数２より、以下の数３、数４が導き出され
る。
る。
【００２４】
【数３】
【００２５】
【数４】 ここで演算増幅器２の利得Ａが電位Ｖb にくらべて十分
に大きいとすると以下の数５が導き出される。
に大きいとすると以下の数５が導き出される。
【００２６】
【数５】 演算増幅器２とＮ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ
６のはたらきにより、節点１ｂの電位Ｖb は常に電圧入
力回路１０端子１ａの電位Ｖa に追従する。電圧入力端
子１ａの電位をＶa ＝Ｖinとすると、前述の通り節点１
ｂの電位もＶb＝Ｖinとなる。
６のはたらきにより、節点１ｂの電位Ｖb は常に電圧入
力回路１０端子１ａの電位Ｖa に追従する。電圧入力端
子１ａの電位をＶa ＝Ｖinとすると、前述の通り節点１
ｂの電位もＶb＝Ｖinとなる。
【００２７】次に、ＭＯＳＦＥＴのゲート端子には電流
が流れないことから、Ｎ型ＭＯＳＦＥＴ５およびＮ型Ｍ
ＯＳＦＥＴ６に流れる電流とＰ型ＭＯＳＦＥＴ３に流れ
る電流は常に等しい。またＰ型ＭＯＳＦＥＴ３とＰ型Ｍ
ＯＳＦＥＴ４はカレントミラーを構成しており、それぞ
れのゲート・ソース間電位は常に等しく、トランジスタ
サイズが等しければＰ型ＭＯＳＦＥＴ３に流れる電流と
Ｐ型ＭＯＳＦＥＴ４に流れる電流は等しい。すなわち電
流出力端子８から流れ出る出力電流Ｉout とＮ型ＭＯＳ
ＦＥＴ６に流れる電流Ｉd とは常に等しい。
が流れないことから、Ｎ型ＭＯＳＦＥＴ５およびＮ型Ｍ
ＯＳＦＥＴ６に流れる電流とＰ型ＭＯＳＦＥＴ３に流れ
る電流は常に等しい。またＰ型ＭＯＳＦＥＴ３とＰ型Ｍ
ＯＳＦＥＴ４はカレントミラーを構成しており、それぞ
れのゲート・ソース間電位は常に等しく、トランジスタ
サイズが等しければＰ型ＭＯＳＦＥＴ３に流れる電流と
Ｐ型ＭＯＳＦＥＴ４に流れる電流は等しい。すなわち電
流出力端子８から流れ出る出力電流Ｉout とＮ型ＭＯＳ
ＦＥＴ６に流れる電流Ｉd とは常に等しい。
【００２８】よって電圧入力端子１ａの入力電圧Ｖinに
対する電流出力電流Ｉout の特性は、節点１ｂの電位Ｖ
b に対するＮ型ＭＯＳＦＥＴ６のドレイン電流Ｉd の特
性と等しくなる。
対する電流出力電流Ｉout の特性は、節点１ｂの電位Ｖ
b に対するＮ型ＭＯＳＦＥＴ６のドレイン電流Ｉd の特
性と等しくなる。
【００２９】Ｎ型ＭＯＳＦＥＴ６の電圧電流特性を図７
に示す。この特性がそのまま実施例１の電圧電流変換回
路の入力電圧Ｖin−出力電流Ｉout 特性となる。
に示す。この特性がそのまま実施例１の電圧電流変換回
路の入力電圧Ｖin−出力電流Ｉout 特性となる。
【００３０】バイアス入力端子７の電位（Ｎ型ＭＯＳＦ
ＥＴ６のゲート電位）が一定でかつ、Ｎ型ＭＯＳＦＥＴ
６が飽和領域で動作しているとき、節点１ｂの電位Ｖb
の変化に対してドレイン電流Ｉd の変化は小さく、高抵
抗素子を用いた場合と同様の電圧電流特性が得られる。
ＥＴ６のゲート電位）が一定でかつ、Ｎ型ＭＯＳＦＥＴ
６が飽和領域で動作しているとき、節点１ｂの電位Ｖb
の変化に対してドレイン電流Ｉd の変化は小さく、高抵
抗素子を用いた場合と同様の電圧電流特性が得られる。
【００３１】ＭＯＳＦＥＴの飽和領域での電圧電流特性
の傾きは、チャネル長変調効果の度合いによって左右さ
れ、チャネル長変調効果が小さくなるようＭＯＳＦＥＴ
６のゲート長を大きくすれば、より電圧電流特性の傾き
が小さい、すなわち電圧電流変化率の小さい電圧電流変
換回路が実現できる。
の傾きは、チャネル長変調効果の度合いによって左右さ
れ、チャネル長変調効果が小さくなるようＭＯＳＦＥＴ
６のゲート長を大きくすれば、より電圧電流特性の傾き
が小さい、すなわち電圧電流変化率の小さい電圧電流変
換回路が実現できる。
【００３２】またバイアス入力端子７の電位を変えるこ
とで、電圧電流特性の傾きをほとんど変えることなく、
ドイレン電流のレベルだけを変えることができ、電流レ
ベルを自由に設定することができる。
とで、電圧電流特性の傾きをほとんど変えることなく、
ドイレン電流のレベルだけを変えることができ、電流レ
ベルを自由に設定することができる。
【００３３】次に、本発明の第２の実施の形態について
図２を参照して説明する。この第２の実施の形態の回路
は、図１に示す第１の実施の形態の回路におけるＮ型Ｍ
ＯＳＦＥＴ６をＮＰＮ型バイポーラトランジスタ１６と
抵抗素子１９に置き換えることで得られる。
図２を参照して説明する。この第２の実施の形態の回路
は、図１に示す第１の実施の形態の回路におけるＮ型Ｍ
ＯＳＦＥＴ６をＮＰＮ型バイポーラトランジスタ１６と
抵抗素子１９に置き換えることで得られる。
【００３４】ＮＰＮ型バイポーラトランジスタ１６は、
コレクタ端子が節点１ｂに接続され、ベース端子がバイ
アス入力端子７に接続される。抵抗素子１９の一方の端
子はＮＰＮ型バイポーラトランジスタ１６のエミッタ端
子に接続され、もう一方の端子は接地される。
コレクタ端子が節点１ｂに接続され、ベース端子がバイ
アス入力端子７に接続される。抵抗素子１９の一方の端
子はＮＰＮ型バイポーラトランジスタ１６のエミッタ端
子に接続され、もう一方の端子は接地される。
【００３５】上記した第１の実施例の回路と同様に、電
圧入力端子１ａの電位Ｖa と節点１ｂの電位Ｖb は等し
く、またＮＰＮ型バイポーラトランジスタ１６を流れる
コレクタ電流Ｉc と電流出力端子８から流れ出る出力電
流Ｉout は等しい。
圧入力端子１ａの電位Ｖa と節点１ｂの電位Ｖb は等し
く、またＮＰＮ型バイポーラトランジスタ１６を流れる
コレクタ電流Ｉc と電流出力端子８から流れ出る出力電
流Ｉout は等しい。
【００３６】よって図２に示す電圧電流変換回路の入力
電圧Ｖin（電圧入力端子１ａの電位）に対する出力電流
Ｉout の特性は、節点１ｂの電位Ｖb に対するＮＰＮ型
バイポーラトランジスタ１６のコレクタ電流Ｉc の特性
と等しくなる。
電圧Ｖin（電圧入力端子１ａの電位）に対する出力電流
Ｉout の特性は、節点１ｂの電位Ｖb に対するＮＰＮ型
バイポーラトランジスタ１６のコレクタ電流Ｉc の特性
と等しくなる。
【００３７】エミッタ−接地間に抵抗素子１９を接続し
たＮＰＮ型バイポーラトランジスタ１６の電圧電流特性
を図８に示す。飽和領域における電圧電流特性の傾き
は、エミッタ−接地間に接続される抵抗素子１９の抵抗
値によって左右される。抵抗素子１９の抵抗を大きくす
れば傾きが小さく、電圧電流変換率の小さい電圧電流変
換回路が実現できる。
たＮＰＮ型バイポーラトランジスタ１６の電圧電流特性
を図８に示す。飽和領域における電圧電流特性の傾き
は、エミッタ−接地間に接続される抵抗素子１９の抵抗
値によって左右される。抵抗素子１９の抵抗を大きくす
れば傾きが小さく、電圧電流変換率の小さい電圧電流変
換回路が実現できる。
【００３８】抵抗の値によって電圧電流変換率が決まる
ことは、従来例の電圧電流変換回路と同じであるが、図
２に示す電圧電流変換回路は従来の電圧電流変換回路と
違い、電圧電流変換用抵抗をＮＰＮ型バイポーラトラン
ジスタ１６と抵抗素子１９の直列接続で構成しているた
め、抵抗素子１９の抵抗値は通常のＩＣプロセスで実現
できる抵抗値（数十から数百オーム程度）で十分小さい
電圧電流変換率を実現でき、プロセス工程数やチップ面
積の増加を要求しない。
ことは、従来例の電圧電流変換回路と同じであるが、図
２に示す電圧電流変換回路は従来の電圧電流変換回路と
違い、電圧電流変換用抵抗をＮＰＮ型バイポーラトラン
ジスタ１６と抵抗素子１９の直列接続で構成しているた
め、抵抗素子１９の抵抗値は通常のＩＣプロセスで実現
できる抵抗値（数十から数百オーム程度）で十分小さい
電圧電流変換率を実現でき、プロセス工程数やチップ面
積の増加を要求しない。
【００３９】また、上記した第１の実施例と同様に、バ
イアス入力端子７の電位（ＮＰＮ型バイポーラトランジ
スタ１６のベース電流）を変えることによって、電圧電
流変換率に無関係に、出力電流Ｉout のレベルを自由に
設定することができる。
イアス入力端子７の電位（ＮＰＮ型バイポーラトランジ
スタ１６のベース電流）を変えることによって、電圧電
流変換率に無関係に、出力電流Ｉout のレベルを自由に
設定することができる。
【００４０】次に本発明の第３の実施の形態について図
３を参照して説明する。演算増幅器２２の正入力端子に
は電圧電流変換回路の電圧入力端子２１ａが接続され、
負入力端子には節点２１ｂが接続され、出力端子にはＰ
型ＭＯＳＦＥＴ２５のゲート端子が接続される。Ｐ型Ｍ
ＯＳＦＥＴ２５のソース端子は、節点２１ｂ（演算増幅
器２２の負入力端子）に接続される。電圧電流変換抵抗
の役割を果たすＰ型ＭＯＳＦＥＴ２６は、ドレイン端子
が節点２１ｂに接続され、ゲート端子がバイアス端子２
７に接続され、ソース端子が電源に接続される。Ｎ型Ｍ
ＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４はカレントミラ
ーを構成しＮ型ＭＯＳＦＥＴ２３のソース端子とＮ型Ｍ
ＯＳＦＥＴ２４のソース端子はそれぞれ接地され、Ｎ型
ＭＯＳＦＥＴ２３のゲート端子とドレイン端子とＮ型Ｍ
ＯＳＦＥＴ２４のゲート端子がＰ型ＭＯＳＦＥＴ２５の
ドレイン端子に接続される。Ｎ型ＭＯＳＦＥＴ２４のド
レイン端子は電圧電流変換回路の電流出力端子２８に接
続される。
３を参照して説明する。演算増幅器２２の正入力端子に
は電圧電流変換回路の電圧入力端子２１ａが接続され、
負入力端子には節点２１ｂが接続され、出力端子にはＰ
型ＭＯＳＦＥＴ２５のゲート端子が接続される。Ｐ型Ｍ
ＯＳＦＥＴ２５のソース端子は、節点２１ｂ（演算増幅
器２２の負入力端子）に接続される。電圧電流変換抵抗
の役割を果たすＰ型ＭＯＳＦＥＴ２６は、ドレイン端子
が節点２１ｂに接続され、ゲート端子がバイアス端子２
７に接続され、ソース端子が電源に接続される。Ｎ型Ｍ
ＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４はカレントミラ
ーを構成しＮ型ＭＯＳＦＥＴ２３のソース端子とＮ型Ｍ
ＯＳＦＥＴ２４のソース端子はそれぞれ接地され、Ｎ型
ＭＯＳＦＥＴ２３のゲート端子とドレイン端子とＮ型Ｍ
ＯＳＦＥＴ２４のゲート端子がＰ型ＭＯＳＦＥＴ２５の
ドレイン端子に接続される。Ｎ型ＭＯＳＦＥＴ２４のド
レイン端子は電圧電流変換回路の電流出力端子２８に接
続される。
【００４１】演算増幅器２２の利得をＡとし、電圧入力
端子２１ａの電位をＶa 、節点２１ｂの電位をＶb とす
ると、演算増幅器２２の出力電位（Ｐ型ＭＯＳＦＥＴ２
５のゲート電位）はＡ・（Ｖb −Ｖa ）となる。このと
きＰ型ＭＯＳＦＥＴ２５のドレイン電流Ｉd は以下の数
６で表される。
端子２１ａの電位をＶa 、節点２１ｂの電位をＶb とす
ると、演算増幅器２２の出力電位（Ｐ型ＭＯＳＦＥＴ２
５のゲート電位）はＡ・（Ｖb −Ｖa ）となる。このと
きＰ型ＭＯＳＦＥＴ２５のドレイン電流Ｉd は以下の数
６で表される。
【００４２】
【数６】 ここでＶtpはＰ型ＭＯＳＦＥＴ２５のしきい値電圧、Ｋ
p はトランジスタサイズおよび製造プロセスにヨッテ決
まる定数である。
p はトランジスタサイズおよび製造プロセスにヨッテ決
まる定数である。
【００４３】電源端子の電圧をＶＤＤ、Ｐ型ＭＯＳＦＥ
Ｔ２６のソース・ドイレン間抵抗をＲdsとすると、以下
の数７の式も成り立つ。
Ｔ２６のソース・ドイレン間抵抗をＲdsとすると、以下
の数７の式も成り立つ。
【００４４】
【数７】 上記数６、数７より、以下の数８が導き出される。
【００４５】
【数８】 ここで演算増幅器２２の利得Ａが電圧（ＶＤＤ−Ｖb ）
また（Ｖb ＋Ｖtp）にくらべて十分に大きいとすると以
下の数９が導き出される。
また（Ｖb ＋Ｖtp）にくらべて十分に大きいとすると以
下の数９が導き出される。
【００４６】
【数９】 演算増幅器２２とＰ型ＭＯＳＦＥＴ２５とＰ型前２６の
はたらきにより、節点２１ｂの電位Ｖb は常に入力端子
２１ａの電位Ｖa に追従する。入力端子２１ａの電位を
Ｖa ＝Ｖinとすると、前述の通り節点２１ｂの電位もＶ
b ＝Ｖinとなる。
はたらきにより、節点２１ｂの電位Ｖb は常に入力端子
２１ａの電位Ｖa に追従する。入力端子２１ａの電位を
Ｖa ＝Ｖinとすると、前述の通り節点２１ｂの電位もＶ
b ＝Ｖinとなる。
【００４７】次に、ＭＯＳＦＥＴにはゲート電流が流れ
ないことから、Ｐ型ＭＯＳＦＥＴ２５およびＰ型ＭＯＳ
ＦＥＴ２６に流れる電流とＮ型ＭＯＳＦＥＴ２３に流れ
る電流は常に等しい。
ないことから、Ｐ型ＭＯＳＦＥＴ２５およびＰ型ＭＯＳ
ＦＥＴ２６に流れる電流とＮ型ＭＯＳＦＥＴ２３に流れ
る電流は常に等しい。
【００４８】またＮ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦ
ＥＴ２４はカレントミラーを構成しており、それぞれの
ゲート・ソース間電位は常に等しく、トランジスタサイ
ズが等しければＮ型ＭＯＳＦＥＴ２３に流れる電流とＮ
型ＭＯＳＦＥＴ２４に流れる電流は等しい。
ＥＴ２４はカレントミラーを構成しており、それぞれの
ゲート・ソース間電位は常に等しく、トランジスタサイ
ズが等しければＮ型ＭＯＳＦＥＴ２３に流れる電流とＮ
型ＭＯＳＦＥＴ２４に流れる電流は等しい。
【００４９】すなわち出力端子２８から流れ込む出力電
流Ｉout とＰ型ＭＯＳＦＥＴ２６に流れる電流Ｉd とは
常に等しい。
流Ｉout とＰ型ＭＯＳＦＥＴ２６に流れる電流Ｉd とは
常に等しい。
【００５０】よって図３に示す電圧電流変換回路の入力
電圧Ｖin（電圧入力端子２１ａの電位）に対する出力電
流Ｉout の特性は、節点２１ｂの電位Ｖb に対するＰ型
ＭＯＳＦＥＴ２６のドレイン電流Ｉd の特性と等しくな
る。
電圧Ｖin（電圧入力端子２１ａの電位）に対する出力電
流Ｉout の特性は、節点２１ｂの電位Ｖb に対するＰ型
ＭＯＳＦＥＴ２６のドレイン電流Ｉd の特性と等しくな
る。
【００５１】Ｐ型ＭＯＳＦＥＴ２６の電圧電流特性を図
９に示す。この特性はそのまま本実施の形態の電圧電流
変換回路の入力電圧Ｖin−出力電流Ｉout 特性となる。
９に示す。この特性はそのまま本実施の形態の電圧電流
変換回路の入力電圧Ｖin−出力電流Ｉout 特性となる。
【００５２】バイアス入力端子２７の電位（Ｐ型ＭＯＳ
ＦＥＴ２６のゲート電位）が一定でかつ、Ｐ型ＭＯＳＦ
ＥＴ２６が飽和領域で動作しているとき、節点２１ｂの
電位Ｖb の変化に対してドレイン電流Ｉd の変化は小さ
く、高抵抗素子を用いた場合と同様の電圧電流特性が得
られる。
ＦＥＴ２６のゲート電位）が一定でかつ、Ｐ型ＭＯＳＦ
ＥＴ２６が飽和領域で動作しているとき、節点２１ｂの
電位Ｖb の変化に対してドレイン電流Ｉd の変化は小さ
く、高抵抗素子を用いた場合と同様の電圧電流特性が得
られる。
【００５３】ＭＯＳＦＥＴの飽和領域での電圧電流特性
の傾きは、チャネル長変調効果の度合いによって左右さ
れ、チャネル長変調効果が小さくなるようＭＯＳＦＥＴ
２６のゲート長を大きくすれば、より電圧電流特性の傾
きが小さい、すなわち電圧電流変化率の小さい電圧電流
変換回路が実現できる。
の傾きは、チャネル長変調効果の度合いによって左右さ
れ、チャネル長変調効果が小さくなるようＭＯＳＦＥＴ
２６のゲート長を大きくすれば、より電圧電流特性の傾
きが小さい、すなわち電圧電流変化率の小さい電圧電流
変換回路が実現できる。
【００５４】またバイアス入力端子２７の電位を変える
ことで、電圧電流特性の傾きをほとんど変えることな
く、ドレイン電流のレベルだけを変えることができ、電
圧電流変換率に無関係に電流レベルを自由に設定するこ
とができる。
ことで、電圧電流特性の傾きをほとんど変えることな
く、ドレイン電流のレベルだけを変えることができ、電
圧電流変換率に無関係に電流レベルを自由に設定するこ
とができる。
【００５５】次に、本発明の第４の実施の形態について
図４を参照して説明する。第４の実施の形態の回路は、
図３に示す第３の実施の形態の回路におけるＰ型ＭＯＳ
ＦＥＴ２６をＰＮＰ型バイポーラトランジスタ３６と抵
抗素子３９に置き換えることで得られる。
図４を参照して説明する。第４の実施の形態の回路は、
図３に示す第３の実施の形態の回路におけるＰ型ＭＯＳ
ＦＥＴ２６をＰＮＰ型バイポーラトランジスタ３６と抵
抗素子３９に置き換えることで得られる。
【００５６】ＰＮＰ型バイポーラトランジスタ３６は、
コレクタ端子が節点２１b に接続され、ベース端子がバ
イアス入力端子２７に接続される。抵抗素子３９の一方
の端子はＰＮＰ型バイポーラトランジスタ３６のエミッ
タ端子に接続され、もう一方の端子は電源端子に接続さ
れる。
コレクタ端子が節点２１b に接続され、ベース端子がバ
イアス入力端子２７に接続される。抵抗素子３９の一方
の端子はＰＮＰ型バイポーラトランジスタ３６のエミッ
タ端子に接続され、もう一方の端子は電源端子に接続さ
れる。
【００５７】上記した第３の実施の形態の回路と同様
に、入力端子２１a の電位Ｖa と節点２１b の電位Ｖb
は等しく、またＰＮＰ型バイポーラトランジスタ３６を
流れるコレクタ電流Ｉc と出力端子２８から流れ出る出
力電流Ｉout は等しい。よって、第４の実施の形態の電
圧電流変換回路の入力電圧Ｖinに対する出力電流Ｉout
の特性は、節点２１b の電位Ｖb に対するＰＮＰ型バイ
ポーラトランジスタ３６のコレクタ電流Ｉc の特性と等
しくなる。
に、入力端子２１a の電位Ｖa と節点２１b の電位Ｖb
は等しく、またＰＮＰ型バイポーラトランジスタ３６を
流れるコレクタ電流Ｉc と出力端子２８から流れ出る出
力電流Ｉout は等しい。よって、第４の実施の形態の電
圧電流変換回路の入力電圧Ｖinに対する出力電流Ｉout
の特性は、節点２１b の電位Ｖb に対するＰＮＰ型バイ
ポーラトランジスタ３６のコレクタ電流Ｉc の特性と等
しくなる。
【００５８】電源端子−エミッタ間に抵抗素子３６を接
続したＰＮＰ型バイポーラトランジスタ３６の電圧電流
特性を図１０に示す。飽和領域の電圧電流特性の傾き
は、エミッタ−電源端子間に接続される抵抗素子３９の
抵抗値によって左右される。抵抗素子３９の抵抗値を大
きくすれば傾きが小さくなり、電圧電流変換率の小さい
電圧電流変換回路が実現できる。抵抗値によって電圧電
流変換率が決まることは、従来例の電圧電流変換回路と
同じであるが、図４に示す電圧電流変換回路は従来の電
圧電流変換回路と違い、電圧電流変換用抵抗をＰＮＰ型
バイポーラトランジスタ３６と抵抗素子３９の直列接続
で構成しているため、抵抗素子３９の抵抗値は通常のＩ
Ｃプロセスで実現できる抵抗値（数十から数百オーム程
度）で十分小さい電圧電流変換率を実現でき、プロセス
工程数やチップ面積の増加を要求しない。
続したＰＮＰ型バイポーラトランジスタ３６の電圧電流
特性を図１０に示す。飽和領域の電圧電流特性の傾き
は、エミッタ−電源端子間に接続される抵抗素子３９の
抵抗値によって左右される。抵抗素子３９の抵抗値を大
きくすれば傾きが小さくなり、電圧電流変換率の小さい
電圧電流変換回路が実現できる。抵抗値によって電圧電
流変換率が決まることは、従来例の電圧電流変換回路と
同じであるが、図４に示す電圧電流変換回路は従来の電
圧電流変換回路と違い、電圧電流変換用抵抗をＰＮＰ型
バイポーラトランジスタ３６と抵抗素子３９の直列接続
で構成しているため、抵抗素子３９の抵抗値は通常のＩ
Ｃプロセスで実現できる抵抗値（数十から数百オーム程
度）で十分小さい電圧電流変換率を実現でき、プロセス
工程数やチップ面積の増加を要求しない。
【００５９】また、上記した第３の実施の形態と同様
に、バイアス入力端子２７の電位（ＰＮＰ型バイポーラ
トランジスタ２６のベース電流）を変えることによっ
て、電圧電流変換率とは無関係に出力電流Ｉout のレベ
ルを自由に設定することができる。
に、バイアス入力端子２７の電位（ＰＮＰ型バイポーラ
トランジスタ２６のベース電流）を変えることによっ
て、電圧電流変換率とは無関係に出力電流Ｉout のレベ
ルを自由に設定することができる。
【００６０】
【発明の効果】以上説明したように、本発明の電圧電流
変換回路によれば、高抵抗素子を用いずに電圧電流変換
率の小さくできることから、ＩＣ化に適しているという
効果が得られる。
変換回路によれば、高抵抗素子を用いずに電圧電流変換
率の小さくできることから、ＩＣ化に適しているという
効果が得られる。
【００６１】また、電圧電流変換率と出力電流レベルを
任意に設定できることから、応用範囲が広いという効果
も得られる。
任意に設定できることから、応用範囲が広いという効果
も得られる。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】本発明の第３の実施の形態を示す回路図であ
る。
る。
【図４】本発明の第４の実施の形態を示す回路図であ
る。
る。
【図５】従来の電圧電流変換回路を示す回路図である。
【図６】従来の電圧電流変換回路の特性を示す特性図で
ある。
ある。
【図７】Ｎ型ＭＯＳＦＥＴの電圧電流特性を示す特性図
である。
である。
【図８】ＮＰＮ型バイポーラトランジスタの電圧電流特
性を示す特性図である。
性を示す特性図である。
【図９】Ｐ型ＭＯＳＦＥＴの電圧電流特性を示す特性図
である。
である。
【図１０】ＰＮＰ型バイポーラトランジスタの電圧電流
特性を示す特性図である。
特性を示す特性図である。
１a 電圧入力端子 １b 節点 ２ 演算増幅器 ３，４ Ｐ型ＭＯＳＦＥＴ ５，６ Ｎ型ＭＯＳＦＥＴ ７ バイアス入力端子 ８ 電流出力端子 １６ ＮＰＮ型バイポーラトランジスタ １９ 抵抗 ２１ａ 電圧入力端子 ２１ｂ 節点 ２２ 演算増幅器 ２３，２４ Ｎ型ＭＯＳＦＥＴ ２５，２６ Ｐ型ＭＯＳＦＥＴ ２７ バイアス入力端子 ２８ 電流出力端子 ３６ ＰＮＰ型バイポーラトランジスタ ３９ 抵抗 ４６ 抵抗
Claims (4)
- 【請求項１】 電圧電流変換抵抗としてはたらく第１の
Ｎ型ＭＯＳＦＥＴと、正入力が電圧入力端子に接続さ
れ、負入力が前記第１のＮ型ＭＯＳＦＥＴのドレイン端
子に接続されている演算増幅器と、ゲート端子が前記演
算増幅器の出力に接続され、ソース端子が前記第１のＮ
型ＭＯＳＦＥＴのドレイン端子に接続され、アクティブ
ロードとして動作する第２のＮ型ＭＯＳＦＥＴと、ソー
ス端子が電源端子に接続され、ドレイン端子とゲート端
子が前記第２のＮ型ＭＯＳＦＥＴのドレイン端子に接続
されている第１のＰ型ＭＯＳＦＥＴと、ソース端子が電
源端子に接続され、ゲート端子が前記第１のＰ型ＭＯＳ
ＦＥＴのゲート端子に接続され、ドレイン端子が電流出
力端子に接続され、前記第１のＰ型ＭＯＳＦＥＴに流れ
る電流に比例した電流を出力端子に流し出す第２のＰ型
ＭＯＳＦＥＴを具備して構成されたことを特徴とする電
圧電流変換回路。 - 【請求項２】 電圧電流変換抵抗としてはたらくＮＰＮ
型バイポーラトランジスタ及び抵抗と、正入力が電圧入
力端子に接続され、負入力が前記ＮＰＮ型バイポーラト
ランジスタのコレクタ端子に接続されている演算増幅器
と、ゲート端子が前記演算増幅器の出力に接続され、ソ
ース端子が前記ＮＰＮ型バイポーラトランジスタのコレ
クタ端子に接続され、アクティブロードとして動作する
Ｎ型ＭＯＳＦＥＴと、ソース端子が電源端子に接続さ
れ、ドレイン端子とゲート端子が前記Ｎ型ＭＯＳＦＥＴ
のドレイン端子に接続されている第１のＰ型ＭＯＳＦＥ
Ｔと、ソース端子が電源端子に接続され、ゲート端子が
前記第１のＰ型ＭＯＳＦＥＴのゲート端子に接続され、
ドレイン端子が電流出力端子に接続され、前記第１のＰ
型ＭＯＳＦＥＴに流れる電流に比例した電流を出力端子
に流し出す第２のＰ型ＭＯＳＦＥＴを具備して構成され
たことを特徴とする電圧電流変換回路。 - 【請求項３】 電圧電流変換抵抗としてはたらく第１の
Ｐ型ＭＯＳＦＥＴと、正入力が電圧入力端子に接続さ
れ、負入力が前記第１のＰ型ＭＯＳＦＥＴのドレイン端
子に接続されている演算増幅器と、ゲート端子が前記演
算増幅器の出力に接続され、ソース端子が前記第１のＰ
型ＭＯＳＦＥＴのドレイン端子に接続され、アクティブ
ロードとして動作する第２のＰ型ＭＯＳＦＥＴと、ドレ
イン端子とゲート端子が前記第２のＰ型ＭＯＳＦＥＴの
ドレイン端子に接続されている第１のＮ型ＭＯＳＦＥＴ
と、ゲート端子が前記第１のＮ型ＭＯＳＦＥＴのゲート
端子に接続され、ドレイン端子が電流出力端子に接続さ
れ、前記第１のＮ型ＭＯＳＦＥＴに流れる電流に比例し
た電流を出力端子から引き込む第２のＮ型ＭＯＳＦＥＴ
を具備して構成されたことを特徴とする電圧電流変換回
路。 - 【請求項４】 電圧電流変換抵抗としてはたらくＰＮＰ
型バイポーラトランジスタ及び抵抗と、正入力が電圧入
力端子に接続され、負入力が前記ＰＮＰ型バイポーラト
ランジスタのコレクタ端子に接続されている演算増幅器
と、ゲート端子が前記演算増幅器の出力に接続され、ソ
ース端子が前記ＰＮＰ型バイポーラトランジスタのコレ
クタ端子に接続され、アクティブロードとして動作する
Ｐ型ＭＯＳＦＥＴと、ドレイン端子とゲート端子が前記
Ｐ型ＭＯＳＦＥＴのドレイン端子に接続されている第１
のＮ型ＭＯＳＦＥＴと、ゲート端子が前記第１のＮ型Ｍ
ＯＳＦＥＴのゲート端子に接続され、ドレイン端子が電
流出力端子に接続され、前記第１のＮ型ＭＯＳＦＥＴに
流れる電流に比例した電流を出力端子から引き込む第２
のＮ型ＭＯＳＦＥＴを具備して構成されたことを特徴と
する電圧電流変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258305A JP2891297B2 (ja) | 1996-09-30 | 1996-09-30 | 電圧電流変換回路 |
| US08/941,199 US5883798A (en) | 1996-09-30 | 1997-09-30 | Voltage/current conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258305A JP2891297B2 (ja) | 1996-09-30 | 1996-09-30 | 電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107557A JPH10107557A (ja) | 1998-04-24 |
| JP2891297B2 true JP2891297B2 (ja) | 1999-05-17 |
Family
ID=17318415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8258305A Expired - Fee Related JP2891297B2 (ja) | 1996-09-30 | 1996-09-30 | 電圧電流変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5883798A (ja) |
| JP (1) | JP2891297B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10845832B2 (en) | 2018-09-10 | 2020-11-24 | Analog Devices International Unlimited Company | Voltage-to-current converter |
Families Citing this family (23)
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|---|---|---|---|---|
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| US6382443B1 (en) | 1999-04-28 | 2002-05-07 | Owens-Illinois Closure Inc. | Tamper-indicating closure with lugs on a stop flange for spacing the flange from the finish of a container |
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| US6466081B1 (en) * | 2000-11-08 | 2002-10-15 | Applied Micro Circuits Corporation | Temperature stable CMOS device |
| JP2002354195A (ja) * | 2001-05-29 | 2002-12-06 | Hamamatsu Photonics Kk | 信号処理回路および固体撮像装置 |
| DE10132802A1 (de) * | 2001-07-06 | 2002-11-14 | Infineon Technologies Ag | Multipliziererschaltung |
| US7109961B2 (en) * | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
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