JP2661531B2 - 電圧電流変換回路 - Google Patents
電圧電流変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は電圧電流変換回路に関
し、特に半導体集積回路チップ上に形成された電界効果
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いばらつき要
因を少なくし、直線性を向上させた電圧電流変換回路に
関する。
し、特に半導体集積回路チップ上に形成された電界効果
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いばらつき要
因を少なくし、直線性を向上させた電圧電流変換回路に
関する。
【０００２】
【従来の技術】従来のＭＯＳ型差動電圧電流変換回路に
ついて図面を用いて説明する。なお、本明細書中に用い
る各記号の意味は、Ｉ，ΔＩが電流、Ｖ，ΔＶが電圧、
Ｒが抵抗、ｒｓがＭＯＳトランジスタの内部ソース抵
抗、βがＭＯＳＦＥＴの利得係数、ｇｍが差動電圧電流
変換回路の相互コンダクタンスを示す。
ついて図面を用いて説明する。なお、本明細書中に用い
る各記号の意味は、Ｉ，ΔＩが電流、Ｖ，ΔＶが電圧、
Ｒが抵抗、ｒｓがＭＯＳトランジスタの内部ソース抵
抗、βがＭＯＳＦＥＴの利得係数、ｇｍが差動電圧電流
変換回路の相互コンダクタンスを示す。
【０００３】図６は従来の回路構成図の一例を示す。図
中、Ｎ1 ，Ｎ2 はそれぞれ第１，第２の差動ＮＭＯＳＦ
ＥＴを、Ｖ1 ，Ｖ2 はそれぞれ第１，第２の入力端子お
よび入力電圧を表し、Ｉ0 は定電流源、Ｉ1 ，Ｉ2 はそ
れぞれ第１，第２の出力電流を表している。更に、差動
出力電流ΔＩを次の式（１）で定義する。
中、Ｎ1 ，Ｎ2 はそれぞれ第１，第２の差動ＮＭＯＳＦ
ＥＴを、Ｖ1 ，Ｖ2 はそれぞれ第１，第２の入力端子お
よび入力電圧を表し、Ｉ0 は定電流源、Ｉ1 ，Ｉ2 はそ
れぞれ第１，第２の出力電流を表している。更に、差動
出力電流ΔＩを次の式（１）で定義する。
【０００４】この回路構成における入出力特性を図７
（ａ）および式（２）に示し、図７（ａ）上で差動入力
電圧が０となり電流増幅率ｇｍが最大値ｇｎｍａｘをと
る（式（３）参照）点での接線ｂを求め、上記接線と入
出力特性曲線との差より求められる非直線性Ｅを式
（１），（２）を用い式（４）で定義し、図７（ｂ）に
示す。
（ａ）および式（２）に示し、図７（ａ）上で差動入力
電圧が０となり電流増幅率ｇｍが最大値ｇｎｍａｘをと
る（式（３）参照）点での接線ｂを求め、上記接線と入
出力特性曲線との差より求められる非直線性Ｅを式
（１），（２）を用い式（４）で定義し、図７（ｂ）に
示す。
【０００５】
【０００６】ここで図７（ａ），（ｂ）上に示す数値は
Ｉ0 ＝１ｍＡ、β＝１×１０-3Ａ／Ｖ2 とした場合のも
のである。この図から、差動入力電圧ΔＶが増加し差動
出力電圧ΔＩが増加するにつれて、非直線性Ｅの絶対値
も増加していることがわかる。これはＭＯＳＦＥＴのＩ
D −ＶGS特性において、ＭＯＳＦＥＴのゲート、ソース
間電圧ＶGSに対しドレイン電流ＩD の変化が比例しない
ために生じる現象である。
Ｉ0 ＝１ｍＡ、β＝１×１０-3Ａ／Ｖ2 とした場合のも
のである。この図から、差動入力電圧ΔＶが増加し差動
出力電圧ΔＩが増加するにつれて、非直線性Ｅの絶対値
も増加していることがわかる。これはＭＯＳＦＥＴのＩ
D −ＶGS特性において、ＭＯＳＦＥＴのゲート、ソース
間電圧ＶGSに対しドレイン電流ＩD の変化が比例しない
ために生じる現象である。
【０００７】また、この回路のｇｍはＭＯＳトランジス
タのソース内部抵抗ｒｓで決まり、連続的なｇｍの設定
は困難である。定電流Ｉ0 を可変にしてｇｍを変えるこ
ともできるが、差動トランジスタのゲート・ソース間電
圧の変化による定電流源の両端子間の電圧の変化に伴う
特性の変化や、ｇｍは定電流のルートに比例し制御しに
くい等の問題がある。
タのソース内部抵抗ｒｓで決まり、連続的なｇｍの設定
は困難である。定電流Ｉ0 を可変にしてｇｍを変えるこ
ともできるが、差動トランジスタのゲート・ソース間電
圧の変化による定電流源の両端子間の電圧の変化に伴う
特性の変化や、ｇｍは定電流のルートに比例し制御しに
くい等の問題がある。
【０００８】この特性は、第１，第２のＭＯＳＦＥＴを
ＰＭＯＳＦＥＴに置き換えた場合も同様に考えることが
できる。
ＰＭＯＳＦＥＴに置き換えた場合も同様に考えることが
できる。
【０００９】図８は他の従来例の回路図を示す。図中、
第１，第２の差動ＮＭＯＳＦＥＴＮ1 ，Ｎ2 のソース
に、ソース抵抗２Ｒ0 を設けた場合を表している。ま
た、Ｉ01，Ｉ02はそれぞれ第１，第２の定電流源、
Ｉ1 ，Ｉ2 はそれぞれ第１，第２の出力電流を表してい
る。ここで定電流Ｉ00，差動出力電流ΔＩを次の式
（５）で定義する。この回路構成における入出力特性
を、図９（ａ）および式（６）に示し、図９（ａ）上で
差動入力電圧が０となり電流増幅率ｇｍが最大値ｇｎｍ
ａｘをとる（式（７）参照）点での接線ｂを求め、この
接線と入出力特性曲線との差により求められる非直線性
Ｅを式（５），（６）を用い式（８）で定義し、図９
（ｂ）に示す。
第１，第２の差動ＮＭＯＳＦＥＴＮ1 ，Ｎ2 のソース
に、ソース抵抗２Ｒ0 を設けた場合を表している。ま
た、Ｉ01，Ｉ02はそれぞれ第１，第２の定電流源、
Ｉ1 ，Ｉ2 はそれぞれ第１，第２の出力電流を表してい
る。ここで定電流Ｉ00，差動出力電流ΔＩを次の式
（５）で定義する。この回路構成における入出力特性
を、図９（ａ）および式（６）に示し、図９（ａ）上で
差動入力電圧が０となり電流増幅率ｇｍが最大値ｇｎｍ
ａｘをとる（式（７）参照）点での接線ｂを求め、この
接線と入出力特性曲線との差により求められる非直線性
Ｅを式（５），（６）を用い式（８）で定義し、図９
（ｂ）に示す。
【００１０】
【００１１】ここで図９（ａ），（ｂ）上に示す数値は
Ｉ00＝１ｍＡ、β＝１×１０-3Ａ／Ｖ2 、Ｒ0 ＝１ｋΩ
とした場合のものである。この図９（ａ），（ｂ）から
差動入力電圧ΔＶが増加し、差動出力電流ΔＩが増加す
るにつれて、非直線性Ｅの絶対値も増加していることが
わかる。これはＭＯＳのＩD −ＶGS特性においてＭＯＳ
ＦＥＴのゲート、ソース間電圧ＶGSに対しドレインＩD
の変化が比例しないため、つまり、式（６）のように差
動入力電圧ΔＶとソース抵抗の両端の電圧ΔＶR （差動
出力電流ΔＩ）とが比例しないために生じる現象であ
る。
Ｉ00＝１ｍＡ、β＝１×１０-3Ａ／Ｖ2 、Ｒ0 ＝１ｋΩ
とした場合のものである。この図９（ａ），（ｂ）から
差動入力電圧ΔＶが増加し、差動出力電流ΔＩが増加す
るにつれて、非直線性Ｅの絶対値も増加していることが
わかる。これはＭＯＳのＩD −ＶGS特性においてＭＯＳ
ＦＥＴのゲート、ソース間電圧ＶGSに対しドレインＩD
の変化が比例しないため、つまり、式（６）のように差
動入力電圧ΔＶとソース抵抗の両端の電圧ΔＶR （差動
出力電流ΔＩ）とが比例しないために生じる現象であ
る。
【００１２】また、このときのｇｍはソース抵抗Ｒおよ
びＭＯＳトランジスタのｒｓとの直列抵抗で決まり、特
にソース抵抗Ｒとｒｓが同程度の場合には、ｇｍのばら
つき要因は上記２種類となり差動回路を複数用いる場
合、回路相互のｇｍの比を一定に保つことが困難にな
る。
びＭＯＳトランジスタのｒｓとの直列抵抗で決まり、特
にソース抵抗Ｒとｒｓが同程度の場合には、ｇｍのばら
つき要因は上記２種類となり差動回路を複数用いる場
合、回路相互のｇｍの比を一定に保つことが困難にな
る。
【００１３】つまり、例えばＲ，ｒｓが増加する方向に
３０％ばらつき、設計値Ｒ、ｒｓに対し実際の値が
Ｒ′、ｒｓ′とすれば Ｒ′＝１．３Ｒ ………（９） ｒｓ′＝１．３ｒｓ ……（１０） Ｒ′＋ｒｓ′＝１．３（Ｒ＋ｒｓ）……（１１） となる。ここで、もしＲ＞＞ｒｓならば、式（１１）は
次式（１２）となり Ｒ′＋ｒｓ′＝１．３Ｒ ……（１２） ばらつき要因はほとんどＲのみであると考えてよい。
３０％ばらつき、設計値Ｒ、ｒｓに対し実際の値が
Ｒ′、ｒｓ′とすれば Ｒ′＝１．３Ｒ ………（９） ｒｓ′＝１．３ｒｓ ……（１０） Ｒ′＋ｒｓ′＝１．３（Ｒ＋ｒｓ）……（１１） となる。ここで、もしＲ＞＞ｒｓならば、式（１１）は
次式（１２）となり Ｒ′＋ｒｓ′＝１．３Ｒ ……（１２） ばらつき要因はほとんどＲのみであると考えてよい。
【００１４】従って、Ｒがいくらかの違いを持つ複数の
差動回路が同一チップ上にあったとしても、そのｇｍは
Ｒのみに反比例するのでｇｍの比を一定に保つことがで
きる。
差動回路が同一チップ上にあったとしても、そのｇｍは
Ｒのみに反比例するのでｇｍの比を一定に保つことがで
きる。
【００１５】しかし、Ｒとｒｓが同程度であったとする
と、Ｒ＝ｒｓで、（１１）は（１３）となり、 Ｒ′＋ｒｓ′＝２．６Ｒ ……（１３） Ｒまたはｒｓのみでは決まらず両者のばらつきを考慮し
て設計する必要がある。よって、差動回路相互のｇｍの
比は一定に保つことはできない。
と、Ｒ＝ｒｓで、（１１）は（１３）となり、 Ｒ′＋ｒｓ′＝２．６Ｒ ……（１３） Ｒまたはｒｓのみでは決まらず両者のばらつきを考慮し
て設計する必要がある。よって、差動回路相互のｇｍの
比は一定に保つことはできない。
【００１６】また、この回路のｇｍはｒｓで決まり、
（Ｉ0 を一定とすると）連続的なｇｍの設定は困難であ
る。更に、Ｒが大きい場合には半導体集積回路チップ面
積の増大を招く。この特性は、第１，第２のＮＭＯＳＦ
ＥＴをＰＭＯＳＦＥＴに置き換えた場合も同様に考える
ことができる。
（Ｉ0 を一定とすると）連続的なｇｍの設定は困難であ
る。更に、Ｒが大きい場合には半導体集積回路チップ面
積の増大を招く。この特性は、第１，第２のＮＭＯＳＦ
ＥＴをＰＭＯＳＦＥＴに置き換えた場合も同様に考える
ことができる。
【００１７】図１０（ａ），（ｂ）は従来例のさらに別
の回路図を示す。これは、特開昭６０−７２１１号公
報、特開昭６０−６６５１０号公報で報告されているも
のであるが、差動出力端子間に設けたＭＯＳトランジス
タのゲートに電圧を加えることにより差動利得を可変と
している。しかし、ＭＯＳトランジスタが出力端子間に
設けられており、明らかに本発明とは回路構成が異な
る。また、差動出力の直線性に関しては特に改善される
ものではない。
の回路図を示す。これは、特開昭６０−７２１１号公
報、特開昭６０−６６５１０号公報で報告されているも
のであるが、差動出力端子間に設けたＭＯＳトランジス
タのゲートに電圧を加えることにより差動利得を可変と
している。しかし、ＭＯＳトランジスタが出力端子間に
設けられており、明らかに本発明とは回路構成が異な
る。また、差動出力の直線性に関しては特に改善される
ものではない。
【００１８】図１１は従来例のまた別の回路図を示す。
これは、特開平２−８１５０５号公報で報告されている
ものであるが、差動バイポーラトランジスタのエミッタ
端子間に設けたＭＯＳトラジスタのゲートに電圧を加え
ることにより差動利得を可変としている。
これは、特開平２−８１５０５号公報で報告されている
ものであるが、差動バイポーラトランジスタのエミッタ
端子間に設けたＭＯＳトラジスタのゲートに電圧を加え
ることにより差動利得を可変としている。
【００１９】この回路は、ＭＯＳトランジスタとバイポ
ーラトランジスタの複合した回路構成であり、ＭＯＳト
ランジスタの利得係数が大きい領域ではｇｍのばらつき
要因が２種類となり回路相互のｇｍの比を一定に保つこ
とはやや困難になる。また、差動出力の直線性に関して
はバイポーラトランジスタ本来のベース・エミッタ間電
圧のエミッタ電流依存性が少ないことと、バイポーラト
ランジスタに対し直列に素子が接続されてないことによ
るもので特にＭＯＳトランジスタを用いることで改善さ
れるものではない。
ーラトランジスタの複合した回路構成であり、ＭＯＳト
ランジスタの利得係数が大きい領域ではｇｍのばらつき
要因が２種類となり回路相互のｇｍの比を一定に保つこ
とはやや困難になる。また、差動出力の直線性に関して
はバイポーラトランジスタ本来のベース・エミッタ間電
圧のエミッタ電流依存性が少ないことと、バイポーラト
ランジスタに対し直列に素子が接続されてないことによ
るもので特にＭＯＳトランジスタを用いることで改善さ
れるものではない。
【００２０】
【発明が解決しようとする課題】上述したように従来例
の回路において、電流増幅率ｇｍはソース抵抗ＲとＭＯ
Ｓトランジスタのｒｓで決まってしまい、連続設定が困
難である。また、電流増幅率ｇｍはソース抵抗ＲとＭＯ
Ｓトランジスタのｒｓで決まり、特にＲとｒｓが同程度
の場合には、ｇｍのばらつき要因は上記２種類となり差
動回路を複数用いる場合、回路相互のｇｍの比を一定に
保つことが困難になる。また、ソース抵抗Ｒが大きい場
合は半導体集積回路のチップ面積の増大を招く。
の回路において、電流増幅率ｇｍはソース抵抗ＲとＭＯ
Ｓトランジスタのｒｓで決まってしまい、連続設定が困
難である。また、電流増幅率ｇｍはソース抵抗ＲとＭＯ
Ｓトランジスタのｒｓで決まり、特にＲとｒｓが同程度
の場合には、ｇｍのばらつき要因は上記２種類となり差
動回路を複数用いる場合、回路相互のｇｍの比を一定に
保つことが困難になる。また、ソース抵抗Ｒが大きい場
合は半導体集積回路のチップ面積の増大を招く。
【００２１】本発明の目的は、これらの問題を解決し、
電流増幅率ｇｍを連続して設定できると共に、その特性
ばらつきを少なくした電流電圧変換回路を提供すること
にある。
電流増幅率ｇｍを連続して設定できると共に、その特性
ばらつきを少なくした電流電圧変換回路を提供すること
にある。
【００２２】
【課題を解決するための手段】本発明の構成は、それぞ
れのゲートを第１，第２の入力端子とし差動入力部を構
成する第１，第２のＭＯＳＦＥＴと、これら第１，第２
のＭＯＳＦＥＴの各ソースまたはドレインにソース（ま
たはドレイン）およびドレイン（またはソース）をそれ
ぞれ接続した第３のＭＯＳＦＥＴと、前記第１，第２の
ＭＯＳＦＥＴのソースまたはドレインと前記第３のＭＯ
ＳＦＥＴのソースおよびドレインとの各接続点と接地間
にそれぞれ接続した第１，第２の定電流源と、前記第
１，第２のＭＯＳＦＥＴのゲート電圧をそれぞれ入力し
これら入力電圧により定まる制御電圧を前記第３のＭＯ
ＳＦＥＴのゲート端子に供給するゲート電圧制御回路
と、前記各接続点の電圧をそれぞれ入力しこれら接続点
電圧により定まる制御電圧を前記第３のＭＯＳＦＥＴの
バックゲートに供給するバックゲート電圧制御回路とを
有することを特徴とする。
れのゲートを第１，第２の入力端子とし差動入力部を構
成する第１，第２のＭＯＳＦＥＴと、これら第１，第２
のＭＯＳＦＥＴの各ソースまたはドレインにソース（ま
たはドレイン）およびドレイン（またはソース）をそれ
ぞれ接続した第３のＭＯＳＦＥＴと、前記第１，第２の
ＭＯＳＦＥＴのソースまたはドレインと前記第３のＭＯ
ＳＦＥＴのソースおよびドレインとの各接続点と接地間
にそれぞれ接続した第１，第２の定電流源と、前記第
１，第２のＭＯＳＦＥＴのゲート電圧をそれぞれ入力し
これら入力電圧により定まる制御電圧を前記第３のＭＯ
ＳＦＥＴのゲート端子に供給するゲート電圧制御回路
と、前記各接続点の電圧をそれぞれ入力しこれら接続点
電圧により定まる制御電圧を前記第３のＭＯＳＦＥＴの
バックゲートに供給するバックゲート電圧制御回路とを
有することを特徴とする。
【００２３】
【実施例】図１は本発明の第１の実施例の差動電流電圧
変換回路の基本構成を示す回路図を示す。また、全ての
実施例について素子を表す記号、構成は共通で第１，第
２のＭＯＳＦＥＴ（Ｎ1 ，Ｎ2 またはＰ1 ，Ｐ2 ）の各
ソース端子に第１，第２の定電流源Ｉ01，Ｉ02をそれぞ
れ接続し、第１，第２のＭＯＳＦＥＴのソース端子間に
更に別の第３のＭＯＳＦＥＴＮ0 のソース（またはドレ
イン）、ドレイン（またはソース）を接続した差動電圧
電流変換回路となっている。さらに、ＭＯＳＦＥＴＮ0
のゲート電圧制御回路１１と、バックゲート電圧制御回
路１２とを設けている。
変換回路の基本構成を示す回路図を示す。また、全ての
実施例について素子を表す記号、構成は共通で第１，第
２のＭＯＳＦＥＴ（Ｎ1 ，Ｎ2 またはＰ1 ，Ｐ2 ）の各
ソース端子に第１，第２の定電流源Ｉ01，Ｉ02をそれぞ
れ接続し、第１，第２のＭＯＳＦＥＴのソース端子間に
更に別の第３のＭＯＳＦＥＴＮ0 のソース（またはドレ
イン）、ドレイン（またはソース）を接続した差動電圧
電流変換回路となっている。さらに、ＭＯＳＦＥＴＮ0
のゲート電圧制御回路１１と、バックゲート電圧制御回
路１２とを設けている。
【００２４】図２は本発明の第２の実施例の回路図、図
３（ａ），（ｂ）はその入出力特性図である。この回路
は、入力端子Ｖ1 ，Ｖ2 に直列に接続した抵抗Ｒ1 ，Ｒ
2 の接続点を第３のＭＯＳＦＥＴＮ0 のゲート端子電圧
の制御回路として接続している。つまり次式で与えられ
るＶG のバックゲート電圧を加えている。
３（ａ），（ｂ）はその入出力特性図である。この回路
は、入力端子Ｖ1 ，Ｖ2 に直列に接続した抵抗Ｒ1 ，Ｒ
2 の接続点を第３のＭＯＳＦＥＴＮ0 のゲート端子電圧
の制御回路として接続している。つまり次式で与えられ
るＶG のバックゲート電圧を加えている。
【００２５】 ＶG ＝（Ｖ1 ＋Ｖ2 ）／２……（２０）ここで、Ｉ 1 ，Ｉ 2 ，Ｉ 3 は第１，第２のＭＯＳＦＥＴ
Ｎ 1 ，Ｎ 2 ，Ｎ 0 の電流とし、回路の各ノード電圧が、
図２のように、Ｖ 3,4 とすると 、この回路の各回路素子
を流れる電流を求めると、（２１）（２２）となり、ま
た定義から（２３）（２４）となる。また、βｓを第３
のＭＯＳＦＥＴＮ0 の利得係数として式（２５）が得ら
れる。
Ｎ 1 ，Ｎ 2 ，Ｎ 0 の電流とし、回路の各ノード電圧が、
図２のように、Ｖ 3,4 とすると 、この回路の各回路素子
を流れる電流を求めると、（２１）（２２）となり、ま
た定義から（２３）（２４）となる。また、βｓを第３
のＭＯＳＦＥＴＮ0 の利得係数として式（２５）が得ら
れる。
【００２６】
【００２７】続いて（２１），（２２），（２４）より
（２６）が求まり、（２５）から（２７）が求まる。
（２６）が求まり、（２５）から（２７）が求まる。
【００２８】
【００２９】続いて、（２６），（２７）より両者は等
しいので第１番目の｛｝を約して、Ｖ3 −Ｖ4 とＶ1 −
Ｖ2 の関係を求めると、次式が得られる。
しいので第１番目の｛｝を約して、Ｖ3 −Ｖ4 とＶ1 −
Ｖ2 の関係を求めると、次式が得られる。
【００３０】
【００３１】続いて、Ｖ3 ，Ｖ4 を求める。（２８）を
（２１）、（２２）に代入すると次のようになる。
（２１）、（２２）に代入すると次のようになる。
【００３２】
【００３３】更に（３１），（３２），（２１），（２
２）より出力電流Ｉ1 ，Ｉ2 を求めると、
２）より出力電流Ｉ1 ，Ｉ2 を求めると、
【００３４】
【００３５】よって、（３５），（３６）より差動出力
電流ΔＩは次式（３７）となる。
電流ΔＩは次式（３７）となる。
【００３６】 ΔＩ＝Ｉ1 −Ｉ2 ＝（β／２）（１−α）ΔＶ・Ｘ）……（３７） さらに、従来例と同様に、図３（ｂ）上でも差動電圧電
流変換回路の相互コンダクタンスｇｍ、非直線性Ｅおよ
びその成立する範囲を式（３８），（３９）に定義す
る。
流変換回路の相互コンダクタンスｇｍ、非直線性Ｅおよ
びその成立する範囲を式（３８），（３９）に定義す
る。
【００３７】
【００３８】この式（３９）により、この回路が、第１
の従来例に比べて直線性も改善され、またばらつき要因
も抵抗Ｒに関するものがないため、複数の差動回路のｇ
ｍの比を調整し易くなる。
の従来例に比べて直線性も改善され、またばらつき要因
も抵抗Ｒに関するものがないため、複数の差動回路のｇ
ｍの比を調整し易くなる。
【００３９】本実施例は、ＮＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、定電流源
を逆方向に置き換えた場合も全く同様に考えることがで
きる。
ＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、定電流源
を逆方向に置き換えた場合も全く同様に考えることがで
きる。
【００４０】図４（ａ）は本発明の第３の実施例の回路
図で、入力端子Ｖ1 ，Ｖ2 それぞれにアノードを接続し
た２つのダイオードＤ1 ，Ｄ2 をカソード共通接続しＮ
0 のゲート端子電圧の制御回路１１として接続してい
る。つまり次式で与えられるＶG を加えている。
図で、入力端子Ｖ1 ，Ｖ2 それぞれにアノードを接続し
た２つのダイオードＤ1 ，Ｄ2 をカソード共通接続しＮ
0 のゲート端子電圧の制御回路１１として接続してい
る。つまり次式で与えられるＶG を加えている。
【００４１】ＶG ＝Ｖ1 （Ｖ1 ＞Ｖ2 ）……（４０） ＶG ＝Ｖ2 （Ｖ2 ＞Ｖ1 ）……（４１） ゲート電圧制御回路１１の変形としては、図４（ｂ）〜
（ｆ）があり、それぞれほぼ同様の特性が得られるが、
基本的にＶ1 −Ｖ2 間に小量のリーク電流しか流れない
ので、入力端子に対し負荷が重いということはない。ま
た、従来例において差動入力ΔＶが大きい領域で出力電
流ΔＩの増加の割合が減少し直線性が減少するが、（４
０），（４１）よりＶ1 ，Ｖ2 のうち高い方の電圧を出
力するのでＮ0 の伝導率は増加し、より直線性を向上す
る事ができる。
（ｆ）があり、それぞれほぼ同様の特性が得られるが、
基本的にＶ1 −Ｖ2 間に小量のリーク電流しか流れない
ので、入力端子に対し負荷が重いということはない。ま
た、従来例において差動入力ΔＶが大きい領域で出力電
流ΔＩの増加の割合が減少し直線性が減少するが、（４
０），（４１）よりＶ1 ，Ｖ2 のうち高い方の電圧を出
力するのでＮ0 の伝導率は増加し、より直線性を向上す
る事ができる。
【００４２】本実施例も、ＮＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、定電流源
を逆方向に置き換えた場合も全く同様に考えることがで
きる。
ＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、定電流源
を逆方向に置き換えた場合も全く同様に考えることがで
きる。
【００４３】図５（ａ）は本発明の第４の実施例の回路
図で、ノードＶ3 ，Ｖ4 をそれぞれカソードに接続した
２つのダイオードＤ1 ，Ｄ2 をアノード共通接続し、Ｎ
0 のバックゲート端子電圧の制御回路１２として接続し
ている。つまり次式で与えられるＶB を加えている。
図で、ノードＶ3 ，Ｖ4 をそれぞれカソードに接続した
２つのダイオードＤ1 ，Ｄ2 をアノード共通接続し、Ｎ
0 のバックゲート端子電圧の制御回路１２として接続し
ている。つまり次式で与えられるＶB を加えている。
【００４４】ＶB ＝Ｖ4 （Ｖ1 ＞Ｖ2 ）……（４２） ＶB ＝Ｖ3 （Ｖ2 ＞Ｖ1 ）……（４３） このバックゲート電圧制御回路１２の変形としては、図
５（ｃ），（ｄ）があり、それぞれほぼ同様の特性が得
られる。高速で使用しなければ、図５（ｂ）の様な構成
でも許容でき、回路の簡略化が図れる。基本的にＶ3 −
Ｖ4 間に小量のリーク電流しか流れないので出力電流に
対し負荷が重いという事はない。この回路も第１または
第２の実施例の任意の回路と組み合わせて使用できる。
５（ｃ），（ｄ）があり、それぞれほぼ同様の特性が得
られる。高速で使用しなければ、図５（ｂ）の様な構成
でも許容でき、回路の簡略化が図れる。基本的にＶ3 −
Ｖ4 間に小量のリーク電流しか流れないので出力電流に
対し負荷が重いという事はない。この回路も第１または
第２の実施例の任意の回路と組み合わせて使用できる。
【００４５】
【発明の効果】以上説明したように本発明の電流電圧変
換回路は、第１，第２のＭＯＳＦＥＴのソース間に第３
のＭＯＳＦＥＴのソース（またはドレイン）、ドレイン
（またはソース）を接続し、この第３のＭＯＳトランジ
スタのゲートおよびバックゲート端子の電圧の制御回路
を設けることにより、電圧電流変換回路の相互コンダク
タンスｇｍをＭＯＳＦＥＴの利得係数βのみで決めるこ
とができ、差動ＭＯＳＦＥＴと抵抗による回路に比べ、
ばらつき要因が少なく、また差動ＭＯＳＦＥＴの利得係
数βとそのソース間に接続されたＭＯＳＦＥＴの利得係
数βの比で本回路の相互コンダクタンスｇｍが決まるの
で、利得係数βの形状に起因するばらつき要因の影響し
か受けないという特徴を持つ。さらに、ゲート電圧を印
加するゲート電圧制御回路によって、入力特性の直線性
も向上できる。
換回路は、第１，第２のＭＯＳＦＥＴのソース間に第３
のＭＯＳＦＥＴのソース（またはドレイン）、ドレイン
（またはソース）を接続し、この第３のＭＯＳトランジ
スタのゲートおよびバックゲート端子の電圧の制御回路
を設けることにより、電圧電流変換回路の相互コンダク
タンスｇｍをＭＯＳＦＥＴの利得係数βのみで決めるこ
とができ、差動ＭＯＳＦＥＴと抵抗による回路に比べ、
ばらつき要因が少なく、また差動ＭＯＳＦＥＴの利得係
数βとそのソース間に接続されたＭＯＳＦＥＴの利得係
数βの比で本回路の相互コンダクタンスｇｍが決まるの
で、利得係数βの形状に起因するばらつき要因の影響し
か受けないという特徴を持つ。さらに、ゲート電圧を印
加するゲート電圧制御回路によって、入力特性の直線性
も向上できる。
【００４６】また、第３のＭＯＳＦＥＴのゲート端子へ
出力する信号を変化させることにより、第３のＭＯＳＦ
ＥＴの相互コンダクタンスを変化させることができるの
で、電圧電流変換回路の相互コンダクタンスを必要に応
じて変化させることができる。
出力する信号を変化させることにより、第３のＭＯＳＦ
ＥＴの相互コンダクタンスを変化させることができるの
で、電圧電流変換回路の相互コンダクタンスを必要に応
じて変化させることができる。
【００４７】さらに、本発明の回路構成は、バイポーラ
プロセス単体では構成不可能かまたはかなり困難であっ
たが、ＭＯＳプロセスの回路での回路設計が容易になっ
ており、高抵抗（低ゲイン）の領域で素子サイズの小型
化も可能となる。さらに、全回路をＭＯＳプロセスで構
成できることから、プロセスの簡略化によりコストダウ
ンを図ることができる。
プロセス単体では構成不可能かまたはかなり困難であっ
たが、ＭＯＳプロセスの回路での回路設計が容易になっ
ており、高抵抗（低ゲイン）の領域で素子サイズの小型
化も可能となる。さらに、全回路をＭＯＳプロセスで構
成できることから、プロセスの簡略化によりコストダウ
ンを図ることができる。
【図１】本発明の第１の実施例の基本構成を示す回路
図。
図。
【図２】本発明の第２の実施例の回路構成図。
【図３】第２の実施例の入出力特性および非直線性特性
を示す図。
を示す図。
【図４】（ａ）〜（ｆ）は本発明の第３の実施例の回路
構成図。
構成図。
【図５】（ａ）〜（ｄ）は本発明の第４の実施例の回路
構成図。
構成図。
【図６】従来例の差動電圧電源変換回路の回路図。
【図７】（ａ），（ｂ）は図６の従来例の入出力特性お
よび非直線性特性を示す図。
よび非直線性特性を示す図。
【図８】従来例の他の回路図。
【図９】（ａ），（ｂ）は図８の入出力特性および非直
線性特性を示す図。
線性特性を示す図。
【図１０】（ａ），（ｂ）は従来例の別の回路構成図。
【図１１】従来例のさらに別の回路構成図。
Ｎ0 〜Ｎ4 ＮチャネルＭＯＳトランジスタ Ｐ1 〜Ｐ2 ＰチャネルＭＯＳトランジスタ ２Ｒ0 ソース抵抗および抵抗値 Ｉ0 定電流源 Ｉ1 ，Ｉ2 出力電流 Ｖ1 ，Ｖ2 入力端子および電圧 ＶB Ｎ0 のバックゲート電圧 ＶG Ｎ0 のゲート電圧 １１ Ｎ0 のバックゲート電圧制御回路 １２ Ｎ0 のゲート電圧制御回路
Claims (6)
- 【請求項１】 それぞれのゲートを第１，第２の入力端
子とし差動入力部を構成する第１，第２のＭＯＳＦＥＴ
と、これら第１，第２のＭＯＳＦＥＴの各ソースまたは
ドレインにソース（またはドレイン）およびドレイン
（またはソース）をそれぞれ接続した第３のＭＯＳＦＥ
Ｔと、前記第１，第２のＭＯＳＦＥＴのソースまたはド
レインと前記第３のＭＯＳＦＥＴのソースおよびドレイ
ンとの各接続点と接地間にそれぞれ接続した第１，第２
の定電流源と、前記第１，第２のＭＯＳＦＥＴのゲート
電圧をそれぞれ入力しこれら入力電圧により定まる制御
電圧を前記第３のＭＯＳＦＥＴのゲート端子に供給する
ゲート電圧制御回路と、前記各接続点の電圧をそれぞれ
入力しこれら接続点電圧により定まる制御電圧を前記第
３のＭＯＳＦＥＴのバックゲートに供給するバックゲー
ト電圧制御回路とを有することを特徴とする電流電圧変
換回路。 - 【請求項２】 差動入力部が第１，第２のＭＯＳＦＥＴ
へ出力電流を流し込む構造または流し出す構造とした請
求項１記載の電圧電流変換回路。 - 【請求項３】 ゲート電圧制御回路が、第１の入力端子
および第２の入力端子と第３のＭＯＳＦＥＴのゲートと
の間にそれぞれ第１，第２の抵抗を接続したものである
請求項１記載の電圧電流変換回路。 - 【請求項４】 ゲート電圧制御回路が、第１の入力端子
および第２の入力端子と第３のＭＯＳＦＥＴのゲートと
の間にそれぞれ第１，第２のダイオードを接続したもの
である請求項１記載の電圧電流変換回路。 - 【請求項５】 バックゲート電圧制御回路が、第１の入
力端子および第２の入力端子と第３のＭＯＳＦＥＴのゲ
ートとの間にそれぞれ第１，第２のダイオードを接続し
たものである請求項１記載の電圧電流変換回路。 - 【請求項６】 第１，第２の抵抗の抵抗値を等しくした
請求項３記載の電圧電流変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323601A JP2661531B2 (ja) | 1993-12-22 | 1993-12-22 | 電圧電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323601A JP2661531B2 (ja) | 1993-12-22 | 1993-12-22 | 電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183743A JPH07183743A (ja) | 1995-07-21 |
| JP2661531B2 true JP2661531B2 (ja) | 1997-10-08 |
Family
ID=18156538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323601A Expired - Fee Related JP2661531B2 (ja) | 1993-12-22 | 1993-12-22 | 電圧電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661531B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049872A (ja) | 2007-08-22 | 2009-03-05 | Nec Electronics Corp | 電圧制御発振器 |
| KR100974210B1 (ko) * | 2007-12-07 | 2010-08-06 | 주식회사 하이닉스반도체 | 벌크 전압 디텍터 |
| JP2010114877A (ja) * | 2008-10-06 | 2010-05-20 | Panasonic Corp | 演算増幅回路及び表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175510A (ja) * | 1987-01-16 | 1988-07-19 | Hitachi Ltd | 半導体回路 |
-
1993
- 1993-12-22 JP JP5323601A patent/JP2661531B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183743A (ja) | 1995-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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