JP2661530B2 - 電圧電流変換回路 - Google Patents
電圧電流変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は電圧電流変換回路に関
し、特に半導体集積回路チップ上に形成された電界効果
ＭＯＳトランジスタを用いたバラツキを少くしたＭＯＳ
差動電圧電流変換回路に関する。
し、特に半導体集積回路チップ上に形成された電界効果
ＭＯＳトランジスタを用いたバラツキを少くしたＭＯＳ
差動電圧電流変換回路に関する。
【０００２】
【従来の技術】従来のＭＯＳ差動電圧電流変換回路につ
いて、その構成と動作を図面を用いて説明する。
いて、その構成と動作を図面を用いて説明する。
【０００３】図５は、第１の従来例の回路構成の一例を
示す。図５中のＮ1 Ｎ2 はそれぞれ第１、第２の差動Ｎ
ＭＯＳトランジスタを、Ｖ1 、Ｖ2 はそれぞれ第１、第
２の入力端子を表している。また、２Ｉ0 は差動電圧電
流変換回路の電流増幅率を設定するソース抵抗を、
Ｉ01、Ｉ02はそれぞれ第１、第２の定電流源を表し、定
電流Ｉ00及び差動出力電流△Ｉ3 を式（１）のように定
義する。
示す。図５中のＮ1 Ｎ2 はそれぞれ第１、第２の差動Ｎ
ＭＯＳトランジスタを、Ｖ1 、Ｖ2 はそれぞれ第１、第
２の入力端子を表している。また、２Ｉ0 は差動電圧電
流変換回路の電流増幅率を設定するソース抵抗を、
Ｉ01、Ｉ02はそれぞれ第１、第２の定電流源を表し、定
電流Ｉ00及び差動出力電流△Ｉ3 を式（１）のように定
義する。
【０００４】この回路構成における入出力特性を図６
（ａ）および式（２）に示す、また図６（ａ）上で差動
入力電圧が０となり電流増幅率ｇｍが最大値ｇｍｍａｘ
をとる（式（３）参照）点での接線を求め、上記接線と
入出力特性曲線との差より求められる非直線性Ｅを図６
（ｂ）および式（４）に示す（定義する）。
（ａ）および式（２）に示す、また図６（ａ）上で差動
入力電圧が０となり電流増幅率ｇｍが最大値ｇｍｍａｘ
をとる（式（３）参照）点での接線を求め、上記接線と
入出力特性曲線との差より求められる非直線性Ｅを図６
（ｂ）および式（４）に示す（定義する）。
【０００５】
【０００６】
【０００７】ここで６（ａ）及び（ｂ）上に示す数値は
Ｉ00＝１（ｍＡ）、β＝１ｘ１０-3（Ａ／Ｖ2 ）、Ｒ0
＝１（ｋΩ）とした場合のものである。
Ｉ00＝１（ｍＡ）、β＝１ｘ１０-3（Ａ／Ｖ2 ）、Ｒ0
＝１（ｋΩ）とした場合のものである。
【０００８】図６（ａ）および（ｂ）より、差動入力電
圧△Ｖ3 が増加し第１、第２のＭＯＳトランジスタ
Ｎ1 、Ｎ2 のドレイン電流差△Ｉ3 が増加するにつれ
て、非直線性の絶対値も増加していることがわかる。こ
れはＭＯＳのＩD −ＶGS特性においてＭＯＳトランジス
タのゲート、ソース間電圧ＶGSに対しドレイン電流ＩD
の変化が比例しないため、式（２）のように電流増幅率
設定抵抗の両端の電圧、つまり第１、第２のＭＯＳトラ
ンジスタＮ1 、Ｎ2 の差動出力電流Ｉ3 ＝Ｉ1 −Ｉ2と
差動入力電圧△Ｖ3 ＝Ｖ1 −Ｖ2 とが比例しないために
生じる現象である。
圧△Ｖ3 が増加し第１、第２のＭＯＳトランジスタ
Ｎ1 、Ｎ2 のドレイン電流差△Ｉ3 が増加するにつれ
て、非直線性の絶対値も増加していることがわかる。こ
れはＭＯＳのＩD −ＶGS特性においてＭＯＳトランジス
タのゲート、ソース間電圧ＶGSに対しドレイン電流ＩD
の変化が比例しないため、式（２）のように電流増幅率
設定抵抗の両端の電圧、つまり第１、第２のＭＯＳトラ
ンジスタＮ1 、Ｎ2 の差動出力電流Ｉ3 ＝Ｉ1 −Ｉ2と
差動入力電圧△Ｖ3 ＝Ｖ1 −Ｖ2 とが比例しないために
生じる現象である。
【０００９】図７は、第２の従来例の回路構成図であ
る。図７中のＮ1 、Ｎ2 はそれぞれ第１、第２の差動Ｎ
ＭＯＳトランジスタを、Ｖ1 、Ｖ2 はそれぞれ第１、第
２の入力端子を表している。また、Ｒ01、Ｒ02はそれぞ
れ差動電圧電流変換回路の電流増幅率を設定する第１、
第２のソース抵抗を、Ｉ0 は定電流源を表し、ソース抵
抗Ｒ00差動出力電流△Ｉ4 を式（５）のように定義す
る。
る。図７中のＮ1 、Ｎ2 はそれぞれ第１、第２の差動Ｎ
ＭＯＳトランジスタを、Ｖ1 、Ｖ2 はそれぞれ第１、第
２の入力端子を表している。また、Ｒ01、Ｒ02はそれぞ
れ差動電圧電流変換回路の電流増幅率を設定する第１、
第２のソース抵抗を、Ｉ0 は定電流源を表し、ソース抵
抗Ｒ00差動出力電流△Ｉ4 を式（５）のように定義す
る。
【００１０】この回路構成における入出力特性を図８
（ａ）および式（６）に、また図８（ａ）上で、先に説
明した第１の従来例と同様に非直線性Ｅを定義し図８
（ｂ）および式（８）に示す。
（ａ）および式（６）に、また図８（ａ）上で、先に説
明した第１の従来例と同様に非直線性Ｅを定義し図８
（ｂ）および式（８）に示す。
【００１１】
【００１２】
【００１３】ここで図８（ａ）及び（ｂ）上に示す数値
はＩ0 ＝１（ｍＡ）、β＝１ｘ１０-3（Ａ／Ｖ2 ）、Ｒ
00＝１（ｋΩ）とした場合のものである。
はＩ0 ＝１（ｍＡ）、β＝１ｘ１０-3（Ａ／Ｖ2 ）、Ｒ
00＝１（ｋΩ）とした場合のものである。
【００１４】図８（ａ）及び（ｂ）より、差動入力電圧
△Ｖ4 が増加し第１、第２のＭＯＳトランジスタＮ1 、
Ｎ2 のドレイン電流差△Ｉ4 が増加するにつれて、非直
線性の絶縁値も増加していることがわかる。これは第１
の従来例と同様にＭＯＳのＩD −ＶGS特性においてＭＯ
Ｓトランジスタのゲート、ソース感電圧ＶGSに対しドレ
イン電流ＩD の変化が比例しないため、（５）式のよう
に電流増幅率設定抵抗の両端の電圧、つまり第１、第２
のＭＯＳトランジスタの差動出力電流△Ｉ1 ＝Ｉ1 −Ｉ
2 と差動入力電圧△Ｖ4 ＝Ｖ1 −Ｖ2 とが比例しないた
めに生じる現象である。
△Ｖ4 が増加し第１、第２のＭＯＳトランジスタＮ1 、
Ｎ2 のドレイン電流差△Ｉ4 が増加するにつれて、非直
線性の絶縁値も増加していることがわかる。これは第１
の従来例と同様にＭＯＳのＩD −ＶGS特性においてＭＯ
Ｓトランジスタのゲート、ソース感電圧ＶGSに対しドレ
イン電流ＩD の変化が比例しないため、（５）式のよう
に電流増幅率設定抵抗の両端の電圧、つまり第１、第２
のＭＯＳトランジスタの差動出力電流△Ｉ1 ＝Ｉ1 −Ｉ
2 と差動入力電圧△Ｖ4 ＝Ｖ1 −Ｖ2 とが比例しないた
めに生じる現象である。
【００１５】図９に第３の従来例の回路構成の一例を示
す。これは、特開昭５７−４６１６１号公報にも記載さ
れている。この回路では、差動増幅回路Ｄと２出力を有
するバイポーラカレントミラー回路Ｃ1 、Ｃ2 との組み
合わせにより、作動増幅回路の非直線性を減少させるこ
とが可能である。また、カレントミラー回路および定電
流源を理想的なものとすればその入出力特性は図１０
（ａ）および式（１１）となり、非直線性は図１０
（ｂ）および式（１２）となる。
す。これは、特開昭５７−４６１６１号公報にも記載さ
れている。この回路では、差動増幅回路Ｄと２出力を有
するバイポーラカレントミラー回路Ｃ1 、Ｃ2 との組み
合わせにより、作動増幅回路の非直線性を減少させるこ
とが可能である。また、カレントミラー回路および定電
流源を理想的なものとすればその入出力特性は図１０
（ａ）および式（１１）となり、非直線性は図１０
（ｂ）および式（１２）となる。
【００１６】しかし、その電流を外部に取り出すために
は例えばバイポーラカレントミラー回路の出力側トラン
ジスタをもう１つ付け加える等、新たな回路を付加する
ことが必要である。しかも、それらは信号が入力され流
れる電流が変化すると非直線性が変化するので式（１
２）で求められた値より増加し、直線性の改善効果が弱
められる。また、図１０（ａ）および（ｂ）の様に、非
直線性を減少させることができる差動電流の範囲は定電
流Ｉ0 の１／３の範囲であり、第１及び第２の従来例と
同等の出力を得るためには定電流Ｉ0 の値を３倍にする
必要がある。
は例えばバイポーラカレントミラー回路の出力側トラン
ジスタをもう１つ付け加える等、新たな回路を付加する
ことが必要である。しかも、それらは信号が入力され流
れる電流が変化すると非直線性が変化するので式（１
２）で求められた値より増加し、直線性の改善効果が弱
められる。また、図１０（ａ）および（ｂ）の様に、非
直線性を減少させることができる差動電流の範囲は定電
流Ｉ0 の１／３の範囲であり、第１及び第２の従来例と
同等の出力を得るためには定電流Ｉ0 の値を３倍にする
必要がある。
【００１７】また、バイポーラカレントミラー回路のト
ランジスタと差動ＭＯＳトランジスタに流れる電流が相
互関係を持っているので、トランジスタの大きさ等を独
立には設計しにくいことになる。
ランジスタと差動ＭＯＳトランジスタに流れる電流が相
互関係を持っているので、トランジスタの大きさ等を独
立には設計しにくいことになる。
【００１８】
【００１９】
【発明が解決しようとする課題】上述した第１、第２の
従来例のＭＯＳ差動電圧電流変換回路においては、差動
入力電圧が増加し第１、第２のＭＯＳトランジスタの差
動出力電流が増加するにつれて、入出力特性の直線性の
悪化やダイナミックレンジの減少という問題があった、
また、ＭＯＳトランジスタの諸得性（Ｉd −Ｖgs特性の
非直線性や相互コンダクタンスβのばらつき、バックゲ
ート効果によるスレッショルド電圧ＶＴの変動、短チャ
ネル効果等によるＭＯＳ飽和領域でのＩd −Ｖds特性の
変動）の影響による非直線性の増加の問題もあった。
従来例のＭＯＳ差動電圧電流変換回路においては、差動
入力電圧が増加し第１、第２のＭＯＳトランジスタの差
動出力電流が増加するにつれて、入出力特性の直線性の
悪化やダイナミックレンジの減少という問題があった、
また、ＭＯＳトランジスタの諸得性（Ｉd −Ｖgs特性の
非直線性や相互コンダクタンスβのばらつき、バックゲ
ート効果によるスレッショルド電圧ＶＴの変動、短チャ
ネル効果等によるＭＯＳ飽和領域でのＩd −Ｖds特性の
変動）の影響による非直線性の増加の問題もあった。
【００２０】また、第３の従来例では、差動増幅回路と
２出力を有するバイポーラプロセスを用いたカレントミ
ラー回路との組み合わせにより、差動増幅回路の非直線
性を減少させることが可能であるが、その電流を外部に
取り出すためには新たな回路を付加することが必要であ
り、直線性の改善効果を弱めることになる。また、差動
電流出力の振幅の最大でも定電流源の電流値Ｉ0 の１／
３しかとることができず、第１及び第２の従来例と同等
の出力を得るためには定電流Ｉ0 の値を３倍にする必要
があり消費電流を抑えにくい。また、バイポーラプロセ
スとＭＯＳプロセスを用いるためコストダウンを行いに
くいという問題があった。
２出力を有するバイポーラプロセスを用いたカレントミ
ラー回路との組み合わせにより、差動増幅回路の非直線
性を減少させることが可能であるが、その電流を外部に
取り出すためには新たな回路を付加することが必要であ
り、直線性の改善効果を弱めることになる。また、差動
電流出力の振幅の最大でも定電流源の電流値Ｉ0 の１／
３しかとることができず、第１及び第２の従来例と同等
の出力を得るためには定電流Ｉ0 の値を３倍にする必要
があり消費電流を抑えにくい。また、バイポーラプロセ
スとＭＯＳプロセスを用いるためコストダウンを行いに
くいという問題があった。
【００２１】したがって、本発明の目的は、入力電圧に
対する出力電流の直線性をさらに改善させる電圧電流変
換回路を提供することにある。
対する出力電流の直線性をさらに改善させる電圧電流変
換回路を提供することにある。
【００２２】
【課題を解決するための手段】 本発明の電圧電流変換
回路は、第１及び第２の入力端子、第１及び第２の出力
端子を有する電圧電流変換回路において、ソースが抵抗
部を介して互いに接続された第１及び第２のトランジス
タであって、コレクタが前記第１及び第２の出力端子に
それぞれ接続された第１及び第２のトランジスタと、前
記抵抗部に接続された電流源部と、反転入力端、非反転
入力端及び出力端を有する第１の差動アンプであって、
前期非反転入力端が前記第１の入力端子に接続され前記
反転入力端が前記第１のトランジスタの前記ソースに接
続され前記入力端が前記第１のトランジスタのゲートに
接続された第１の差動アンプと、反転入力端、非反転入
力端及び出力端を有する第２の差動アンプであって、前
期非反転入力端が前記第２の入力端子に接続され前記反
転入力端が前記第２のトランジスタの前記ソースに接続
され前記出力端が前記第２のトランジスタのゲートに接
続された第２の差動アンプとを有することを特徴とす
る。
回路は、第１及び第２の入力端子、第１及び第２の出力
端子を有する電圧電流変換回路において、ソースが抵抗
部を介して互いに接続された第１及び第２のトランジス
タであって、コレクタが前記第１及び第２の出力端子に
それぞれ接続された第１及び第２のトランジスタと、前
記抵抗部に接続された電流源部と、反転入力端、非反転
入力端及び出力端を有する第１の差動アンプであって、
前期非反転入力端が前記第１の入力端子に接続され前記
反転入力端が前記第１のトランジスタの前記ソースに接
続され前記入力端が前記第１のトランジスタのゲートに
接続された第１の差動アンプと、反転入力端、非反転入
力端及び出力端を有する第２の差動アンプであって、前
期非反転入力端が前記第２の入力端子に接続され前記反
転入力端が前記第２のトランジスタの前記ソースに接続
され前記出力端が前記第２のトランジスタのゲートに接
続された第２の差動アンプとを有することを特徴とす
る。
【００２３】好ましくは、上記電流源部は、上記抵抗部
の一端及び前記第１のトランジスタの上記ソースに接続
された第１の電流源及び上記抵抗部の他端及び上記第２
のトランジスタの上記ソースに接続された第２の電流源
を備えることを特徴とする。
の一端及び前記第１のトランジスタの上記ソースに接続
された第１の電流源及び上記抵抗部の他端及び上記第２
のトランジスタの上記ソースに接続された第２の電流源
を備えることを特徴とする。
【００２４】好ましくは、上記抵抗部は直列接続された
第１及び第２の抵抗を備え、上記電流源部は、上記第１
の抵抗と上記第２の抵抗との接続点に接続されているこ
とを特徴とする。
第１及び第２の抵抗を備え、上記電流源部は、上記第１
の抵抗と上記第２の抵抗との接続点に接続されているこ
とを特徴とする。
【００２５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２６】図１は、本発明による第１の実施例の差動
電流電圧変換回路の回路構成図である。本実施例では、
第１、第２のＮＭＯＳ差動トランジスタＮ1 、Ｎ2 の各
ソース端子に第１、第２の定電流源Ｉ01、Ｉ02はそれぞ
れ接続し、上記第１、第２のＮＭＯＳ差動トランジスタ
のソース端子間に１つのソース抵抗Ｒ0 を接続した場合
の例である。図１中のＶ1 、Ｖ2 はそれぞれ第１、第２
の入力端子を表し、Ｉ1 、Ｉ2 は差動出力電流を表して
いる。
電流電圧変換回路の回路構成図である。本実施例では、
第１、第２のＮＭＯＳ差動トランジスタＮ1 、Ｎ2 の各
ソース端子に第１、第２の定電流源Ｉ01、Ｉ02はそれぞ
れ接続し、上記第１、第２のＮＭＯＳ差動トランジスタ
のソース端子間に１つのソース抵抗Ｒ0 を接続した場合
の例である。図１中のＶ1 、Ｖ2 はそれぞれ第１、第２
の入力端子を表し、Ｉ1 、Ｉ2 は差動出力電流を表して
いる。
【００２７】ここで高ゲイン差動アンプＧ１、Ｇ２はＭ
ＯＳで構成され本第１実施例では差動回路とカレントミ
ラー回路を用いたアクティブロードタイプのＭＯＳ差動
アンプを用いている。
ＯＳで構成され本第１実施例では差動回路とカレントミ
ラー回路を用いたアクティブロードタイプのＭＯＳ差動
アンプを用いている。
【００２８】この回路構成における入出力特性を図２
（ａ）および式（１３）に、また、図２（ａ）上で、第
１及び第２の従来例と同様に非直線性Ｅを定義し図２
（ｂ）および式（１５）に示す。
（ａ）および式（１３）に、また、図２（ａ）上で、第
１及び第２の従来例と同様に非直線性Ｅを定義し図２
（ｂ）および式（１５）に示す。
【００２９】
【００３０】図２（ａ）、（ｂ）より、差動入力電圧が
増加し第１、第２のＭＯＳトランジスタのドレイン電流
差が増加しても、非直線性Ｅは増加せず、差動電流Ｉ1
−Ｉ2 が定電流Ｉ00になるまではＥ＝０である。
増加し第１、第２のＭＯＳトランジスタのドレイン電流
差が増加しても、非直線性Ｅは増加せず、差動電流Ｉ1
−Ｉ2 が定電流Ｉ00になるまではＥ＝０である。
【００３１】この実施例では、第１のＭＯＳトランジス
タＮ1 のゲート端子およびソース端子の高ゲインの第１
の差動アンプＧ１の出力端子および反転入力端子をそれ
ぞれ接続し上記第１の差動アンプＧ１に負帰還をかける
ことにより、第１の入力端子Ｖ1 と第１のＭＯＳトラン
ジスタＮ1 のソース端子電圧を等しくし、かつ、第２の
ＭＯＳトランジスタＮ2 のゲート端子およびソース端子
に高ゲインの第２の差動アンプＧ２の出力および反転入
力端子をそれぞれ接続し上記第２の差動アンプＧ２に負
帰還をかけることにより、第２の入力端子Ｖ2 と第２の
ＭＯＳトランジスタＮ2 のソース端子電圧を等しくして
いる。このような構成により、抵抗２Ｒ0 の両端には△
Ｖ1 ＝Ｖ1 −Ｖ2 の電圧が印加され、△Ｖ1 ／２Ｒ0 で
示される電流が流れるから、つまり、差動入力電圧が−
Ｒ0 ・Ｉ00≦△Ｖ1 ≦Ｒ0 ・Ｉ00の範囲で差動電流は式
（１３）に示すように、△Ｉ1 ＝△Ｖ1 ／Ｒ0 となるの
である。
タＮ1 のゲート端子およびソース端子の高ゲインの第１
の差動アンプＧ１の出力端子および反転入力端子をそれ
ぞれ接続し上記第１の差動アンプＧ１に負帰還をかける
ことにより、第１の入力端子Ｖ1 と第１のＭＯＳトラン
ジスタＮ1 のソース端子電圧を等しくし、かつ、第２の
ＭＯＳトランジスタＮ2 のゲート端子およびソース端子
に高ゲインの第２の差動アンプＧ２の出力および反転入
力端子をそれぞれ接続し上記第２の差動アンプＧ２に負
帰還をかけることにより、第２の入力端子Ｖ2 と第２の
ＭＯＳトランジスタＮ2 のソース端子電圧を等しくして
いる。このような構成により、抵抗２Ｒ0 の両端には△
Ｖ1 ＝Ｖ1 −Ｖ2 の電圧が印加され、△Ｖ1 ／２Ｒ0 で
示される電流が流れるから、つまり、差動入力電圧が−
Ｒ0 ・Ｉ00≦△Ｖ1 ≦Ｒ0 ・Ｉ00の範囲で差動電流は式
（１３）に示すように、△Ｉ1 ＝△Ｖ1 ／Ｒ0 となるの
である。
【００３２】この第１の実施例は、ＮＭＯＳトランジス
タをＰＭＯＳトランジスタに、また、ＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えた場合も、全く
同様に考えることができる。
タをＰＭＯＳトランジスタに、また、ＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えた場合も、全く
同様に考えることができる。
【００３３】図３は、本発明による第２の実施例の差動
電流電圧変換回路の回路構成図である。本実施例は、第
１、第２のＮＭＯＳ差動トランジスタＮ1 、Ｎ2 の各ソ
ース端子に第１、第２のソース抵抗Ｒ01、Ｒ02の一方の
端子をそれぞれ接続し、上記第１、第２のソース抵抗の
他方の端子を共通接続し、その共通接続した端子に１つ
の定電流源Ｉ0 を接続した場合の例である。図３中のＶ
1 、Ｖ2 はそれぞれ第１、第２の入力端子を表し、
Ｉ1 、Ｉ2 は差動出力電流を表している。
電流電圧変換回路の回路構成図である。本実施例は、第
１、第２のＮＭＯＳ差動トランジスタＮ1 、Ｎ2 の各ソ
ース端子に第１、第２のソース抵抗Ｒ01、Ｒ02の一方の
端子をそれぞれ接続し、上記第１、第２のソース抵抗の
他方の端子を共通接続し、その共通接続した端子に１つ
の定電流源Ｉ0 を接続した場合の例である。図３中のＶ
1 、Ｖ2 はそれぞれ第１、第２の入力端子を表し、
Ｉ1 、Ｉ2 は差動出力電流を表している。
【００３４】ここで、高ゲインのアンプＧ１、Ｇ２はＭ
ＯＳ（またはバイポーラのプロセス）で構成される。本
第２の実施例では差動回路とカレントミラー回路を用い
たアクティブロードタイプのＭＯＳ差動アンプを用いて
いる。
ＯＳ（またはバイポーラのプロセス）で構成される。本
第２の実施例では差動回路とカレントミラー回路を用い
たアクティブロードタイプのＭＯＳ差動アンプを用いて
いる。
【００３５】この回路構成における入出力端子を図４
（ａ）および式（１６）に、また、図４（ａ）上で第
１、第２の従来例、第１の実施例と同様に非直線性Ｅを
定義し図４（ｂ）および式（１８）に示す。
（ａ）および式（１６）に、また、図４（ａ）上で第
１、第２の従来例、第１の実施例と同様に非直線性Ｅを
定義し図４（ｂ）および式（１８）に示す。
【００３６】
【００３７】図４（ａ）、（ｂ）より差動入力電圧が増
加し第１、第２のＭＯＳトランジスタのドレイン電流差
が増加しても非直接性Ｅは増加せず、差動電流Ｉ1 −Ｉ
2 が定電流Ｉ0 になるまではＥ＝０でる。
加し第１、第２のＭＯＳトランジスタのドレイン電流差
が増加しても非直接性Ｅは増加せず、差動電流Ｉ1 −Ｉ
2 が定電流Ｉ0 になるまではＥ＝０でる。
【００３８】この実施例では、第１のＭＯＳトランジス
タＮ1 のゲート端子およびソース端子に高ゲインの第１
の差動アンプＧ１の出力端子および反転入力端子をそれ
ぞれ接続し上記第１の差動アンプＧ１に負帰還をかける
ことにより、第１の入力端子Ｖ1 と第１のＭＯＳトラン
ジスタＮ1 のソース端子電圧を等しくし、かつ、第２の
ＭＯＳトランジスタＮ2 のゲート端子およびソース端子
に高ゲインの第２の差動アンプＧ２の出力端子および反
転入力端子をそれぞれ接続し上記第２の差動アンプＧ２
に負帰還をかけることにより、第２の入力端子Ｖ2 と第
２のＭＯＳトランジスタＮ2 のソース端子電圧を等しく
している。したがって、抵抗２Ｒ0 の両端には△Ｖ2 ＝
Ｖ1 −Ｖ2 の電圧が印加され、△Ｖ1 ／２Ｒ00で示され
る電流が流れるから、つまり、差動入力電圧が−Ｒ00・
Ｉ0 ≦△Ｖ2 ≦Ｒ00・Ｉ0 の範囲で差動電流は式（１
６）に示すように、△Ｉ2 ＝△Ｖ2 ／Ｒ00となるのであ
る。
タＮ1 のゲート端子およびソース端子に高ゲインの第１
の差動アンプＧ１の出力端子および反転入力端子をそれ
ぞれ接続し上記第１の差動アンプＧ１に負帰還をかける
ことにより、第１の入力端子Ｖ1 と第１のＭＯＳトラン
ジスタＮ1 のソース端子電圧を等しくし、かつ、第２の
ＭＯＳトランジスタＮ2 のゲート端子およびソース端子
に高ゲインの第２の差動アンプＧ２の出力端子および反
転入力端子をそれぞれ接続し上記第２の差動アンプＧ２
に負帰還をかけることにより、第２の入力端子Ｖ2 と第
２のＭＯＳトランジスタＮ2 のソース端子電圧を等しく
している。したがって、抵抗２Ｒ0 の両端には△Ｖ2 ＝
Ｖ1 −Ｖ2 の電圧が印加され、△Ｖ1 ／２Ｒ00で示され
る電流が流れるから、つまり、差動入力電圧が−Ｒ00・
Ｉ0 ≦△Ｖ2 ≦Ｒ00・Ｉ0 の範囲で差動電流は式（１
６）に示すように、△Ｉ2 ＝△Ｖ2 ／Ｒ00となるのであ
る。
【００３９】上記第２の実施例は、ＮＭＯＳトランジス
タをＰＭＯＳトランジスタに、また、ＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えた場合も、全く
同様に考えることができる。
タをＰＭＯＳトランジスタに、また、ＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えた場合も、全く
同様に考えることができる。
【００４０】以上、本発明に関する２つの実施例は
Ｉ0 、Ｉ01、Ｉ02を理想定電流源と見なせば式（１９）
を仮定することにより直線性については等価な特性を得
られることがわかる。
Ｉ0 、Ｉ01、Ｉ02を理想定電流源と見なせば式（１９）
を仮定することにより直線性については等価な特性を得
られることがわかる。
【００４１】 Ｉ0 ＝２Ｉ01＝２Ｉ02、 Ｒ0 ＝Ｒ01＝Ｒ02 −（１９） 上述した本発明の実施例によれば、本電圧電流変換回路
の電流増幅率をソース抵抗の値のみで決めることがで
き、差動入力電圧の増加に伴い第１、第２のＭＯＳトラ
ンジスタＮ1 、Ｎ2 のドレイン電流差が増加しても非直
線性Ｅは差動入力電圧△Ｖが−Ｒ0 ・Ｉ00≦△Ｖ1 ≦Ｒ
0 ・Ｉ00または−Ｒ00・Ｉ0 ≦△Ｖ2 ≦Ｒ00・Ｉ0 の範
囲で式（１３）、（１６）のように△Ｖ1 ／Ｒ0 または
△Ｖ2 ／Ｒ00なる電流が流れ、非直線性は増加せずＥ＝
０である。したがって、差動電流△Ｉ＝Ｉ1 −Ｉ2 が定
電流≦Ｉ0 または≦2 Ｉ01＝≦2 Ｉ02になるまでの出力
電流範囲で実現でき第３の従来例に比べ広い出力電流範
囲を得ることができる。
の電流増幅率をソース抵抗の値のみで決めることがで
き、差動入力電圧の増加に伴い第１、第２のＭＯＳトラ
ンジスタＮ1 、Ｎ2 のドレイン電流差が増加しても非直
線性Ｅは差動入力電圧△Ｖが−Ｒ0 ・Ｉ00≦△Ｖ1 ≦Ｒ
0 ・Ｉ00または−Ｒ00・Ｉ0 ≦△Ｖ2 ≦Ｒ00・Ｉ0 の範
囲で式（１３）、（１６）のように△Ｖ1 ／Ｒ0 または
△Ｖ2 ／Ｒ00なる電流が流れ、非直線性は増加せずＥ＝
０である。したがって、差動電流△Ｉ＝Ｉ1 −Ｉ2 が定
電流≦Ｉ0 または≦2 Ｉ01＝≦2 Ｉ02になるまでの出力
電流範囲で実現でき第３の従来例に比べ広い出力電流範
囲を得ることができる。
【００４２】さらに、本電圧電流変換回路では上記の差
動力電圧範囲で差動ＭＯＳトランジスタの諸得性（Ｉd
−Ｖgs特性の非直線性や相互コンダクタンスβのばらつ
き、バックゲート効果によるスレッショルド電圧ＶＴの
変動）の影響による非直線性の増加を防ぐことができ
る。これらの特性変動要因はバイポーラに比べきわめて
大きいか、またはＭＯＳトランジスタ特有のものであ
り、従来のＭＯＳトランジスタ回路ではさけることがで
きなかったものであり、本発明による実用上の効果はき
わめて高い。
動力電圧範囲で差動ＭＯＳトランジスタの諸得性（Ｉd
−Ｖgs特性の非直線性や相互コンダクタンスβのばらつ
き、バックゲート効果によるスレッショルド電圧ＶＴの
変動）の影響による非直線性の増加を防ぐことができ
る。これらの特性変動要因はバイポーラに比べきわめて
大きいか、またはＭＯＳトランジスタ特有のものであ
り、従来のＭＯＳトランジスタ回路ではさけることがで
きなかったものであり、本発明による実用上の効果はき
わめて高い。
【００４３】さらに、前回路をＭＯＳで構成できること
からプロセスの簡略化によるコストダウンをはかること
ができる。
からプロセスの簡略化によるコストダウンをはかること
ができる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
第１及び第２のトランジスタのソースを抵抗部を介して
互いに接続し、電流源部を抵抗部に接続し、第１の差動
アンプの反転入力端を上記第１のトランジスタの上記ソ
ースに接続し出力端を上記第１のトランジスタのゲート
に接続し、第２の差動アンプの反転入力端を上記第２の
トランジスタの上記ソースに接続し出力端を上記第２の
トランジスタのゲートに接続したので、第１及び第２の
入力端子への入力電圧は第１及び第２のトランジスタの
ソース端子電圧にそれぞれ等しくなり、第１及び第２の
出力端子からの出力電流は、第１及び第２のトランジス
タのソース同士を接続する抵抗部の抵抗値で決定するこ
とができるようになる。したがって、入力電圧に対する
出力電流の直線性をさらに、改善させることができる。
第１及び第２のトランジスタのソースを抵抗部を介して
互いに接続し、電流源部を抵抗部に接続し、第１の差動
アンプの反転入力端を上記第１のトランジスタの上記ソ
ースに接続し出力端を上記第１のトランジスタのゲート
に接続し、第２の差動アンプの反転入力端を上記第２の
トランジスタの上記ソースに接続し出力端を上記第２の
トランジスタのゲートに接続したので、第１及び第２の
入力端子への入力電圧は第１及び第２のトランジスタの
ソース端子電圧にそれぞれ等しくなり、第１及び第２の
出力端子からの出力電流は、第１及び第２のトランジス
タのソース同士を接続する抵抗部の抵抗値で決定するこ
とができるようになる。したがって、入力電圧に対する
出力電流の直線性をさらに、改善させることができる。
【図１】本発明の第１の実施例の回路構成図。
【図２】本発明の第１の実施例の入出力特性及び非直線
性特性を示すグラフ。
性特性を示すグラフ。
【図３】本発明の第２の実施例の回路構成図。
【図４】本発明の第２の実施例の入出力特性及び非直線
性特性を示すグラフ。
性特性を示すグラフ。
【図５】第１の従来例の回路構成図。
【図６】第１の従来例の入出力特性及び非直線性特性を
示すグラフ。
示すグラフ。
【図７】第２の従来例の回路構成図。
【図８】第２の従来例の入出力特性及び非直線性特性を
示すグラフ。
示すグラフ。
【図９】第３の従来例の回路構成図。
【図１０】第３の従来例の入出力特性及び非直線性特性
を示すグラフ。
を示すグラフ。
Ｎ1 〜Ｎ6 ＮチャネルＭＯＳトランジスタ Ｐ3 〜Ｐ6 ＰチャネルＭＯＳトランジスタ Ｑ1 〜Ｑ4 ＰＮＰ型バイポーラトランジスタ Ｒ0 、Ｒ01、Ｒ02 ソース抵抗および抵抗値 Ｒ1 〜Ｒ4 カレントミラー用エミッタ抵抗 Ｌ1 、Ｌ2 レベルシフト回路 Ｃ1 、Ｃ2 カレントミラー回路 Ｄ 差動回路 Ｇ１、Ｇ２ 高ゲインのアンプ Ｉ0 、Ｉ01〜Ｉ04 定電流源および電流値 Ｉ1 、Ｉ2 出力電流 Ｖ1 、Ｖ2 入力端子および電圧 ＶDD、ＶSS 高電位電源、低電位電源 ＶB1〜ＶB6 バックゲート端子および電圧 ａ１〜ａ５ 入出力特性曲線 ｂ１〜ｂ５ 入力電圧０Ｖでの接線 ｃ１〜ｃ５ 非直接性曲線
Claims (3)
- 【請求項１】 第１及び第２の入力端子、第１及び第２
の出力端子を有する電圧電流変換回路において、ソース
が抵抗部を介して互いに接続された第１及び第２のトラ
ンジスタであって、コレクタが前記第１及び第２の出力
端子にそれぞれ接続された第１及び第２のトランジスタ
と、前記抵抗部に接続された電流源部と、反転入力端、
非反転入力端及び出力端を有する第１の差動アンプであ
って、前期非反転入力端が前記第１の入力端子に接続さ
れ前記反転入力端が前記第１のトランジスタの前記ソー
スに接続され前記入力端が前記第１のトランジスタのゲ
ートに接続された第１の差動アンプと、反転入力端、非
反転入力端及び出力端を有する第２の差動アンプであっ
て、前期非反転入力端が前記第２の入力端子に接続され
前記反転入力端が前記第２のトランジスタの前記ソース
に接続され前記出力端が前記第２のトランジスタのゲー
トに接続された第２の差動アンプとを有することを特徴
とする電圧電流変換回路。 - 【請求項２】 前記電流源部は、前記抵抗部の一端及び
前記第１のトランジスタの前記ソースに接続された第１
の電流源及び前記抵抗部の他端及び前記第２のトランジ
スタの前記ソースに接続された第２の電流源を備えるこ
とを特徴とする請求項１記載の電圧電流変換回路。 - 【請求項３】 前記抵抗部は直列接続された第１及び第
２の抵抗を備え、前記電流源部は、前記第１の抵抗と前
記第２の抵抗との接続点に接続されていることを特徴と
する請求項１記載の電圧電流変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32358893A JP2661530B2 (ja) | 1993-12-22 | 1993-12-22 | 電圧電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32358893A JP2661530B2 (ja) | 1993-12-22 | 1993-12-22 | 電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183742A JPH07183742A (ja) | 1995-07-21 |
| JP2661530B2 true JP2661530B2 (ja) | 1997-10-08 |
Family
ID=18156389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32358893A Expired - Fee Related JP2661530B2 (ja) | 1993-12-22 | 1993-12-22 | 電圧電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661530B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10444776B2 (en) | 2018-01-26 | 2019-10-15 | Kabushiki Kaisha Toshiba | Voltage-current conversion circuit |
-
1993
- 1993-12-22 JP JP32358893A patent/JP2661530B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10444776B2 (en) | 2018-01-26 | 2019-10-15 | Kabushiki Kaisha Toshiba | Voltage-current conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183742A (ja) | 1995-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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