JPS6282819A - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPS6282819A JPS6282819A JP61231083A JP23108386A JPS6282819A JP S6282819 A JPS6282819 A JP S6282819A JP 61231083 A JP61231083 A JP 61231083A JP 23108386 A JP23108386 A JP 23108386A JP S6282819 A JPS6282819 A JP S6282819A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/668—Servo-type converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、参照電圧（ＵＲＥＦ）と、ディジタル入力コ
ードをアナログ出力電流に変換するための抵抗およびス
イッチ回路１ｌｌ（ＷＳＮ）と、負帰還抵抗（ＲＣ）を
通じて負帰還される反転演算増幅器（ＯＰＡ）とを有す
る電圧出力のディジタルアナログ変換器に関する。
ードをアナログ出力電流に変換するための抵抗およびス
イッチ回路１ｌｌ（ＷＳＮ）と、負帰還抵抗（ＲＣ）を
通じて負帰還される反転演算増幅器（ＯＰＡ）とを有す
る電圧出力のディジタルアナログ変換器に関する。
このような種類のディジタル−アナログ変換器は２進数
をアナログ電圧に変換するために用いられる。種々の回
路原理が文献「半導体回路技術（Ｈａｌｂｌｅｉｔｅｒ
−３ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）Ｊ 、ウー・
ティーツエ（υ、Ｔｉｅｔｚｅ）、ツェ−／”ｔ−・シ
ヱンク（Ｃｈ、５ｃｈｅｎｋ）著、スブリンガー出版（
Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）、ヘルリン、ハイデ
ルベルグ、ニューヨーク、改訂５版、１９８０年、第６
３３頁以下に記載されている。その場合、参照電圧が抵
抗およびスイッチ回路網に給電する役割をし、この抵抗
およびスイッチ回路網が２進重み付けに相応するスイッ
チの開閉状態に関係して個々の回路網枝路内に重み付け
された電流を発生し、この電流がその後に接続されてお
り負帰還をかけられている演算増幅器により加算され、
また１つの電圧に変換される。
をアナログ電圧に変換するために用いられる。種々の回
路原理が文献「半導体回路技術（Ｈａｌｂｌｅｉｔｅｒ
−３ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）Ｊ 、ウー・
ティーツエ（υ、Ｔｉｅｔｚｅ）、ツェ−／”ｔ−・シ
ヱンク（Ｃｈ、５ｃｈｅｎｋ）著、スブリンガー出版（
Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）、ヘルリン、ハイデ
ルベルグ、ニューヨーク、改訂５版、１９８０年、第６
３３頁以下に記載されている。その場合、参照電圧が抵
抗およびスイッチ回路網に給電する役割をし、この抵抗
およびスイッチ回路網が２進重み付けに相応するスイッ
チの開閉状態に関係して個々の回路網枝路内に重み付け
された電流を発生し、この電流がその後に接続されてお
り負帰還をかけられている演算増幅器により加算され、
また１つの電圧に変換される。
その際に変換すべき２進桁の数に応じて抵抗およびスイ
ッチ回路網の抵抗とその後に接続されている演算増幅器
の負帰還抵抗とはその精度について高度な要求を満足し
なければならない。ディジタル−アナログ変換器の精度
に対する重要なパラメータは、温度変化に影響されない
ことである。
ッチ回路網の抵抗とその後に接続されている演算増幅器
の負帰還抵抗とはその精度について高度な要求を満足し
なければならない。ディジタル−アナログ変換器の精度
に対する重要なパラメータは、温度変化に影響されない
ことである。
ドイツ連邦共和国特許出願公開第３１４５８８９号公報
には、冒頭に記載した種類のディジタルアナログ変換器
の温度の影響を補償するための方法として、抵抗および
スイッチ回路網の抵抗とならんでスイッチ抵抗を考慮に
入れ、またこれらの抵抗に出力演算増幅器の負帰還枝路
内の負帰還抵抗の選定を適合させる方法が記載されてい
る。
には、冒頭に記載した種類のディジタルアナログ変換器
の温度の影響を補償するための方法として、抵抗および
スイッチ回路網の抵抗とならんでスイッチ抵抗を考慮に
入れ、またこれらの抵抗に出力演算増幅器の負帰還枝路
内の負帰還抵抗の選定を適合させる方法が記載されてい
る。
しかし、その際に正確な温度補償は実現されない。
本発明の目的は、抵抗およびスイッチ回路網により実現
されたディジタル−アナログ変換器であって、その出力
電圧が温度に無関係であるものを提供することである。
されたディジタル−アナログ変換器であって、その出力
電圧が温度に無関係であるものを提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載のディジタル−アナログ変換器により達成される。
記載のディジタル−アナログ変換器により達成される。
本発明の実施態様は特許請求の範囲第２項以下にあげら
れている。
れている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図によれば、本発明によるディジタル−アナログ変
換器は、参照電圧ＵＲＥＦと参照電流を決定する抵抗Ｒ
とにより形成され、また抵抗およびスイッチ回路網ＷＳ
Ｎに給電する１つの電流源を含んでおり、この電流源の
後に、出力端から反転入力端への負帰還抵抗ＲＧを有す
る反転演算増幅器ＯＰＡが接続されている。演算槽＠器
ＯＰＡの出力端は同時に、基準電位ＧＮＤに対して変換
されたディジタル入力コードに相応するアナログ出力電
圧ＵＡを有するディジタル−アナログ変換器の端子ＶＡ
と接続されている。
換器は、参照電圧ＵＲＥＦと参照電流を決定する抵抗Ｒ
とにより形成され、また抵抗およびスイッチ回路網ＷＳ
Ｎに給電する１つの電流源を含んでおり、この電流源の
後に、出力端から反転入力端への負帰還抵抗ＲＧを有す
る反転演算増幅器ＯＰＡが接続されている。演算槽＠器
ＯＰＡの出力端は同時に、基準電位ＧＮＤに対して変換
されたディジタル入力コードに相応するアナログ出力電
圧ＵＡを有するディジタル−アナログ変換器の端子ＶＡ
と接続されている。
抵抗およびスイッチ回路＆ｌ４ＷＳＮは、本発明により
参照電流ＩＲＥＦが供給されるべきかつ基半電位ＧＮＤ
に対して電圧ＵＥを存する端子ＳＡを経て給電される。
参照電流ＩＲＥＦが供給されるべきかつ基半電位ＧＮＤ
に対して電圧ＵＥを存する端子ＳＡを経て給電される。
抵抗およびスイッチ回路網ＷＳＮは、入力端子ＤＥＮこ
与えられているディジタル入力コードにより制御され、
その際に回路網の破線で示されている等価抵抗ＲＮはデ
ィジタル入力コードまたはそれにより開閉されるスイッ
チ回路網から生ずる。このような抵抗およびスイッチ回
路網ＷＳＮの実施例は前記特許出願公開公報に示されて
いる。
与えられているディジタル入力コードにより制御され、
その際に回路網の破線で示されている等価抵抗ＲＮはデ
ィジタル入力コードまたはそれにより開閉されるスイッ
チ回路網から生ずる。このような抵抗およびスイッチ回
路網ＷＳＮの実施例は前記特許出願公開公報に示されて
いる。
さて本発明にとって重要なことは、ディジタル−アナロ
グ変換器の入力端における参照電圧が抵抗Ｒにより抵抗
およびスイッチ回路網ＷｓＨに給電するための参照電流
Ｉ ＲＥＦに変換されること、また参照電流Ｉ ＲＥＦ
を決定する抵抗Ｒが出力演算増幅器ＯＰＡの負帰還枝路
内の負帰還抵抗ＲＧの温度特性と同一の温度特性を有す
ることである。
グ変換器の入力端における参照電圧が抵抗Ｒにより抵抗
およびスイッチ回路網ＷｓＨに給電するための参照電流
Ｉ ＲＥＦに変換されること、また参照電流Ｉ ＲＥＦ
を決定する抵抗Ｒが出力演算増幅器ＯＰＡの負帰還枝路
内の負帰還抵抗ＲＧの温度特性と同一の温度特性を有す
ることである。
第１図による具体的な実施例では、電流源は１つの電流
ミラー回路であり、その入力電流ｒＯの大きさは抵抗Ｒ
により、また出力−参照電流ＩＲＥＦの大きさは電流ミ
ラー回路の変換比により与えられている。
ミラー回路であり、その入力電流ｒＯの大きさは抵抗Ｒ
により、また出力−参照電流ＩＲＥＦの大きさは電流ミ
ラー回路の変換比により与えられている。
電流ミラー回路の入力トランジスタＭＮＩはその出力回
路で抵抗Ｒを介して基準電位ＧＮＤと、またその制御入
力端で別の演算増幅器ｏｐｓの出力端と接続されており
、その非反転入力端には抵抗Ｒと入力トランジスタＭＮ
Ｉの出力回路との間の接続点の電位が与えられている。
路で抵抗Ｒを介して基準電位ＧＮＤと、またその制御入
力端で別の演算増幅器ｏｐｓの出力端と接続されており
、その非反転入力端には抵抗Ｒと入力トランジスタＭＮ
Ｉの出力回路との間の接続点の電位が与えられている。
演算増幅器Ｏｐｓの反転入力端は、基準電位ＧＮＤに対
して電圧ＵＲＥＦを有する参照電位を与えられている端
子ＶＲＥＦと接続されている。
して電圧ＵＲＥＦを有する参照電位を与えられている端
子ＶＲＥＦと接続されている。
電流ミラー回路の入力トランジスタＭＮＩの制御端子お
よび演算増幅器○ＰＳの出力端は共通に電流ミラー回路
の出力トランジスタＭ Ｎ ２の制御端子と接続されて
おり、その出力回路を通って参照電流ＩＲＥＦが流れる
。電流ミラー回路の出力トランジスタＭＮ２のコレクタ
またはドレインとして作用する端子は抵抗およびスイッ
チ回路網ＷＳＮの供給端子ＳＡと接続されており、また
トランジスタＭＮＩおよびＭＮ２から成る電流ミラー回
路の出力回路のエミッタまたはソースとしての役割をす
る端子は１つの電位に通ずる端子■ＳＳと接続されてい
る。
よび演算増幅器○ＰＳの出力端は共通に電流ミラー回路
の出力トランジスタＭ Ｎ ２の制御端子と接続されて
おり、その出力回路を通って参照電流ＩＲＥＦが流れる
。電流ミラー回路の出力トランジスタＭＮ２のコレクタ
またはドレインとして作用する端子は抵抗およびスイッ
チ回路網ＷＳＮの供給端子ＳＡと接続されており、また
トランジスタＭＮＩおよびＭＮ２から成る電流ミラー回
路の出力回路のエミッタまたはソースとしての役割をす
る端子は１つの電位に通ずる端子■ＳＳと接続されてい
る。
実施例では電流ミラー回路はｎチャネル形式の金属酸化
物トランジスタを含んでいるが、電流ミラー回路は他の
電界効果トランジスタまたはバイポーラトランジスタに
よっても実現され得る。
物トランジスタを含んでいるが、電流ミラー回路は他の
電界効果トランジスタまたはバイポーラトランジスタに
よっても実現され得る。
抵抗およびスイッチ回路網ＷＳＮに流れる参照電流ＴＲ
ＥＦは電流ミラー回路の入力電流１ｏからその変換比、
すなわち主として対応付けられているトランジスタＭＮ
Ｉのチャネル幅とチャネル圏さとの比を基準とするトラ
ンジスタＭＮ２のチャネル幅とチャネル長さとの比を乗
算されて生ずる。電流ミラー回路の入力電流ｉｏは参照
電圧ＵＲＥＦと抵抗Ｒとの商として生ずる。
ＥＦは電流ミラー回路の入力電流１ｏからその変換比、
すなわち主として対応付けられているトランジスタＭＮ
Ｉのチャネル幅とチャネル圏さとの比を基準とするトラ
ンジスタＭＮ２のチャネル幅とチャネル長さとの比を乗
算されて生ずる。電流ミラー回路の入力電流ｉｏは参照
電圧ＵＲＥＦと抵抗Ｒとの商として生ずる。
ディジタル−アナログ変換器の出力電圧ＵＡは負の入力
電圧ＵＥ、抵抗およびスイッチ回路１１［ＩＷＳＮの現
在の等価抵抗ＲＮおよび出力演算増幅器ＯＰＡの負帰還
抵抗ＲＧにより形成さ４る。たとえば出力電圧ＵＡは負
の入力電圧に負帰還抵抗ＲＧと抵抗およびスイス千回路
網ｗｓＮの現在の抵抗ＲＮとの商を乗算した電圧に等し
い。他方において、入力電圧ＵＥは現在の抵抗ＲＮと回
路網ＷＳＮを流れる参照電流ＩＲＥＦとの積に等しい。
電圧ＵＥ、抵抗およびスイッチ回路１１［ＩＷＳＮの現
在の等価抵抗ＲＮおよび出力演算増幅器ＯＰＡの負帰還
抵抗ＲＧにより形成さ４る。たとえば出力電圧ＵＡは負
の入力電圧に負帰還抵抗ＲＧと抵抗およびスイス千回路
網ｗｓＮの現在の抵抗ＲＮとの商を乗算した電圧に等し
い。他方において、入力電圧ＵＥは現在の抵抗ＲＮと回
路網ＷＳＮを流れる参照電流ＩＲＥＦとの積に等しい。
参照電圧ＵＲＥＦの関数として出力電圧ＵＡに対する第
１図による本発明による回路網に対する電流と電圧との
間の有効な関係をまとめ、また出力演算増幅器ＯＰＡの
負帰還回路の負帰還抵抗ＲＧＯ値が電流源の抵抗Ｒの何
倍または何分の−に等しいことを考慮すれば、出力電圧
ＵＡの大きさは参照電圧ＵＲＥＦと抵抗Ｒを基準とする
抵抗ＲＧの倍率と両トランジスタＭＮＩおよびＭＮ２か
ら形成される電流ミラー回路の変換比とに関係する。こ
の合計式から前記の個別関係であげられた抵抗およびス
イッチ回路ｉ［ＷｓＮに対する抵抗値Ｒ，ＲＧおよびＲ
Ｎが定められている。このことは、負帰還抵抗ＲＧおよ
び参照電流Ｉ ＲＥ Ｆを決定する抵抗Ｒの温度特性が
一致しているならば、抵抗および抵抗およびスイッチ回
路網Ｗ３Ｎの温変時性が補償されていることを意味する
。
１図による本発明による回路網に対する電流と電圧との
間の有効な関係をまとめ、また出力演算増幅器ＯＰＡの
負帰還回路の負帰還抵抗ＲＧＯ値が電流源の抵抗Ｒの何
倍または何分の−に等しいことを考慮すれば、出力電圧
ＵＡの大きさは参照電圧ＵＲＥＦと抵抗Ｒを基準とする
抵抗ＲＧの倍率と両トランジスタＭＮＩおよびＭＮ２か
ら形成される電流ミラー回路の変換比とに関係する。こ
の合計式から前記の個別関係であげられた抵抗およびス
イッチ回路ｉ［ＷｓＮに対する抵抗値Ｒ，ＲＧおよびＲ
Ｎが定められている。このことは、負帰還抵抗ＲＧおよ
び参照電流Ｉ ＲＥ Ｆを決定する抵抗Ｒの温度特性が
一致しているならば、抵抗および抵抗およびスイッチ回
路網Ｗ３Ｎの温変時性が補償されていることを意味する
。
第１図により設けられている電流源の代わりに、電流源
の内部抵抗を一層高くするためカスコード電流源、ウィ
ルソン電流源または改良されたウィルソン電流源を使用
することも本発明の範囲に属する。さらに、本発明によ
り、選択的にカスコード電流源、ウィルソン電流源また
は改良されたウィルソン電流源の形式の切換可能な双極
性電流源が使用され得る。抵抗およびスイッチ回路網Ｗ
ＳＮに双極性の差電流ＩＲＥＦを供給するだめの双極性
の電流源では相応に双極性の出力電圧ＵＡが生ずる。
の内部抵抗を一層高くするためカスコード電流源、ウィ
ルソン電流源または改良されたウィルソン電流源を使用
することも本発明の範囲に属する。さらに、本発明によ
り、選択的にカスコード電流源、ウィルソン電流源また
は改良されたウィルソン電流源の形式の切換可能な双極
性電流源が使用され得る。抵抗およびスイッチ回路網Ｗ
ＳＮに双極性の差電流ＩＲＥＦを供給するだめの双極性
の電流源では相応に双極性の出力電圧ＵＡが生ずる。
第２図には切換可能な双極性電流源の１つの実施例が示
されている。第１図中の要素と同一の要素には同一の符
号が付されている。第２図によれば、双極性電流源は供
給電圧源の端子ＶＤＤとＶＳＳとの間に生じている電圧
を供給される。この回路はｎチャネル形式の金属酸化物
半導体トランジスタををする第１の電流ミラー回路とｐ
チャネル形式の金属酸化物半導体トランジスタを有する
第２の電流ミラー回路とを含んでおり、これらの電流ミ
ラー回路は直列に接続されており、またそれらの出力ト
ランジスタはトランジスタスイッチを介して交互に駆動
される。第１の電流ミラー回路には、入力トランジスタ
ＭＮＩの出力回路を流れる電流１ｏが供給される。トラ
ンジスタＭＮＩのドレインとしての役割をする端子は抵
抗Ｒを介して基準電位端子ＧＮＤと接続されており、ま
た直接に演算増幅器ＯＰＳの非反転入力端と接続されて
おり、その反転入力端には基準電位に対して参照電圧Ｖ
ＲＥＦを有する端子が接続されている。
されている。第１図中の要素と同一の要素には同一の符
号が付されている。第２図によれば、双極性電流源は供
給電圧源の端子ＶＤＤとＶＳＳとの間に生じている電圧
を供給される。この回路はｎチャネル形式の金属酸化物
半導体トランジスタををする第１の電流ミラー回路とｐ
チャネル形式の金属酸化物半導体トランジスタを有する
第２の電流ミラー回路とを含んでおり、これらの電流ミ
ラー回路は直列に接続されており、またそれらの出力ト
ランジスタはトランジスタスイッチを介して交互に駆動
される。第１の電流ミラー回路には、入力トランジスタ
ＭＮＩの出力回路を流れる電流１ｏが供給される。トラ
ンジスタＭＮＩのドレインとしての役割をする端子は抵
抗Ｒを介して基準電位端子ＧＮＤと接続されており、ま
た直接に演算増幅器ＯＰＳの非反転入力端と接続されて
おり、その反転入力端には基準電位に対して参照電圧Ｖ
ＲＥＦを有する端子が接続されている。
演算増幅器ＯＰＳの出力端はトランジスタＭＮＩのゲー
トを制御する。第１の電流ミラー回路はさらにミラート
ランジスタＭＮ２および出力トランジスタＭＮ３を含ん
でいる。トランジスタＭＮＩおよびＭＮ２のゲートは直
接に互いに、また演算増幅器ＯＰＳの出力端と接続され
ているが、トランジスタＭＮ３のゲートの前にはトラン
ジスタＭＰ３の出力回路が接続されている。トランジス
タＭＮ１、ＭＮ２およびＭＮ３のソースとしての役割を
する端子は供給電圧源の端子ｖＳＳと接続されている。
トを制御する。第１の電流ミラー回路はさらにミラート
ランジスタＭＮ２および出力トランジスタＭＮ３を含ん
でいる。トランジスタＭＮＩおよびＭＮ２のゲートは直
接に互いに、また演算増幅器ＯＰＳの出力端と接続され
ているが、トランジスタＭＮ３のゲートの前にはトラン
ジスタＭＰ３の出力回路が接続されている。トランジス
タＭＮ１、ＭＮ２およびＭＮ３のソースとしての役割を
する端子は供給電圧源の端子ｖＳＳと接続されている。
追加的にトランジスタＭＮ３のゲートと供給電圧源の端
子ＶＳＳとの間にトランジスタＭＮ４の出力回路が接続
されている。
子ＶＳＳとの間にトランジスタＭＮ４の出力回路が接続
されている。
トランジスタＭＮ２およびＭＮ３の出力回路に対して直
列に第２の電流ミラー回路のトランジスタＭＰＩおよび
ＭＰ２の出力回路が接続されている。トランジスタＭＰ
Ｉのゲートは直接にトランジスタＭＮ２およびＭＰＩの
出力回路の接続点と接続されており、またトランジスタ
ＭＮ５の出力回路を介してトランジスタＭＰ２のゲート
と接続されている。第２の電流ミラー回路のトランジス
タのソースとしての役割をする端子は供給電圧源の端子
ＶＤＤと接続されている。トランジスタＭＰ２のゲート
はトランジスタＭ Ｐ ４の出力回路を介して同じく端
子ＶＤＤに接続されている。両出力トランジスタＭ Ｎ
３およびＭＰ２の出力回路の接続点に回路の電流出力
用の端子ＳＡが接続されている。実施例ではトランジス
タＭＮ４およびＭＮ５はｎチャネル形式であり、トラン
ジスタＭＰ３およびＭＰ４はｐチャネル形式である。こ
れらの４つのトランジスタのゲートは互いに１つの端子
ＶＺに接続されている。
列に第２の電流ミラー回路のトランジスタＭＰＩおよび
ＭＰ２の出力回路が接続されている。トランジスタＭＰ
Ｉのゲートは直接にトランジスタＭＮ２およびＭＰＩの
出力回路の接続点と接続されており、またトランジスタ
ＭＮ５の出力回路を介してトランジスタＭＰ２のゲート
と接続されている。第２の電流ミラー回路のトランジス
タのソースとしての役割をする端子は供給電圧源の端子
ＶＤＤと接続されている。トランジスタＭＰ２のゲート
はトランジスタＭ Ｐ ４の出力回路を介して同じく端
子ＶＤＤに接続されている。両出力トランジスタＭ Ｎ
３およびＭＰ２の出力回路の接続点に回路の電流出力
用の端子ＳＡが接続されている。実施例ではトランジス
タＭＮ４およびＭＮ５はｎチャネル形式であり、トラン
ジスタＭＰ３およびＭＰ４はｐチャネル形式である。こ
れらの４つのトランジスタのゲートは互いに１つの端子
ＶＺに接続されている。
回路内に流れる電流１ｏは先ずミラートランジスタＭＮ
２の出力回路に鏡像的電流として流れ、従ってまた第２
の電流ミラー回路の入力トランジスタＭＰＩを通って流
れる。いま、端子ＶＺに与えられている電位の極性に関
係して、トランジスタＭＮ４およびＭＮ５が遮断状態、
またトランジスタＭＰ３およびＭＰ４が導通状態に切換
えられ、もしくは対として反転される。
２の出力回路に鏡像的電流として流れ、従ってまた第２
の電流ミラー回路の入力トランジスタＭＰＩを通って流
れる。いま、端子ＶＺに与えられている電位の極性に関
係して、トランジスタＭＮ４およびＭＮ５が遮断状態、
またトランジスタＭＰ３およびＭＰ４が導通状態に切換
えられ、もしくは対として反転される。
端子■Ｚにおける電位が負であれば、トランジスタＭＰ
３は導通状態となり、またトランジスタＭＮ４は遮断状
態となる。その後、入力電流１゜は第１の電流ミラー回
路の変換比に相応して、すなわち主にトランジスタＭＮ
３のチャネル幅とチャ不ル長さとの比に相応してトラン
ジスタＭＮＩに関してトランジスタＭＮａ内に鏡像的電
流として流される。同時にトランジスタＭＮ２およびＭ
Ｐｉを通って流れる電流は回路の出力電流に影響しない
。なぜならば、端子ＶＺにおける電位が負であれば、ト
ランジスタＭＮ５は遮断状態、トランジスタＭＰ４は導
通状態にあるので、第２の電流ミラー回路の出力トラン
ジスタＭＰ２は遮断状管にされるからである。
３は導通状態となり、またトランジスタＭＮ４は遮断状
態となる。その後、入力電流１゜は第１の電流ミラー回
路の変換比に相応して、すなわち主にトランジスタＭＮ
３のチャネル幅とチャ不ル長さとの比に相応してトラン
ジスタＭＮＩに関してトランジスタＭＮａ内に鏡像的電
流として流される。同時にトランジスタＭＮ２およびＭ
Ｐｉを通って流れる電流は回路の出力電流に影響しない
。なぜならば、端子ＶＺにおける電位が負であれば、ト
ランジスタＭＮ５は遮断状態、トランジスタＭＰ４は導
通状態にあるので、第２の電流ミラー回路の出力トラン
ジスタＭＰ２は遮断状管にされるからである。
端子■Ｚにおける電位が正であれば、状況は正確に反転
されている。すなわち、トランジスタＭＰ３は遮断状態
となり、またトランジスタＭＮ４は導通状態となるので
、出力トランジスタＭＮ３は確実に遮断状態となる。他
方において、この場合には、トランジスタＭ Ｎ ５は
導通状態、きたトランジスタＭＰ４は遮断状態とされて
いるので、入力電流ＩＯは先ず第１の電流ミラー回路の
トランジスタＭＮ２対ＭＮＩの変換比に従ってトランジ
スタＭＮ２内に鏡像的電流として流される。その後に同
じくトランジスタＭＰＩを通って流れる電流は第２の電
流ミラー回路の変換比に従って、すなわちトランジスタ
ＭＰ２対ＭＰＩの変換比に従ってトランジスタＭＰＺ内
に鏡像的電流として流れる。それによって、端子■Ｚの
電位に関係して、出力端子ＳＡに流れる参照電流は負も
しくは正である。
されている。すなわち、トランジスタＭＰ３は遮断状態
となり、またトランジスタＭＮ４は導通状態となるので
、出力トランジスタＭＮ３は確実に遮断状態となる。他
方において、この場合には、トランジスタＭ Ｎ ５は
導通状態、きたトランジスタＭＰ４は遮断状態とされて
いるので、入力電流ＩＯは先ず第１の電流ミラー回路の
トランジスタＭＮ２対ＭＮＩの変換比に従ってトランジ
スタＭＮ２内に鏡像的電流として流される。その後に同
じくトランジスタＭＰＩを通って流れる電流は第２の電
流ミラー回路の変換比に従って、すなわちトランジスタ
ＭＰ２対ＭＰＩの変換比に従ってトランジスタＭＰＺ内
に鏡像的電流として流れる。それによって、端子■Ｚの
電位に関係して、出力端子ＳＡに流れる参照電流は負も
しくは正である。
トランジスタＭＮ２およびＭＰＩの出力回路の間に、負
荷が端子ＳＡから端子ＧＮＤへ切換えられているときに
回路を対称化し、またはトランジスタの同一の動作点に
おける動作を保証する役割をする１つ、特に２つの等し
い抵抗を設けることができる。双極性電流源は他の電界
効果トランジスタまたはバイポーラトランジスタによっ
ても構成され得る。
荷が端子ＳＡから端子ＧＮＤへ切換えられているときに
回路を対称化し、またはトランジスタの同一の動作点に
おける動作を保証する役割をする１つ、特に２つの等し
い抵抗を設けることができる。双極性電流源は他の電界
効果トランジスタまたはバイポーラトランジスタによっ
ても構成され得る。
第１図は温度に無関係な出力電圧を有するディジタル−
アナログ変換器の概要回路図、第２図は本発明のディジ
タル−アナログ変換器内に使用するための参■β電流源
の第２の実施例の回路図である。 ＤＢ・・・入力端子、ＧＮＤ・・・基準電位、■０・・
・参照−入力端子、Ｉ ＲＥＦ・・・参照電流、ＯＰＡ
、ＯＰＳ・・・演算増幅器、ＲＧ・・・負帰還抵抗、Ｓ
Ａ・・・出力端子、ＶＤＤ、ＶＳＳ・・・双極性電流源
、ＵＡ・・・出力電圧、ＵＲＥＦ・・・参照電圧、ＶＺ
・・・制御端子、ＭＳＮ・・・抵抗およびスイッチ回路
網。 ｒｑ１＋８）代理人弁理−ｌ： ’ｒ；’＋ Ｆ、ｉ
潔ＩＧ Ｉ ＩＧ ２
アナログ変換器の概要回路図、第２図は本発明のディジ
タル−アナログ変換器内に使用するための参■β電流源
の第２の実施例の回路図である。 ＤＢ・・・入力端子、ＧＮＤ・・・基準電位、■０・・
・参照−入力端子、Ｉ ＲＥＦ・・・参照電流、ＯＰＡ
、ＯＰＳ・・・演算増幅器、ＲＧ・・・負帰還抵抗、Ｓ
Ａ・・・出力端子、ＶＤＤ、ＶＳＳ・・・双極性電流源
、ＵＡ・・・出力電圧、ＵＲＥＦ・・・参照電圧、ＶＺ
・・・制御端子、ＭＳＮ・・・抵抗およびスイッチ回路
網。 ｒｑ１＋８）代理人弁理−ｌ： ’ｒ；’＋ Ｆ、ｉ
潔ＩＧ Ｉ ＩＧ ２
Claims (1)
- 【特許請求の範囲】 １）参照電圧（ＵＲＥＦ）と、ディジタル入力コードを
アナログ出力電流に変換するための抵抗およびスイッチ
回路網（ＷＳＮ）と、負帰還抵抗（ＲＧ）を通じて負帰
還される反転演算増幅器（ＯＰＡ）とを有する電圧出力
のディジタル−アナログ変換器において、参照電流源が
参照電圧（ＵＲＥＦ）と、抵抗およびスイッチ回路網（
ＷＳＮ）に給電する参照電流（ＩＲＥＦ）を決定する抵
抗（Ｒ）とにより形成されることを特徴とするディジタ
ル−アナログ変換器。 ２）参照電流（ＩＲＥＦ）を決定する抵抗（Ｒ）が演算
増幅器（ＯＰＡ）の負帰還回路内の負帰還抵抗（ＲＧ）
と同一の温度特性を有することを特徴とする特許請求の
範囲第１項記載のディジタル−アナログ変換器。 ３）演算増幅器（ＯＰＡ）の負帰還回路内の負帰還抵抗
（ＲＧ）が参照電流（ＩＲＥＦ）を決定する抵抗（Ｒ）
と同一の値を有することを特徴とする特許請求の範囲第
１項または第２項記載のディジタル−アナログ変換器。 ４）参照電流源が１つの電流ミラー回路（ＭＮ１、ＭＮ
２；ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１、ＭＰ２）を含ん
でおり、その参照−入力電流（Ｉｏ）が抵抗（Ｒ）およ
び参照電圧（ＵＲＥＦ）により決定されることを特徴と
する特許請求の範囲第１項ないし第３項のいずれか１項
に記載のディジタル−アナログ変換器。 ５）電流ミラー回路の入力トランジスタ（ＭＮ１）がそ
の出力回路で抵抗（Ｒ）を介して基準電位（ＧＮＤ）と
、またその制御入力端で別の演算増幅器（ＯＰＳ）の出
力端と接続されており、その反転入力端（−）に参照電
位（ＶＲＥＦ）が、またその非反転入力端（＋）に抵抗
（Ｒ）と入力トランジスタ（ＭＮ１）との接続点の電位
が接続されていることを特徴とする特許請求の範囲第１
項ないし第４項のいずれか１項に記載のディジタル−ア
ナログ変換器。 ６）参照電流源が双極性の参照電流源により形成されて
いることを特徴とする特許請求の範囲第１項ないし第５
項のいずれか１項に記載のディジタル−アナログ変換器
。 ７）双極性の参照電流源が１つの双極性の電圧源（ＶＤ
Ｄ、ＶＳＳ）から給電され、また一方のチャネル形式の
トランジスタを有する第１の電流ミラー回路（ＭＮ１、
ＭＮ２、ＭＮ３）と入力および出力トランジスタを有す
る他方のチャネル形式のトランジスタを有する第２の電
流ミラー回路（ＭＰ１、ＭＰ２）とを含んでいることを
特徴とする特許請求の範囲第６項記載のディジタル−ア
ナログ変換器。 ８）第１の電流ミラー回路（ＭＮ１、ＭＮ２、ＭＮ３）
が、出力回路で第２の電流ミラー回路（ＭＰ１、ＭＰ２
）の出力回路と直列に接続されている１つのミラートラ
ンジスタ（ＭＮ２）を含んでいることを特徴とする特許
請求の範囲第６項または第７項記載のディジタル−アナ
ログ変換器。 ９）第２の電流ミラー回路（ＭＰ１、ＭＰ２）の入力ト
ランジスタ（ＭＰ１）がダイオードとして接続されてい
ることを特徴とする特許請求の範囲第６項ないし第８項
のいずれか１項に記載のディジタル−アナログ変換器。 １０）出力トランジスタ（ＭＮ３、ＭＰ２）の制御端子
の前にそれぞれ１つのトランジスタ（ＭＰ３、ＭＮ５）
の出力回路が接続されており、また出力トランジスタ（
ＭＮ３、ＭＰ２）の制御端子および供給電圧側の出力端
子にそれぞれ１つのトランジスタ（ＭＮ４、ＭＰ４）の
出力回路が並列に接続されていることを特徴とする特許
請求の範囲第６項ないし第９項のいずれか１項に記載の
ディジタル−アナログ変換器。 １１）付属の出力トランジスタ（ＭＮ３、ＭＰ２）に対
して、前に接続されているトランジスタ（ＭＰ３、ＭＮ
５）が反対のチャネル形式であり、並列に接続されてい
るトランジスタ（ＭＮ４、ＭＰ４）が同一のチャネル形
式であり、またそれらの制御端子が１つの共通の制御端
子（ＶＺ）と接続されていることを特徴とする特許請求
の範囲第１項ないし第１０項のいずれか１項に記載のデ
ィジタル−アナログ変換器。 １２）電流ミラー回路のトランジスタがカスコード−ト
ランジスタ段として構成されていることを特徴とする特
許請求の範囲第６項ないし第１１項のいずれか１項に記
載のディジタル−アナログ変換器。 １３）電流ミラー回路のトランジスタがウィルソン−電
流源として構成されていることを特徴とする特許請求の
範囲第６項ないし第１１項のいずれか１項に記載のディ
ジタル−アナログ変換器。 １４）電流ミラー回路のトランジスタが改良されたウィ
ルソン−電流源として構成されていることを特徴とする
特許請求の範囲第６項ないし第１１項のいずれか１項に
記載のディジタル−アナログ変換器。 １５）多数の出力トランジスタが並列に接続されている
ことを特徴とする特許請求の範囲第６項ないし第１１項
のいずれか１項に記載のディジタル−アナログ変換器。 １６）第１の電流ミラー回路（ＭＮ１、ＭＮ１、ＭＮ３
）のミラートランジスタ（ＭＮ２）が第２の電流ミラー
回路（ＭＰ１、ＭＰ２）の入力トランジスタ（ＭＰ１）
と少なくとも１つ、特に２つの抵抗を介して接続されて
いることを特徴とする特許請求の範囲第６項ないし第１
５項のいずれか１項に記載のディジタル−アナログ変換
器。 １７）電流ミラー回路のトランジスタが同一の動作点で
作動することを特徴とする特許請求の範囲第６項ないし
第１６項のいずれか１項に記載のディジタル−アナログ
変換器。 １８）第１の電流ミラー回路の入力トランジスタ（ＭＮ
１）の接続が特許請求の範囲第５項に従って行われてい
ることを特徴とする特許請求の範囲第６項ないし第１７
項のいずれか１項に記載のディジタル−アナログ変換器
。 １９）相補性の金属酸化物半導体トランジスタにより構
成されていることを特徴とする特許請求の範囲第６項な
いし第１８項のいずれか１項に記載のディジタル−アナ
ログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534915.8 | 1985-09-30 | ||
| DE3534915 | 1985-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6282819A true JPS6282819A (ja) | 1987-04-16 |
Family
ID=6282413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231083A Pending JPS6282819A (ja) | 1985-09-30 | 1986-09-29 | デイジタル−アナログ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4766415A (ja) |
| EP (1) | EP0217223B1 (ja) |
| JP (1) | JPS6282819A (ja) |
| AT (1) | ATE53153T1 (ja) |
| DE (1) | DE3671587D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5184129A (en) * | 1989-09-13 | 1993-02-02 | Advanced Micro Devices, Inc. | Switchable DAC with current surge protection |
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| JPH0775322B2 (ja) * | 1990-02-22 | 1995-08-09 | 富士通株式会社 | 半導体集積回路装置 |
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| KR950008957B1 (ko) * | 1992-12-31 | 1995-08-09 | 현대전자산업주식회사 | 디지탈/아날로그 변환회로 |
| EP0788685A4 (en) * | 1994-10-25 | 1998-01-21 | Intel Corp | METHOD AND APPARATUS FOR REGULATING THE VOLTAGE DELIVERED TO A SEMICONDUCTOR DEVICE |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| NL8400637A (nl) * | 1984-02-29 | 1985-09-16 | Philips Nv | Kaskode-stroombronschakeling. |
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-
1986
- 1986-09-16 DE DE8686112801T patent/DE3671587D1/de not_active Expired - Lifetime
- 1986-09-16 EP EP86112801A patent/EP0217223B1/de not_active Expired - Lifetime
- 1986-09-16 AT AT86112801T patent/ATE53153T1/de not_active IP Right Cessation
- 1986-09-29 JP JP61231083A patent/JPS6282819A/ja active Pending
- 1986-09-29 US US06/913,390 patent/US4766415A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3671587D1 (de) | 1990-06-28 |
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