JPH0736506B2 - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JPH0736506B2 JPH0736506B2 JP62100516A JP10051687A JPH0736506B2 JP H0736506 B2 JPH0736506 B2 JP H0736506B2 JP 62100516 A JP62100516 A JP 62100516A JP 10051687 A JP10051687 A JP 10051687A JP H0736506 B2 JPH0736506 B2 JP H0736506B2
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- JP
- Japan
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- mos transistor
- electrode
- voltage
- transistor
- gate electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電圧比較器に関し、特にヒステリシス電圧比較
器に関する。
器に関する。
従来、この種のヒステリシス電圧比較器は、電圧比較器
と、抵抗分割比較電圧発生器、そしてヒステリシスをか
ける為のトランスファーゲートスイッチからなってい
た。第５図は、その例であり、電圧比較器C1、直列に接
続された比較電圧発生用の抵抗R1,R2,R3と抵抗R3に並列
に接続されたスイッチSWHとを有している。比較電圧発
生用の抵抗R1,R2,R3は正電源端子９と、負電源端子10と
の間に直列に接続されており、抵抗R1とR2との接続点が
電圧比較器C1の正転入力端子１に接続されている。電圧
比較器C1の反転入力端子２に印加された入力信号の電圧
が正転入力端子１の電圧を越えると電圧比較器C1の出力
端子８は高レベルとなりスイッチSWHがオンとして正転
入力端子１の電圧を下げることによってヒステリシス特
性を得ている。
と、抵抗分割比較電圧発生器、そしてヒステリシスをか
ける為のトランスファーゲートスイッチからなってい
た。第５図は、その例であり、電圧比較器C1、直列に接
続された比較電圧発生用の抵抗R1,R2,R3と抵抗R3に並列
に接続されたスイッチSWHとを有している。比較電圧発
生用の抵抗R1,R2,R3は正電源端子９と、負電源端子10と
の間に直列に接続されており、抵抗R1とR2との接続点が
電圧比較器C1の正転入力端子１に接続されている。電圧
比較器C1の反転入力端子２に印加された入力信号の電圧
が正転入力端子１の電圧を越えると電圧比較器C1の出力
端子８は高レベルとなりスイッチSWHがオンとして正転
入力端子１の電圧を下げることによってヒステリシス特
性を得ている。
上述した従来のヒステリシス比較器はヒステリシス電圧
を発生する為に抵抗R3をスイッチSWHで短絡させていた
ので、スイッチSWHをMOS−FETによるトランスファーゲ
ートとした時、そのオン抵抗が抵抗R3に比し十分小さく
なければならなかった。又、通常ヒステリシス巾はヒス
テリシスをかけない本来の比較電圧に比し、１桁程小さ
いので抵抗R3が抵抗R1,R2に比し小さくしなければなら
なく、抵抗の比精度の点でも欠点があった。
を発生する為に抵抗R3をスイッチSWHで短絡させていた
ので、スイッチSWHをMOS−FETによるトランスファーゲ
ートとした時、そのオン抵抗が抵抗R3に比し十分小さく
なければならなかった。又、通常ヒステリシス巾はヒス
テリシスをかけない本来の比較電圧に比し、１桁程小さ
いので抵抗R3が抵抗R1,R2に比し小さくしなければなら
なく、抵抗の比精度の点でも欠点があった。
即ち、スイッチSWHとしては通常MOSFETによるトランス
ファーゲートが用いられるので、そのオン抵抗を下げる
為にチップ面積が増大するばかりでなく、MOSFETの製造
バラツキによってヒステリシス巾の精度が十分得られな
いという欠点があった。
ファーゲートが用いられるので、そのオン抵抗を下げる
為にチップ面積が増大するばかりでなく、MOSFETの製造
バラツキによってヒステリシス巾の精度が十分得られな
いという欠点があった。
本発明のヒステリシス特性をもった電圧比較器は、差動
比較器と、この差動比較器にオフセット電圧を発生さす
回路と、このオフセット電圧発生回路の動作を制御する
トランスファーゲートスイッチとを有している。
比較器と、この差動比較器にオフセット電圧を発生さす
回路と、このオフセット電圧発生回路の動作を制御する
トランスファーゲートスイッチとを有している。
すなわち、従来のヒステリシス電圧比較器が比較基準電
圧発生の為、外部比較用抵抗を開閉するのに対し、本発
明では外部比較用抵抗を開閉する事無く電圧比較器内部
に積極的に発生させたオフセット電圧を利用してヒステ
リシス特性を得ているので、ヒステリシス特性、特にヒ
ステリシス幅の製造バラツキによる誤差を著しく小さく
することができる。
圧発生の為、外部比較用抵抗を開閉するのに対し、本発
明では外部比較用抵抗を開閉する事無く電圧比較器内部
に積極的に発生させたオフセット電圧を利用してヒステ
リシス特性を得ているので、ヒステリシス特性、特にヒ
ステリシス幅の製造バラツキによる誤差を著しく小さく
することができる。
次に、本発明について図面を参照して説明する。
第１図は本願第一の発明の一実施例である。比較器自身
は電流源I1,I2、MOS差動トランジスタM1,M2、アクティ
ブロードMOSトランジスタM3,M4、２段目ソース接地増巾
トランジスタM6とCMOSインバータG1からなり、ヒステリ
シス電圧発生用にトランジスタM5がトランジスタM5がト
ランジスタM4と並列にゲート端子のみトランスファーゲ
ートのスイッチSW1を介して接続されている。端子２は
反転入力端子、であり、端子１は正転入力端子で抵抗R1
とR2とによって電源端子9,10間の分割電圧が比較電圧と
して与えられている。今、入力電圧が端子２に加わり端
子１の電圧より低い場合は出力端子８の電圧は、高レベ
ルである。端子１の比較電圧VTHを越えると、出力端子
８の電圧は低レベルとなりトランスファーゲート・スイ
ッチSW1がオンし、トランジスタM4とM5が並列に接続さ
れる。逆に入力電圧が比較電圧VTHより高い電圧から下
がってくると、アクティブロードの電流ミラー比が大き
くなっているのでトランジスタM6はなかなかオンしな
い。比較電圧VTHよりさらに電圧V2だけ下がった所でよ
うやくトランジスタM6がオン、CMOSインバータG1がオ
フ、トランスファゲート・スイッチSW1がオフし、出力
端子８は高レベルとなる。即ち電圧V2の分のオフセット
電圧が発生した事になる。
は電流源I1,I2、MOS差動トランジスタM1,M2、アクティ
ブロードMOSトランジスタM3,M4、２段目ソース接地増巾
トランジスタM6とCMOSインバータG1からなり、ヒステリ
シス電圧発生用にトランジスタM5がトランジスタM5がト
ランジスタM4と並列にゲート端子のみトランスファーゲ
ートのスイッチSW1を介して接続されている。端子２は
反転入力端子、であり、端子１は正転入力端子で抵抗R1
とR2とによって電源端子9,10間の分割電圧が比較電圧と
して与えられている。今、入力電圧が端子２に加わり端
子１の電圧より低い場合は出力端子８の電圧は、高レベ
ルである。端子１の比較電圧VTHを越えると、出力端子
８の電圧は低レベルとなりトランスファーゲート・スイ
ッチSW1がオンし、トランジスタM4とM5が並列に接続さ
れる。逆に入力電圧が比較電圧VTHより高い電圧から下
がってくると、アクティブロードの電流ミラー比が大き
くなっているのでトランジスタM6はなかなかオンしな
い。比較電圧VTHよりさらに電圧V2だけ下がった所でよ
うやくトランジスタM6がオン、CMOSインバータG1がオ
フ、トランスファゲート・スイッチSW1がオフし、出力
端子８は高レベルとなる。即ち電圧V2の分のオフセット
電圧が発生した事になる。
次に、第４図で説明すると、入力端子VINが低レベルか
ら上昇してVTHに達すると出力VOUTは、低レベルになる
（同図でのパス）。逆の場合はVINがVTH−V2で出力V
OUTは反転して高レベルになる。こうしてV2分のヒステ
リシス巾が得られる。ここでV2の値は次のようにして求
められる。第４図でVINがVTH−V2に下がった時、トラン
ジスタM1,M2のドレイン電流 は、ミラー比を1:n、MOSトランジスタのスレッショルド
電圧をVT、トランジスタM1のゲート・ソース間電圧を 電流源I1の値をIOで表わすと次のようになる。
ら上昇してVTHに達すると出力VOUTは、低レベルになる
（同図でのパス）。逆の場合はVINがVTH−V2で出力V
OUTは反転して高レベルになる。こうしてV2分のヒステ
リシス巾が得られる。ここでV2の値は次のようにして求
められる。第４図でVINがVTH−V2に下がった時、トラン
ジスタM1,M2のドレイン電流 は、ミラー比を1:n、MOSトランジスタのスレッショルド
電圧をVT、トランジスタM1のゲート・ソース間電圧を 電流源I1の値をIOで表わすと次のようになる。
但し Ｋは、導電型で決まる定数、Ｗはチャネル巾、Ｌはチャ
ネル長である。サフィックス“1"はトランジスタM1のも
のであることを表わす （１） （３） （４）より となり、ｎとIO,βを決めればヒステリシス巾V2は設定
できる。このままではIO,βのばらつきによってヒステ
リシス巾は大きく変動するので、電流源IOとして、MOS
トランジスタM1,M2と同導型のMOSトランジスタM7を第５
図のようにして使用する。3,9,10は第１図と同端子を表
わす。電源端子9,10間電圧をVDDとすれば （６） （７）より ｎはMOSトランジスタM4とM5の和のW/LとMOSトランジス
タM3のW/Lの比であり、比精度は十分であるので、
（９）式は変動要因は電源端子9,10間電圧VDDのみとな
り、例えば±５％程度に押えられる。この点、従来例で
は電源電圧VDDと、比抗電圧形成用直列抵抗の抵抗比
と、トランスファゲートとしてのMOSトランジスタのオ
ン抵抗が変動要因であった事を考えると著しい精度の向
上である。
ネル長である。サフィックス“1"はトランジスタM1のも
のであることを表わす （１） （３） （４）より となり、ｎとIO,βを決めればヒステリシス巾V2は設定
できる。このままではIO,βのばらつきによってヒステ
リシス巾は大きく変動するので、電流源IOとして、MOS
トランジスタM1,M2と同導型のMOSトランジスタM7を第５
図のようにして使用する。3,9,10は第１図と同端子を表
わす。電源端子9,10間電圧をVDDとすれば （６） （７）より ｎはMOSトランジスタM4とM5の和のW/LとMOSトランジス
タM3のW/Lの比であり、比精度は十分であるので、
（９）式は変動要因は電源端子9,10間電圧VDDのみとな
り、例えば±５％程度に押えられる。この点、従来例で
は電源電圧VDDと、比抗電圧形成用直列抵抗の抵抗比
と、トランスファゲートとしてのMOSトランジスタのオ
ン抵抗が変動要因であった事を考えると著しい精度の向
上である。
第２図は、本願第二の発明の一実施例である。ここで
は、第１図のトランスファーゲートスイッチSW1およびM
OSトランジスタM5の代わりにMOSトランジスタM15が入力
トランジスタM1と並列にゲート端子のみトランスファー
ゲートスイッチSW2を介して、接続されている。反転入
力端子２の入力電圧が端子１に比較電圧VTHより低い時
は、出力端子８は、高レベルでトランスファゲートスイ
ッチSW2はオフ、比較電圧VTHより高い時は、出力端子８
は低レベルでトランスファーゲートスイッチSW2がオン
し、ヒステリシス電圧V2が発生する。即ち、入力差動ト
ランジスタ対にオフセット電圧V2が発生する。MOSトラ
ンジスタM1とM15のW/Lの和とMOSトランジスタM2のW/Lの
比をｍ、MOSトランジスタM1とM15とを並列接続した時の
ゲート・ソース電圧を とし、VINがVTH−V2に下がった時を考えると、並列接続
したMOSトランジスタM1とM15のドレイン電流を MOSトランジスタM2のドレイン電流 で表わすと、次のようになる。
は、第１図のトランスファーゲートスイッチSW1およびM
OSトランジスタM5の代わりにMOSトランジスタM15が入力
トランジスタM1と並列にゲート端子のみトランスファー
ゲートスイッチSW2を介して、接続されている。反転入
力端子２の入力電圧が端子１に比較電圧VTHより低い時
は、出力端子８は、高レベルでトランスファゲートスイ
ッチSW2はオフ、比較電圧VTHより高い時は、出力端子８
は低レベルでトランスファーゲートスイッチSW2がオン
し、ヒステリシス電圧V2が発生する。即ち、入力差動ト
ランジスタ対にオフセット電圧V2が発生する。MOSトラ
ンジスタM1とM15のW/Lの和とMOSトランジスタM2のW/Lの
比をｍ、MOSトランジスタM1とM15とを並列接続した時の
ゲート・ソース電圧を とし、VINがVTH−V2に下がった時を考えると、並列接続
したMOSトランジスタM1とM15のドレイン電流を MOSトランジスタM2のドレイン電流 で表わすと、次のようになる。
（10）（11）（13）より となり、ｍと、IO,βを決めればヒステリシス巾V2は設
定できる。
定できる。
同じく変動を押える為に第１図の実施例と同様に第５図
の電流源を使用する。するとV2は となり、変動要因は、VDDのみとなり、変動要因が非常
に小さい。
の電流源を使用する。するとV2は となり、変動要因は、VDDのみとなり、変動要因が非常
に小さい。
又、回路的にも非常に簡単である。
以上、説明したように、本発明はヒステリシス巾を発生
する為に積極的にアクティブロード・トランジスタ対又
は、差動入力トランジスタ対の整合性を外してやり、そ
の発生するオフセット電圧を利用している事、しかもそ
のオフセット電圧値は、補償電流源の作用でVDDとW/Lの
比のみで精度が決まる為、精度のよいヒステリシス巾が
設定できる。
する為に積極的にアクティブロード・トランジスタ対又
は、差動入力トランジスタ対の整合性を外してやり、そ
の発生するオフセット電圧を利用している事、しかもそ
のオフセット電圧値は、補償電流源の作用でVDDとW/Lの
比のみで精度が決まる為、精度のよいヒステリシス巾が
設定できる。
又、トランスファゲートスイッチがゲート端子と直列に
入っている為、そのオン抵抗の電圧降下を気にしなくて
よい即ちMOSスイッチは最小面積でよい。
入っている為、そのオン抵抗の電圧降下を気にしなくて
よい即ちMOSスイッチは最小面積でよい。
第１図は本願第一の発明の一実施例による電圧比較器、
第２図は本願第二の発明の一実施例による電圧比較器、
第３図は本発明の各実施例に用いる定電流源の一例を示
す回路図、第４図は本発明の各実施例による電圧比較器
の入出力特性を示すグラフ、第５図は従来の電圧比較器
を示すブロック図である。 M1〜M7……MOSトランジスタ、R1〜R3……抵抗、I,I2…
…定電流源、G1……インバータ、C1……電圧比較器、SW
1,SW2,SWH……トランスファーゲートスイッチ。
第２図は本願第二の発明の一実施例による電圧比較器、
第３図は本発明の各実施例に用いる定電流源の一例を示
す回路図、第４図は本発明の各実施例による電圧比較器
の入出力特性を示すグラフ、第５図は従来の電圧比較器
を示すブロック図である。 M1〜M7……MOSトランジスタ、R1〜R3……抵抗、I,I2…
…定電流源、G1……インバータ、C1……電圧比較器、SW
1,SW2,SWH……トランスファーゲートスイッチ。
Claims (2)
- 【請求項１】入力差動対を構成する第１及び第２のMOS
トランジスタと、該第１のMOSトランジスタのゲート電
極に接続された第１の入力端子と、該第２のMOSトラン
ジスタのゲート電極に接続された第２の入力端子と、該
第１、第２のMOSトランジスタの共通ソース電極と第１
の電源端子の間に接続された定電流源と、該第１のMOS
トランジスタのドレイン電極にドレイン電極及びゲート
電極が接続され、第２の電源端子にソース電極が接続さ
れた第３のMOSトランジスタと、該第２のMOSトランジス
タのドレイン電極にドレイン電極が接続され、該第３の
MOSトランジスタのゲート電極にゲート電極が接続さ
れ、該第２の電源端子にソース電極が接続された第４の
MOSトランジスタとを具備する電圧比較器において、ゲ
ート電極が第１のスイッチ手段を介して該第１の入力端
子に接続され、ドレイン電極、ソース電極が該第１のMO
Sトランジスタのドレイン電極、ソース電極にそれぞれ
接続された第５のMOSトランジスタを設け、該スイッチ
手段の導通、非道通は出力信号により制御され、該第１
及び第２の入力端子の一方に入力信号を他方に基準電圧
を供給することを特徴とする電圧比較器。 - 【請求項２】入力差動対を構成する第１及び第２のMOS
トランジスタと、該第１のMOSトランジスタのゲート電
極に接続された第１の入力端子と、該第２のMOSトラン
ジスタのゲート電極に接続された第２の入力端子と、該
第１、第２のMOSトランジスタの共通ソース電極と第１
の電源端子の間に接続された定電流源と、該第１のMOS
トランジスタのドレイン電極にドレイン電極及びゲート
電極が接続され、第２の電源端子にソース電極が接続さ
れた第３のMOSトランジスタと、該第２のMOSトランジス
タのドレイン電極にドレイン電極が接続され、該第３の
MOSトランジスタのゲート電極にゲート電極が接続さ
れ、該第２の電源端子にソース電極が接続された第４の
MOSトランジスタとを具備する電圧比較器において、ゲ
ート電極が第１のスイッチ手段を介して該第４のMOSト
ランジスタのゲート電極に接続され、ドレイン電極、ソ
ース電極が該第４のMOSトランジスタのドレイン電極、
ソース電極にそれぞれ接続された第５のMOSトランジス
タを設け、該スイッチ手段の導通、非道通は出力信号に
より制御され、該第１及び第２の入力端子の一方に入力
信号を他方に基準電圧を供給することを特徴とする電圧
比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100516A JPH0736506B2 (ja) | 1987-04-22 | 1987-04-22 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100516A JPH0736506B2 (ja) | 1987-04-22 | 1987-04-22 | 電圧比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263910A JPS63263910A (ja) | 1988-10-31 |
| JPH0736506B2 true JPH0736506B2 (ja) | 1995-04-19 |
Family
ID=14276115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100516A Expired - Lifetime JPH0736506B2 (ja) | 1987-04-22 | 1987-04-22 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736506B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343963A (ja) * | 1992-06-05 | 1993-12-24 | Sanyo Electric Co Ltd | 波形整形回路 |
| JP4616871B2 (ja) * | 2007-09-04 | 2011-01-19 | 株式会社リコー | ヒステリシスコンパレータ |
| JP5197691B2 (ja) * | 2010-08-26 | 2013-05-15 | 株式会社東芝 | ヒステリシスコンパレータ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643825A (en) * | 1979-09-19 | 1981-04-22 | Toshiba Corp | Schmitt trigger circuit |
| JPS5921121A (ja) * | 1982-07-27 | 1984-02-03 | Sanyo Electric Co Ltd | 電圧比較回路 |
| JPH0666648B2 (ja) * | 1985-05-17 | 1994-08-24 | 松下電器産業株式会社 | ヒステリシスコンパレ−タ |
-
1987
- 1987-04-22 JP JP62100516A patent/JPH0736506B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263910A (ja) | 1988-10-31 |
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