JPH0136069B2 - - Google Patents
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- JPH0136069B2 JPH0136069B2 JP55122107A JP12210780A JPH0136069B2 JP H0136069 B2 JPH0136069 B2 JP H0136069B2 JP 55122107 A JP55122107 A JP 55122107A JP 12210780 A JP12210780 A JP 12210780A JP H0136069 B2 JPH0136069 B2 JP H0136069B2
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- JP
- Japan
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- current
- circuit
- current mirror
- semiconductor element
- mirror circuit
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- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 7
- 101150079361 fet5 gene Proteins 0.000 description 7
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
- G01R15/005—Circuits for altering the indicating characteristic, e.g. making it non-linear
Description
【発明の詳細な説明】
この発明は、たとえば、電力増幅回路の入力段
などに使用され、印加された電圧の差電圧を電流
に変換する電圧電流変換回路に関する。
などに使用され、印加された電圧の差電圧を電流
に変換する電圧電流変換回路に関する。
一般に、電圧電流変換回路には、半導体素子が
使用されるが、半導体素子の伝達特性は非直線な
ため、電圧を電流に変換するときのリニアリテイ
に問題があつた。
使用されるが、半導体素子の伝達特性は非直線な
ため、電圧を電流に変換するときのリニアリテイ
に問題があつた。
この発明は、上記従来の問題点にかんがみなさ
れたもので、差動増幅回路と２出力を有するカレ
ントミラー回路との組合せにより、増幅素子の有
する非直線性を除去し、リニアリテイの向上を期
することのできる電圧電流変換回路を提供するこ
とを目的とする。
れたもので、差動増幅回路と２出力を有するカレ
ントミラー回路との組合せにより、増幅素子の有
する非直線性を除去し、リニアリテイの向上を期
することのできる電圧電流変換回路を提供するこ
とを目的とする。
以下、この発明の電圧電流変換回路の実施例に
ついて図面に基づき説明する。図はその一実施例
の回路図である。図中のT1，T2はそれぞれ入力
端子であり、入力端子T1，T2とアース間にはそ
れぞれ入力信号Vi1，Vi2が印加されるようにな
つている。
ついて図面に基づき説明する。図はその一実施例
の回路図である。図中のT1，T2はそれぞれ入力
端子であり、入力端子T1，T2とアース間にはそ
れぞれ入力信号Vi1，Vi2が印加されるようにな
つている。
入力端子T1は抵抗１を介してアースされてい
るとともに、FET２のゲートに接続されている。
同様にして、入力端子T2とアース間には抵抗６
が接続されており、この入力端子T2はFET５の
ゲートに接続されている。両FET２，５のソー
ス間には抵抗３，４が直列に接続され、この抵抗
３，４の接続点は定電流源２４を通して電源端子
T3に接続されている。電源端子T3には−Ｂの電
圧が印加されている。そして、この抵抗３，４の
共通接続点には定電流源２４より定電流I0が供給
されるようになつている。
るとともに、FET２のゲートに接続されている。
同様にして、入力端子T2とアース間には抵抗６
が接続されており、この入力端子T2はFET５の
ゲートに接続されている。両FET２，５のソー
ス間には抵抗３，４が直列に接続され、この抵抗
３，４の接続点は定電流源２４を通して電源端子
T3に接続されている。電源端子T3には−Ｂの電
圧が印加されている。そして、この抵抗３，４の
共通接続点には定電流源２４より定電流I0が供給
されるようになつている。
FET２のドレインはレベルシフト回路８を介
して、２出力を有するカレントミラー回路１５の
トランジスタ９のコレクタとベースに接続されて
いる。トランジスタ９は図示の実施例では、ダイ
オードとして使用されており、このトランジスタ
９のエミツタは抵抗１０介して電源端子T4に接
続されている。電源端子T4には＋Ｂの電圧が印
加されている。
して、２出力を有するカレントミラー回路１５の
トランジスタ９のコレクタとベースに接続されて
いる。トランジスタ９は図示の実施例では、ダイ
オードとして使用されており、このトランジスタ
９のエミツタは抵抗１０介して電源端子T4に接
続されている。電源端子T4には＋Ｂの電圧が印
加されている。
トランジスタ９のベースはトランジスタ１１，
１３のベースに接続されており、その各エミツタ
は抵抗１２，１４をそれぞれ介して電源端子T3
に接続されている。トランジスタ１１のコレクタ
はFET２のソースに接続され、トランジスタ１
３のコレクタはFET５のドレインに接続されて
る。
１３のベースに接続されており、その各エミツタ
は抵抗１２，１４をそれぞれ介して電源端子T3
に接続されている。トランジスタ１１のコレクタ
はFET２のソースに接続され、トランジスタ１
３のコレクタはFET５のドレインに接続されて
る。
かくして、トランジスタ９，１１，１３、抵抗
１０，１２，１４とによりカレントミラー回路１
５が構成されている。このカレントミラー回路１
５において、トランジスタ１１，１３の両コレク
タから、カレントミラー回路１５の入力電流i6と
等しい出力電流i6が流出するようになつている。
１０，１２，１４とによりカレントミラー回路１
５が構成されている。このカレントミラー回路１
５において、トランジスタ１１，１３の両コレク
タから、カレントミラー回路１５の入力電流i6と
等しい出力電流i6が流出するようになつている。
一方、FET５のドレインには、レベルシフト
回路１６を介して、２出力を有するカレントミラ
ー回路２３のトランジスタ１７のコレクタに接続
されている。トランジスタ１７もダイオードとし
て使用されており、そのコレクタとベースは接続
され、エミツタは抵抗１８を介して電源端子T4
に接続されている。
回路１６を介して、２出力を有するカレントミラ
ー回路２３のトランジスタ１７のコレクタに接続
されている。トランジスタ１７もダイオードとし
て使用されており、そのコレクタとベースは接続
され、エミツタは抵抗１８を介して電源端子T4
に接続されている。
トランジスタ１７のベースはトランジスタ１
９，２１のベースに接続されており、両トランジ
スタ１９，２１のエミツタはそれぞれ抵抗２０，
２２を介して電源端子T4に接続されている。ト
ランジスタ１９のコレクタFET５のソースに接
続され、トランジスタ２１のコレクタはFET２
のドレインに接続されている。かくして、トラン
ジスタ１７，１９，２１および抵抗１８，２０，
２２とよりカレントミラー回路２３が構成されて
いる。
９，２１のベースに接続されており、両トランジ
スタ１９，２１のエミツタはそれぞれ抵抗２０，
２２を介して電源端子T4に接続されている。ト
ランジスタ１９のコレクタFET５のソースに接
続され、トランジスタ２１のコレクタはFET２
のドレインに接続されている。かくして、トラン
ジスタ１７，１９，２１および抵抗１８，２０，
２２とよりカレントミラー回路２３が構成されて
いる。
このカレントミラー回路２３において、トラン
ジスタ１９，２１の両コレクタからカレントミラ
ー回路２３の入力電流i5と等しい出力電流i5が流
出している。
ジスタ１９，２１の両コレクタからカレントミラ
ー回路２３の入力電流i5と等しい出力電流i5が流
出している。
なお、以上の説明中において、FET２と５か
同一特性のものが選択されているものとし、ま
た、トランジスタ９，１１，１３，１７，１９，
２１のそれぞれは電流増幅率が充分に大きく、そ
のベース電流が無視できるものとする。
同一特性のものが選択されているものとし、ま
た、トランジスタ９，１１，１３，１７，１９，
２１のそれぞれは電流増幅率が充分に大きく、そ
のベース電流が無視できるものとする。
また、抵抗３，４を流れる電流をそれぞれ図中
i1およびi2で、FET２と５のドレイン電流をそれ
ぞれ図中i4およびi3で、FET２および５のゲー
ト・ソース間をそれぞれ図中VGS1およびVGS2で表
わすものとする。
i1およびi2で、FET２と５のドレイン電流をそれ
ぞれ図中i4およびi3で、FET２および５のゲー
ト・ソース間をそれぞれ図中VGS1およびVGS2で表
わすものとする。
次に、以上のように構成されているこの発明の
電圧電流変換回路の動作について説明する。入力
端子T1とT2にそれぞれ入力信号V1，V2が印加さ
れると、図示のごとく、各部に電流が流れるわけ
であるが、まず、それらの値をキルヒホツフの法
則により求めてみる。各部の節方程式を求める
と、以下のごとくになる。
電圧電流変換回路の動作について説明する。入力
端子T1とT2にそれぞれ入力信号V1，V2が印加さ
れると、図示のごとく、各部に電流が流れるわけ
であるが、まず、それらの値をキルヒホツフの法
則により求めてみる。各部の節方程式を求める
と、以下のごとくになる。
i1＋i2＝I0 ……(1)
i4＋i6＝i1 ……(2)
i3＋i5＝i2 ……(3)
i5＋i6＝i3 ……(4)
i5＋i6＝i4 ……(5)
FET２とFET５は同一特性としているので、
そのそれぞれのドレイン電流i4およびi3は、FET
の伝達特性の論理式より、次式で表わされる。
そのそれぞれのドレイン電流i4およびi3は、FET
の伝達特性の論理式より、次式で表わされる。
i4＝IDSS（１−VGS1／VP）2 ……(6)
i3＝IDSS（１−VGS2／VP）2 ……(7)
ただし、
IDSS：VGS1＝０またはVGS2＝０のときドレイン
電流 VP：ピンチオフ電圧 さらに、FET２とFET５のゲート間にキルヒ
ホツフの法則を適用することにより、下式が得ら
れる。
電流 VP：ピンチオフ電圧 さらに、FET２とFET５のゲート間にキルヒ
ホツフの法則を適用することにより、下式が得ら
れる。
V1−V2＝VGS1−VGS2＋R1i1
−R2i2 ……(8)
ただし、
R1：抵抗３の抵抗値、
R2：抵抗４の抵抗値
(4)、(5)式より、
i3＝i4 ……(9)
(9)式に(6)、(7)式を代入して、
VGS1＝VGS2 ……(10)
(1)、(8)、(10)より、i1、i2を求めると、次式で表
わすことができる。
わすことができる。
i1＝R2／R1＋R2 0＋V1−V2／R1＋R2 ……(11)
i2＝R1／R1＋R2 p−V1−V2／R1＋Ｒ ……(12)
さらに、(2)式に(5)式を代入し、i4を(3)式、(4)式
に代入して、i3をそれぞれ消去すると、下式が得
られる。
に代入して、i3をそれぞれ消去すると、下式が得
られる。
i5＋2i6＝i1 ……（13）
2i5＋i6＝i2 ……（14）
(11)〜（14）式より、i5、i6を求めると、次式と
なる。
なる。
i5＝（２／３−R2／R1＋R2）0−V1−V2／R1＋R2……
（15） i6＝（R2／R1＋R2−１／３）0−V1−V2／R1＋R2……
（16） さらに、(4)、(5)式にこの（15）、（16）式を代入
することによつて、 i3＝i4＝0／３ ……（17） (6)、(7)式に（17）式を代入して、 一般的には、回路は対称な構成とする方が種々
の利点があるので、R1＝R2＝Ｒとした特別の場
合を考えると、先に求めた各式は以下のように表
わされる。
（15） i6＝（R2／R1＋R2−１／３）0−V1−V2／R1＋R2……
（16） さらに、(4)、(5)式にこの（15）、（16）式を代入
することによつて、 i3＝i4＝0／３ ……（17） (6)、(7)式に（17）式を代入して、 一般的には、回路は対称な構成とする方が種々
の利点があるので、R1＝R2＝Ｒとした特別の場
合を考えると、先に求めた各式は以下のように表
わされる。
i1＝0／２＋V1−V2／2R
i2＝0／２−V1−V2／2R
i3＝i4＝0／３
i5＝0／６−V1−V2／2R
i6＝0／６＋V1−V2／2R
以上の解析から、FET２、FET５のゲートに
それぞれV1，V2なる入力信号が印加された場合、
FET２、FET５のゲート・ソース間電圧および
ドレイン電流は入力信号V1，V2の値の如何にか
かわらず、常に一定となることがわかる。
それぞれV1，V2なる入力信号が印加された場合、
FET２、FET５のゲート・ソース間電圧および
ドレイン電流は入力信号V1，V2の値の如何にか
かわらず、常に一定となることがわかる。
その結果、いま回路の信号成分のみに着目する
ならば、入力信号V1とV2の差、すなわち、（V1
−V2）が抵抗３と４との両端に発生し、抵抗３
と４には入力信号の差に比例したリニアな信号電
流（V1−V2）／（R1＋R2）が流れる。この信号
電流は解析結果が示すように、トランジスタ１１
のコレクタから抵抗３，４を介してトランジスタ
１９のコレクタへ流れるとともに、トランジスタ
９のコレクタからレベルシフト回路８を介し、ト
ランジスタ２１のコレクタへ、また、トランジス
タ１３のコレクタからレベルシフト回路１６を介
してトランジスタ１７のコレクタへと流れる。
ならば、入力信号V1とV2の差、すなわち、（V1
−V2）が抵抗３と４との両端に発生し、抵抗３
と４には入力信号の差に比例したリニアな信号電
流（V1−V2）／（R1＋R2）が流れる。この信号
電流は解析結果が示すように、トランジスタ１１
のコレクタから抵抗３，４を介してトランジスタ
１９のコレクタへ流れるとともに、トランジスタ
９のコレクタからレベルシフト回路８を介し、ト
ランジスタ２１のコレクタへ、また、トランジス
タ１３のコレクタからレベルシフト回路１６を介
してトランジスタ１７のコレクタへと流れる。
もし、入力信号として、V1またはV2のいずれ
か一方のみ必要とするときには、他方を印加しな
ければよく、この場合には、入力信号に比例した
信号電流が得られる。
か一方のみ必要とするときには、他方を印加しな
ければよく、この場合には、入力信号に比例した
信号電流が得られる。
ところで、レベルシフト回路８はトランジスタ
２１の、また、レベルシフト回路１６はトランジ
スタ１３の能動動作領域を必要量確保するために
使用されており、能動動作領域が狭くてよい場合
には省略することができる。
２１の、また、レベルシフト回路１６はトランジ
スタ１３の能動動作領域を必要量確保するために
使用されており、能動動作領域が狭くてよい場合
には省略することができる。
なお、上記実施例においては、差動増幅回路７
を構成する半導体素子として、FETを使用した
場合を示したが、この半導体素子としては、トラ
ンジスタでも、他の同様な半導体素子でもよい。
を構成する半導体素子として、FETを使用した
場合を示したが、この半導体素子としては、トラ
ンジスタでも、他の同様な半導体素子でもよい。
また、図中の構成要素のうち、極性を有する構
成要素の極性をすべて逆にしても同様な動作が得
られる。
成要素の極性をすべて逆にしても同様な動作が得
られる。
さらに、カレントミラー回路としては、図示の
構成のほかに、種々の変形が可能なことは云うま
でもない。そして、定電流源２４は、この発明に
よつて得られる効果を多少犠性にしてもよいなら
ば、抵抗にすることが可能である。また、レベル
シフト回路８，１６は単に抵抗でもよい。
構成のほかに、種々の変形が可能なことは云うま
でもない。そして、定電流源２４は、この発明に
よつて得られる効果を多少犠性にしてもよいなら
ば、抵抗にすることが可能である。また、レベル
シフト回路８，１６は単に抵抗でもよい。
FET２，５のゲートは必要に応じて直列抵抗
を介して、信号を印加してもよい。また、FET
２，５のゲートのうち、一方のゲートにのみに信
号を印加する場合には、他方のゲートは直接アー
スすることも可能である。
を介して、信号を印加してもよい。また、FET
２，５のゲートのうち、一方のゲートにのみに信
号を印加する場合には、他方のゲートは直接アー
スすることも可能である。
以上のごとく、この発明の電圧電流変換回路に
よれば、差動増幅回路と２出力を有するカレント
ミラー回路との組合せにより、増幅素子の有する
非直線性を除去するようにしたので、入力に印加
される電圧の差電圧に比例したリニアな信号電流
を得ることができる。
よれば、差動増幅回路と２出力を有するカレント
ミラー回路との組合せにより、増幅素子の有する
非直線性を除去するようにしたので、入力に印加
される電圧の差電圧に比例したリニアな信号電流
を得ることができる。
図はこの発明の電圧電流変換回路の一実施例を
示す回路図である。 １，３，４，６，１０，１２，１４，１８，２
０，２２……抵抗、２５……FET、７……差動
増幅回路、８，１６……レベルシフト回路、９，
１１，１３，１７，１９，２１……トランジス
タ、１５，２３……カレントミラー回路、２４…
…定電流源。
示す回路図である。 １，３，４，６，１０，１２，１４，１８，２
０，２２……抵抗、２５……FET、７……差動
増幅回路、８，１６……レベルシフト回路、９，
１１，１３，１７，１９，２１……トランジス
タ、１５，２３……カレントミラー回路、２４…
…定電流源。
Claims (1)
- １ 入力信号の印加される制御電極を有する第
１、第２の半導体素子の第１主電極のそれぞれに
抵抗の一端を接続するとともにその他端を共通接
続してその共通接続点にバイアス電流を供給して
なる差動増幅回路と、上記第１の半導体素子の第
２主電極に直接またはレベルシフト回路を介して
接続された２出力を有する第１のカレントミラー
回路と、上記第２の半導体素子の第２主電極に直
接またはレベルシフト回路を介して接続された２
出力を有する第２のカレントミラー回路とを具備
してなり、上記第１のカレントミラー回路の一方
の出力が第１の半導体素子の第１主電極に接続す
るとともに第１のカレントミラー回路の他方の出
力が第２の半導体素子の第２主電極に接続し、第
２のカレントミラー回路の一方の出力が第２の半
導体素子の第１主電極に接続し、第２のカレント
ミラー回路の他方の出力を第１の半導体素子の第
２主電極にそれぞれ接続されたことを特徴とする
電圧電流変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55122107A JPS5746161A (en) | 1980-09-03 | 1980-09-03 | Conversion circuit for voltage/current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55122107A JPS5746161A (en) | 1980-09-03 | 1980-09-03 | Conversion circuit for voltage/current |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5746161A JPS5746161A (en) | 1982-03-16 |
| JPH0136069B2 true JPH0136069B2 (ja) | 1989-07-28 |
Family
ID=14827806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55122107A Granted JPS5746161A (en) | 1980-09-03 | 1980-09-03 | Conversion circuit for voltage/current |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5746161A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448583A (en) * | 1989-08-28 | 1995-09-05 | Fujitsu Limited | Apparatus and method using analog viterbi decoding techniques |
| JP2944398B2 (ja) * | 1993-07-05 | 1999-09-06 | 日本電気株式会社 | Ｍｏｓ差動電圧電流変換回路 |
| EP1676363B1 (en) * | 2003-10-13 | 2009-08-26 | Nxp B.V. | Transconductance circuit |
-
1980
- 1980-09-03 JP JP55122107A patent/JPS5746161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5746161A (en) | 1982-03-16 |
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