JP3043044B2 - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JP3043044B2 JP3043044B2 JP2259197A JP25919790A JP3043044B2 JP 3043044 B2 JP3043044 B2 JP 3043044B2 JP 2259197 A JP2259197 A JP 2259197A JP 25919790 A JP25919790 A JP 25919790A JP 3043044 B2 JP3043044 B2 JP 3043044B2
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- current
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- transistor
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、制御信号に応じて出力電流の値を変えるこ
との出来る可変電流源に関するもので、特に正確な電流
出力を得るD/A変換回路に用いて好適な可変電流源に関
する。
との出来る可変電流源に関するもので、特に正確な電流
出力を得るD/A変換回路に用いて好適な可変電流源に関
する。
（ロ）従来の技術 第２図は従来の電流加算型のD/A変換回路を示す回路
図で、第１乃至第３定電流トランジスタ（１）乃至
（３）と第１乃至第３差動増幅器（４）乃至（６）とを
備え、第１乃至第３入力端子（７）乃至（９）にデジタ
ル信号が印加される構成である。第２図において、第１
乃至第３抵抗（10）乃至（12）の抵抗比は、1:2:4に設
定され、第１乃至第３定電流トランジスタ（１）乃至
（３）のエミッタ面積は4:2:1に設定される。その為、
第１乃至第３定電流トランジスタ（１）乃至（３）の電
流比は、1:2:4となり、第１入力端子（７）に下位ビッ
トの信号を第３入力端子（９）に上位ビットの信号を印
加すれば良い。そうすることにより、端子（13）にデジ
タル値に応じたアナログの電流を流すことが出来る。
尚、トランジスタ（100）は、初期値電流を設定するも
のである。
図で、第１乃至第３定電流トランジスタ（１）乃至
（３）と第１乃至第３差動増幅器（４）乃至（６）とを
備え、第１乃至第３入力端子（７）乃至（９）にデジタ
ル信号が印加される構成である。第２図において、第１
乃至第３抵抗（10）乃至（12）の抵抗比は、1:2:4に設
定され、第１乃至第３定電流トランジスタ（１）乃至
（３）のエミッタ面積は4:2:1に設定される。その為、
第１乃至第３定電流トランジスタ（１）乃至（３）の電
流比は、1:2:4となり、第１入力端子（７）に下位ビッ
トの信号を第３入力端子（９）に上位ビットの信号を印
加すれば良い。そうすることにより、端子（13）にデジ
タル値に応じたアナログの電流を流すことが出来る。
尚、トランジスタ（100）は、初期値電流を設定するも
のである。
（ハ）発明が解決しようとする課題 しかしながら、第２図の回路では端子（13）に流す電
流の値を電源電圧と抵抗値だけで設定することが出来ず
他の要因が入る為、正確な電流出力が得られない、とい
う問題があった。即ち、第２図において、第１乃至第３
定電流トランジスタ（１）乃至（３）のコレクタ電流
は、ベース電流の分だけそのエミッタ電流と等しくなら
ない。特にその影響は、絶対値で及ぼされるので、第１
定電流トランジスタ（１）に大きな影響が表われ、本来
の電流比から第１乃至第３定電流トランジスタ（１）乃
至（３）の電流比がずれてしまうという問題がある。
流の値を電源電圧と抵抗値だけで設定することが出来ず
他の要因が入る為、正確な電流出力が得られない、とい
う問題があった。即ち、第２図において、第１乃至第３
定電流トランジスタ（１）乃至（３）のコレクタ電流
は、ベース電流の分だけそのエミッタ電流と等しくなら
ない。特にその影響は、絶対値で及ぼされるので、第１
定電流トランジスタ（１）に大きな影響が表われ、本来
の電流比から第１乃至第３定電流トランジスタ（１）乃
至（３）の電流比がずれてしまうという問題がある。
又、第２図の第１乃至第３定電流トランジスタ（１）
乃至（３）及びトランジスタ（100）の電流比は、ICの
製造上の理由で整数倍に設定する必要がある。すると、
初期値の電流及び変化する電流の割合をリニアに変化さ
せることが出来ず、離散的な範囲設定しか出来ないとい
う問題があった。
乃至（３）及びトランジスタ（100）の電流比は、ICの
製造上の理由で整数倍に設定する必要がある。すると、
初期値の電流及び変化する電流の割合をリニアに変化さ
せることが出来ず、離散的な範囲設定しか出来ないとい
う問題があった。
（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、一方の入
力端子が電源電圧に応じた第１の基準電圧源に接続さ
れ、出力端子が第１の出力トランジスタのベースに接続
された第１演算増幅器と、一端に前記第１の出力トラン
ジスタの出力電圧が印加されるとともに他端に前記電源
電圧が印加され、前記一端が前記第１演算増幅器の他方
の入力端子に接続された第１の負荷抵抗と、前記第１の
出力トランジスタと電流ミラー関係に接続された第１の
定電流トランジスタを動作電流源とするとともに、一端
に前記電源電圧が印加される抵抗を負荷とする第１差動
増幅器と、一方の入力端子が電源電圧に応じた第２の基
準電圧源に接続され、出力端子が第２の出力トランジス
タのベースに接続された第２演算増幅器と、一端に前記
第２の出力トランジスタの出力電圧が印加されるととも
に他端に前記第１差動増幅器の出力電圧が印加され、前
記一端が前記第２演算増幅器の他方の入力端子に接続さ
れた第２の負荷抵抗と、から成ることを特徴とする。
力端子が電源電圧に応じた第１の基準電圧源に接続さ
れ、出力端子が第１の出力トランジスタのベースに接続
された第１演算増幅器と、一端に前記第１の出力トラン
ジスタの出力電圧が印加されるとともに他端に前記電源
電圧が印加され、前記一端が前記第１演算増幅器の他方
の入力端子に接続された第１の負荷抵抗と、前記第１の
出力トランジスタと電流ミラー関係に接続された第１の
定電流トランジスタを動作電流源とするとともに、一端
に前記電源電圧が印加される抵抗を負荷とする第１差動
増幅器と、一方の入力端子が電源電圧に応じた第２の基
準電圧源に接続され、出力端子が第２の出力トランジス
タのベースに接続された第２演算増幅器と、一端に前記
第２の出力トランジスタの出力電圧が印加されるととも
に他端に前記第１差動増幅器の出力電圧が印加され、前
記一端が前記第２演算増幅器の他方の入力端子に接続さ
れた第２の負荷抵抗と、から成ることを特徴とする。
（ホ）作用 本発明に依れば、演算増幅器を利用して差動増幅器の
動作電流源の値を設定しているので、出力電流の値を電
源電圧と抵抗値に応じて定めることが出来る。更に、本
発明に依れば、第１及び第２の負荷抵抗などの値を変え
ることにより、初期値の電流及び変化する電流の割合を
任意に変えられ、リニアな電流出力範囲が得られる。
動作電流源の値を設定しているので、出力電流の値を電
源電圧と抵抗値に応じて定めることが出来る。更に、本
発明に依れば、第１及び第２の負荷抵抗などの値を変え
ることにより、初期値の電流及び変化する電流の割合を
任意に変えられ、リニアな電流出力範囲が得られる。
（ヘ）実施例 第１図は、本発明の一実施例を示す回路図で、（14）
は電源電圧（＋Vcc）に応じた２つの基準電圧（Va及びV
c）を発生する基準電圧源、（15）は基準電圧Vaが印加
される第１演算増幅器、（16）は第１の出力トランジス
タ、（17）は前記第１の出力トランジスタ（16）の負荷
となる第１の負荷抵抗、（18）は端子（19）にデジタル
信号が印加される第１差動増幅器、（20）は端子（21）
にデジタル信号が印加され、前記第１差動増幅器（18）
と共にラダー型D/A変換回路を構成する第２差動増幅
器、（22）は基準電圧Vcが印加される第２演算増幅器、
（23）は第２の出力トランジスタ、（24）は第２の負荷
抵抗及び（25）は第３の出力トランジスタである。
は電源電圧（＋Vcc）に応じた２つの基準電圧（Va及びV
c）を発生する基準電圧源、（15）は基準電圧Vaが印加
される第１演算増幅器、（16）は第１の出力トランジス
タ、（17）は前記第１の出力トランジスタ（16）の負荷
となる第１の負荷抵抗、（18）は端子（19）にデジタル
信号が印加される第１差動増幅器、（20）は端子（21）
にデジタル信号が印加され、前記第１差動増幅器（18）
と共にラダー型D/A変換回路を構成する第２差動増幅
器、（22）は基準電圧Vcが印加される第２演算増幅器、
（23）は第２の出力トランジスタ、（24）は第２の負荷
抵抗及び（25）は第３の出力トランジスタである。
第１図において、基準電圧源（14）の抵抗（26）乃至
（28）の値をR1,R2及びR3、第１の負荷抵抗（17）の値
をR4、第１の負荷抵抗（17）に流れる電流の値をI1、第
１演算増幅器（15）の正入力端子（＋）の電圧をVbとす
ると、 Vcc−Vb＝I1R4 ……（２） となり、第１演算増幅器（15）の働きで、電圧Va及び電
圧Vbが等しくなるので、第（１）及び第（２）式より となる。一方、基準電圧Vcは となり、トランジスタ（29）及び（30）のコレクタ電流
をI2及びI3、第２の出力トランジスタ（23）のコレクタ
電流をI4、抵抗（31）乃至（33）の抵抗値をR1,2R,R、
第２の負荷抵抗（24）の抵抗値をR5、第２演算増幅器
（22）の正入力端子（＋）の電圧をVDとすると、 となる。第２演算増幅器（22）の働きで電圧Vc及びVDは
等しくなるので、第（４）式及び第（５）式より となる。第１及び第２差動増幅器（18）及び（20）の動
作電流源として動作するトランジスタ（34）及び（35）
は、第１の出力トランジスタ（16）と電流ミラー関係に
接続されているので、電流I2及びI3は電流I1に等しくな
る。その為、電流I2及びI3は次の様に示される。
（28）の値をR1,R2及びR3、第１の負荷抵抗（17）の値
をR4、第１の負荷抵抗（17）に流れる電流の値をI1、第
１演算増幅器（15）の正入力端子（＋）の電圧をVbとす
ると、 Vcc−Vb＝I1R4 ……（２） となり、第１演算増幅器（15）の働きで、電圧Va及び電
圧Vbが等しくなるので、第（１）及び第（２）式より となる。一方、基準電圧Vcは となり、トランジスタ（29）及び（30）のコレクタ電流
をI2及びI3、第２の出力トランジスタ（23）のコレクタ
電流をI4、抵抗（31）乃至（33）の抵抗値をR1,2R,R、
第２の負荷抵抗（24）の抵抗値をR5、第２演算増幅器
（22）の正入力端子（＋）の電圧をVDとすると、 となる。第２演算増幅器（22）の働きで電圧Vc及びVDは
等しくなるので、第（４）式及び第（５）式より となる。第１及び第２差動増幅器（18）及び（20）の動
作電流源として動作するトランジスタ（34）及び（35）
は、第１の出力トランジスタ（16）と電流ミラー関係に
接続されているので、電流I2及びI3は電流I1に等しくな
る。その為、電流I2及びI3は次の様に示される。
I2＝aI1,I3＝bI1 ……（７） 但し、ａ＝ｂ＝０又は１ 第（７）式を第（６）式に代入すると、第（６）式は となり、第（４）式を第（８）式に代入すると、第
（８）式は となり、第（９）式を整理すると電流I4は、 となる。第２の出力トランジスタ（23）と電流ミラー関
係に接続されている第３の出力トランジスタ（25）の出
力電流IOUTは、第（10）式より となる。第（11）式から明らかなように出力電流I
OUTは、抵抗値と電源電圧にのみ依存した値となり、ａ
及びｂを、０又は１にすることにより、その値を変化さ
せることが出来る。
（８）式は となり、第（９）式を整理すると電流I4は、 となる。第２の出力トランジスタ（23）と電流ミラー関
係に接続されている第３の出力トランジスタ（25）の出
力電流IOUTは、第（10）式より となる。第（11）式から明らかなように出力電流I
OUTは、抵抗値と電源電圧にのみ依存した値となり、ａ
及びｂを、０又は１にすることにより、その値を変化さ
せることが出来る。
又、第（11）式の抵抗R4の値を変えることにより、電
流IOUTの制御範囲を変えられる。
流IOUTの制御範囲を変えられる。
従って、第１図の回路に依れば、トランジスタのベー
ス電流の影響などを受けない正確な電流出力が得られ
る。
ス電流の影響などを受けない正確な電流出力が得られ
る。
（ト）発明の効果 以上述べた如く、本発明に依れば、帰還型の演算増幅
器の働きにより、D/A変換器を構成する差動増幅器の動
作電流源を定めるとともに、合成後の出力電流を発生さ
せているので、正確な電流出力が得られる可変電流源を
提供することが出来る。又、本発明に依れば出力電流の
初期値及び変化範囲を任意に設定することが出来る、と
いう利点を有する。
器の働きにより、D/A変換器を構成する差動増幅器の動
作電流源を定めるとともに、合成後の出力電流を発生さ
せているので、正確な電流出力が得られる可変電流源を
提供することが出来る。又、本発明に依れば出力電流の
初期値及び変化範囲を任意に設定することが出来る、と
いう利点を有する。
第１図は、本発明の一実施例を示す回路図、及び第２図
は従来の電流加算型のD/A変換回路を示す回路図であ
る。 （15）……第１演算増幅器、（16）……第１の出力トラ
ンジスタ、（17）……第１の負荷抵抗、（18）……第１
差動増幅器、（20）……第２差動増幅器、（22）……第
２演算増幅器、（23）……第２の出力トランジスタ、
（24）……第２の負荷抵抗。
は従来の電流加算型のD/A変換回路を示す回路図であ
る。 （15）……第１演算増幅器、（16）……第１の出力トラ
ンジスタ、（17）……第１の負荷抵抗、（18）……第１
差動増幅器、（20）……第２差動増幅器、（22）……第
２演算増幅器、（23）……第２の出力トランジスタ、
（24）……第２の負荷抵抗。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (1)
- 【請求項１】一方の入力端子が電源電圧に応じた第１の
基準電圧源に接続され、出力端子が第１の出力トランジ
スタのベースに接続された第１の演算増幅器と、 一端に前記第１の出力トランジスタの出力電圧が印加さ
れるとともに他端に前記電源電圧が印加され、前記一端
が前記第１の演算増幅器の他方の入力端子に接続された
第１の負荷抵抗と、 前記第１の出力トランジスタと電流ミラー関係に接続さ
れた第１の定電流トランジスタを動作電流源とするとと
もに、一端に前記電源電圧が印加される抵抗を負荷と
し、一方の入力端子にデジタル信号が印加された第１差
動増幅器と、 一方の入力端子が電源電圧に応じた第２の基準電圧源に
接続され、出力端子が第２の出力トランジスタのベース
に接続された第２演算増幅器と、 前記第１の出力トランジスタと電流ミラー関係に接続さ
れた第２の定電流トランジスタを動作電流源とするとと
もに、前記第１差動増幅器の負荷とともにラダー型抵抗
網を構成する負荷を備え、一方の入力端子にデジタル信
号が印加された第２差動増幅器と、 一端に前記第２の出力トランジスタの出力電圧が印加さ
れるとともに前記第２差動増幅器の出力電圧が印加さ
れ、前記一端が前記第２演算増幅器の他方の入力端子に
接続された第２の負荷抵抗と、 を備えることを特徴とするD/A変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259197A JP3043044B2 (ja) | 1990-09-27 | 1990-09-27 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259197A JP3043044B2 (ja) | 1990-09-27 | 1990-09-27 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04135324A JPH04135324A (ja) | 1992-05-08 |
| JP3043044B2 true JP3043044B2 (ja) | 2000-05-22 |
Family
ID=17330730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259197A Expired - Fee Related JP3043044B2 (ja) | 1990-09-27 | 1990-09-27 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043044B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4532670B2 (ja) * | 1999-06-07 | 2010-08-25 | 株式会社アドバンテスト | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
-
1990
- 1990-09-27 JP JP2259197A patent/JP3043044B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04135324A (ja) | 1992-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |