JP2806684B2 - 電圧制御型利得可変増幅回路 - Google Patents
電圧制御型利得可変増幅回路Info
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- JP2806684B2 JP2806684B2 JP4075014A JP7501492A JP2806684B2 JP 2806684 B2 JP2806684 B2 JP 2806684B2 JP 4075014 A JP4075014 A JP 4075014A JP 7501492 A JP7501492 A JP 7501492A JP 2806684 B2 JP2806684 B2 JP 2806684B2
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Description
【０００１】
【産業上の利用分野】本発明は電圧制御型利得可変増幅
回路に関し、特に、帰還ループがバイポーラトランジス
タを用いて構成された電圧制御型利得可変増幅回路に関
する。
回路に関し、特に、帰還ループがバイポーラトランジス
タを用いて構成された電圧制御型利得可変増幅回路に関
する。
【０００２】
【従来の技術】従来、この種の電圧制御型の利得可変増
幅回路は、その一例が図３に示されるように、ＰＮＰバ
イポーラトランジスタ（以後トランジスタと記す）
Ｑ0 ，Ｑ1，Ｑ2 ，Ｑ3 およびＮＰＮトランジスタ
Ｑ5 ，Ｑ6 ，Ｑ7 ，Ｑ8 のＶBE−ＩC 特性を利用して、
利得可変増幅回路を構成している。
幅回路は、その一例が図３に示されるように、ＰＮＰバ
イポーラトランジスタ（以後トランジスタと記す）
Ｑ0 ，Ｑ1，Ｑ2 ，Ｑ3 およびＮＰＮトランジスタ
Ｑ5 ，Ｑ6 ，Ｑ7 ，Ｑ8 のＶBE−ＩC 特性を利用して、
利得可変増幅回路を構成している。
【０００３】以下にこの回路の動作を説明する。演算増
幅器１は、トランジスタＱ0 〜Ｑ3，Ｑ5 〜Ｑ8 で構成
された回路を介して、出力端から反転入力端へ帰還がか
けられている。信号源２１よりコンデンサＣを介して入
力端子１９へ信号＋ｖinが入力されると、この信号は抵
抗Ｒ3 によって電流に変換され、トランジスタＱ7 側へ
流入する。この流入電流をｉinとすれば、下記の（１）
式が成り立つ。
幅器１は、トランジスタＱ0 〜Ｑ3，Ｑ5 〜Ｑ8 で構成
された回路を介して、出力端から反転入力端へ帰還がか
けられている。信号源２１よりコンデンサＣを介して入
力端子１９へ信号＋ｖinが入力されると、この信号は抵
抗Ｒ3 によって電流に変換され、トランジスタＱ7 側へ
流入する。この流入電流をｉinとすれば、下記の（１）
式が成り立つ。
【０００４】ｉin＝ｖin／Ｒ …（１） （但し、Ｒは抵抗Ｒ3 の抵抗値）また、演算増幅器２の
出力端より抵抗Ｒ4 を介してトランジスタＱ8 へ流れこ
む電流をｉOUT とすれば出力端子２４に発生する電圧ｖ
OUT と電流ｉOUT の間には、以下の（２）式が成り立
つ。
出力端より抵抗Ｒ4 を介してトランジスタＱ8 へ流れこ
む電流をｉOUT とすれば出力端子２４に発生する電圧ｖ
OUT と電流ｉOUT の間には、以下の（２）式が成り立
つ。
【０００５】ｉOUT ＝ｖOUT ／Ｒ …（２） ここでＲは抵抗Ｒ4 の抵抗値であり、抵抗Ｒ3 の抵抗値
と同値である。
と同値である。
【０００６】次にトランジスタＱ5 のコレクタ電流をＩ
5 、トランジスタＱ6 のコレクタ電流をＩ6 とおき制御
電圧源９の電圧を△Ｖとおくと、トランジスタＱ5 ，Ｑ
6 ，Ｑ0 ，Ｑ1 の間には下記の式が成り立つ。
5 、トランジスタＱ6 のコレクタ電流をＩ6 とおき制御
電圧源９の電圧を△Ｖとおくと、トランジスタＱ5 ，Ｑ
6 ，Ｑ0 ，Ｑ1 の間には下記の式が成り立つ。
【０００７】
【０００８】ここで、ＩSN，ＩSPはそれぞれ、ＮＰＮト
ランジスタとＰＮＰトランジスタの飽和の電流である。
ランジスタとＰＮＰトランジスタの飽和の電流である。
【０００９】
【００１０】とおくと、（３）式より Ｉ5 ＝ｎＩ6 …（４） となる。
【００１１】一方、トランジスタＱ7 ，Ｑ8 ，Ｑ2 ，Ｑ
3 の電流の間には、下記の関係が成立する。
3 の電流の間には、下記の関係が成立する。
【００１２】
【００１３】（５）式を（４）式に代入して、 ｎＩ6 ＋ｉin＝ｎ（Ｉ6 ＋ｉOUT ） よって、 ｉOUT ＝ｉin／ｎ …（６） が成立する。
【００１４】回路の利得Ａv は（１），（２），（６）
式より
式より
【００１５】
【００１６】となる。これはこの増幅回路の利得が制御
電圧源９の電圧によって制御できることを示している。
電圧源９の電圧によって制御できることを示している。
【００１７】
【発明が解決しようとする課題】上述した従来の電圧制
御型利得可変増幅回路は、制御電圧△Ｖが高くなると、
帰還ループのループ利得が上がり発振安定度が悪化し、
逆に制御電圧△Ｖが低くなると、ループ利得が下がり歪
が悪化してしまうという問題点があった。以下にその説
明をする。
御型利得可変増幅回路は、制御電圧△Ｖが高くなると、
帰還ループのループ利得が上がり発振安定度が悪化し、
逆に制御電圧△Ｖが低くなると、ループ利得が下がり歪
が悪化してしまうという問題点があった。以下にその説
明をする。
【００１８】図３において、この利得可変増幅器の帰還
ルールのループ利得ＡvOについて考える。この場合、演
算増幅器１自体の利得は一定なのでこれをＡvO1 とす
る。次に、演算増幅器１の出力端から反転入力端までの
利得ＡvO2 を求める。このとき、ＡvO＝ＡvO1 ×ＡvO2
である。出力端が＋側にふれた場合には、トランジスタ
Ｑ5 ，Ｑ0 それぞれのエミッタ抵抗をｒe5，ｒe0とする
と、トランジスタＱ0 はエミッタにダオイードが接続さ
れたベース接地の増幅器となるので、
ルールのループ利得ＡvOについて考える。この場合、演
算増幅器１自体の利得は一定なのでこれをＡvO1 とす
る。次に、演算増幅器１の出力端から反転入力端までの
利得ＡvO2 を求める。このとき、ＡvO＝ＡvO1 ×ＡvO2
である。出力端が＋側にふれた場合には、トランジスタ
Ｑ5 ，Ｑ0 それぞれのエミッタ抵抗をｒe5，ｒe0とする
と、トランジスタＱ0 はエミッタにダオイードが接続さ
れたベース接地の増幅器となるので、
【００１９】
【００２０】となる。このときトランジスタＱ5 ，
Ｑ7 ，Ｑ8 ，Ｑ0 ，Ｑ2 ，Ｑ3 のベース・エミッタ間電
圧をそれぞれ、ＶBE5 ，ＶBE7 ，ＶBE8 ，ＶBE0 ，Ｖ
BE2 ，ＶBE3とし、定電圧源１７の電圧をＶA とすれ
ば、 ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE8 ＋ＶBE3 …（９） ＶBE7 ＋ＶBE2 −△Ｖ＝ＶBE8 ＋ＶBE3 …（１０） となる。（９）式と（１０）式とより、 ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE7 ＋ＶBE2 −△Ｖ である。定常状態では、トランジスタＱ5 ，Ｑ0 ，
Ｑ7 ，Ｑ2 に流れる電流Ｉ5 は等しいので、 ＶBE5 ＝ＶBE7 ，ＶBE0 ＝ＶBE2 …（１１） よって、ＶA ＝２（ＶBE5 ＋ＶBE0 ）−△Ｖ ＶBE5 ＋ＶBE0 ＝（ＶA ＋△Ｖ）／２ …（１２） すなわち、
Ｑ7 ，Ｑ8 ，Ｑ0 ，Ｑ2 ，Ｑ3 のベース・エミッタ間電
圧をそれぞれ、ＶBE5 ，ＶBE7 ，ＶBE8 ，ＶBE0 ，Ｖ
BE2 ，ＶBE3とし、定電圧源１７の電圧をＶA とすれ
ば、 ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE8 ＋ＶBE3 …（９） ＶBE7 ＋ＶBE2 −△Ｖ＝ＶBE8 ＋ＶBE3 …（１０） となる。（９）式と（１０）式とより、 ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE7 ＋ＶBE2 −△Ｖ である。定常状態では、トランジスタＱ5 ，Ｑ0 ，
Ｑ7 ，Ｑ2 に流れる電流Ｉ5 は等しいので、 ＶBE5 ＝ＶBE7 ，ＶBE0 ＝ＶBE2 …（１１） よって、ＶA ＝２（ＶBE5 ＋ＶBE0 ）−△Ｖ ＶBE5 ＋ＶBE0 ＝（ＶA ＋△Ｖ）／２ …（１２） すなわち、
【００２１】
【００２２】となる。従って、電流Ｉ5 は、
【００２３】
【００２４】となる。従って、（８）式，（１３）式よ
り、
り、
【００２５】
【００２６】よって、全体のループ利得ＡvOは、
【００２７】
【００２８】となって、制御電圧△Ｖによってループ利
得が変化してしまう。
得が変化してしまう。
【００２９】本発明は上記の点に鑑みてなされたもので
あって、帰還ループのループ利得が制御電圧に依存せ
ず、制御電圧が変化しても発振安定度が低下したり、或
いはひずみが悪化することのないような電圧制御型利得
可変増幅回路を提供することを目的とする。
あって、帰還ループのループ利得が制御電圧に依存せ
ず、制御電圧が変化しても発振安定度が低下したり、或
いはひずみが悪化することのないような電圧制御型利得
可変増幅回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】本発明の電圧制御型利得
可変増幅回路は、コレクタが第１の電流入出力端子に接
続されベースが固定電圧端子に接続されエミッタが第１
の信号入力端子に接続された第１のバイポーラトランジ
スタと、コレクタが前記第１の電流入出力端子に接続さ
れベースが制御電圧端子に接続されエミッタが第２の信
号入力端子に接続され前記第１のバイポーラトランジス
タと逆導電型の第２のバイポーラトランジスタとによっ
て構成される電流・電圧変換回路と、コレクタが第２の
電流入出力端子に接続されベースが前記制御電圧端子に
接続されエミッタが前記第１の信号入力端子に接続され
前記第１のバイポーラトランジスタと同導電型の第３の
バイポーラトランジスタと、コレクタが前記第２の電流
入出力端子に接続されベースが前記固定電圧端子に接続
され、エミッタが前記第２の信号入力端子に接続され前
記第１のバイポーラトランジスタと逆導電型の第４のバ
イポーラトランジスタとによって構成される電圧・電流
変換回路と、反転入力端に第１の抵抗器を介して信号が
入力され出力端子が前記第１の信号入力端子に接続され
演算増幅器と、前記第２の電流入出力端子から出力信号
を取り出す出力回路とを備える電圧制御型利得可変増幅
回路において、前記第１の抵抗器の信号出力側端子を前
記第１の電流入出力端子に接続し、前記演算増幅器の帰
還経路内に電圧制御型減衰器を接続し、前記電流・電圧
変換回路および前記電圧・電流変換回路の利得制御と前
記電圧制御型減衰器の減衰制御とを連動させることを特
徴としている。
可変増幅回路は、コレクタが第１の電流入出力端子に接
続されベースが固定電圧端子に接続されエミッタが第１
の信号入力端子に接続された第１のバイポーラトランジ
スタと、コレクタが前記第１の電流入出力端子に接続さ
れベースが制御電圧端子に接続されエミッタが第２の信
号入力端子に接続され前記第１のバイポーラトランジス
タと逆導電型の第２のバイポーラトランジスタとによっ
て構成される電流・電圧変換回路と、コレクタが第２の
電流入出力端子に接続されベースが前記制御電圧端子に
接続されエミッタが前記第１の信号入力端子に接続され
前記第１のバイポーラトランジスタと同導電型の第３の
バイポーラトランジスタと、コレクタが前記第２の電流
入出力端子に接続されベースが前記固定電圧端子に接続
され、エミッタが前記第２の信号入力端子に接続され前
記第１のバイポーラトランジスタと逆導電型の第４のバ
イポーラトランジスタとによって構成される電圧・電流
変換回路と、反転入力端に第１の抵抗器を介して信号が
入力され出力端子が前記第１の信号入力端子に接続され
演算増幅器と、前記第２の電流入出力端子から出力信号
を取り出す出力回路とを備える電圧制御型利得可変増幅
回路において、前記第１の抵抗器の信号出力側端子を前
記第１の電流入出力端子に接続し、前記演算増幅器の帰
還経路内に電圧制御型減衰器を接続し、前記電流・電圧
変換回路および前記電圧・電流変換回路の利得制御と前
記電圧制御型減衰器の減衰制御とを連動させることを特
徴としている。
【００３１】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は、本発明の一実施例の構成を示
す回路図である。図１を参照すると本実施例は、第１の
演算増幅器１，第２の演算増幅器２，電流電圧変換回路
を構成するＮＰＮトランジスタＱ5 ，Ｑ7 およびＰＮＰ
トランジスタＱ0 ，Ｑ2 、電圧電流変換回路を構成する
ＮＰＮトランジスタＱ6 ，Ｑ8 およびＰＮＰトランジス
タＱ1 ，Ｑ3 、定電圧源１４，１５，１６，１７、定電
流源１８，入力抵抗Ｒ3 ，帰還抵抗Ｒ4 ，制御電圧源
９，緩衝増幅器２２並びに電圧制御型減衰器２３を備え
ている。
照して説明する。図１は、本発明の一実施例の構成を示
す回路図である。図１を参照すると本実施例は、第１の
演算増幅器１，第２の演算増幅器２，電流電圧変換回路
を構成するＮＰＮトランジスタＱ5 ，Ｑ7 およびＰＮＰ
トランジスタＱ0 ，Ｑ2 、電圧電流変換回路を構成する
ＮＰＮトランジスタＱ6 ，Ｑ8 およびＰＮＰトランジス
タＱ1 ，Ｑ3 、定電圧源１４，１５，１６，１７、定電
流源１８，入力抵抗Ｒ3 ，帰還抵抗Ｒ4 ，制御電圧源
９，緩衝増幅器２２並びに電圧制御型減衰器２３を備え
ている。
【００３２】以下に本実施例の動作を説明する。本実施
例では、演算増幅器１の出力端より、トランジスタ
Ｑ5 ，Ｑ6 ，Ｑ7 ，Ｑ8 ，Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 で構
成される回路と、緩衝増幅器２２と、電圧制御型減衰器
２３とを介して、反転入力端に帰還をかけている。
例では、演算増幅器１の出力端より、トランジスタ
Ｑ5 ，Ｑ6 ，Ｑ7 ，Ｑ8 ，Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 で構
成される回路と、緩衝増幅器２２と、電圧制御型減衰器
２３とを介して、反転入力端に帰還をかけている。
【００３３】ここで演算増幅器１における帰還ループの
ループ利得について説明する。この場合、演算増幅器１
自体の利得は一定なので、演算増幅器１の出力端から緩
衝増幅器２２の入力端までの利得をＡv1とし、緩衝増幅
器２２から演算増幅器１の反転入力端までの利得をＡv2
として、演算増幅器１の出力端が＋側にふれた場合につ
いて説明する。トランジスタＱ5 ，Ｑ0 それぞれのエミ
ッタ抵抗をｒe5，ｒe0とし、流れる電流をＩ5 とすれ
ば、
ループ利得について説明する。この場合、演算増幅器１
自体の利得は一定なので、演算増幅器１の出力端から緩
衝増幅器２２の入力端までの利得をＡv1とし、緩衝増幅
器２２から演算増幅器１の反転入力端までの利得をＡv2
として、演算増幅器１の出力端が＋側にふれた場合につ
いて説明する。トランジスタＱ5 ，Ｑ0 それぞれのエミ
ッタ抵抗をｒe5，ｒe0とし、流れる電流をＩ5 とすれ
ば、
【００３４】
【００３５】ここで、Ｒは抵抗Ｒ3 の抵抗値である。こ
のときのトランジスタＱ5 ，Ｑ7 ，Ｑ8 ，Ｑ0 ，Ｑ2 ，
Ｑ3 のベース・エミッタ間電圧を、それぞれＶBE5 ，Ｖ
BE7，ＶBE8 ，ＶBE0 ，ＶBE2 ，ＶBE3 とし、定電圧源
の電圧１７をＶA 、定電圧源１６の電圧をＶ、制御電圧
源の電圧を△Ｖとすれば ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE8 ＋ＶBE3 …（１５） ＶBE7 ＋ＶBE2 −△Ｖ＝ＶBE8 ＋ＶBE3 …（１６） （１５），（１６）式より、 ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE7 ＋ＶBE2 −△Ｖ …（１７） 定常状態では、トランジスタＱ5 ，Ｑ7 ，Ｑ0 ，Ｑ2 に
流れる電流Ｉ5 は等しいので、 ＶBE5 ＝ＶBE7 ，ＶBE0 ＝ＶBE2 …（１８） （１７），（１８）式より、 ＶA ＝２（ＶBE5 ＋ＶBE0 ）−△Ｖ ＶBE5 ＋ＶBE0 ＝（ＶA ＋△Ｖ）／２ ここで、トランジスタＱ5 ，Ｑ0 には電流Ｉ5 が流れて
いるので、
のときのトランジスタＱ5 ，Ｑ7 ，Ｑ8 ，Ｑ0 ，Ｑ2 ，
Ｑ3 のベース・エミッタ間電圧を、それぞれＶBE5 ，Ｖ
BE7，ＶBE8 ，ＶBE0 ，ＶBE2 ，ＶBE3 とし、定電圧源
の電圧１７をＶA 、定電圧源１６の電圧をＶ、制御電圧
源の電圧を△Ｖとすれば ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE8 ＋ＶBE3 …（１５） ＶBE7 ＋ＶBE2 −△Ｖ＝ＶBE8 ＋ＶBE3 …（１６） （１５），（１６）式より、 ＶA ＝ＶBE5 ＋ＶBE0 ＋ＶBE7 ＋ＶBE2 −△Ｖ …（１７） 定常状態では、トランジスタＱ5 ，Ｑ7 ，Ｑ0 ，Ｑ2 に
流れる電流Ｉ5 は等しいので、 ＶBE5 ＝ＶBE7 ，ＶBE0 ＝ＶBE2 …（１８） （１７），（１８）式より、 ＶA ＝２（ＶBE5 ＋ＶBE0 ）−△Ｖ ＶBE5 ＋ＶBE0 ＝（ＶA ＋△Ｖ）／２ ここで、トランジスタＱ5 ，Ｑ0 には電流Ｉ5 が流れて
いるので、
【００３６】
【００３７】である。従って、
【００３８】
【００３９】となり、電流Ｉ5 は、
【００４０】
【００４１】となる。従って（１４），（１９）式より
Ａv1は、
Ａv1は、
【００４２】
【００４３】したがって、前述の緩衝増幅器２２から減
衰器２３を介して演算増幅器１の反転入力端までの利得
Ｖv2が、
衰器２３を介して演算増幅器１の反転入力端までの利得
Ｖv2が、
【００４４】
【００４５】に比例するように電圧制御型減衰器を設定
することによって、演算増幅器１の開利得が制御電圧源
９（△Ｖ）に影響されないようにすることができる。つ
まり、制御電圧源９の電圧△Ｖによってループ利得が変
化することのない電圧制御型利得可変増幅回路を構成で
きる。
することによって、演算増幅器１の開利得が制御電圧源
９（△Ｖ）に影響されないようにすることができる。つ
まり、制御電圧源９の電圧△Ｖによってループ利得が変
化することのない電圧制御型利得可変増幅回路を構成で
きる。
【００４６】ここで、本実施例に用いられる電圧制御型
減衰器２３について説明する。図２は電圧制御型減衰器
２３のトランジスタレベルの回路図である。この減衰器
は以下のように動作する。
減衰器２３について説明する。図２は電圧制御型減衰器
２３のトランジスタレベルの回路図である。この減衰器
は以下のように動作する。
【００４７】入力端子５１から入力された信号は、２段
の差動増幅器を通って出力端子５３に出力される。制御
端子５２には、図１中の制御電圧源９が接続される。抵
抗器Ｒ9 ，Ｒ0 の抵抗値をＲとし、定電流源５７，５８
の電流値をＩ1 、トランジスタＱ15のコレクタ電流
Ｉ2 、定電圧源５５の電圧をＶ1 、制御端子５２にかか
る電圧をＶ＋△Ｖとすれば、入力端子５１から出力端子
５３までの利得Ｖv2は下記の（２２）式のようになる。
の差動増幅器を通って出力端子５３に出力される。制御
端子５２には、図１中の制御電圧源９が接続される。抵
抗器Ｒ9 ，Ｒ0 の抵抗値をＲとし、定電流源５７，５８
の電流値をＩ1 、トランジスタＱ15のコレクタ電流
Ｉ2 、定電圧源５５の電圧をＶ1 、制御端子５２にかか
る電圧をＶ＋△Ｖとすれば、入力端子５１から出力端子
５３までの利得Ｖv2は下記の（２２）式のようになる。
【００４８】
【００４９】又、トランジスタＱ15のコレクタ電流Ｉ2
は、トランジスタＱ29並びにダイオードＤ1 ，Ｄ2 ，Ｄ
3 の飽和電流をＩS1とすれば、
は、トランジスタＱ29並びにダイオードＤ1 ，Ｄ2 ，Ｄ
3 の飽和電流をＩS1とすれば、
【００５０】
【００５１】したがって、
【００５２】
【００５３】となる。つまり図１における演算増幅器１
の出力端から反転入力端までの利得ＡvOは、
の出力端から反転入力端までの利得ＡvOは、
【００５４】
【００５５】となる。（２３）式で表わされる利得ＡvO
からは△Ｖの項が消え、本実施例においては制御電圧△
Ｖによってループ利得が変化しないことがわかる。
からは△Ｖの項が消え、本実施例においては制御電圧△
Ｖによってループ利得が変化しないことがわかる。
【００５６】
【発明の効果】以上説明したように本発明は、電圧制御
型減衰器を帰還経路の中に入れることによって、帰還ル
ープのループ利得が制御電圧によって変化することのな
い、発振安定度が高くしかも歪が悪化してしまうことの
ない電圧制御型利得可変増幅回路を提供できるという効
果を有する。
型減衰器を帰還経路の中に入れることによって、帰還ル
ープのループ利得が制御電圧によって変化することのな
い、発振安定度が高くしかも歪が悪化してしまうことの
ない電圧制御型利得可変増幅回路を提供できるという効
果を有する。
【図１】本発明の一実施例の回路図である。
【図２】図１中の電圧制御型減衰器の一例の回路図であ
る。
る。
【図３】従来の電圧制御型利得可変増幅回路の一例の回
路図である。
路図である。
１，２ 演算増幅器 ９ 制御電圧源 １４，１５，１６，１７，５５ 定電圧源 １８，５７，５８ 定電流源 １９，５１ 入力端子 ２１ 信号源 ２２ 緩衝増幅器 ２３ 電圧制御型減衰器 ２４，５３ 出力端子 ５２ 制御端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−19012（ＪＰ，Ａ) 特開 昭56−46313（ＪＰ，Ａ) 実開 昭62−51813（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03G 3/02 - 3/18
Claims (2)
- 【請求項１】 コレクタが第１の電流入出力端子に接続
されベースが固定電圧端子に接続されエミッタが第１の
信号入力端子に接続された第１のバイポーラトランジス
タと、コレクタが前記第１の電流入出力端子に接続され
ベースが制御電圧端子に接続されエミッタが第２の信号
入力端子に接続され前記第１のバイポーラトランジスタ
と逆導電型の第２のバイポーラトランジスタとによって
構成される電流・電圧変換回路と、 コレクタが第２の電流入出力端子に接続されベースが前
記制御電圧端子に接続されエミッタが前記第１の信号入
力端子に接続され前記第１のバイポーラトランジスタと
同導電型の第３のバイポーラトランジスタと、コレクタ
が前記第２の電流入出力端子に接続されベースが前記固
定電圧端子に接続され、エミッタが前記第２の信号入力
端子に接続され前記第１のバイポーラトランジスタと逆
導電型の第４のバイポーラトランジスタとによって構成
される電圧・電流変換回路と、 反転入力端に第１の抵抗器を介して信号が入力され出力
端子が前記第１の信号入力端子に接続され演算増幅器
と、 前記第２の電流入出力端子から出力信号を取り出す出力
回路とを備える電圧制御型利得可変増幅回路において、 前記第１の抵抗器の信号出力側端子を前記第１の電流入
出力端子に接続し、前記演算増幅器の帰還経路内に電圧
制御型減衰器を接続し、前記電流・電圧変換回路および
前記電圧・電流変換回路の利得制御と前記電圧制御型減
衰器の減衰制御とを連動させることを特徴とする電圧制
御型利得可変増幅回路。 - 【請求項２】 請求項１記載の電圧制御型利得可変増幅
回路において、前記第１の信号入出力端子と、前記第１
のバイポーラトランジスタのエミッタとの間および前記
第３のバイポーラトランジスタのエミッタとの間、並び
に前記第２の信号入出力端子と前記第３のバイポーラエ
ミッタとの間および前記第４のバイポーラトランジスタ
のエミッタとの間に、ダイオードを設けたことを特徴と
する電圧制御型利得可変増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075014A JP2806684B2 (ja) | 1992-03-31 | 1992-03-31 | 電圧制御型利得可変増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075014A JP2806684B2 (ja) | 1992-03-31 | 1992-03-31 | 電圧制御型利得可変増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283948A JPH05283948A (ja) | 1993-10-29 |
| JP2806684B2 true JP2806684B2 (ja) | 1998-09-30 |
Family
ID=13563907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075014A Expired - Lifetime JP2806684B2 (ja) | 1992-03-31 | 1992-03-31 | 電圧制御型利得可変増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806684B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005055419A1 (ja) | 2003-12-04 | 2005-06-16 | Nec Corporation | 電圧・電流変換を行う能動素子に流れる直流電流の変化分を補償する電流補償回路を有する利得可変電圧・電流変換回路 |
-
1992
- 1992-03-31 JP JP4075014A patent/JP2806684B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05283948A (ja) | 1993-10-29 |
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