JPH04135324A - D/a変換回路 - Google Patents
D/a変換回路Info
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- JPH04135324A JPH04135324A JP25919790A JP25919790A JPH04135324A JP H04135324 A JPH04135324 A JP H04135324A JP 25919790 A JP25919790 A JP 25919790A JP 25919790 A JP25919790 A JP 25919790A JP H04135324 A JPH04135324 A JP H04135324A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 235000014036 Castanea Nutrition 0.000 description 1
- 241001070941 Castanea Species 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
くり産業上の利用分野
本発明は、制御信号に応じて出力電流の値を変えること
の出来る可変電流源に関するもので、特に正確な電流出
力を得るD/A変換回路に用いて好適な可変電流源に関
する。
の出来る可変電流源に関するもので、特に正確な電流出
力を得るD/A変換回路に用いて好適な可変電流源に関
する。
(ロ)従来の技術
第2図は従来の電流加算型のD/A変換回路を示す回路
図で、第1乃至第3定電流トランジスタ(1)乃至(3
)と第1乃至第3差動増幅器〈4〉乃至(6)とを備え
、第1乃至第3入力端子<7〉乃至(9)にデジタル信
号が印加される構成である。第2図において、第1乃至
第3抵抗(10〉乃至(12〉の抵抗比は、1:2:4
に設定され、第1乃至第3定電流トランジスタ(1)乃
至(3)のエミッタ面積は4:2=1に設定される。そ
の為、第1乃至第3定電流トランジスタ(1〉乃至(3
)の電流比は、1:2:4となり、第1入力端子(7)
に下位ビットの信号を第3入力端子(9)に上位ビット
の信号を印加すれば良い。そうすることにより、端子(
13)にデジタル値に応じたアナログの電流を流すこと
が出来る。尚、トランジスタ(100)は、初期値電流
を設定するものである。
図で、第1乃至第3定電流トランジスタ(1)乃至(3
)と第1乃至第3差動増幅器〈4〉乃至(6)とを備え
、第1乃至第3入力端子<7〉乃至(9)にデジタル信
号が印加される構成である。第2図において、第1乃至
第3抵抗(10〉乃至(12〉の抵抗比は、1:2:4
に設定され、第1乃至第3定電流トランジスタ(1)乃
至(3)のエミッタ面積は4:2=1に設定される。そ
の為、第1乃至第3定電流トランジスタ(1〉乃至(3
)の電流比は、1:2:4となり、第1入力端子(7)
に下位ビットの信号を第3入力端子(9)に上位ビット
の信号を印加すれば良い。そうすることにより、端子(
13)にデジタル値に応じたアナログの電流を流すこと
が出来る。尚、トランジスタ(100)は、初期値電流
を設定するものである。
(ハ)発明が解決しようとする課題
しかしながら、第2図の回路では端子(13)に流す電
流の値を電源電圧と抵抗値だけで設定することが出来ず
他の要因が入る為、正確な電流出力が得られない、とい
う問題があった。即ち、第2図において、第1乃至第3
定電流トランジスタ(1)乃至(3)のコレクク電流は
、ベース電流の分だけそのエミッタ電流と等しくならな
い。特にその影響は、絶対値で及ぼ詐れるので、第1定
電流トランジスタ(1)に大きな影響が表われ、本来の
電流比から第1乃至第3定電流トランジスタ←1)乃至
〈3)の電流比がずれてしまうという問題がある。
流の値を電源電圧と抵抗値だけで設定することが出来ず
他の要因が入る為、正確な電流出力が得られない、とい
う問題があった。即ち、第2図において、第1乃至第3
定電流トランジスタ(1)乃至(3)のコレクク電流は
、ベース電流の分だけそのエミッタ電流と等しくならな
い。特にその影響は、絶対値で及ぼ詐れるので、第1定
電流トランジスタ(1)に大きな影響が表われ、本来の
電流比から第1乃至第3定電流トランジスタ←1)乃至
〈3)の電流比がずれてしまうという問題がある。
又、第2図の第1乃至第3定電流トランジスタ(1)乃
至(3)及びトランジスタ(100)の電流比は、IC
の製造上の理由で整数倍に設定する必要がある。すると
、初期値の電流及び変化する電流の割合をリニアに変化
させることが出来ず、離散的な範囲設定しか出来ないと
いう問題があった。
至(3)及びトランジスタ(100)の電流比は、IC
の製造上の理由で整数倍に設定する必要がある。すると
、初期値の電流及び変化する電流の割合をリニアに変化
させることが出来ず、離散的な範囲設定しか出来ないと
いう問題があった。
(ニ)課題を解決するための手段
本発明は、上述の点に鑑み成されたもので、方の入力端
子が電源電圧に応じた第1の基準電圧源に接続され、出
力端子が第1の出力トランジスタのベースに接続された
第1演算増幅器と、一端に前記第1の出力トランジスタ
の出力電圧が印加されるとともに他端に前記電源電圧が
印加され、前記一端が前記第1演算増幅器の他方の入力
端子一 に接続された第1の負荷抵抗と、前記第1の出力トラン
ジスタと電流ミラー関係に接続された第1の定電流トラ
ンジスタを動作電流源とするとともに、一端に前記電源
電圧が印加される抵抗を負荷とする第1差動増幅器と、
一方の入力端子が電源電圧に応じた第2の基準電圧源に
接続され、出力端子が第2の出力トランジスタのベース
に接続された第2演算増幅器と、一端に前記第2の出力
トランジスタの出力電圧が印加されるとともに他端に前
記第1差動増幅器の出力電圧が印加され、前記一端が前
記第2演算増幅器の他方の入力端子に接続きれた第2の
負荷抵抗と、から成ることを特徴とする。
子が電源電圧に応じた第1の基準電圧源に接続され、出
力端子が第1の出力トランジスタのベースに接続された
第1演算増幅器と、一端に前記第1の出力トランジスタ
の出力電圧が印加されるとともに他端に前記電源電圧が
印加され、前記一端が前記第1演算増幅器の他方の入力
端子一 に接続された第1の負荷抵抗と、前記第1の出力トラン
ジスタと電流ミラー関係に接続された第1の定電流トラ
ンジスタを動作電流源とするとともに、一端に前記電源
電圧が印加される抵抗を負荷とする第1差動増幅器と、
一方の入力端子が電源電圧に応じた第2の基準電圧源に
接続され、出力端子が第2の出力トランジスタのベース
に接続された第2演算増幅器と、一端に前記第2の出力
トランジスタの出力電圧が印加されるとともに他端に前
記第1差動増幅器の出力電圧が印加され、前記一端が前
記第2演算増幅器の他方の入力端子に接続きれた第2の
負荷抵抗と、から成ることを特徴とする。
〈ホ〉作用
本発明に依れば、演算増幅器を利用して差動増幅器の動
作電流源の値を設定しているので、出力電流の値を電源
電圧と抵抗値に応じて定めることが出来る。更に、本発
明に依れば、第1及び第2の負荷抵抗などの値を変える
ことにより、初期値の電流及び変化する電流の割合を任
意に変えら一 れ、リニアな電流出力範囲が得られる。
作電流源の値を設定しているので、出力電流の値を電源
電圧と抵抗値に応じて定めることが出来る。更に、本発
明に依れば、第1及び第2の負荷抵抗などの値を変える
ことにより、初期値の電流及び変化する電流の割合を任
意に変えら一 れ、リニアな電流出力範囲が得られる。
(へ)実施例
第1図は、本発明の一実施例を示す回路図で、(14)
は電源電圧(+Vcc)に応じた2つの基準電圧(Va
及びVc)を・発生ずる基準電圧源、(15)は基準電
圧Vaが印加される第1演算増幅器、(16)は第1の
出力トランジスタ、〈17)は前記第1の出力トランジ
スタ(16)の負荷となる第1の負荷抵抗、(18)は
端子(19)にデジタル信号が印加される第1差動増幅
器、(20)は端子(21)にデジタル信号が印加され
、前記第1差動増幅器(18)と共にラダー型り/A変
換回路を構成する第2差動増幅器、(22〉は基準電圧
Vcが印加される第2演算増幅器、〈23)は第2の出
力トランジスタ、〈24)は第2の負荷抵抗及び(25
)は第3の出力トランジスタである。
は電源電圧(+Vcc)に応じた2つの基準電圧(Va
及びVc)を・発生ずる基準電圧源、(15)は基準電
圧Vaが印加される第1演算増幅器、(16)は第1の
出力トランジスタ、〈17)は前記第1の出力トランジ
スタ(16)の負荷となる第1の負荷抵抗、(18)は
端子(19)にデジタル信号が印加される第1差動増幅
器、(20)は端子(21)にデジタル信号が印加され
、前記第1差動増幅器(18)と共にラダー型り/A変
換回路を構成する第2差動増幅器、(22〉は基準電圧
Vcが印加される第2演算増幅器、〈23)は第2の出
力トランジスタ、〈24)は第2の負荷抵抗及び(25
)は第3の出力トランジスタである。
第1図において、基準電圧源(14)の抵抗(26)乃
至(28)の値をR,、R,及びR3、第1の負荷抵抗
(17)の値をR4、第1の負荷抵抗<17)に流れる
電流の値をI3、第1演算増幅器<15)の正入力端子
(+)の電圧をvbとすると、 Vcc Vb= I IR4−−・・・−(2)とな
り、第1演算増幅器(15)の働きで、電圧Va及び電
圧vbが等しくなるので、第(1)及び第(2)式より となる。一方、基′$電圧Vcは となり、トランジスタ(29)及び(30)のコレクタ
電流をI2及びI3、第2の出力I・ランジスタ(23
)のコレクタ電流をI4、抵抗(31)乃至(33)の
抵抗値をR,,2R,R3第2の負荷抵抗(24)の抵
抗値をR6、第2演算増幅器り22)の正入力端子(+
)の電圧をVDとすると、 となる。第1及び第2差動増幅器(18)及びり20)
の動作電流源として動作するトランジスタ<34)及び
(35)は、第1の出力トランジスタフ16)と電流ミ
ラー関係に接続されているので、電流■2及び■。
至(28)の値をR,、R,及びR3、第1の負荷抵抗
(17)の値をR4、第1の負荷抵抗<17)に流れる
電流の値をI3、第1演算増幅器<15)の正入力端子
(+)の電圧をvbとすると、 Vcc Vb= I IR4−−・・・−(2)とな
り、第1演算増幅器(15)の働きで、電圧Va及び電
圧vbが等しくなるので、第(1)及び第(2)式より となる。一方、基′$電圧Vcは となり、トランジスタ(29)及び(30)のコレクタ
電流をI2及びI3、第2の出力I・ランジスタ(23
)のコレクタ電流をI4、抵抗(31)乃至(33)の
抵抗値をR,,2R,R3第2の負荷抵抗(24)の抵
抗値をR6、第2演算増幅器り22)の正入力端子(+
)の電圧をVDとすると、 となる。第1及び第2差動増幅器(18)及びり20)
の動作電流源として動作するトランジスタ<34)及び
(35)は、第1の出力トランジスタフ16)と電流ミ
ラー関係に接続されているので、電流■2及び■。
は電流■、に等しくなる。その為、電流■2及びI3は
次の様に示される。
次の様に示される。
1、−aI+、l3=bL ・・・・・・・・・・
・・・・・(7〉但し、a=b=o又は1 第(7)式を第(6)式に代入すると、第(6)式はと
なり、第(4)式を第(8)式に代入すると、第(8〉
式は となる。第2演算増幅器(22)の働きで電圧Vc及び
■ゎは等しくなるので、第(4)式及び第(5)式よと
なり、第(9)式を整理すると電′/lIcI4は、と
なる。第2の出力トランジスタ(23)と電流ミラー関
係に接続されている第3の出力1〜ランジスタ(25)
の出力電流I。LITは、第(10)式よりとなる。第
(11)式から明らかなように出力電流I。UTは、抵
抗値と電源電圧にのみ依存した値となり、a及びbを、
0又は1にすることにより、その値を変化させることが
出来る。
・・・・・(7〉但し、a=b=o又は1 第(7)式を第(6)式に代入すると、第(6)式はと
なり、第(4)式を第(8)式に代入すると、第(8〉
式は となる。第2演算増幅器(22)の働きで電圧Vc及び
■ゎは等しくなるので、第(4)式及び第(5)式よと
なり、第(9)式を整理すると電′/lIcI4は、と
なる。第2の出力トランジスタ(23)と電流ミラー関
係に接続されている第3の出力1〜ランジスタ(25)
の出力電流I。LITは、第(10)式よりとなる。第
(11)式から明らかなように出力電流I。UTは、抵
抗値と電源電圧にのみ依存した値となり、a及びbを、
0又は1にすることにより、その値を変化させることが
出来る。
又、第(11)式の抵抗R4の値を変えることにより、
電流I。UTの制御範囲を変えられる。
電流I。UTの制御範囲を変えられる。
従って、第1図の回路に依れば、トランジスタのベース
電流の影響などを受けない正確な電流出力が得られる。
電流の影響などを受けない正確な電流出力が得られる。
(り発明の効果
以上述べた如く、本発明に依れば、帰還型の演8〜
算増幅器の働きにより、D/A変換器を構成する差動増
幅器の動作電流源を定めるとともに、合成後の出力電流
を発生させているので、正確な電流出力が得られる可変
電流源を提供することが出来る。又、本発明に依れば出
力電流の初期値及び変化範囲を任意に設定することが出
来る、という利点を有する。
幅器の動作電流源を定めるとともに、合成後の出力電流
を発生させているので、正確な電流出力が得られる可変
電流源を提供することが出来る。又、本発明に依れば出
力電流の初期値及び変化範囲を任意に設定することが出
来る、という利点を有する。
第1図は、本発明の一実施例を示す回路図、及び第2図
は従来の電流加算型のり、/A変換回路を示す回路図で
ある。 り15)・・・第1演算増幅器、 (16)・・・第1
の出力トランジスタ、 り17)・・・第1の負荷抵抗
、 (18)・・・第1差動増幅器、(20)・・・第
2差動増幅器、 (22)・・・第2演算増幅器、 <
23)・・・第2の出力1ヘランジスク、 (24)・
・・第2の負荷抵抗。
は従来の電流加算型のり、/A変換回路を示す回路図で
ある。 り15)・・・第1演算増幅器、 (16)・・・第1
の出力トランジスタ、 り17)・・・第1の負荷抵抗
、 (18)・・・第1差動増幅器、(20)・・・第
2差動増幅器、 (22)・・・第2演算増幅器、 <
23)・・・第2の出力1ヘランジスク、 (24)・
・・第2の負荷抵抗。
Claims (2)
- (1)一方の入力端子が電源電圧に応じた第1の基準電
圧源に接続され、出力端子が第1の出力トランジスタの
ベースに接続された第1演算増幅器と、 一端に前記第1の出力トランジスタの出力電圧が印加さ
れるとともに他端に前記電源電圧が印加され、前記一端
が前記第1演算増幅器の他方の入力端子に接続された第
1の負荷抵抗と、 前記第1の出力トランジスタと電流ミラー関係に接続さ
れた第1の定電流トランジスタを動作電流源とするとと
もに、一端に前記電源電圧が印加される抵抗を負荷とす
る第1差動増幅器と、一方の入力端子が電源電圧に応じ
た第2の基準電圧源に接続され、出力端子が第2の出力
トランジスタのベースに接続された第2演算増幅器と、
一端に前記第2の出力トランジスタの出力電圧が印加さ
れるとともに他端に前記第1差動増幅器の出力電圧が印
加され、前記一端が前記第2演算増幅器の他方の入力端
子に接続された第2の負荷抵抗と、 から成ることを特徴とする可変電流源。 - (2)前記第1の出力トランジスタと電流ミラー関係に
接続された第2の定電流トランジスタを動作電流源とす
るとともに、前記第1差動増幅器の負荷とともにラダー
型の抵抗網を構成する負荷を備えた第2差動増幅器を備
えることを特徴とするD/A変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2259197A JP3043044B2 (ja) | 1990-09-27 | 1990-09-27 | D/a変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2259197A JP3043044B2 (ja) | 1990-09-27 | 1990-09-27 | D/a変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04135324A true JPH04135324A (ja) | 1992-05-08 |
JP3043044B2 JP3043044B2 (ja) | 2000-05-22 |
Family
ID=17330730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2259197A Expired - Fee Related JP3043044B2 (ja) | 1990-09-27 | 1990-09-27 | D/a変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3043044B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057512A (ja) * | 1999-06-07 | 2001-02-27 | Advantest Corp | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
-
1990
- 1990-09-27 JP JP2259197A patent/JP3043044B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057512A (ja) * | 1999-06-07 | 2001-02-27 | Advantest Corp | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3043044B2 (ja) | 2000-05-22 |
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Date | Code | Title | Description |
---|---|---|---|
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LAPS | Cancellation because of no payment of annual fees |