JPS63502858A - Cmos電圧変換器 - Google Patents

Cmos電圧変換器

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JPS63502858A
JPS63502858A JP62500743A JP50074387A JPS63502858A JP S63502858 A JPS63502858 A JP S63502858A JP 62500743 A JP62500743 A JP 62500743A JP 50074387 A JP50074387 A JP 50074387A JP S63502858 A JPS63502858 A JP S63502858A
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ハンティングトン・ロバ−ト チャ−ルズ
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モトロ−ラ・インコ−ポレ−テッド
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 CMO3電圧変換器 発明の背景 本発明は一般に電圧変換器回路に関し、更に特定すれば小型相補的金属酸化物半 導体(CM OS )集積回路に使用するCMO3電圧変換器回路に関する。
CMO3装置は動作を速くし配置密度を増すためにチャンネル長を短くして作ら れるので、これらの装置の動作には電源電圧レベルを低くしてチャンネル突接は 現象(punch−through)を回避することが必要になってくる。しか しながら、普通これらの小型回路はこの電源電圧の制限を受けない他の装置と同 じ高い電源電圧で動作しなければならない。したがって短チャンネルCMOS集 積装置には電源電圧を所定のレベルにまで下げる電圧変換器回路が必要である。
発明の概要 本発明の目的は電源電圧を所定のレベルにまで下げるオンチップ回路(on c hip circuit)を提供することである。
本発明の他の目的はチップ面積を小さくした電圧変換器回路を提供することであ る。
本発明の更に他の目的は無条件に安定で、安定化用の外部コンデンサを必要とし ない電圧変換器回路を提供するこ本発明の更に他の目的は負荷電流の広い範囲の 変動に対して比較的一定の出力電圧を発生する電圧変換器回路を提供することで ある。
本発明の上述のおよび他の目的は第1および第2の電圧源に結合する電圧分割器 手段と、電圧分割器手段および第1の電圧源に結合して負荷に電圧を供給する電 圧出力手段と、第2の電圧源に結合し、電圧分割器手段に結合し、電圧出力手段 に結合して電圧を所定の値に維持する電圧制御手段と、を具備するCMO8電圧 変換器回路によって達成される。
図面の簡単な説明 第1A図は代表的な従来技術の電圧変換器回路のブロック図である。
第1B図は第1A図に示すような代表的な従来技術の電圧変換器回路の電気回路 図である。
第2図は本発明の電圧変換器回路が短チャンネルCMO8論理を従来の5ボルト 回路に結合するのにどう使われるかを示すブロック図である。
第3A図は本発明の電圧変換器回路の一実施例の電気回路図である。
第3B図は本発明の電圧変換器回路の別の実施例の電気回路図である。
第3C図は本発明の電圧変換器回路の更に他の実施例の電気回路図である。
第4A図は金属酸化物半導体電界効果トランジスタ(MOSFET)の4端子モ デルを示す。
第4B図は本発明の電圧変換器回路の負荷電圧対負荷電流の典型的な変動を示す グラフである。
好ましい実施例の説明 第1A図を参照すると、第1B図に示すようなCMOSトポロジーを使用する代 表的な従来技術の電圧変換器回路が示されている。このような回路は装置しきい 値および相互コンダクタンスの変動が極および零の位置をずらして増幅器の安定 度に影響するという点でプロセスに敏感である。
これらの変動はまたかなりなゲイン変化を生ずることがあり、更に分割器チェー ン12の高位FETの本体効果(body effect)の変動のため電圧分 割器の出力が変ることがある。加えて所望の安定度を得るには集積回路の外部ま たは内部に位相補償コンデンサがおそらく必要になるであろう。
本発明の電圧変換器回路の好ましい実施例を第3B図に示す。NチャンネルのC MOS FET52.54.56.58.60.および62は点線で示したよう ないくつかの分離P領域に含まれている。第3B図においては、これら分離Pウ ェル(Pタブ)領域は当業者には周知のN基板材料上に構築されている。トラン ジスタ58および60のゲートおよびドレイン電極は電源電圧と結合されており 、トランジスタ58のソースはトランジスタ58および60を備えているPタブ に結合されている。トランジスタ60のソースは負荷50に結合されている。ト ランジスタ58のソースはトランジスタ56のゲートおよびドレインとも結合さ れている。トランジスタ56のソースはトランジスタ56を含んでいるPタブと トランジスタ54のゲートおよびド1ツインとに結合されている。トランジスタ 54のソースはトランジスタ54を含んでいるPタブに結合されている。トラン ジスタ54のソースはトランジスタ52のゲートおよびドレイン電極、およびト ランジスタ62のゲート電極とも結合されている。トランジスタ52のソースと トランジスタ62のソースとはトランジスタ52および62を含んでいるPタブ に、および電源電圧に関して負の基準に、結合されている。トランジスタ62の ドレインはトランジスタ60のソースに接続されている。集積回路が構築されて いるN型基板は電源電圧とも接続されている。
動作時、トランジスタ52.54.56、および58はその形状寸法が同一であ り、各ゲートがその関連するドレインと結合しており、各Pタブがその関連のN チャンネルFETのソースに結合しているため4つのしきい値電圧がすべて同じ であるから、精密な電圧分割器を構成する。5ボルトの電源電圧に対してこの精 密電圧分割器網はトランジスタ58のソースに、したがってトランジスタ58お よび60を含んでいるPタブに、約3.75ボルトの電圧を発生する。トランジ スタ60は、負荷電流を供給するドライバであるが、トランジスタ58のソース 端子により3.75ボルトに保たれているPタブ4に設置されている。
トランジスタ62はトランジスタ60より物理的に小さく作られており、トラン ジスタ60に対してノード70における出力電圧が負荷の広い範囲の電流値にわ たり所望の3.75ボルトに近くなるような大きさになっている。トランジスタ 62のゲートは第3B図に示すようにトランジスタ52のドレインおよびゲート の電圧に保持されている。
負荷電流が増加するにつれて、トランジスタ60のソース電圧は下がるが、トラ ンジスタ60のソース電流は、背面ゲート電圧がトランジスタ58のソースの一 定電圧に保たれ、その前面ゲートが5ボルトの電源電圧のままになっているので 、増加することになる。このためトランジスタ60のソース・ゲート間電圧は前 面および背面の両ゲートに対して増大し、したがってトランジスタ60のドレイ ン電流がかなり増加し、そのドレイン・ソース間電圧降下の増分的増加が可能な かぎり少くなる。トランジスタ6oと62との相対的な物理的大きさはPタブ4 が保持され′Cいる電圧と相俟って所定の負荷電流範囲に対する出力電圧の範囲 を決めることになる。
第3C図に示す本発明の電圧変換器回路の別の実施例においてはトランジスタ6 6と64とがトランジスタ60と62との間に無負荷出力電圧を維持する際の助 けとして追加されている。電圧分割器チェーン内の装置の数と相対的大きさくチ ャンネルコンダクタンスを決める)および出力電圧装置の位置を適格に選定する ことにより実質上任意の電圧低下を得ることができる。たとえば、第3A図にお いて、トランジスタ38のソースの電圧、したがって装置の概略出力電圧は電源 電圧の315、すなわち電源電圧が5ボルトで分割器チェーンのトランジスタが すべて同じ大きさの場合3.0ボルトになる。ここで出力電圧は、トランジスタ 40の大きさを増ししたがって、そのチャンネルコンダクタンスを増し、そのP タブおよびソースおよびチェーンの各地の分割器ノードの電圧を上げることによ り、増大する。
出力電圧のレベルは、第3B図に示す分割器チェーンの装置により適切な電位に 保たれているPタブの中の負荷トランジスタ60に対して出力Nチャンネルソー スの能動装置を設置することにより、制御される。ソースフォロワ60のゲート およびドレインはともに直接電源電圧に結合されている。ソースフォロワ負荷装 置62は、接地されかつ電圧分割器チェーンの最下位装置に対してカレントミラ ーとして動作するPタブに配置されている。この構成で果す事柄をM OS F  E Tについて一般に受入れられている4端子型式である第4A図を参照して 更に説明する。ドレイン・ソース間電流(I ds)とチャンネルコンダクタン ス(G ds)とはドレイン・ソース間電圧(vdS)、ゲート・ソース間電圧 (V )、およびソース・本体(bulk)s 間電圧(V sb)の関数である。この型式に関して、第3B図の構造は、バル ク(Pタブ)をvsbの基準レベルである電圧に保ちながら、ゲートおよびドレ インの双方を利用可能な最高電圧に固定し、したがってvgSとvdsとを最大 とし、その結果、利用可能な電流とコンダクタンスとを最大にすることがわかる 。バルク電圧を固定する効果は電源電圧(すなわち出力電圧)がかなり広い電流 範囲にわたりほとんど一定に保たれることである。カレントミラー型ソースフォ ロワ負荷装置62の機能は無負荷出力電圧の制御を助けることである。
上の説明は例示のために示したに過ぎない。当業者は本発明の範囲を逸脱するこ となく形態および細目の変更を行なうことができる。
F”lG、 111 −a−未才υF丁−″−30 F’lG−,2 vLQADCV〕 国際調査報告

Claims (10)

    【特許請求の範囲】
  1. 1.第1の電圧源と第2の電圧源とに結合する電圧分割手段と、 前記電圧分割手段と結合しており、前記第1の電圧源と結合して負荷に電圧を供 給する電圧出力手段と、前記電圧分割手段、前記第2の電圧源、および前記電圧 出力手段に結合しており、前記負荷の電圧を所定の値に保持する電圧制御手段と 、 を具備していることを特徴とする電圧変換器回路。
  2. 2.前記電圧分割手段は、 第1および第2の端子および制御端子を備え、前記第1の端子および前記制御端 子は前記第1の電圧源と結合し、前記第2の端子は前記電圧出力手段に結合して いる第1のトランジスタと、 第1および第2の端子および制御端子を備え、該第1の端子および該制御端子は 前記第1のトランジスタの前記第2の端子に結合している第2のトランジスタと 、第1および第2の端子および制御端子を備え、該第1の端子および該制御端子 は前記第2のトランジスタの前記第2の端子に結合している第3のトランジスタ と、第1および第2の端子および制御端子を備えた第4のトランジスタであって 、該第1の端子および該制御端子は前記第3のトランジスタの前記第2の端子に 結合しており、前記第3のトランジスタの前記第2の端子は前記電圧制御手段に 結合しており、かつ該第4のトランジスタの第2の端子は前記第2の電圧源と結 合している第4のトランジスタと、 を備えている請求の範囲第1項に記載の回路。
  3. 3.前記電圧出力手段は第1および第2の端子と第1および第2の制御端子とを 備えた第5のトランジスタを備えており、該第5のトランジスタの第1の端子と 第1の制御端子とは前記第1の電圧源と結合しており、破算5のトランジスタの 第2の制御端子は前記第1のトランジスタの前記第2の端子と結合しており、該 第5のトランジスタの第2の制御端子は前記第1のトランジスタの前記第2の端 子と結合しており、該第5のトランジスタの第2の端子は負荷と結合している請 求の範囲第2項に記載の回路。
  4. 4.前記電圧制御手段は第1および第2の端子と制御端子とを備えた第6のトラ ンジスタを備えており、該第6のトランジスタの第1の端子は前記第5のトラン ジスタの前記第2の端子に結合しており、該第6のトランジスタの制御端子は前 記第4のトランジスタの前記第1の端子に結合しており、前記第6のトランジス タの第2の端子は前記第2の電圧源に結合している請求の範囲第3項に記載の回 路。
  5. 5.前記トランジスタはCMOS FETから成る請求の範囲第4項に記載の回 路。
  6. 6.前記第1および第5のトランジスタは第1の型の半導体材料の第1の分離領 域に形成されており、前記第2のトランジスタは前記第1の型の半導体材料の第 2の分離領域に形成されており、前記第3のトランジスタは前記第1の型の半導 体材料の第3の分離領域に形成されており、前記第4および第6のトランジスタ は前記第1の型の半導体材料の第4の分離領域に形成されている請求の範囲第4 項に記載の回路。
  7. 7.前記第1の半導体材料の前記分離領域は第2の型の半導体材料の基板上に形 成されている請求の範囲第6項に記載の回路。
  8. 8.前記基板は前記第1の電圧源に結合している請求の範囲第7項に記載の回路 。
  9. 9.前記第5のトランジスタおよび前記第6のトランジスタの物理的大きさは前 記第5のトランジスタの前記第2の端子で所定の無負荷電圧を発生するような大 きさになっている請求の範囲第4項に記載の回路。
  10. 10.前記電圧分割手段は前記第1の電圧源から前記第2の電圧源まで結合して いる複数の直列に接続されたトランジスタを備えていることを特徴とする請求の 範囲第1項に記載の回路。
JP62500743A 1986-03-20 1987-01-12 Cmos電圧変換器 Pending JPS63502858A (ja)

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US000,112 1987-01-02

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