JPH03214659A - 電界効果形半導体装置の電源電圧設定部 - Google Patents
電界効果形半導体装置の電源電圧設定部Info
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- JPH03214659A JPH03214659A JP1085190A JP1085190A JPH03214659A JP H03214659 A JPH03214659 A JP H03214659A JP 1085190 A JP1085190 A JP 1085190A JP 1085190 A JP1085190 A JP 1085190A JP H03214659 A JPH03214659 A JP H03214659A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は電界効果形トランジスタを駆動するための電
源電圧設定部に関し、特に外部電源より印加される電圧
を電界効果形トランジスタの適正な動作レベルに降下さ
せる電界効果形半導体装置の電源電圧設定部に関する。
源電圧設定部に関し、特に外部電源より印加される電圧
を電界効果形トランジスタの適正な動作レベルに降下さ
せる電界効果形半導体装置の電源電圧設定部に関する。
［従来の技術］
従来、ＴＴＬの動作レベルが５ｖであることから、電界
効果形トランジスタを集積したメモリや論理回路の動作
レベルも５Ｖが基準とされていた。
効果形トランジスタを集積したメモリや論理回路の動作
レベルも５Ｖが基準とされていた。
このため電源回路も５Ｖのみで賄うことができた。
しかし、最近ではメモリや論理回路の集積度の向上およ
び高速化のためにゲート長が０．５μｍ以下のＭＯＳＦ
ＥＴが開発され、このゲート長の短いＭＯＳＦＥＴを集
積したＬＳＩが実用化されている。但し、このゲート長
が短いＭＯＳＦＥＴの適正な動作レベルは３ｖであるこ
とから、電源電圧を５Ｖから３Ｖに下げる必要がある。
び高速化のためにゲート長が０．５μｍ以下のＭＯＳＦ
ＥＴが開発され、このゲート長の短いＭＯＳＦＥＴを集
積したＬＳＩが実用化されている。但し、このゲート長
が短いＭＯＳＦＥＴの適正な動作レベルは３ｖであるこ
とから、電源電圧を５Ｖから３Ｖに下げる必要がある。
第７図は電界効果形半導体装置に外部電源を接続したブ
ロック図である。
ロック図である。
同図を参照して、外部電源１は５ｖの電源電圧を生成し
、これを電源電圧設定回路２およびＣＰＵなどの他の回
路に供給する。上記電源電圧設定回路２は外部電源から
与えられる５■を３Ｖに降下させて電界効果形半導体装
置３に与える。基板４上には上記電界効果形半導体装置
が形成されており、基板４の周囲には電源端子５や外部
回路（たとえばＣＰＵ）とデータをやり取りするための
入力端子６などが配設される。上記電源端子５と、メモ
リセルアレイ９、デコーダ８、および制御部７との間に
は、電源ラインＵが配設されており、電源端子５からの
３Ｖの電圧が電源ライン見を介して、メモリセルアレイ
９、デコーダ８、および制御部７に供給される。上記入
出力端子６には、制御部７が接続され、制御部７はデー
タの入出力制御を行なう。基板中央部に設けられるデコ
ーダ８は、制御部７からの命令を解読し、メモリセルア
レイ９のうちの所定のアドレス位置にあるメモリからデ
ータを読出したり、データを書込んだりする。
、これを電源電圧設定回路２およびＣＰＵなどの他の回
路に供給する。上記電源電圧設定回路２は外部電源から
与えられる５■を３Ｖに降下させて電界効果形半導体装
置３に与える。基板４上には上記電界効果形半導体装置
が形成されており、基板４の周囲には電源端子５や外部
回路（たとえばＣＰＵ）とデータをやり取りするための
入力端子６などが配設される。上記電源端子５と、メモ
リセルアレイ９、デコーダ８、および制御部７との間に
は、電源ラインＵが配設されており、電源端子５からの
３Ｖの電圧が電源ライン見を介して、メモリセルアレイ
９、デコーダ８、および制御部７に供給される。上記入
出力端子６には、制御部７が接続され、制御部７はデー
タの入出力制御を行なう。基板中央部に設けられるデコ
ーダ８は、制御部７からの命令を解読し、メモリセルア
レイ９のうちの所定のアドレス位置にあるメモリからデ
ータを読出したり、データを書込んだりする。
［発明が解決しようとする課題］
上記のように、５Ｖ電源以外に３Ｖに降下させるための
電源電圧設定回路を別途設けることにより、電界効果形
半導体装置を適正レベルで駆動することかできる。
電源電圧設定回路を別途設けることにより、電界効果形
半導体装置を適正レベルで駆動することかできる。
しかしながら、電源電圧設定回路を別途設けることは電
界効果形半導体装置を組込むプリント基板の面積を拡大
するという欠点があり、不経済でもある。
界効果形半導体装置を組込むプリント基板の面積を拡大
するという欠点があり、不経済でもある。
また、基板３内に電源ラインを張り巡らすと、ラインの
長さが不均一となることから、制御部７、デコーダ８、
メモリセルアレイ９に印加される電圧が場所によって不
均一となる。したがって、安定した動作を行なえないお
それがある。
長さが不均一となることから、制御部７、デコーダ８、
メモリセルアレイ９に印加される電圧が場所によって不
均一となる。したがって、安定した動作を行なえないお
それがある。
本発明は上記問題に鑑みてなされたものであり、電源電
圧設定回路を別途設ける必要のない電界効果形半導体装
置の電源設定部を提供することを目的とする。
圧設定回路を別途設ける必要のない電界効果形半導体装
置の電源設定部を提供することを目的とする。
［課題を解決するための手段コ
上記目的を達成するための本発明に係る電界効果形半導
体装置の電源電圧設定部は、 同じ基板上に 電界効果形トランジスタを含む集積回路と、外部電源に
接続するための電源端子と、この電源端子を通して供給
される電源電圧を電界効果形１・ランジスタの適正な動
作レベルに降下させる複数の電圧降下手段と、 が形成されてあり、 上記電圧降下手段は上記集積回路の周囲に分散されて配
設されることを特徴とする。
体装置の電源電圧設定部は、 同じ基板上に 電界効果形トランジスタを含む集積回路と、外部電源に
接続するための電源端子と、この電源端子を通して供給
される電源電圧を電界効果形１・ランジスタの適正な動
作レベルに降下させる複数の電圧降下手段と、 が形成されてあり、 上記電圧降下手段は上記集積回路の周囲に分散されて配
設されることを特徴とする。
［作用］
以上の構成の本発明であれば、外部電源から高い電位の
直流電圧が入力されても、電界効果形半導体装置内に組
込んだ電源電圧設定部が電界効果形トランジスタの適正
な動作レベルまで電源電圧を降下させることにより、電
界効果形トランジス夕を正確に駆動することができる。
直流電圧が入力されても、電界効果形半導体装置内に組
込んだ電源電圧設定部が電界効果形トランジスタの適正
な動作レベルまで電源電圧を降下させることにより、電
界効果形トランジス夕を正確に駆動することができる。
そして、複数の電源電圧設定部を集積回路の周囲に分散
することにより、配線長さの不均一による各部の電位が
不均一になるのを防止することができる。
することにより、配線長さの不均一による各部の電位が
不均一になるのを防止することができる。
［実施例コ
以下、添付図面を参照して本発明を詳細に説明する。
第１図は本発明に係る電界効果形半導体装置の電源電圧
設定部の一実施例を示すブロック図であ５ る。同図を参照して、外部電源］、基板４、電源端子５
、入出力端子６、制御部７、デコーダ８、メモリセルア
レイ９については第７図に示したちのと同様である。
設定部の一実施例を示すブロック図であ５ る。同図を参照して、外部電源］、基板４、電源端子５
、入出力端子６、制御部７、デコーダ８、メモリセルア
レイ９については第７図に示したちのと同様である。
本実施例の特徴は基板３上であって上記制御部７、デコ
ーダ８、メモリセルアレイ９などの集積回路の周辺に分
散して配設される電圧降下回路１０にある。この電圧降
下回路１０は、電源端子５を通して供給される５Ｖの電
圧を、ゲート長が０．５μｍ以下のＭＯＳＦＥＴの動作
レベルである約３Ｖに降下させる。この電圧（３ｖ）は
制御部７、デコーダ８、メモリセルアレイ９に与えられ
る。
ーダ８、メモリセルアレイ９などの集積回路の周辺に分
散して配設される電圧降下回路１０にある。この電圧降
下回路１０は、電源端子５を通して供給される５Ｖの電
圧を、ゲート長が０．５μｍ以下のＭＯＳＦＥＴの動作
レベルである約３Ｖに降下させる。この電圧（３ｖ）は
制御部７、デコーダ８、メモリセルアレイ９に与えられ
る。
制御部７はＣＰＵなど（図示しない）からの信号に応じ
てデコーダ８やメモリセルアレイ９を制御したり、入出
力端子６を通してデータの入出力制御をしたりする。デ
コーダ８は制御部７を通して入力される命令を解読し、
所定のアドレスのメモリセルにデータを書込んだり、読
出したりする。
てデコーダ８やメモリセルアレイ９を制御したり、入出
力端子６を通してデータの入出力制御をしたりする。デ
コーダ８は制御部７を通して入力される命令を解読し、
所定のアドレスのメモリセルにデータを書込んだり、読
出したりする。
第２図は、上記メモリセルアレイ９の周辺と電圧降下回
路１０との接続関係を示す図である。
路１０との接続関係を示す図である。
６
同図を参照して、電源端子５には、電源ライン廷を介し
てＮＰＮ型のトランジスタ１０ａのベースがＰ型ＭＯＳ
ＦＥＴ１０ｂのソースに接続されている。このＰ型ＭＯ
ＳＦＥＴ１０ｂのソースには、Ｎ型ＭＯＳＦＥＴ１０ｃ
が直列に接続される。
てＮＰＮ型のトランジスタ１０ａのベースがＰ型ＭＯＳ
ＦＥＴ１０ｂのソースに接続されている。このＰ型ＭＯ
ＳＦＥＴ１０ｂのソースには、Ｎ型ＭＯＳＦＥＴ１０ｃ
が直列に接続される。
したがって、トランジスタ１０ａのベースには、ＮＷＭ
ＯＳＦＥＴのスレッショルド電圧×Ｎ型ＭＯＳＦＥＴ１
０ｃの個数で決定される基準電圧が与えられる。ＮＰＮ
型トランジスタ１０ａは５Ｖの電圧を約基準電圧の電位
に降下させる。但し、トランジスタ１０ａ自信のスレッ
ショルド電位が約０，７ｖであるから、出力電圧を３Ｖ
にするには、基準電圧を約３．７ｖに設定するのが望ま
しい。
ＯＳＦＥＴのスレッショルド電圧×Ｎ型ＭＯＳＦＥＴ１
０ｃの個数で決定される基準電圧が与えられる。ＮＰＮ
型トランジスタ１０ａは５Ｖの電圧を約基準電圧の電位
に降下させる。但し、トランジスタ１０ａ自信のスレッ
ショルド電位が約０，７ｖであるから、出力電圧を３Ｖ
にするには、基準電圧を約３．７ｖに設定するのが望ま
しい。
なお、ＮＰＮ型トランジスタ１０ａに代えて、Ｎ型のＭ
ＯＳＦＥＴを形成してもよい。但し、Ｎ型ＭＯＳＦＥＴ
だと負荷（メモリセルなど）による消費電流の変化に伴
って、出力電圧Ｖ。−ｖＧレイン電流、βは相互コンダ
クタンスｖＧはゲート電圧、ＶＴＨはスレッショルド電
圧である。
ＯＳＦＥＴを形成してもよい。但し、Ｎ型ＭＯＳＦＥＴ
だと負荷（メモリセルなど）による消費電流の変化に伴
って、出力電圧Ｖ。−ｖＧレイン電流、βは相互コンダ
クタンスｖＧはゲート電圧、ＶＴＨはスレッショルド電
圧である。
またメモリセル９ａはそれぞれ０． ５μｍのゲート
長のＮ型ＭＯＳＦＥＴなとで構成され、ワード線ＷＬと
ビット線対ＢＬ，ＢＬとの交点に接続されている。Ｃ−
ＭＯＳＦＥＴ８ａ，および多入力アンドゲート８ｂは、
デコーダ８の一部であり、所定のワード線ＷＬに書込信
号・読出信号を出力し、ワード線ＷＬ上のメモリセル９
ａを立上げる。
長のＮ型ＭＯＳＦＥＴなとで構成され、ワード線ＷＬと
ビット線対ＢＬ，ＢＬとの交点に接続されている。Ｃ−
ＭＯＳＦＥＴ８ａ，および多入力アンドゲート８ｂは、
デコーダ８の一部であり、所定のワード線ＷＬに書込信
号・読出信号を出力し、ワード線ＷＬ上のメモリセル９
ａを立上げる。
立上がったメモリセル９ａはビット線対ＢＬ，ＢＬから
のデータを書込んだり、ビット線対ＢＬＢＬにデータを
出力する。
のデータを書込んだり、ビット線対ＢＬＢＬにデータを
出力する。
第３図は上記第２図のうち破線で囲む部分の断面構造図
である。なお同図はスタティックＲＡＭを例にする。同
図を参照して、電圧降下回路１０のＮＰＮ｝ランジスタ
１０ａＳＰ型ＭＯＳＦＥＴ１０ｂ，Ｎ型ＭＯＳＦＥＴ１
０ｃは、メモリセルアレイ９などを形成するときに同時
に作られる。
である。なお同図はスタティックＲＡＭを例にする。同
図を参照して、電圧降下回路１０のＮＰＮ｝ランジスタ
１０ａＳＰ型ＭＯＳＦＥＴ１０ｂ，Ｎ型ＭＯＳＦＥＴ１
０ｃは、メモリセルアレイ９などを形成するときに同時
に作られる。
たとえば、スタティックＲＡＭのＮ型ＭＯＳＦＥＴを作
る場合には、Ｎ型のサブストレート３にまずＰ型ｗｅｌ
ｌ領域を拡散形成し、このＰ型ｗｅｌｌ上に２つのＮ領
域を形成し、このＮ領域間に絶縁物を介して０． ５
μｍのゲート電極を配設する。また、Ｐ型ＭＯＳＦＥＴ
はＮ型サブストレート上に２つのＰ領域を形成し、この
Ｐ領域間にゲート電極を配設する。上記Ｐ型ｗｅｌｌ形
成と同時に、ＮＰＮトランジスタ１０ａを作るためのＰ
型ｗｅｌｌ領域を拡散形成し、上記Ｎ領域（ソースドレ
イン）を作るときに同時にエミッタ領域を形成する。ま
た、Ｐ型ＭＯＳＦＥＴのＰ領域を作るときに、同時にべ
−ス領域を形成する。そして、Ｎ型のサブストレート３
をコレクタとする。また、Ｐ型ＭＯＳＦＥＴ１０ｂ，Ｎ
型ＭＯＳＦＥＴ］．ＯｃはＣ −ＭＯＳＦＥＴ８ａを作
るときに同時に形成できる。なお、上記ＮＰＮ｝ランジ
スタ１０ａとＣ−ＭＯＳＦＥＴ８ａおよびＰ型ＭＯＳＦ
ＥＴ１０ｂとのラッチアップを防止するために１・ラン
ジスタ１０ａとＣ−ＭＯＳＦＥＴ８ａとの間、およびト
ランジスタ１０ａとＰ型ＭＯＳＦＥＴ１０ｂとの間には
Ｎ＋のガードバンドが施され、ガードバンドとＣＭＯＳ
ＦＥＴ８ａ，およびＰ型ＭＯＳＦＥＴＩ９ ０ｂとの間にそれぞれ距離ｄをとる。
る場合には、Ｎ型のサブストレート３にまずＰ型ｗｅｌ
ｌ領域を拡散形成し、このＰ型ｗｅｌｌ上に２つのＮ領
域を形成し、このＮ領域間に絶縁物を介して０． ５
μｍのゲート電極を配設する。また、Ｐ型ＭＯＳＦＥＴ
はＮ型サブストレート上に２つのＰ領域を形成し、この
Ｐ領域間にゲート電極を配設する。上記Ｐ型ｗｅｌｌ形
成と同時に、ＮＰＮトランジスタ１０ａを作るためのＰ
型ｗｅｌｌ領域を拡散形成し、上記Ｎ領域（ソースドレ
イン）を作るときに同時にエミッタ領域を形成する。ま
た、Ｐ型ＭＯＳＦＥＴのＰ領域を作るときに、同時にべ
−ス領域を形成する。そして、Ｎ型のサブストレート３
をコレクタとする。また、Ｐ型ＭＯＳＦＥＴ１０ｂ，Ｎ
型ＭＯＳＦＥＴ］．ＯｃはＣ −ＭＯＳＦＥＴ８ａを作
るときに同時に形成できる。なお、上記ＮＰＮ｝ランジ
スタ１０ａとＣ−ＭＯＳＦＥＴ８ａおよびＰ型ＭＯＳＦ
ＥＴ１０ｂとのラッチアップを防止するために１・ラン
ジスタ１０ａとＣ−ＭＯＳＦＥＴ８ａとの間、およびト
ランジスタ１０ａとＰ型ＭＯＳＦＥＴ１０ｂとの間には
Ｎ＋のガードバンドが施され、ガードバンドとＣＭＯＳ
ＦＥＴ８ａ，およびＰ型ＭＯＳＦＥＴＩ９ ０ｂとの間にそれぞれ距離ｄをとる。
以上のごとく、ＮＰＮ トランジスタ１０ａ，Ｐ型ＭＯ
ＳＦＥＴ１０ｂＳＮ型ＭＯＳＦＥＴ１０ｃは、メモリセ
ル９などと並行して形成することができる。また、電圧
降下回路１０を分散配設することにより、配線長さの不
均一が是正され、制御部７、デコーダ８、メモリセル９
の各部に与える電源電圧が等しくなり、誤動作などする
可能性を防止することができる。なお、メモリセル９な
どの周辺の空きスペースにトランジスタ１０ａなどを作
り込む基板４の面積を拡張しなくて済む。
ＳＦＥＴ１０ｂＳＮ型ＭＯＳＦＥＴ１０ｃは、メモリセ
ル９などと並行して形成することができる。また、電圧
降下回路１０を分散配設することにより、配線長さの不
均一が是正され、制御部７、デコーダ８、メモリセル９
の各部に与える電源電圧が等しくなり、誤動作などする
可能性を防止することができる。なお、メモリセル９な
どの周辺の空きスペースにトランジスタ１０ａなどを作
り込む基板４の面積を拡張しなくて済む。
第４図（イ）は電界効果形半導体装置として論理回路を
例にした場合の回路図であり、第４図（口）はその等価
回路図である。
例にした場合の回路図であり、第４図（口）はその等価
回路図である。
同図を参照して、論理回路］１はそれぞれ０．５μｍ以
下のゲート長のＰ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳＦＥＴ，
およびＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなるＣ
−ＭＯＳＦＥＴを集積した回路である。電圧降下回路１
０はこの論理回路］１のＰ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳ
ＦＥＴととも１０ に同じ基板上に同一工程で形成される。また、論理回路
１１と電圧降下回路１０との間にはガードバンド（図示
しない）が施され、ガードバンドと論理回路１１とは集
積度に影響を与えない範囲で距離ｄが設けられる。
下のゲート長のＰ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳＦＥＴ，
およびＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなるＣ
−ＭＯＳＦＥＴを集積した回路である。電圧降下回路１
０はこの論理回路］１のＰ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳ
ＦＥＴととも１０ に同じ基板上に同一工程で形成される。また、論理回路
１１と電圧降下回路１０との間にはガードバンド（図示
しない）が施され、ガードバンドと論理回路１１とは集
積度に影響を与えない範囲で距離ｄが設けられる。
なお、同図においては論理回路１１は１つであるが基板
上に複数個形成されるものであり、この複数個形成され
る論理回路１１の周囲に電圧降下回路１０が分散して形
成される。
上に複数個形成されるものであり、この複数個形成され
る論理回路１１の周囲に電圧降下回路１０が分散して形
成される。
第５図（イ）は他の実施例を示す断面構造図であり、第
５図（口）はその等価回路図である。
５図（口）はその等価回路図である。
上記第１図の実施例との相違は、トランジスタ１０ａ１
、１０ａ２、１０ａ３をダーリントン接続した点である
。これらの３段のトランジスタ１０ａｌ、コＯａ２、１
０ａ３も前述のごとくメモリセルアレイ９や論理回路１
１などを形成するときに同時に形成されるものである。
、１０ａ２、１０ａ３をダーリントン接続した点である
。これらの３段のトランジスタ１０ａｌ、コＯａ２、１
０ａ３も前述のごとくメモリセルアレイ９や論理回路１
１などを形成するときに同時に形成されるものである。
このように複数段にすることにより、電流容量を大きく
することができ、安定した電圧でＭＯＳＦＥＴを駆動す
ることができる。但し、３段のダーリントン接続１１ する関係上、０．７Ｘ３ボルト程度の電圧降下を見込ん
で基準電圧は０．７ＸＢＶ分高くする。なお、本実施例
では３段のダーリントン回路を示したが、２段あるいは
４段以上のダーリントン回路にすることも可能である。
することができ、安定した電圧でＭＯＳＦＥＴを駆動す
ることができる。但し、３段のダーリントン接続１１ する関係上、０．７Ｘ３ボルト程度の電圧降下を見込ん
で基準電圧は０．７ＸＢＶ分高くする。なお、本実施例
では３段のダーリントン回路を示したが、２段あるいは
４段以上のダーリントン回路にすることも可能である。
第６図は電界効果形半導体装置としてダイナミックＲＡ
Ｍを例にした断面構造図である。同図を参照して、ダイ
ナミックＲＡＭの場合には、Ｐ型ＭＯＳＦＥＴを形成す
るときに、Ｐ型のサブストレートにＮ型ｗｅｌｌを拡散
形成し、このＮ型ｗｅｌｌ領域にＰ領域を形成し、これ
をドレインとソースとし、チャンネル上にゲー１・電極
を配設する。さらに上記Ｎ型ｗｅｌｌの上にＰ一を拡散
形成し、このＰ一領域の上にＮ領域を形成して、これを
コレクタとする。すなわち、前述のスタティックＲＡＭ
形成と相違してＮＰＮトランジスタ１０ａを作るための
Ｐ一領域を形成する工程が追加される。
Ｍを例にした断面構造図である。同図を参照して、ダイ
ナミックＲＡＭの場合には、Ｐ型ＭＯＳＦＥＴを形成す
るときに、Ｐ型のサブストレートにＮ型ｗｅｌｌを拡散
形成し、このＮ型ｗｅｌｌ領域にＰ領域を形成し、これ
をドレインとソースとし、チャンネル上にゲー１・電極
を配設する。さらに上記Ｎ型ｗｅｌｌの上にＰ一を拡散
形成し、このＰ一領域の上にＮ領域を形成して、これを
コレクタとする。すなわち、前述のスタティックＲＡＭ
形成と相違してＮＰＮトランジスタ１０ａを作るための
Ｐ一領域を形成する工程が追加される。
以上のごとくすることによりダイナミックＲＡＭの場合
にも電圧降下回路１０のトランジスタ１０ａなどを形成
することができる。
にも電圧降下回路１０のトランジスタ１０ａなどを形成
することができる。
１２
［発明の効果コ
以上の本発明であれば、同し基板上に電界効果形トラン
ジスタからなる記憶回路や論理回路とともに、電圧降下
回路を形成することにより、電界効果形トランジスタを
駆動するために別途電源電圧設定回路を設ける必要がな
くなるので従来のごとくプリント基板を拡大する必要が
なくなり、経済性も向上する。また、電圧降下回路を分
散させることにより、電圧降下回路と負荷間の配線の長
さをほぼ均一にすることができ、配線長さの相違による
電圧降下の影響を防止して電界効果形トランジスタを安
定に動作させることができる。
ジスタからなる記憶回路や論理回路とともに、電圧降下
回路を形成することにより、電界効果形トランジスタを
駆動するために別途電源電圧設定回路を設ける必要がな
くなるので従来のごとくプリント基板を拡大する必要が
なくなり、経済性も向上する。また、電圧降下回路を分
散させることにより、電圧降下回路と負荷間の配線の長
さをほぼ均一にすることができ、配線長さの相違による
電圧降下の影響を防止して電界効果形トランジスタを安
定に動作させることができる。
第１図は本発明に係る電界効果形半導体装置の電源電圧
設定部の一実施例を示すブロック図、第２図はメモリセ
ルアレイの周辺と電圧降下回路との接続関係を示す図、
第３図は上記第２図のうち主要部の断面構造図、第４図
（イ）は電界効果形半導体装置として論理回路を例にし
た場合の回路図、Ｓ４図（口）は第４図（イ）の等価回
路、第１３ ５図（イ）は他の実施例を示す断面構造図、第５図（口
）は第５図（イ）の等価回路図、第６図は電界効果形半
導体装置としてダイナミックＲＡＭを例にした断面構造
図、第７図は従来例を示すブロック図である。 図において、３は電界効果形半導体装置、４は基板、５
は電源端子、１０は電圧降下回路、１０ａはＮＰＮ｝ラ
ンジスタ、１０ｂはＰ型ＭＯＳＦＥＴ，１０ｃはＮ型Ｍ
ＯＳＦＥＴ，１１は電界効果形半導体装置としての論理
回路である。
設定部の一実施例を示すブロック図、第２図はメモリセ
ルアレイの周辺と電圧降下回路との接続関係を示す図、
第３図は上記第２図のうち主要部の断面構造図、第４図
（イ）は電界効果形半導体装置として論理回路を例にし
た場合の回路図、Ｓ４図（口）は第４図（イ）の等価回
路、第１３ ５図（イ）は他の実施例を示す断面構造図、第５図（口
）は第５図（イ）の等価回路図、第６図は電界効果形半
導体装置としてダイナミックＲＡＭを例にした断面構造
図、第７図は従来例を示すブロック図である。 図において、３は電界効果形半導体装置、４は基板、５
は電源端子、１０は電圧降下回路、１０ａはＮＰＮ｝ラ
ンジスタ、１０ｂはＰ型ＭＯＳＦＥＴ，１０ｃはＮ型Ｍ
ＯＳＦＥＴ，１１は電界効果形半導体装置としての論理
回路である。
Claims (1)
- 【特許請求の範囲】 同じ基板上に 電界効果形トランジスタを含む集積回路と、外部電源に
接続するための電源端子と、 この電源端子を通して供給される電源電圧を電界効果形
トランジスタの適正な動作レベルに降下させる複数の電
圧降下手段と、 が形成されてあり、 上記電圧降下手段は上記集積回路の周囲に分散されて配
設されることを特徴とする電界効果形半導体装置の電源
電圧設定部。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085190A JPH03214659A (ja) | 1990-01-18 | 1990-01-18 | 電界効果形半導体装置の電源電圧設定部 |
| GB9101041A GB2241845B (en) | 1990-01-18 | 1991-01-17 | Supply voltage adjusting circuit of a field effect type semiconductor device |
| DE19914101419 DE4101419C2 (de) | 1990-01-18 | 1991-01-18 | Integrierte FET-Halbleiterschaltung mit einer Mehrzahl gleich aufgebauter Betriebsspannungserzeugungsschaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085190A JPH03214659A (ja) | 1990-01-18 | 1990-01-18 | 電界効果形半導体装置の電源電圧設定部 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214659A true JPH03214659A (ja) | 1991-09-19 |
Family
ID=11761859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085190A Pending JPH03214659A (ja) | 1990-01-18 | 1990-01-18 | 電界効果形半導体装置の電源電圧設定部 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH03214659A (ja) |
| DE (1) | DE4101419C2 (ja) |
| GB (1) | GB2241845B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4143358C2 (de) * | 1990-06-19 | 1996-05-23 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltung |
| US6873503B2 (en) | 2002-09-19 | 2005-03-29 | Sun Microsystems, Inc. | SSTL pull-up pre-driver design using regulated power supply |
| AU2003259060A1 (en) * | 2002-09-19 | 2004-04-08 | Sun Microsystems, Inc. | Integrated circuit comprising an sstl (stub series terminated logic) pre-driver stage using regulated power supply and method for performing an sstl operation |
| DE102004028076A1 (de) * | 2004-06-09 | 2006-01-05 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit einem Speicherbereich und einem Zentralbereich |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| JPH0750552B2 (ja) * | 1985-12-20 | 1995-05-31 | 三菱電機株式会社 | 内部電位発生回路 |
| US4675557A (en) * | 1986-03-20 | 1987-06-23 | Motorola Inc. | CMOS voltage translator |
| US4844563A (en) * | 1987-05-19 | 1989-07-04 | Gazelle Microcircuits, Inc. | Semiconductor integrated circuit compatible with compound standard logic signals |
| US4855619A (en) * | 1987-11-17 | 1989-08-08 | Xilinx, Inc. | Buffered routing element for a user programmable logic device |
-
1990
- 1990-01-18 JP JP1085190A patent/JPH03214659A/ja active Pending
-
1991
- 1991-01-17 GB GB9101041A patent/GB2241845B/en not_active Expired - Fee Related
- 1991-01-18 DE DE19914101419 patent/DE4101419C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4101419C2 (de) | 1994-12-22 |
| GB2241845B (en) | 1994-09-07 |
| GB2241845A (en) | 1991-09-11 |
| DE4101419A1 (de) | 1991-07-25 |
| GB9101041D0 (en) | 1991-02-27 |
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