JPH10154803A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 デ−タ読み出し時のソ−ス線電位の変動を防
止する。 【解決手段】 ソ−ス線の電位Ｖｓは、オペアンプ２
４，２５のプラス側入力端子に印加される。オペアンプ
２４のマイナス側入力端子には、基準電位Ｖ−が印加さ
れ、オペアンプ２５のマイナス側入力端子には、基準電
位Ｖ＋が印加される。但し、Ｖ− ＜ Ｖ＋である。ソ
−ス線の電位Ｖｓが基準電位Ｖ＋よりも高いとき、トラ
ンジスタ２７は、オン状態となり、ソ−ス線の電位Ｖｓ
を基準電位Ｖ＋よりも低くする。ソ−ス線の電位Ｖｓが
基準電位Ｖ−よりも低いとき、トランジスタ２６は、オ
ン状態となり、ソ−ス線の電位Ｖｓを基準電位Ｖ−より
も高くする。ソ−ス線の電位Ｖｓは、Ｖ−＜Ｖｓ＜Ｖ＋
の範囲に設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュ型ＥＥ
ＰＲＯＭなどの不揮発性半導体メモリのソ−ス線駆動回
路に関する。

【０００２】

【従来の技術】図８は、フラッシュ型ＥＥＰＲＯＭなど
の従来の不揮発性半導体メモリの構成の主要部を示して
いる。メモリチップ１の表面は、メモリコア部２と、メ
モリコア部２以外の周辺回路部により占められている。
メモリコア部２には、メモリセルアレイ３、ロウデコ−
ダ４、及び、センスアンプやビット線充電回路などを含
むビット線制御回路５が配置される。

【０００３】ロウアドレス信号は、アドレスレジスタ６
から出力され、ロウデコ−ダ４及びワ−ド線駆動回路７
に供給される。ロウデコ−ダ４及びワ−ド線駆動回路７
は、コマンドレジスタ８からの制御信号に基づいて、メ
モリセルアレイ３の所定のロウを選択し、この選択され
た所定のロウに高電位を与える。

【０００４】カラムアドレス信号は、アドレスレジスタ
６から出力され、カラムデコ−ダ９に供給される。カラ
ムデコ−ダ９は、メモリセルアレイ３の所定のカラムを
選択し、この選択された所定のカラムのビット線とＩ／
Ｏバッファ１０とを互いに接続する。

【０００５】ウエル電圧制御回路１１は、コマンドレジ
スタ８からの制御信号に基づいて、メモリセルが形成さ
れるウエルの電圧を所定値に設定する。ソ−ス線駆動回
路１２は、コマンドレジスタ８からの制御信号に基づい
て、メモリセルのソ−スの電圧Ｖｓを所定値に設定す
る。

【０００６】図９は、従来のソ−ス線駆動回路の構成の
一例を示している。ソ−ス線駆動回路は、ＮチャネルＭ
ＯＳトランジスタ１３から構成されている。ＭＯＳトラ
ンジスタ１３のゲ−トには、制御信号ＣＲが印加され
る。ＭＯＳトランジスタ１３のソ−スは、接地端子ＧＮ
Ｄ（ＶＳＳ）に接続され、ドレインは、ソ−ス線１４に
接続される。

【０００７】ソ−ス線１４は、アルミニウムなどの金属
から構成される。ＭＯＳトランジスタ１３とソ−ス線１
４の間には、配線抵抗（電源線との交差のために用いら
れるポリシリコン配線の配線抵抗を含む）１５が存在し
ている。

【０００８】１本のワ−ド線（コントロ−ルゲ−ト電
極）１８を共有するメモリセル１６は、１つのソ−ス拡
散層１７を共有している。ソ−ス拡散層１７は、ロウ方
向（ワ−ド線が伸びる方向）にライン状に配置され、複
数箇所においてソ−ス線１４とコンタクトしている。

【０００９】メモリセル１６のドレイン拡散層は、ビッ
ト線１９に接続される。ビット線１９は、センスアンプ
２０に接続されている。ビット線１９と電源端子ＶＤＤ
の間には、定電流源２１が接続され、ビット線充電回路
を構成している。

【００１０】上述のような不揮発性半導体メモリにおい
て、デ−タの読み出し、書き込み、消去の各動作は、例
えば、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ，ｖｏｌ．３０，ｐｐ．１１４９−１１５
６，Ｎｏｖ．１９９５に記載されている。

【００１１】デ−タの読み出し動作について簡単に説明
すると、まず、ロウアドレス信号がロウデコ−ダにより
デコ−ドされ、所定の１本のワ−ド線に高電位（例え
ば、５Ｖ）が印加されると共に、定電流源２１によるビ
ット線の充電が行われる。

【００１２】ここで、メモリセルのデ−タが“０”の状
態、即ち、フロ−ティングゲ−ト電極に電子が蓄積され
ている状態では、メモリセルのしきい値は５Ｖを越えて
いるため、ワ−ド線に高電位が印加されても、メモリセ
ルは、オン状態とはならない。

【００１３】よって、ビット線は、高電位（デ−タ
“０”）を維持し、この高電位がセンスアンプ２０を経
由してＩ／Ｏバッファに導かれる。一方、メモリセルの
デ−タが“１”の状態、即ち、フロ−ティングゲ−ト電
極に電子が蓄積されていない状態では、メモリセルのし
きい値は５Ｖ未満となっているため、ワ−ド線に高電位
が印加されると、メモリセルは、オン状態となる。この
時、ソ−ス線は、ソ−ス線駆動回路により、接地電位に
設定されている。よって、ビット線は、接地電位（デ−
タ“１”）となり、この接地電位がセンスアンプ２０を
経由してＩ／Ｏバッファに導かれる。

【００１４】

【発明が解決しようとする課題】デ−タの読み出し動作
において、選択されたワ−ド線に接続されるメモリセル
のデ−タのほとんど又は全てが“１”の場合、選択され
たワ−ド線に接続されるほとんど又は全てのメモリセル
がオン状態となる。

【００１５】この時、ソ−ス線１４には、大量の電流が
流れるため、配線抵抗（ポリシリコン配線の配線抵抗を
含む）１５により、ソ−ス線１４の電位が上昇するとい
う事態が生じる。

【００１６】然るに、こうしてソ−ス線１４の電位が変
動すると、図１０に示すように、メモリセルのしきい値
電圧が変化することになり、例えば、上述のソ−ス線１
４の電位の上昇は、デ−タ“１”を記憶するメモリセル
のしきい値を上昇させる。このため、デ−タ“０”を記
憶するメモリセルのしきい値とデ−タ“１”を記憶する
メモリセルのしきい値との間のマ−ジンが小さくなり
（Ａ→Ｂ）、誤ったデ−タを読み出してしまう場合があ
る。

【００１７】本発明は、上記欠点を解決すべくなされた
もので、その目的は、読み出しデ−タのパタ−ン
（“０”又は“１”）によらず、ソ−ス線の電位を常に
一定に維持しておくことができるソ−ス線駆動回路を有
する不揮発性半導体メモリを提供することである。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、プラス側入力端
子にソ−ス線の電位が印加され、マイナス側入力端子に
第１基準電位が印加される第１オペアンプと、プラス側
入力端子に前記ソ−ス線の電位が印加され、マイナス側
入力端子に第２基準電位が印加される第２オペアンプ
と、ゲ−トに前記第１オペアンプの出力信号が印加さ
れ、ソ−スが第１電源端子に接続され、ドレインが前記
ソ−ス線に接続される第１トランジスタと、ゲ−トに前
記第２オペアンプの出力信号が印加され、ソ−スが第２
電源端子に接続され、ドレインが前記ソ−ス線に接続さ
れる第２トランジスタとから構成されるソ−ス線駆動回
路を有する。

【００１９】前記ソ−ス線は、前記メモリセルのビット
線が伸びる方向と同じ方向に伸び、所定箇所で前記メモ
リセルのソ−ス拡散層に接続される複数の第１配線と、
前記複数の第１配線を互いに接続する第２配線とから構
成される。

【００２０】前記ソ−ス線と前記第１及び第２トランジ
スタのドレインとの間には、第１配線抵抗が存在し、前
記ソ−ス線と前記第１及び第２オペアンプとの間には、
第２配線抵抗が存在する場合に、前記第１配線抵抗の抵
抗値は、前記第２配線抵抗の抵抗値よりも低く設定され
ている。

【００２１】前記ソ−ス線と前記第１及び第２トランジ
スタのドレインとを接続する配線の一部は、第１ポリシ
リコン配線から構成され、前記ソ−ス線と前記第１及び
第２オペアンプとを接続する配線の一部は、第２ポリシ
リコン配線から構成され、前記第１及び第２ポリシリコ
ン配線は、電源配線と交差している。

【００２２】前記第１及び第２ポリシリコン配線は、互
いに略平行かつ略同一配線長となるように形成され、前
記第１ポリシリコン配線の配線幅が前記第２ポリシリコ
ン配線の配線幅よりも広く設定されている。

【００２３】前記第２基準電位は、前記第１基準電位と
同じか又はそれよりも高い値を有し、前記第２電源端子
は、前記第１電源端子よりも低い値を有している。前記
第１トランジスタは、ＰチャネルＭＯＳトランジスタで
あり、前記第２トランジスタは、ＮチャネルＭＯＳトラ
ンジスタである。

【００２４】本発明の不揮発性半導体メモリは、前記ソ
−ス線の電位をモニタするモニタ部と、前記モニタ部か
らの出力信号で制御される駆動部とから構成されるソ−
ス線駆動回路を有する。

【００２５】前記モニタ部は、マイナス側入力端子に第
１基準電位が印加され、前記所定電位の下限値を決定す
る第１オペアンプと、マイナス側入力端子に第２基準電
位が印加され、前記所定電位の上限値を決定する第２オ
ペアンプとを有している。

【００２６】前記駆動部は、ゲ−トに前記第１オペアン
プの出力信号が印加され、ソ−スが第１電源端子に接続
され、ドレインが前記ソ−ス線に接続される第１トラン
ジスタと、ゲ−トに前記第２オペアンプの出力信号が印
加され、ソ−スが第２電源端子に接続され、ドレインが
前記ソ−ス線に接続される第２トランジスタとを有して
いる。

【００２７】前記ソ−ス線は、前記メモリセルのビット
線が伸びる方向と同じ方向に伸び、所定箇所で前記メモ
リセルのソ−ス拡散層に接続される複数の第１配線と、
前記複数の第１配線を互いに接続する第２配線とから構
成されている。

【００２８】前記ソ−ス線と前記第１及び第２トランジ
スタのドレインとの間には、第１配線抵抗が存在し、前
記ソ−ス線と前記第１及び第２オペアンプのプラス側入
力端子との間には、第２配線抵抗が存在する場合に、前
記第１配線抵抗の抵抗値は、前記第２配線抵抗の抵抗値
よりも低く設定されている。

【００２９】前記ソ−ス線と前記第１及び第２トランジ
スタのドレインとを接続する配線の一部は、第１ポリシ
リコン配線から構成され、前記ソ−ス線と前記第１及び
第２オペアンプとを接続する配線の一部は、第２ポリシ
リコン配線から構成され、前記第１及び第２ポリシリコ
ン配線は、電源配線と交差している。

【００３０】前記第１及び第２ポリシリコン配線は、互
いに略平行かつ略同一配線長となるように形成され、前
記第１ポリシリコン配線の配線幅が前記第２ポリシリコ
ン配線の配線幅よりも広く設定されている。

【００３１】本発明の不揮発性半導体メモリは、メモリ
セルアレイと、前記メモリセルアレイの所定のロウを選
択するロウデコ−ダと、前記メモリセルアレイのビット
線を充電する手段と、前記メモリセルアレイのソ−ス拡
散層に接続されるソ−ス線の電位を所定電位に設定する
ソ−ス線駆動回路と、前記メモリセルアレイのビット線
の電位を増幅するセンスアンプとを備え、デ−タ読み出
し時に、前記ソ−ス線駆動回路が前記所定のロウに属す
るメモリセルのデ−タに拘らず、前記ソ−ス線の電位を
第１基準電位と第２基準電位の間の範囲内に設定する。

【００３２】前記モニタ部は、マイナス側入力端子に第
１基準電位が印加され、前記所定電位の下限値を決定す
る第１オペアンプと、マイナス側入力端子に第２基準電
位が印加され、前記所定電位の上限値を決定する第２オ
ペアンプとを有している。

【００３３】前記駆動部は、ゲ−トに前記第１オペアン
プの出力信号が印加され、ソ−スが第１電源端子に接続
され、ドレインが前記ソ−ス線に接続される第１トラン
ジスタと、ゲ−トに前記第２オペアンプの出力信号が印
加され、ソ−スが第２電源端子に接続され、ドレインが
前記ソ−ス線に接続される第２トランジスタとを有して
いる。

【００３４】前記メモリセルアレイは、ウエル中に形成
され、不揮発性半導体メモリの動作モ−ドに応じて前記
ウエルの電位を所定値に設定するウエル電圧制御回路を
備えている。前記不揮発性半導体メモリは、ＮＯＲ型Ｅ
ＥＰＲＯＭ又はＮＡＮＤ型ＥＥＰＲＯＭである。

【００３５】

【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。図
１は、本発明の実施の形態に関わる不揮発性半導体メモ
リの構成の主要部を示している。

【００３６】メモリチップ１の表面は、メモリコア部２
と、メモリコア部２以外の周辺回路部により占められて
いる。メモリコア部２には、メモリセルアレイ３、ロウ
デコ−ダ４、及び、センスアンプやビット線充電回路な
どを含むビット線制御回路５が配置される。メモリセル
は、電荷蓄積層となるフロ−ティングゲ−ト電極及びワ
−ド線となるコントロ−ルゲ−ト電極の積層ゲ−ト構造
を有するトランジスタで構成される。

【００３７】ロウアドレス信号は、アドレスレジスタ６
から出力され、ロウデコ−ダ４及びワ−ド線駆動回路７
に供給される。ロウデコ−ダ４及びワ−ド線駆動回路７
は、コマンドレジスタ８からの制御信号に基づいて、メ
モリセルアレイ３の所定のロウを選択し、この選択され
た所定のロウに高電位を与える。

【００３８】カラムアドレス信号は、アドレスレジスタ
６から出力され、カラムデコ−ダ９に供給される。カラ
ムデコ−ダ９は、メモリセルアレイ３の所定のカラムを
選択し、この選択された所定のカラムのビット線とＩ／
Ｏバッファ１０とを互いに接続する。

【００３９】ウエル電圧制御回路１１は、コマンドレジ
スタ８からの制御信号に基づいて、メモリセルが形成さ
れるウエルの電圧を不揮発性半導体メモリの動作モ−ド
などに応じた所定値に設定する。ソ−ス線駆動回路１２
Ａは、コマンドレジスタ８からの制御信号に基づいて、
メモリセルのソ−スの電圧Ｖｓを所定値に設定する。

【００４０】図２は、図１のメモリセルアレイ３のレイ
アウトの一例を示している。メモリセルアレイ３上に
は、ライン状の複数のソ−ス線１４が配置され、ソ−ス
線１４の各々は、所定箇所においてメモリセルのソ−ス
拡散層に接続されている。複数のソ−ス線１４は、例え
ば、各ソ−ス線の一端において互いに接続され、全体と
して、櫛型を有している。

【００４１】電源線２２は、メモリセルアレイ３を取り
囲むように、メモリセルアレイ３の周囲に配置されてい
る。電源線２２には、電源パッド２３から電源電位が供
給される。

【００４２】ソ−ス線駆動回路１２Ａは、電源線２２に
交差する配線（例えば、ポリシリコン配線）１５´によ
り、メモリセルアレイ３上の複数のソ−ス線１４に接続
されている。

【００４３】図３は、図１のソ−ス線駆動回路１２Ａの
構成の一例を示している。ソ−ス線駆動回路は、モニタ
部と駆動部から構成される。モニタ部は、２つのオペア
ンプ２４，２５から構成される。オペアンプ２４のマイ
ナス側入力端子には、基準電位Ｖ−が印加され、プラス
側入力端子は、配線抵抗１５Ｂを経由してソ−ス線１４
に接続されている。オペアンプ２５のマイナス側入力端
子には、基準電位Ｖ＋が印加され、プラス側入力端子
は、配線抵抗１５Ｂを経由してソ−ス線１４に接続され
ている。但し、Ｖ＋＞Ｖ−である。

【００４４】駆動部は、ＰチャネルＭＯＳトランジスタ
２６とＮチャネルＭＯＳトランジスタ２７から構成され
ている。ＭＯＳトランジスタ２６のゲ−トには、オペア
ンプ２４の出力信号が印加され、ソ−スは、高電位側の
電源端子ＶＤＤに接続されている。ＭＯＳトランジスタ
２７のゲ−トには、オペアンプ２５の出力信号が印加さ
れ、ソ−スは、低電位側の電源端子ＧＮＤ（ＶＳＳ）に
接続されている。

【００４５】ＭＯＳトランジスタ２６，２７のドレイン
は、配線抵抗１５Ａを経由してソ−ス線１４に接続され
ている。なお、配線抵抗１５Ａの抵抗値は、できるだけ
低い方がよいが、配線抵抗１５Ｂの抵抗値は、特に問題
とならない。よって、通常、配線抵抗１５Ａの抵抗値
は、配線抵抗１５Ｂの抵抗値よりも低く設定される。

【００４６】ソ−ス線１４は、アルミニウムなどの金属
から構成される。１本のワ−ド線（コントロ−ルゲ−ト
電極）１８を共有するメモリセル１６は、１つのソ−ス
拡散層１７を共有している。ソ−ス拡散層１７は、ロウ
方向（ワ−ド線が伸びる方向）にライン状に配置され、
かつ、複数箇所においてカラム方向（ビット線が伸びる
方向）に伸びるソ−ス線１４にコンタクトしている。

【００４７】メモリセル１６のドレイン拡散層は、ビッ
ト線１９に接続される。ビット線１９は、センスアンプ
２０に接続されている。ビット線１９と電源端子ＶＤＤ
の間には、定電流源２１が接続され、ビット線充電回路
を構成している。

【００４８】図４は、図３のソ−ス線駆動回路１２Ａと
ソ−ス線１４を接続する配線の一例を示している。一般
に、メモリコア部の周囲には、アルミニウムなどの金属
から構成される電源配線２２が配置されている。このた
め、ソ−ス線駆動回路１２Ａは、ポリシリコン配線１５
´Ａ，１５´Ｂにより、メモリセルアレイ上のソ−ス線
（アルミニウム配線などの金属配線）１４に接続され
る。

【００４９】即ち、電源配線２２は、ソ−ス線１４及び
ソ−ス線駆動回路側配線２８Ａ，２８Ｂと同一のレベル
（層）に形成されるため、電源配線２２とソ−ス線１４
（又はソ−ス線駆動回路側配線２８Ａ，２８Ｂ）を同一
のレベルで交差させることはできない。

【００５０】そこで、電源配線２２のレベルよりも下の
レベルに形成されるポリシリコン配線１５´Ａ，１５´
Ｂにより、ソ−ス線１４とソ−ス線駆動回路側配線２８
Ａ，２８Ｂを互いに接続する。この時、ポリシリコン配
線１５´Ａ，１５´Ｂを互いに実質的に平行かつ同一配
線長となるように形成したうえで、図４に示されるよう
に、ポリシリコン配線１５´Ａの配線幅をポリシリコン
配線１５´Ｂの配線幅よりも広くパタ−ニングすれば、
配線抵抗１５Ａの抵抗値を配線抵抗１５Ｂの抵抗値より
も低く設定することができる。

【００５１】次に、上述の不揮発性半導体メモリにおけ
るデ−タの読み出し動作について説明する。まず、ロウ
アドレス信号がロウデコ−ダによりデコ−ドされ、所定
の１本のワ−ド線に高電位（例えば、５Ｖ）が印加され
ると共に、定電流源２１によるビット線の充電が行われ
る。

【００５２】ここで、メモリセルのデ−タが“０”の状
態、即ち、フロ−ティングゲ−ト電極に電子が蓄積され
ている状態では、メモリセルのしきい値は５Ｖを越えて
いるため、ワ−ド線に高電位が印加されても、メモリセ
ルは、オン状態とはならない。

【００５３】よって、ビット線は、高電位（デ−タ
“０”）ＶｂＨを維持し、この高電位がセンスアンプ２
０を経由してＩ／Ｏバッファに導かれる。一方、メモリ
セルのデ−タが“１”の状態、即ち、フロ−ティングゲ
−ト電極に電子が蓄積されていない状態では、メモリセ
ルのしきい値は５Ｖ未満となっているため、ワ−ド線に
高電位が印加されると、メモリセルは、オン状態とな
る。この時、ソ−ス線は、ソ−ス線駆動回路により、所
定電位（例えば、接地電位）ＶｂＬに設定される。

【００５４】よって、ビット線は、所定電位（デ−タ
“１”）ＶｂＬとなり、この所定電位ＶｂＬがセンスア
ンプ２０を経由してＩ／Ｏバッファに導かれる。ここ
で、選択されたワ−ド線に接続されるメモリセルのデ−
タのほとんど又は全てが“１”の場合について検討す
る。

【００５５】この場合、選択されたワ−ド線に接続され
るほとんど又は全てのメモリセルがオン状態となるた
め、ソ−ス線１４のノ−ドＮには、大量の電流が流れ
る。よって、配線抵抗１５Ａによりソ−ス線１４のノ−
ドＮの電位Ｖｓが上昇する。

【００５６】このソ−ス線１４のノ−ドＮの電位Ｖｓ
は、オペアンプ２４，２５のプラス側入力端子に印加さ
れる。ソ−ス線１４のノ−ドＮの電位Ｖｓが基準電位Ｖ
＋よりも高い場合、オペアンプ２４、２５の出力信号
は、共に、“Ｈ”レベルとなるため、ＰチャネルＭＯＳ
トランジスタ２６はオフ状態となり、ＮチャネルＭＯＳ
トランジスタ２７はオン状態となる。

【００５７】よって、ソ−ス線１４の電位Ｖｓは、下が
る方向に作用する。また、ソ−ス線１４の電位Ｖｓが基
準電位Ｖ＋よりも低く、基準電位Ｖ−よりも高くなる
と、オペアンプ２５の出力信号が“Ｌ”レベルとなり、
ＮチャネルＭＯＳトランジスタ２７がオフ状態となる。
つまり、ソ−ス線１４の電位Ｖｓは、常に、基準電位Ｖ
＋以下に設定される。

【００５８】一方、ソ−ス線１４のノ−ドＮの電位Ｖｓ
が基準電位Ｖ−よりも低くなると、オペアンプ２４、２
５の出力信号は、共に、“Ｌ”レベルとなるため、Ｐチ
ャネルＭＯＳトランジスタ２６はオン状態となり、Ｎチ
ャネルＭＯＳトランジスタ２７はオフ状態となる。

【００５９】よって、ソ−ス線１４の電位Ｖｓは、上が
る方向に作用する。また、ソ−ス線１４の電位Ｖｓが基
準電位Ｖ−よりも高く、基準電位Ｖ＋よりも低くなる
と、オペアンプ２４の出力信号が“Ｈ”レベルとなり、
ＰチャネルＭＯＳトランジスタ２６がオフ状態となる。
つまり、ソ−ス線１４の電位Ｖｓは、常に、基準電位Ｖ
−以上に設定される。

【００６０】このように、ソ−ス線１４の電位Ｖｓは、
常に、Ｖ− ＜ Ｖｓ ＜Ｖ＋ の範囲に属することに
なる。つまり、本発明によれば、読み出しデ−タのパタ
−ン（“０”又は“１”）によらず、ソ−ス線の電位を
常に一定の範囲に設定しておくことができる。

【００６１】図５は、本発明が適用されるＮＯＲ型ＥＥ
ＰＲＯＭの構成を示している。図６は、図５のＥＥＰＲ
ＯＭのメモリチップ上の平面パタ−ンを示している。２
つのメモリセル１６のドレイン拡散層は、互いに共有化
され、ドレインコンタクトホ−ル２９を経由してカラム
方向に伸びるビット線１９に接続されている。また、１
本のワ−ド線（コントロ−ルゲ−ト電極）１８を共有す
るメモリセルのソ−ス拡散層１７も、互いに共有化さ
れ、ライン状にロウ方向に延長している。ソ−ス拡散層
１７は、所定箇所においてカラム方向に伸びるソ−ス線
（アルミニウム配線）１４に接続されている。

【００６２】ソ−ス線駆動回路１２Ａは、ソ−ス線１４
に接続される。ソ−ス線駆動回路１２Ａは、上述の図３
に示すような構成を有し、ソ−ス線１４の電位を所定範
囲内に設定する。なお、図６中の３０は、ロウ方向に隣
接するメモリセル１６を互いに分離する素子分離膜であ
る。

【００６３】図７は、本発明が適用されるＮＡＮＤ型Ｅ
ＥＰＲＯＭの構成を示している。複数個、例えば８つの
メモリセルは、互いに直列接続されている。直列接続さ
れたメモリセルの一端は、選択ゲ−ト（ＭＯＳトランジ
スタ）を経由してソ−ス線１４に接続されている。直列
接続されたメモリセルの他端は、選択ゲ−ト（ＭＯＳト
ランジスタ）を経由してビット線１９に接続されてい
る。

【００６４】ソ−ス線駆動回路１２Ａは、ソ−ス線１４
に接続される。ソ−ス線駆動回路１２Ａは、上述の図３
に示すような構成を有し、ソ−ス線１４の電位を所定範
囲内に設定する。

【００６５】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。ソ
−ス線駆動回路は、モニタ部と駆動部から構成され、モ
ニタ部は、ソ−ス線の電位をモニタし、駆動部は、モニ
タ部の出力信号に基づいてソ−ス線を所定電位に設定す
る。即ち、本発明によれば、読み出しデ−タのパタ−ン
（“０”又は“１”）によらず、ソ−ス線の電位を常に
一定の範囲に設定しておくことができるため、読み出し
デ−タのレベル認識のマ−ジンを十分に確保でき、誤読
み出しを防止できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に関わる不揮発性半導体メ
モリを示すブロック図。

【図２】図１のメモリセルアレイ部のレイアウトの一例
を示す図。

【図３】図１のソ−ス線駆動回路の構成を示す図。

【図４】ソ−ス線と電源線との交差部の平面パタ−ンを
示す図。

【図５】ＮＯＲ型ＥＥＰＲＯＭの構成を示す回路図。

【図６】ＮＯＲ型ＥＥＰＲＯＭの平面パタ−ンを示す
図。

【図７】ＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図。

【図８】不揮発性半導体メモリを示すブロック図。

【図９】図８のソ−ス線駆動回路の構成を示す図。

【図１０】メモリセルのしきい値電圧の分布を示す図。

【符号の説明】

１ ：メモリチップ、 ２ ：メモリコア部、 ３ ：メモリセルアレイ、 ４ ：ロウデコ−ダ、 ５ ：ビット線制御回路、 ６ ：アドレスレジスタ、 ７ ：ワ−ド線駆動回路、 ８ ：コマンドレジスタ、 ９ ：カラムデコ−ダ、 １０ ：Ｉ／Ｏバッファ、 １１ ：ウエル電圧制御回路、 １２，１２Ａ ：ソ−ス線駆動回路、 １３，２７ ：ＮチャネルＭＯＳトランジ
スタ、 １４ ：ソ−ス線、 １５，１５Ａ，１５Ｂ ：配線抵抗、 １６ ：メモリセル、 １７ ：ソ−ス拡散層、 １８ ：ワ−ド線（コントロ−ルゲ
−ト電極）、 １９ ：ビット線、 ２０ ：センスアンプ、 ２１ ：定電流源、 ２２ ：電源線、 ２３ ：電源パッド、 ２４，２５ ：オペアンプ、 ２６ ：ＰチャネルＭＯＳトランジ
スタ、 ２８Ａ，２８Ｂ ：ソ−ス線駆動回路側配線、 ２９ ：ドレインコンタクトホ−
ル、 ３０ ：素子分離膜。

Claims (19)

【特許請求の範囲】
1. 【請求項１】 メモリセルのソ−ス拡散層に接続され、
   前記ソ−ス拡散層に所定電位を供給するソ−ス線を駆動
   するソ−ス線駆動回路が、 プラス側入力端子に前記ソ−ス線の電位が印加され、マ
   イナス側入力端子に第１基準電位が印加される第１オペ
   アンプと、プラス側入力端子に前記ソ−ス線の電位が印
   加され、マイナス側入力端子に第２基準電位が印加され
   る第２オペアンプと、ゲ−トに前記第１オペアンプの出
   力信号が印加され、ソ−スが第１電源端子に接続され、
   ドレインが前記ソ−ス線に接続される第１トランジスタ
   と、ゲ−トに前記第２オペアンプの出力信号が印加さ
   れ、ソ−スが第２電源端子に接続され、ドレインが前記
   ソ−ス線に接続される第２トランジスタとから構成され
   ていることを特徴とする不揮発性半導体メモリ。
2. 【請求項２】 前記ソ−ス線は、前記メモリセルのビッ
   ト線が伸びる方向と同じ方向に伸び、所定箇所で前記メ
   モリセルのソ−ス拡散層に接続される複数の第１配線
   と、前記複数の第１配線を互いに接続する第２配線とか
   ら構成されていることを特徴とする請求項１記載の不揮
   発性半導体メモリ。
3. 【請求項３】 前記ソ−ス線と前記第１及び第２トラン
   ジスタのドレインとの間には、第１配線抵抗が存在し、
   前記ソ−ス線と前記第１及び第２オペアンプとの間に
   は、第２配線抵抗が存在する場合に、前記第１配線抵抗
   の抵抗値は、前記第２配線抵抗の抵抗値よりも低く設定
   されていることを特徴とする請求項１記載の不揮発性半
   導体メモリ。
4. 【請求項４】 前記ソ−ス線と前記第１及び第２トラン
   ジスタのドレインとを接続する配線の一部は、第１ポリ
   シリコン配線から構成され、前記ソ−ス線と前記第１及
   び第２オペアンプとを接続する配線の一部は、第２ポリ
   シリコン配線から構成され、前記第１及び第２ポリシリ
   コン配線は、電源配線と交差していることを特徴とする
   請求項１記載の不揮発性半導体メモリ。
5. 【請求項５】 前記第１及び第２ポリシリコン配線は、
   互いに略平行かつ略同一配線長となるように形成され、
   前記第１ポリシリコン配線の配線幅が前記第２ポリシリ
   コン配線の配線幅よりも広く設定されていることを特徴
   とする請求項４記載の不揮発性半導体メモリ。
6. 【請求項６】 前記第２基準電位は、前記第１基準電位
   と同じか又はそれよりも高い値を有し、前記第２電源端
   子は、前記第１電源端子よりも低い値を有していること
   を特徴とする請求項１記載の不揮発性半導体メモリ。
7. 【請求項７】 前記第１トランジスタは、ＰチャネルＭ
   ＯＳトランジスタであり、前記第２トランジスタは、Ｎ
   チャネルＭＯＳトランジスタであることを特徴とする請
   求項１記載の不揮発性半導体メモリ。
8. 【請求項８】 メモリセルのソ−ス拡散層に接続され、
   前記ソ−ス拡散層に所定電位を供給するソ−ス線を駆動
   するソ−ス線駆動回路が、前記ソ−ス線の電位をモニタ
   するモニタ部と、前記モニタ部からの出力信号で制御さ
   れる駆動部とから構成されていることを特徴とする不揮
   発性半導体メモリ。
9. 【請求項９】 前記モニタ部は、マイナス側入力端子に
   第１基準電位が印加され、前記所定電位の下限値を決定
   する第１オペアンプと、マイナス側入力端子に第２基準
   電位が印加され、前記所定電位の上限値を決定する第２
   オペアンプとを有していることを特徴とする請求項８記
   載の不揮発性半導体メモリ。
10. 【請求項１０】 前記駆動部は、ゲ−トに前記第１オペ
    アンプの出力信号が印加され、ソ−スが第１電源端子に
    接続され、ドレインが前記ソ−ス線に接続される第１ト
    ランジスタと、ゲ−トに前記第２オペアンプの出力信号
    が印加され、ソ−スが第２電源端子に接続され、ドレイ
    ンが前記ソ−ス線に接続される第２トランジスタとを有
    することを特徴とする請求項９記載の不揮発性半導体メ
    モリ。
11. 【請求項１１】 前記ソ−ス線は、前記メモリセルのビ
    ット線が伸びる方向と同じ方向に伸び、所定箇所で前記
    メモリセルのソ−ス拡散層に接続される複数の第１配線
    と、前記複数の第１配線を互いに接続する第２配線とか
    ら構成されていることを特徴とする請求項８記載の不揮
    発性半導体メモリ。
12. 【請求項１２】 前記ソ−ス線と前記第１及び第２トラ
    ンジスタのドレインとの間には、第１配線抵抗が存在
    し、前記ソ−ス線と前記第１及び第２オペアンプのプラ
    ス側入力端子との間には、第２配線抵抗が存在する場合
    に、前記第１配線抵抗の抵抗値は、前記第２配線抵抗の
    抵抗値よりも低く設定されていることを特徴とする請求
    項１０記載の不揮発性半導体メモリ。
13. 【請求項１３】 前記ソ−ス線と前記第１及び第２トラ
    ンジスタのドレインとを接続する配線の一部は、第１ポ
    リシリコン配線から構成され、前記ソ−ス線と前記第１
    及び第２オペアンプとを接続する配線の一部は、第２ポ
    リシリコン配線から構成され、前記第１及び第２ポリシ
    リコン配線は、電源配線と交差していることを特徴とす
    る請求項１０記載の不揮発性半導体メモリ。
14. 【請求項１４】 前記第１及び第２ポリシリコン配線
    は、互いに略平行かつ略同一配線長となるように形成さ
    れ、前記第１ポリシリコン配線の配線幅が前記第２ポリ
    シリコン配線の配線幅よりも広く設定されていることを
    特徴とする請求項１３記載の不揮発性半導体メモリ。
15. 【請求項１５】 メモリセルアレイと、前記メモリセル
    アレイの所定のロウを選択するロウデコ−ダと、前記メ
    モリセルアレイのビット線を充電する手段と、前記メモ
    リセルアレイのソ−ス拡散層に接続されるソ−ス線の電
    位を所定電位に設定するソ−ス線駆動回路と、前記メモ
    リセルアレイのビット線の電位を増幅するセンスアンプ
    とを具備し、デ−タ読み出し時に、前記ソ−ス線駆動回
    路が前記所定のロウに属するメモリセルのデ−タに拘ら
    ず、前記ソ−ス線の電位を第１基準電位と第２基準電位
    の間の範囲内に設定することを特徴とする不揮発性半導
    体メモリ。
16. 【請求項１６】 前記モニタ部は、マイナス側入力端子
    に第１基準電位が印加され、前記所定電位の下限値を決
    定する第１オペアンプと、マイナス側入力端子に第２基
    準電位が印加され、前記所定電位の上限値を決定する第
    ２オペアンプとを有していることを特徴とする請求項１
    ５記載の不揮発性半導体メモリ。
17. 【請求項１７】 前記駆動部は、ゲ−トに前記第１オペ
    アンプの出力信号が印加され、ソ−スが第１電源端子に
    接続され、ドレインが前記ソ−ス線に接続される第１ト
    ランジスタと、ゲ−トに前記第２オペアンプの出力信号
    が印加され、ソ−スが第２電源端子に接続され、ドレイ
    ンが前記ソ−ス線に接続される第２トランジスタとを有
    することを特徴とする請求項１６記載の不揮発性半導体
    メモリ。
18. 【請求項１８】 前記メモリセルアレイは、ウエル中に
    形成され、不揮発性半導体メモリの動作モ−ドに応じて
    前記ウエルの電位を所定値に設定するウエル電圧制御回
    路を具備することを特徴とする請求項１５記載の不揮発
    性半導体メモリ。
19. 【請求項１９】 前記不揮発性半導体メモリは、ＮＯＲ
    型ＥＥＰＲＯＭ又はＮＡＮＤ型ＥＥＰＲＯＭであること
    を特徴とする請求項１５記載の不揮発性半導体メモリ。