JP6836122B2 - 半導体記憶装置、集積回路装置、及び、電子機器 - Google Patents
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Description
本発明は、フラッシュメモリーやEEPROM(electrically erasable programmable read-only memory)等の不揮発性メモリー、及び、DRAM(dynamic random access memory)等のRAMを含む各種の半導体記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。
図1は、本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図である。図1に示すように、この半導体記憶装置は、メモリーセルアレイ10と、電源回路20と、ワード線駆動電圧生成回路30と、ワード線駆動回路40と、ソース線駆動回路50と、スイッチ回路60と、メモリー制御回路70とを含んでいる。
図2は、本発明の第1の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。この半導体記憶装置においては、メモリーセルアレイ10(図1)が複数のブロック(メモリーブロック)に分割され、複数のメモリーセルMCがブロック毎に設けられている。図2には、それらのブロックの内のブロックA〜Hが示されている。
例えば、データ読み出し時に、ブロックAにおいてワード線WL0及びローカルビット線LBL0に接続されたメモリーセルが選択される場合に、ワード線駆動回路40(図1)は、ワード線WL0に昇圧電位VUPを印加すると共に、それ以外のワード線に基準電源電位VSSを印加する。ワード線WL0の電位が上昇すると、ローカルビット線LBL0がセンスアンプの入力端子に電気的に接続されたときに、選択されたメモリーセルが、ローカルビット線LBL0に読み出し電流を流す。
また、本実施形態によれば、シングルセルモードとペアセルモードとを容易に切り換えることができる。シングルセルモードにおいては、1ビットのデータを記憶するために1つのメモリーセルが使用され、データ読み出し時にリファレンス・メモリーセル74が使用される。それに対し、ペアセルモードにおいては、1ビットのデータを記憶するために2つのメモリーセルが相補的に使用され、リファレンス・メモリーセル74は使用されない。
次に、半導体記憶装置のレイアウトについて説明する。本発明の各実施形態に係る半導体記憶装置は、複数のメモリーセルのトランジスターが形成された半導体基板上に、それぞれの層間絶縁膜を介して形成された複数の配線層を有している。例えば、第1の配線層に複数のワード線が配置され、第2の配線層に複数のローカルビット線が配置され、第3の配線層に複数のグローバルビット線が配置される。
図4及び図5は、本発明の第1の実施形態に係る半導体記憶装置のレイアウトの第1の例を示す平面図及び断面図である。図4には、図2に示されているブロックA〜Hの内のブロックA〜Dのみが示されている。また、図5において、層間絶縁膜は省略されている。第1の実施形態においては、複数のグローバルビット線の各々が、2つのサブグローバルビット線に分岐している。
図6及び図7は、本発明の第1の実施形態に係る半導体記憶装置のレイアウトの第2の例を示す平面図及び断面図である。なお、図6には、図2に示されているブロックA〜Hの内のブロックA〜Dのみが示されている。また、図7において、層間絶縁膜は省略されている。
図8は、本発明の第2の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第1の実施形態においては、1つのグローバルビット線が、4つのローカルビット線にそれぞれのスイッチ素子を介して接続されているが、第2の実施形態においては、1つのグローバルビット線が、8つのローカルビット線にそれぞれのスイッチ素子を介して接続されており、それに伴って、半導体記憶装置のレイアウトも変更されている。その他の点に関しては、第2の実施形態は、第1の実施形態と同様でも良い。
例えば、データ読み出し時に、ブロックAにおいてワード線WL0及びローカルビット線LBL0に接続されたメモリーセルが選択される場合に、ワード線駆動回路40(図1)は、ワード線WL0に昇圧電位VUPを印加すると共に、それ以外のワード線に基準電源電位VSSを印加する。ワード線WL0の電位が上昇すると、ローカルビット線LBL0がセンスアンプの入力端子に電気的に接続されたときに、選択されたメモリーセルが、ローカルビット線LBL0に読み出し電流を流す。
図9及び図10は、本発明の第2の実施形態に係る半導体記憶装置のレイアウトの例を示す平面図及び断面図である。図9には、図8に示されているブロックA〜Dの内のブロックA及びBのみが示されている。また、図10において、層間絶縁膜は省略されている。第2の実施形態においては、複数のグローバルビット線の各々が、4つのサブグローバルビット線に分岐している。
次に、本発明の一実施形態に係る集積回路装置について説明する。
図11は、本発明の一実施形態に係る集積回路装置の構成例を示すブロック図である。本実施形態に係る集積回路装置100は、本発明のいずれかの実施形態に係る半導体記憶装置110を含んでいる。以下においては、集積回路装置100の一例として、マイクロコンピューターについて説明する。
次に、本発明の一実施形態に係る電子機器について説明する。
図12は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図12に示すように、電子機器200は、本発明のいずれかの実施形態に係る半導体記憶装置110と、制御部220と、操作部230と、格納部240と、通信部250と、表示部260と、音声出力部270とを含んでいる。なお、図12に示す構成要素の一部を省略又は変更しても良いし、あるいは、図12に示す構成要素に他の構成要素を付加しても良い。
Claims (12)
- 複数のメモリーセルがブロック毎に設けられた半導体記憶装置であって、
各々のブロックにおいて複数の行及び複数の列に配置された複数のメモリーセルと、
各々のブロックにおいて前記複数の行に配置されて前記複数のメモリーセルに接続された複数のワード線と、
各々のブロックにおいて前記複数の列に配置されて前記複数のメモリーセルに接続された複数のローカルビット線と、
列方向に連なる複数のブロックに共通して設けられ、前記複数のローカルビット線にそれぞれのスイッチ素子を介して接続された複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
前記複数のメモリーセルの内のいずれかが選択されたときに、前記選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を備え、
前記複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において2つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う2つのローカルビット線の間を通過し、
前記複数のサブグローバルビット線が、列方向に隣り合う2つのブロックの境界、又は、前記複数のブロックの列方向における端部において、互いに電気的に接続されている、半導体記憶装置。 - 複数のメモリーセルがブロック毎に設けられた半導体記憶装置であって、
各々のブロックにおいて複数の行及び複数の列に配置された複数のメモリーセルと、
各々のブロックにおいて前記複数の行に配置されて前記複数のメモリーセルに接続された複数のワード線と、
各々のブロックにおいて前記複数の列に配置されて前記複数のメモリーセルに接続された複数のローカルビット線と、
列方向に連なる複数のブロックに共通して設けられ、前記複数のローカルビット線にそれぞれのスイッチ素子を介して接続された複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
前記複数のメモリーセルの内のいずれかが選択されたときに、前記選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を備え、
前記複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において2つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う2つのローカルビット線の間を通過し、
前記複数のサブグローバルビット線の接続部が、平面視で前記複数のメモリーセルのトランジスターの不純物領域と重ならない、半導体記憶装置。 - 複数のメモリーセルがブロック毎に設けられた半導体記憶装置であって、
各々のブロックにおいて複数の行及び複数の列に配置された複数のメモリーセルと、
各々のブロックにおいて前記複数の行に配置されて前記複数のメモリーセルに接続された複数のワード線と、
各々のブロックにおいて前記複数の列に配置されて前記複数のメモリーセルに接続された複数のローカルビット線と、
列方向に連なる複数のブロックに共通して設けられ、前記複数のローカルビット線にそれぞれのスイッチ素子を介して接続された複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
前記複数のメモリーセルの内のいずれかが選択されたときに、前記選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を備え、
前記複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において2つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う2つのローカルビット線の間を通過し、
前記複数のメモリーセルが設けられた領域の上層において、前記複数のワード線、前記複数のローカルビット線、及び、前記複数のサブグローバルビット線を除き、それら以外の配線が配置されていない、半導体記憶装置。 - 複数のメモリーセルがブロック毎に設けられた半導体記憶装置であって、
各々のブロックにおいて複数の行及び複数の列に配置された複数のメモリーセルと、
各々のブロックにおいて前記複数の行に配置されて前記複数のメモリーセルに接続された複数のワード線と、
各々のブロックにおいて前記複数の列に配置されて前記複数のメモリーセルに接続された複数のローカルビット線と、
列方向に連なる複数のブロックに共通して設けられ、前記複数のローカルビット線にそれぞれのスイッチ素子を介して接続された複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
前記複数のメモリーセルの内のいずれかが選択されたときに、前記選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を備え、
前記複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において2つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う2つのローカルビット線の間を通過し、
前記複数のサブグローバルビット線が、平面視で前記複数のローカルビット線のいずれとも重ならない、半導体記憶装置。 - 複数のメモリーセルがブロック毎に設けられた半導体記憶装置であって、
各々のブロックにおいて複数の行及び複数の列に配置された複数のメモリーセルと、
各々のブロックにおいて前記複数の行に配置されて前記複数のメモリーセルに接続された複数のワード線と、
各々のブロックにおいて前記複数の列に配置されて前記複数のメモリーセルに接続された複数のローカルビット線と、
列方向に連なる複数のブロックに共通して設けられ、前記複数のローカルビット線にそれぞれのスイッチ素子を介して接続された複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
前記複数のメモリーセルの内のいずれかが選択されたときに、前記選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を備え、
前記複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において2つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う2つのローカルビット線の間を通過し、
前記複数のサブグローバルビット線の各々が、平面視で前記2つのローカルビット線と対称的に重なる、半導体記憶装置。 - 第1の方向に配列された複数のワード線と、前記第1の方向と交差する第2の方向に配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線との交差に対応して設けられた複数のメモリーセルとを各々が含み、前記第2の方向において隣り合う第1のメモリーブロック及び第2のメモリーブロックと、
前記第1のメモリーブロックと前記第2のメモリーブロックとに共通して設けられた複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を含み、
前記複数のグローバルビット線の内の1つが、第1のサブグローバルビット線と、第2のサブグローバルビット線とを含み、
前記第1のサブグローバルビット線が、前記第1のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第1のローカルビット線及び第2のローカルビット線にそれぞれスイッチを介して接続されると共に、前記第2のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第3のローカルビット線及び第4のローカルビット線にそれぞれスイッチを介して接続されており、
前記第1のサブグローバルビット線の中心軸が、平面視で、前記第1のローカルビット線と前記第2のローカルビット線との間、及び、前記第3のローカルビット線と前記第4のローカルビット線との間に位置し、
前記複数のサブグローバルビット線が、列方向に隣り合う2つのブロックの境界、又は、前記複数のブロックの列方向における端部において、互いに電気的に接続されている、半導体記憶装置。 - 第1の方向に配列された複数のワード線と、前記第1の方向と交差する第2の方向に配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線との交差に対応して設けられた複数のメモリーセルとを各々が含み、前記第2の方向において隣り合う第1のメモリーブロック及び第2のメモリーブロックと、
前記第1のメモリーブロックと前記第2のメモリーブロックとに共通して設けられた複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を含み、
前記複数のグローバルビット線の内の1つが、第1のサブグローバルビット線と、第2のサブグローバルビット線とを含み、
前記第1のサブグローバルビット線が、前記第1のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第1のローカルビット線及び第2のローカルビット線にそれぞれスイッチを介して接続されると共に、前記第2のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第3のローカルビット線及び第4のローカルビット線にそれぞれスイッチを介して接続されており、
前記第1のサブグローバルビット線の中心軸が、平面視で、前記第1のローカルビット線と前記第2のローカルビット線との間、及び、前記第3のローカルビット線と前記第4のローカルビット線との間に位置し、
前記複数のサブグローバルビット線の接続部が、平面視で前記複数のメモリーセルのトランジスターの不純物領域と重ならない、半導体記憶装置。 - 第1の方向に配列された複数のワード線と、前記第1の方向と交差する第2の方向に配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線との交差に対応して設けられた複数のメモリーセルとを各々が含み、前記第2の方向において隣り合う第1のメモリーブロック及び第2のメモリーブロックと、
前記第1のメモリーブロックと前記第2のメモリーブロックとに共通して設けられた複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を含み、
前記複数のグローバルビット線の内の1つが、第1のサブグローバルビット線と、第2のサブグローバルビット線とを含み、
前記第1のサブグローバルビット線が、前記第1のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第1のローカルビット線及び第2のローカルビット線にそれぞれスイッチを介して接続されると共に、前記第2のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第3のローカルビット線及び第4のローカルビット線にそれぞれスイッチを介して接続されており、
前記第1のサブグローバルビット線の中心軸が、平面視で、前記第1のローカルビット線と前記第2のローカルビット線との間、及び、前記第3のローカルビット線と前記第4のローカルビット線との間に位置し、
前記複数のメモリーセルが設けられた領域の上層において、前記複数のワード線、前記複数のローカルビット線、及び、前記複数のサブグローバルビット線を除き、それら以外の配線が配置されていない、半導体記憶装置。 - 第1の方向に配列された複数のワード線と、前記第1の方向と交差する第2の方向に配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線との交差に対応して設けられた複数のメモリーセルとを各々が含み、前記第2の方向において隣り合う第1のメモリーブロック及び第2のメモリーブロックと、
前記第1のメモリーブロックと前記第2のメモリーブロックとに共通して設けられた複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を含み、
前記複数のグローバルビット線の内の1つが、第1のサブグローバルビット線と、第2のサブグローバルビット線とを含み、
前記第1のサブグローバルビット線が、前記第1のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第1のローカルビット線及び第2のローカルビット線にそれぞれスイッチを介して接続されると共に、前記第2のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第3のローカルビット線及び第4のローカルビット線にそれぞれスイッチを介して接続されており、
前記第1のサブグローバルビット線の中心軸が、平面視で、前記第1のローカルビット線と前記第2のローカルビット線との間、及び、前記第3のローカルビット線と前記第4のローカルビット線との間に位置し、
前記複数のサブグローバルビット線が、平面視で前記複数のローカルビット線のいずれとも重ならない、半導体記憶装置。 - 第1の方向に配列された複数のワード線と、前記第1の方向と交差する第2の方向に配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線との交差に対応して設けられた複数のメモリーセルとを各々が含み、前記第2の方向において隣り合う第1のメモリーブロック及び第2のメモリーブロックと、
前記第1のメモリーブロックと前記第2のメモリーブロックとに共通して設けられた複数のグローバルビット線と、
第1の入力端子と第2の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第2の入力端子に電気的に接続されるリファレンス・メモリーセルと、
選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第1の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第2の入力端子に接続する切換回路と、
を含み、
前記複数のグローバルビット線の内の1つが、第1のサブグローバルビット線と、第2のサブグローバルビット線とを含み、
前記第1のサブグローバルビット線が、前記第1のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第1のローカルビット線及び第2のローカルビット線にそれぞれスイッチを介して接続されると共に、前記第2のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第3のローカルビット線及び第4のローカルビット線にそれぞれスイッチを介して接続されており、
前記第1のサブグローバルビット線の中心軸が、平面視で、前記第1のローカルビット線と前記第2のローカルビット線との間、及び、前記第3のローカルビット線と前記第4のローカルビット線との間に位置し、
前記複数のサブグローバルビット線の各々が、平面視で前記2つのローカルビット線と対称的に重なる、半導体記憶装置。 - 請求項1〜10のいずれか1項記載の半導体記憶装置を備える集積回路装置。
- 請求項1〜10のいずれか1項記載の半導体記憶装置を備える電子機器。
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