JP2019117673A - 不揮発性記憶装置、半導体集積回路装置、及び、電子機器 - Google Patents

Abstract

【課題】不揮発性記憶装置において、メモリーセル単位でデータの消去を可能とし、プリプログラムを不要として、１ビット単位で短時間にデータを書き換え可能とする。【解決手段】この不揮発性記憶装置は、第１の方向及び第１の方向と交差する第２の方向に配置された複数のメモリーセルと、第１の方向に並ぶメモリーセルの列に各々が接続された複数のワード線と、第１及び第２の方向と交差する第３の方向に並ぶメモリーセルの列に各々が接続された複数のソース線と、第１及び第３の方向と交差する第４の方向に並ぶメモリーセルの列に各々が接続された複数のビット線と、データの書き換え時に、選択されたメモリーセルに接続されたワード線、ソース線、ビット線を選択状態にすると共に、それ以外のワード線、ソース線、ビット線を非選択状態にするメモリー駆動回路とを備える。【選択図】図１

Description

本発明は、電気的に書き換え可能なフラッシュメモリー等の不揮発性記憶装置に関する。さらに、本発明は、そのような不揮発性記憶装置を内蔵した半導体集積回路装置、及び、そのような不揮発性記憶装置を用いた電子機器等に関する。

従来のフラッシュメモリーにおいては、メモリーセルを選択して駆動するワード線、ソース線、及び、ビット線が、メモリーセルアレイの横方向又は縦方向に配置されるのが一般的であった。従って、ワード線、ソース線、及び、ビット線の内の２つが平行に配置されるので、データの消去がブロック単位で一括して行われ、データの書き換えはブロック単位で行う必要があった。

関連する技術として、特許文献１には、ビット線に平行にソース線を設けた半導体記憶装置において、選択駆動されるソース線と隣接するビット線との間にカップリング容量が形成され、ソース線の駆動速度が制限されるという問題点が記載されており、ソース線の駆動速度を向上させた半導体記憶装置が開示されている。

この半導体記憶装置は、複数のワード線が延在する第１の方向及び複数のビット線が延在する第２の方向と異なる第３の方向に沿って形成された複数のソース線と、ワード線とビット線とソース線との交点に接続される複数のメモリーセルと、複数のソース線を選択的に駆動する駆動手段とを備えている。

特開２０１０−２３８２８７号公報（段落０００４〜０００６、図１）

特許文献１には、ソース線をワード線及びビット線に対して斜めに配設して、ソース線と他の配線とのカップリング容量を低減することにより、ソース線の駆動速度を向上させることが記載されているが、データ書き換え時（プログラム時及びイレース時）の動作に関しては、明確な記載がない。

不揮発性記憶装置において、選択されたメモリーセルのデータを書き換える際に、選択されていないメモリーセルに接続されたワード線、ソース線、及び、ビット線の内の２つに選択電圧が印加されると、２つの選択電圧の差電圧によるストレスでメモリーセルの記憶状態に対する干渉（ディスターブ）が生じる。それが繰り返されると、メモリーセルのデータが変化してしまったり、メモリーセルが劣化して書き換え可能回数が制限されてしまう。

また、従来のフラッシュメモリーにおいては、データの消去がブロック単位で一括して行われるので、メモリーセルの過消去を防止するために、対象となるメモリーセルを一旦プログラム状態にした後で消去を行う必要がある（プリプログラム）。一般に、フラッシュメモリーにおけるデータ書き換えはＣＰＵ（中央演算装置）が制御するので、データ書き換え中は、ＣＰＵがその他の制御を行うことができない。従って、フラッシュメモリーにおけるデータの書き換えに時間を要すると、システム全体の動作が遅くなってしまう。また、プリプログラムを行うことによってメモリーセルが劣化するので、書き換え可能回数が制限されてしまう。

そこで、上記の点に鑑み、本発明の第１の目的は、フラッシュメモリーのように高集積化された不揮発性記憶装置において、メモリーセル単位でデータの消去を可能とし、プリプログラムを不要として、１ビット単位で短時間にデータを書き換えることができるようにすることである。また、本発明の第２の目的は、そのような不揮発性記憶装置において、選択されたメモリーセルにおいてデータの消去又は書き込みを行う際に、選択されていないメモリーセルにおけるデータの変化又はメモリーセルの劣化を抑制することである。さらに、本発明の第３の目的は、そのような不揮発性記憶装置を内蔵した半導体集積回路装置、及び、そのような不揮発性記憶装置を用いた電子機器等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る不揮発性記憶装置は、第１の方向及び第１の方向と交差する第２の方向に配置された複数のメモリーセルと、第１の方向に並ぶメモリーセルの列に各々が接続された複数のワード線と、第１及び第２の方向と交差する第３の方向に並ぶメモリーセルの列に各々が接続された複数のソース線と、第１及び第３の方向と交差する第４の方向に並ぶメモリーセルの列に各々が接続された複数のビット線と、データの書き換え時に、複数のワード線の内で選択されたメモリーセルに接続されたワード線にワード線選択電圧を印加すると共に、複数のワード線の内で選択されたメモリーセルに接続されたワード線以外のワード線にワード線非選択電圧を印加し、複数のソース線の内で選択されたメモリーセルに接続されたソース線にソース線選択電圧を印加すると共に、複数のソース線の内で選択されたメモリーセルに接続されたソース線以外のソース線にソース線非選択電圧を印加するか、又は、ハイインピーダンス状態を設定し、複数のビット線の内で選択されたメモリーセルに接続されたビット線にビット線選択電圧を印加するか、又は、ハイインピーダンス状態を設定すると共に、複数のビット線の内で選択されたメモリーセルに接続されたビット線以外のビット線にビット線非選択電圧を印加するか、又は、ハイインピーダンス状態を設定するメモリー駆動回路とを備える。

本発明の第１の観点によれば、ワード線、ソース線、及び、ビット線が、互いに異なる方向に並ぶメモリーセルの列に接続されているので、ワード線、ソース線、及び、ビット線に選択電圧を印加して単一のメモリーセルを選択することにより、メモリーセル単位でデータの消去を可能とし、プリプログラムを不要として、１ビット単位で短時間にデータを書き換えることができる。また、選択されたメモリーセルにおいてデータの書き換えを行う際に、選択されていないメモリーセルに接続されたワード線、ソース線、及び、ビット線の内の少なくとも２つには選択電圧が印加されないので、選択されていないメモリーセルに対するストレスが緩和されて、データの変化又はメモリーセルの劣化を抑制することができる。

ここで、メモリー駆動回路が、第１の書き換えモードにおいて、同時に１つのメモリーセルを選択し、第２の書き換えモードにおいて、同時に複数のメモリーセルを選択するようにしても良い。それにより、第１の書き換えモードにおいては、ＥＥＰＲＯＭと同様にメモリーセル単位でデータを書き換えることによってプリプログラムを不要とし、第２の書き換えモードにおいては、従来のフラッシュメモリーと同様にブロック単位でデータを書き換えることができる。

また、複数のメモリーセルの各々が、半導体基板上に配置された第１の酸化シリコン膜と、第１の酸化シリコン膜上に配置された窒化シリコン膜と、窒化シリコン膜上に配置された第２の酸化シリコン膜と、第２の酸化シリコン膜上に配置されたゲート電極と、ゲート電極の両側の半導体基板内に配置された第１の不純物領域及び第２の不純物領域とを含み、メモリー駆動回路が、選択されたメモリーセルにデータの第１のビットを書き込む際に、第１の不純物領域側の窒化シリコン膜に電荷を注入し、選択されたメモリーセルにデータの第２のビットを書き込む際に、第２の不純物領域側の窒化シリコン膜に電荷を注入するようにしても良い。第１の不純物領域（例えば、ソース領域）側の窒化シリコン膜に電荷が注入された場合と、第２の不純物領域（例えば、ドレイン領域）側の窒化シリコン膜に電荷が注入された場合とにおいては、メモリーセルトランジスターの閾値電圧の変化量が異なるので、２ビットのデータに対応して１つのメモリーセルトランジスターに４通りの閾値電圧を設定することができる。

本発明の第２の観点に係る不揮発性記憶装置は、ゲート電極、ソース領域、及び、ドレイン領域を各々が有し、第１の方向及び第１の方向と交差する第２の方向に配置された複数のメモリーセルと、第１の方向に並ぶメモリーセルの列に各々が接続された複数のワード線と、第１及び第２の方向と交差する第３の方向に並ぶメモリーセルの列に各々が接続された複数のソース線と、第１及び第３の方向と交差する第４の方向に並ぶメモリーセルの列に各々が接続された複数のビット線と、データの書き込み時に、複数のメモリーセルの内で選択されたメモリーセルのゲート電極、ソース領域、及び、ドレイン領域に選択電圧を印加し、複数のメモリーセルの内で選択されたメモリーセル以外のメモリーセルのゲート電極、ソース領域、及び、ドレイン領域の内の少なくとも２つに選択電圧を印加しないメモリー駆動回路とを備える。

本発明の第２の観点によれば、ワード線、ソース線、及び、ビット線が、互いに異なる方向に並ぶメモリーセルの列に接続されているので、ワード線、ソース線、及び、ビット線に選択電圧を印加して単一のメモリーセルを選択することにより、メモリーセル単位でデータの消去を可能とし、プリプログラムを不要として、１ビット単位で短時間にデータを書き換えることができる。また、選択されたメモリーセルにおいてデータの書き込みを行う際に、選択されていないメモリーセルのゲート電極、ソース領域、及び、ドレイン領域の内の少なくとも２つには選択電圧が印加されないので、選択されていないメモリーセルに対するストレスが緩和されて、データの変化又はメモリーセルの劣化を抑制することができる。

以上において、第４の方向が、第２の方向と等しくても良い。その場合には、ビット線のレイアウト面積を小さくすることができる。あるいは、第４の方向が、第２の方向と交差するようにしても良い。その場合には、複数のソース線及び複数のビット線がメモリーセルアレイの左右両側及び上下両側に延在するので、メモリー駆動回路に対するソース線及びビット線の接続を切り換えて、マルチビット記録を容易に実現することができる。

本発明の第３の観点に係る半導体集積回路装置は、上記いずれかの不揮発性記憶装置と、プロセッサーとを備える。また、本発明の第４の観点に係る電子機器は、上記いずれかの不揮発性記憶装置を備える。本発明の第３又は第４の観点によれば、１ビット単位で短時間にデータを書き換えることができ、選択されていないメモリーセルにおけるデータの変化又はメモリーセルの劣化を抑制した不揮発性記憶装置を用いて、高速動作が可能で信頼性が高い半導体集積回路装置又は電子機器を提供することができる。

本発明の第１の実施形態に係る不揮発性記憶装置のブロック図。 本発明の第１の実施形態におけるメモリーセルの接続例を示す回路図。 本発明の第１の実施形態におけるメモリーセルの接続例を示す回路図。 本発明の第１の実施形態におけるレイアウト例を示す平面図。 本発明の第２の実施形態に係る不揮発性記憶装置のブロック図。 本発明の第２の実施形態におけるメモリーセルの接続例を示す回路図。 本発明の第２の実施形態におけるメモリーセルの接続例を示す回路図。 本発明の第２の実施形態におけるレイアウト例を示す平面図。 本発明の第３の実施形態におけるメモリーセルの接続例を示す回路図。 本発明の第３の実施形態におけるメモリーセルの接続例を示す回路図。 本発明の第３の実施形態におけるレイアウト例を示す平面図。 本発明の第１の実施形態におけるアドレス設定例を示す図。 本発明の第１の実施形態におけるアドレス設定例を示す図。 本発明の第１の実施形態におけるアドレス設定回路の回路図。 本発明の第２又は第３の実施形態におけるアドレス設定例を示す図。 本発明の第２又は第３の実施形態におけるアドレス設定例を示す図。 本発明の第２又は第３の実施形態におけるアドレス設定回路の回路図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜＜第１の実施形態＞＞
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の構成例を示すブロック図である。不揮発性記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のフラッシュメモリーや、フローティングゲート型のフラッシュメモリー等が該当するが、以下においては、一例として、ＭＯＮＯＳ型のフラッシュメモリーについて説明する。

図１に示すように、この不揮発性記憶装置は、メモリーセルアレイ１０と、電源回路２０と、ワード線駆動回路３０と、ソース線駆動回路４０ａ及び４０ｂと、スイッチ回路５０と、メモリー制御回路６０とを含んでいる。図１に示す不揮発性記憶装置は、単体で半導体集積回路装置に内蔵されても良いし、ＣＰＵ又は所定の機能を有する回路ブロック等と共に半導体集積回路装置に内蔵されてマイクロコンピューター等を構成しても良い。

メモリーセルアレイ１０は、第１の方向（図中のＸ軸方向）及び第１の方向と交差する第２の方向（図中のＹ軸方向）に配置された複数のメモリーセルＭＣを有している。図１には、一例として、８×８の２次元マトリクス状に配置された６４個のメモリーセルＭＣが示されている。

また、不揮発性記憶装置は、第１の方向に並ぶメモリーセルＭＣの列に各々が接続された複数のワード線ＷＬ０、ＷＬ１、・・・と、第１及び第２の方向と交差する第３の方向（例えば、Ｘ軸方向に対して３１５°の方向）に並ぶメモリーセルＭＣの列に各々が接続された複数のソース線ＳＬ０、ＳＬ１、・・・と、第１及び第３の方向と交差する第４の方向に並ぶメモリーセルＭＣの列に各々が接続された複数のビット線ＢＬ０、ＢＬ１、・・・とを含んでいる。

第１の実施形態においては、第４の方向が、第２の方向（図中のＹ軸方向）と等しくされている。その場合には、ビット線ＢＬ０、ＢＬ１、・・・のレイアウト面積を小さくすることができる。また、メモリーセルアレイ１０の上下の端部を除き、第２の方向に隣り合って配置された２つのメモリーセルＭＣが、１本のソース線に共通に接続されている。それにより、複数のメモリーセルＭＣを高集積化して、単位面積当りの記憶容量を増加させることができる。

電源回路２０には、基準電源電位ＶＳＳ（本実施形態においては、接地電位０Ｖ）と、データ書き込み及びデータ消去用の高電源電位ＶＰＰ（例えば、５Ｖ〜１０Ｖ）と、ロジック回路用のロジック電源電位ＶＤＤ（例えば、１．２Ｖ〜１．８Ｖ）と、負電源電位ＶＮＮ（例えば、−３．０Ｖ）とが、外部から供給される。

あるいは、電源回路２０は、外部から供給される電源電位を昇圧又は降圧することにより、他の電源電位を生成しても良い。電源回路２０は、メモリー制御回路６０の制御の下で、高電源電位ＶＰＰ、ロジック電源電位ＶＤＤ、又は、ロジック電源電位ＶＤＤを昇圧して得られる昇圧電位を、必要に応じて不揮発性記憶装置の各部に供給する。

ワード線駆動回路３０は、複数のワード線ＷＬ０、ＷＬ１、・・・に接続されており、メモリー制御回路６０の制御の下で、複数のワード線ＷＬ０、ＷＬ１、・・・を駆動する。ソース線駆動回路４０ａ及び４０ｂは、複数のソース線ＳＬ０、ＳＬ１、・・・に接続されており、メモリー制御回路６０の制御の下で、複数のソース線ＳＬ０、ＳＬ１、・・・を駆動する。

複数のソース線ＳＬ０、ＳＬ１、・・・が斜め方向に延在しているので、ソース線駆動回路４０ａ及び４０ｂは、メモリーセルアレイ１０の両側（図中の左右両側）に分離して配置されている。あるいは、１つのソース線駆動回路が、メモリーセルアレイ１０の片側において、図中の上下方向に長く配置されても良い。

スイッチ回路５０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・とメモリー制御回路６０との間にそれぞれ接続された複数のトランジスターと、複数のビット線ＢＬ０、ＢＬ１、・・・と基準電源電位ＶＳＳの配線との間にそれぞれ接続された複数のトランジスターと、複数のビット線ＢＬ０、ＢＬ１、・・・とロジック電源電位ＶＤＤの配線との間にそれぞれ接続された複数のトランジスターとを含んでいる。それらのトランジスターは、メモリー制御回路６０の制御の下でオン状態又はオフ状態となる。

メモリー制御回路６０は、スイッチ回路５０を介して複数のビット線ＢＬ０、ＢＬ１、・・・に接続されたセンスアンプ６１と、不揮発性記憶装置の各部を制御するロジック回路とを含んでいる。ここで、ワード線駆動回路３０、ソース線駆動回路４０ａ及び４０ｂ、スイッチ回路５０、及び、センスアンプ６１は、複数のメモリーセルＭＣを駆動するためのメモリー駆動回路を構成している。メモリー制御回路６０のロジック回路は、複数のメモリーセルＭＣに書き込み動作（プログラム）、消去動作（イレース）、又は、読み出し動作（リード）を行わせるように、メモリー駆動回路及び電源回路２０を制御する。

メモリー制御回路６０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。メモリー制御回路６０は、チップセレクト信号ＣＳによって不揮発性記憶装置が選択されたときに、モードセレクト信号ＭＳに従って、不揮発性記憶装置を書き込みモード、消去モード、又は、読み出しモードに設定し、クロック信号ＣＫに同期して制御動作を行う。

書き込みモードにおいて、メモリー制御回路６０は、書き込みデータを入力し、アドレス信号ＡＤに従って選択されたメモリーセルＭＣにデータを書き込むように不揮発性記憶装置の各部を制御する。また、消去モードにおいて、メモリー制御回路６０は、アドレス信号ＡＤに従って選択されたメモリーセルＭＣのデータを消去するように不揮発性記憶装置の各部を制御する。

読み出しモードにおいて、メモリー制御回路６０は、アドレス信号ＡＤに従って選択されたメモリーセルＭＣからデータを読み出すように不揮発性記憶装置の各部を制御し、読み出しデータを出力する。例えば、メモリー制御回路６０は、スイッチ回路５０を制御することにより、選択されたメモリーセルＭＣに接続されているビット線をセンスアンプ６１に接続する。

センスアンプ６１は、選択されたメモリーセルＭＣに接続されているビット線にビット線選択電圧を印加して、選択されたメモリーセルＭＣに流れる読み出し電流をリファレンスセルに流れる電流と比較することにより、そのメモリーセルＭＣに記憶されているデータが「１」であるか「０」であるかを判定する。

＜メモリーセルの接続例＞
図２及び図３は、本発明の第１の実施形態におけるメモリーセルの接続例を示す回路図である。図２及び図３には、図１に示すメモリーセルアレイ１０の一部の領域に配置された１６個のメモリーセルと、ワード線ＷＬ１、ＷＬ２、・・・と、ソース線ＳＬ１、ＳＬ２、・・・と、ビット線ＢＬ０、ＢＬ１、・・・とが示されている。

各々のメモリーセルは、半導体基板上に配置された第１の酸化シリコン膜と、第１の酸化シリコン膜上に配置された窒化シリコン膜と、窒化シリコン膜上に配置された第２の酸化シリコン膜と、第２の酸化シリコン膜上に配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板内に配置された第１の不純物領域及び第２の不純物領域（ソース領域Ｓ及びドレイン領域Ｄ）とを含むメモリーセルトランジスター（以下、単に「トランジスター」ともいう）で構成される。例えば、半導体基板は、Ｐ型の不純物を含有するシリコンで構成され、ゲート電極Ｇは、不純物がドープされて導電性を有するポリシリコンで構成され、ソース領域Ｓ及びドレイン領域Ｄには、Ｎ型の不純物がドープされている。

このメモリーセルは、第１の酸化シリコン膜（トンネル膜）との界面近傍の窒化シリコン膜に存在する離散トラップに電荷（電子）を蓄積する。それにより、トランジスターの閾値電圧が変化するので、データを記憶することができる。このようなチャージトラップ型のメモリーセルの場合には、絶縁膜である窒化シリコン膜に電荷が蓄積されるので、トンネル膜の膜厚を薄くすることにより、データの書き込み電圧を低くすることができる。

ワード線ＷＬ２は、第１の方向に配置された複数のメモリーセルＭＣ２０、ＭＣ２１、・・・のトランジスターのゲート電極Ｇに接続されている。同様に、他のワード線も、第１の方向に配置された複数のメモリーセルのトランジスターのゲート電極Ｇに接続されている。

ソース線ＳＬ２は、第３の方向に配置された複数のメモリーセルＭＣ１１及びＭＣ３０のトランジスターのソース領域Ｓに接続されると共に、第３の方向に配置された複数のメモリーセルＭＣ２１及びＭＣ４０のトランジスターのソース領域Ｓに接続されている。同様に、他のソース線も、第３の方向に配置された複数のメモリーセルのトランジスターのソース領域Ｓに接続されている。

ビット線ＢＬ１は、第２の方向に配置された複数のメモリーセルＭＣ１１、ＭＣ２１、・・・のトランジスターのドレイン領域Ｄに接続されている。同様に、他のビット線も、第２の方向に配置された複数のメモリーセルのトランジスターのドレイン領域Ｄに接続されている。

＜不揮発性記憶装置の動作例＞
再び図１を参照すると、スタンバイ時には、メモリー駆動回路が、複数のワード線ＷＬ０、ＷＬ１、・・・、複数のソース線ＳＬ０、ＳＬ１、・・・、及び、複数のビット線ＢＬ０、ＢＬ１、・・・の全てにハイインピーダンス状態（オープン状態）を設定する。それにより、全てのメモリーセルにおいて、トランジスターがオフ状態となり、トランジスターに電流が流れない。

データの書き換え時には、メモリー駆動回路が、複数のワード線ＷＬ０、ＷＬ１、・・・の内で選択されたメモリーセルに接続されたワード線にワード線選択電圧を印加すると共に、複数のワード線ＷＬ０、ＷＬ１、・・・の内で選択されたメモリーセルに接続されたワード線以外のワード線にワード線非選択電圧を印加する。

また、メモリー駆動回路は、複数のソース線ＳＬ０、ＳＬ１、・・・の内で選択されたメモリーセルに接続されたソース線にソース線選択電圧を印加すると共に、複数のソース線ＳＬ０、ＳＬ１、・・・の内で選択されたメモリーセルに接続されたソース線以外のソース線にソース線非選択電圧を印加するか、又は、ハイインピーダンス状態を設定する。

さらに、メモリー駆動回路は、複数のビット線ＢＬ０、ＢＬ１、・・・の内で選択されたメモリーセルに接続されたビット線にビット線選択電圧を印加するか、又は、ハイインピーダンス状態を設定すると共に、複数のビット線ＢＬ０、ＢＬ１、・・・の内で選択されたメモリーセルに接続されたビット線以外のビット線にビット線非選択電圧を印加するか、又は、ハイインピーダンス状態を設定する。なお、メモリーセルに流れる電流を低減するためには、非選択のソース線と非選択のビット線との内の少なくとも一方をハイインピーダンス状態にすることが望ましい。

本実施形態によれば、ワード線、ソース線、及び、ビット線が、互いに異なる方向に並ぶメモリーセルＭＣの列に接続されているので、ワード線、ソース線、及び、ビット線に選択電圧を印加して単一のメモリーセルを選択することにより、メモリーセル単位でデータの消去を可能とし、プリプログラムを不要として、１ビット単位で短時間にデータを書き換えることができる。

また、選択されたメモリーセルにおいてデータの書き換えを行う際に、選択されていないメモリーセルに接続されたワード線、ソース線、及び、ビット線の内の少なくとも１つには選択電圧が印加されないので、選択されていないメモリーセルに対するストレスが緩和されて、データの変化又はメモリーセルの劣化を抑制することができる。

ここで、メモリー駆動回路が、第１の書き換えモードにおいて、同時に１つのメモリーセルを選択し、第２の書き換えモードにおいて、同時に複数のメモリーセルを選択するようにしても良い。それにより、第１の書き換えモードにおいては、ＥＥＰＲＯＭと同様にメモリーセル単位でデータを書き換えることによってプリプログラムを不要とし、第２の書き換えモードにおいては、従来のフラッシュメモリーと同様にブロック単位でデータを書き換えることができる。書き換えモードは、書き込みモードと消去モードとを含んでいる。以下に、書き込みモード、消去モード、及び、読み出しモードにおける動作について詳しく説明する。

＜書き込みモード＞
図２に示す例においては、メモリーセルＭＣ２１が選択されている。従って、メモリーセルＭＣ２１に接続されたワード線ＷＬ２、ソース線ＳＬ２、及び、ビット線ＢＬ１が選択される。データの書き込み時には、ワード線駆動回路３０が、選択されたワード線ＷＬ２にワード線選択電圧（例えば、７．５Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、１．８Ｖ）を印加する。

また、ソース線駆動回路４０ａ及び４０ｂが、選択されたソース線ＳＬ２にソース線選択電圧（例えば、７．５Ｖ）を印加すると共に、非選択のソース線にソース線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。さらに、スイッチ回路５０が、選択されたビット線ＢＬ１にビット線選択電圧（例えば、０Ｖ）を印加すると共に、非選択のビット線にビット線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。

従って、メモリー駆動回路は、データの書き込み時に、複数のメモリーセルの内で選択されたメモリーセルＭＣ２１のゲート電極Ｇ、ソース領域Ｓ、及び、ドレイン領域Ｄに選択電圧を印加し、複数のメモリーセルの内で選択されたメモリーセルＭＣ２１以外のメモリーセルのゲート電極Ｇ、ソース領域Ｓ、及び、ドレイン領域Ｄの内の少なくとも１つに選択電圧を印加しない。

以上により、選択されたメモリーセルＭＣ２１において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、７．５Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、７．５Ｖ）が印加され、ドレイン領域Ｄにビット線選択電圧（例えば、０Ｖ）が印加される。

その結果、トランジスターがオン状態となり、トランジスターのソース領域Ｓからドレイン領域Ｄに向けて電流が流れる。その電流によって発生したホットキャリア（電子）がトランジスターの窒化シリコン膜に注入されることにより、窒化シリコン膜に負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。このようにして、選択されたメモリーセルＭＣ２１にデータ「０」が書き込まれる。

一方、選択されていないメモリーセルにおいては、トランジスターのゲート電極Ｇ、ソース領域Ｓ、及び、ドレイン領域Ｄの内の少なくとも１つには選択電圧が印加されないので、ソース領域Ｓとドレイン領域Ｄと間に電流が流れず、トランジスターの閾値電圧は変化しない。また、選択されていないメモリーセルに対するストレスが緩和されて、データの変化又はメモリーセルの劣化を抑制することができる。

＜第１の消去モード＞
１つのメモリーセルにおけるデータの消去時には、ワード線駆動回路３０が、選択されたワード線ＷＬ２にワード線選択電圧（例えば、−３．０Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、１．８Ｖ）を印加する。

また、ソース線駆動回路４０ａ及び４０ｂが、選択されたソース線ＳＬ２にソース線選択電圧（例えば、７．５Ｖ）を印加すると共に、非選択のソース線にソース線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。さらに、スイッチ回路５０が、選択されたビット線ＢＬ１にビット線選択電圧（例えば、０Ｖ）を印加するか、又は、ハイインピーダンス状態を設定すると共に、非選択のビット線にビット線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。なお、メモリーセルに流れる電流を低減するためには、選択されたビット線ＢＬ１をハイインピーダンス状態にすることが望ましい。

以上により、選択されたメモリーセルＭＣ２１において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、−３．０Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、７．５Ｖ）が印加され、ドレイン領域Ｄにビット線選択電圧（例えば、０Ｖ）が印加されるか、又は、ハイインピーダンス状態が設定される。

その結果、トランジスターのソース領域Ｓの電圧に対してゲート電極Ｇに低い電圧が印加され、それらの差が所定の値を超えることにより、トランジスターの窒化シリコン膜に蓄積されている負の電荷（電子）がソース領域Ｓ側に放出されるので、トランジスターの閾値電圧が低下する。このようにして、選択されたメモリーセルＭＣ２１のデータが消去状態を表す「１」になる。

一方、選択されていないメモリーセルにおいては、トランジスターのゲート電極Ｇ、ソース領域Ｓ、及び、ドレイン領域Ｄの内の少なくとも１つには選択電圧が印加されないので、トランジスターのソース領域Ｓの電圧とゲート電極Ｇの電圧との差が所定の値を超えず、トランジスターの閾値電圧は変化しない。

＜第２の消去モード＞
図３に示す例においては、１ワード分のメモリーセルＭＣ２０、ＭＣ２１、・・・が選択されている。従って、メモリーセルＭＣ２０、ＭＣ２１、・・・に接続されたワード線ＷＬ２、及び、全てのソース線が選択される。

１ワード分のメモリーセルにおけるデータの一括消去時には、ワード線駆動回路３０が、選択されたワード線ＷＬ２にワード線選択電圧（例えば、−３．０Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、１．８Ｖ）を印加する。また、ソース線駆動回路４０ａ及び４０ｂが、全てのソース線にソース線選択電圧（例えば、７．５Ｖ）を印加し、スイッチ回路５０が、全てのビット線にハイインピーダンス状態を設定する。

以上により、選択された１ワード分のメモリーセルＭＣ２０、ＭＣ２１、・・・の各々において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、−３．０Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、７．５Ｖ）が印加され、ドレイン領域Ｄにハイインピーダンス状態が設定される。

その結果、トランジスターのソース領域Ｓの電圧に対してゲート電極Ｇに低い電圧が印加され、それらの差が所定の値を超えることにより、トランジスターの窒化シリコン膜に蓄積されていた負の電荷（電子）がソース領域Ｓ側に放出されるので、トランジスターの閾値電圧が低下する。このようにして、選択された１ワード分のメモリーセルＭＣ２０、ＭＣ２１、・・・のデータが消去状態を表す「１」になる。

一方、非選択のメモリーセルにおいては、トランジスターのソース領域Ｓにソース線選択電圧が印加されるが、ゲート電極Ｇ及びドレイン領域Ｄには選択電圧が印加されない。その結果、トランジスターのソース領域Ｓの電圧に対してゲート電極Ｇに低い電圧が印加されても、それらの差が所定の値を超えないので、トランジスターの閾値電圧は変化しない。

データの書き換え時に、非選択のワード線に基準電源電位ＶＳＳ（０Ｖ）を印加しても良いが、非選択のメモリーセルにおいてトランジスターのソース領域Ｓにソース線選択電圧（例えば、７．５Ｖ）が印加される場合には、メモリーセルが消去状態になり易く、メモリーセルの劣化によって書き換え可能回数が制限されてしまう。

そこで、非選択のワード線に基準電源電位ＶＳＳよりも高くワード線選択電圧よりも低い中間的なワード線非選択電圧（例えば、１．８Ｖ）を印加することにより、非選択のメモリーセルに過剰な電圧ストレスが加わらないようにすることができる。なお、ワード線非選択電圧は、非選択のメモリーセルにおいてトランジスターがオン状態とならない電圧にする必要がある。

＜読み出しモード＞
再び図２を参照すると、データの読み出し時には、ワード線駆動回路３０が、選択されたワード線ＷＬ２にワード線選択電圧（例えば、１．８Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、０Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。

また、ソース線駆動回路４０ａ及び４０ｂが、選択されたソース線ＳＬ２にソース線選択電圧（例えば、０Ｖ）を印加すると共に、非選択のソース線にハイインピーダンス状態を設定する。さらに、スイッチ回路５０及びセンスアンプ６１が、選択されたビット線ＢＬ１にビット線選択電圧（例えば、１Ｖ）を印加すると共に、非選択のビット線にハイインピーダンス状態を設定する。

それにより、選択されたメモリーセルＭＣ２１において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、１．８Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、０Ｖ）が印加され、ドレイン領域Ｄにビット線選択電圧（例えば、１Ｖ）が印加される。

その結果、トランジスターのドレイン領域Ｄからソース領域Ｓに向けてドレイン電流が流れる。ドレイン電流の大きさは、トランジスターの窒化シリコン膜に蓄積されている負の電荷の量によって異なるので、センスアンプ６１は、ドレイン電流の大きさに基づいてメモリーセルＭＣ２１からデータを読み出すことができる。

＜メモリーセルアレイのレイアウト例＞
図４は、本発明の第１の実施形態におけるメモリーセルアレイのレイアウト例を示す平面図である。図４には、図１に示すメモリーセルアレイ１０の一部の領域に配置された複数のメモリーセルＭＣ１０、ＭＣ２０、・・・と、リファレンスセルＲＣと、複数のダミーセルＤＣと、複数のワード線ＷＬ０、ＷＬ１、・・・と、複数のソース線ＳＬ０、ＳＬ１、・・・と、複数のビット線ＢＬ０、ＢＬ１、・・・とが示されており、絶縁膜は省略されている。

リファレンスセルＲＣ及び複数のダミーセルＤＣの各々は、メモリーセルと同様に、半導体基板上に配置されたＯＮＯ膜（第１の酸化シリコン膜、窒化シリコン膜、第２の酸化シリコン膜）と、ＯＮＯ膜上に配置されたゲート電極と、ゲート電極の両側の半導体基板内に配置された第１の不純物領域及び第２の不純物領域（ソース領域及びドレイン領域）とを含むトランジスターで構成される。

図４においては、メモリーセルＭＣ１０、ＭＣ２０、・・・、リファレンスセルＲＣ、及び、複数のダミーセルＤＣのトランジスターのソース領域及びドレイン領域にハッチングが施されている。複数のダミーセルＤＣは、寄生容量及びリーク電流を低減するために設けられており、配線は接続されない。

複数のワード線ＷＬ０、ＷＬ１、・・・の各々は、第１の方向（図中のＸ軸方向）に並ぶ複数のメモリーセルのトランジスターのゲート電極を第１の方向に延長することによって構成されている。複数のソース線ＳＬ０、ＳＬ１、・・・の各々は、ゲート電極等が形成された半導体基板上に第１の層間絶縁膜を介して配置された第１の配線層に設けられたメタル配線で構成されている。複数のビット線ＢＬ０、ＢＬ１、・・・の各々は、第１の配線層等が形成された半導体基板上に第２の層間絶縁膜を介して配置された第２の配線層に設けられたメタル配線で構成されている。

さらに、第２の配線層等が形成された半導体基板上に第３の層間絶縁膜を介して配置された第３の配線層には、スイッチ回路５０（図１）に接続される複数のビット線ＢＬ０、ＢＬ１、・・・の中継部分と、リファレンスセルＲＣのトランジスターのドレイン領域をセンスアンプ６１（図１）に接続するメタル配線ＭＤと、リファレンスセルＲＣのトランジスターのソース領域を基準電源電位ＶＳＳの配線に接続するメタル配線ＭＳとが設けられている。

このように、複数のソース線ＳＬ０、ＳＬ１、・・・及び複数のビット線ＢＬ０、ＢＬ１、・・・を電気抵抗が小さいメタル配線で構成することにより、複数のソース線ＳＬ０、ＳＬ１、・・・において長さが異なっていたり、複数のビット線ＢＬ０、ＢＬ１、・・・において長さが異なっていても、電気抵抗のばらつきを小さくすることができる。

メモリーセルＭＣ１０のトランジスターのゲート電極の図中上側であってメモリーセルＭＣ２０のトランジスターのゲート電極の図中下側の半導体基板内には、メモリーセルＭＣ１０及びＭＣ２０のトランジスターの共通のソース領域が配置されていて、その共通のソース領域がソース線ＳＬ１に接続されている。

また、メモリーセルＭＣ１０のトランジスターのゲート電極の図中下側の半導体基板内に配置されたドレイン領域と、メモリーセルＭＣ２０のトランジスターのゲート電極の図中上側の半導体基板内に配置されたドレイン領域とは、同一のビット線ＢＬ０に接続されている。

＜＜第２の実施形態＞＞
図５は、本発明の第２の実施形態に係る不揮発性記憶装置の構成例を示すブロック図である。図５においては、図１に示す電源回路２０が省略されている。また、図６及び図７は、本発明の第２の実施形態におけるメモリーセルの接続例を示す回路図である。図６及び図７には、図５に示すメモリーセルアレイ１０の一部の領域に配置された１６個のメモリーセルと、ワード線ＷＬ０、ＷＬ１、・・・と、ソース線ＳＬ０、ＳＬ１、・・・と、ビット線ＢＬ０、ＢＬ１、・・・とが示されている。

第２の実施形態においては、複数のビット線ＢＬ０、ＢＬ１、・・・の各々が、第１〜第３の方向と交差する第４の方向（例えば、Ｘ軸方向に対して４５°の方向）に並ぶメモリーセルＭＣの列に接続されている。その場合には、複数のソース線及び複数のビット線がメモリーセルアレイ１０の左右両側及び上下両側に延在するので、メモリー駆動回路に対するソース線及びビット線の接続を切り換えて、マルチビット記録を容易に実現することができる。

また、図１に示すスイッチ回路５０の替りにスイッチ回路５０ａ及び５０ｂが設けられている。複数のビット線ＢＬ０、ＢＬ１、・・・が斜め方向に延在しているので、スイッチ回路５０ａ及び５０ｂは、メモリーセルアレイ１０の両側（図中の上下両側）に分離して配置されている。あるいは、１つのスイッチ回路が、メモリーセルアレイ１０の片側において、図中の左右方向に長く配置されても良い。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。

スイッチ回路５０ａ及び５０ｂは、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・とメモリー制御回路６０との間にそれぞれ接続された複数のトランジスターと、複数のビット線ＢＬ０、ＢＬ１、・・・と基準電源電位ＶＳＳの配線との間にそれぞれ接続された複数のトランジスターと、複数のビット線ＢＬ０、ＢＬ１、・・・とロジック電源電位ＶＤＤの配線との間にそれぞれ接続された複数のトランジスターとを含んでいる。それらのトランジスターは、メモリー制御回路６０の制御の下でオン状態又はオフ状態となる。

図６及び図７に示すように、ワード線ＷＬ１は、第１の方向に配置された複数のメモリーセルＭＣ１０、ＭＣ１１、・・・のトランジスターのゲート電極Ｇに接続されている。同様に、他のワード線も、第１の方向に配置された複数のメモリーセルのトランジスターのゲート電極Ｇに接続されている。

ソース線ＳＬ２は、第３の方向に配置された複数のメモリーセルＭＣ０２及びＭＣ２１のトランジスターのソース領域Ｓに接続されると共に、第３の方向に配置された複数のメモリーセルＭＣ１１及びＭＣ３０のトランジスターのソース領域Ｓに接続されている。同様に、他のソース線も、第３の方向に配置された複数のメモリーセルのトランジスターのソース領域Ｓに接続されている。

ビット線ＢＬ１は、第４の方向に配置された複数のメモリーセルＭＣ０１及びＭＣ２２のトランジスターのドレイン領域Ｄに接続されていると共に、第４の方向に配置された複数のメモリーセルＭＣ１１及びＭＣ３２のトランジスターのドレイン領域Ｄに接続されている。同様に、他のビット線も、第４の方向に配置された複数のメモリーセルのトランジスターのドレイン領域Ｄに接続されている。

＜書き込みモード＞
図６に示す例においては、メモリーセルＭＣ１１が選択されている。従って、メモリーセルＭＣ１１に接続されたワード線ＷＬ１、ソース線ＳＬ２、及び、ビット線ＢＬ１が選択される。データの書き込み時には、ワード線駆動回路３０が、選択されたワード線ＷＬ１にワード線選択電圧（例えば、７．５Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、１．８Ｖ）を印加する。

また、ソース線駆動回路４０ａ及び４０ｂが、選択されたソース線ＳＬ２にソース線選択電圧（例えば、７．５Ｖ）を印加すると共に、非選択のソース線にソース線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。さらに、スイッチ回路５０ａ及び５０ｂが、選択されたビット線ＢＬ１にビット線選択電圧（例えば、０Ｖ）を印加すると共に、非選択のビット線にビット線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。

以上により、選択されたメモリーセルＭＣ１１において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、７．５Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、７．５Ｖ）が印加され、ドレイン領域Ｄにビット線選択電圧（例えば、０Ｖ）が印加される。その結果、トランジスターがオン状態となり、トランジスターのソース領域Ｓからドレイン領域Ｄに向けて電流が流れて、選択されたメモリーセルＭＣ１１にデータ「０」が書き込まれる。

一方、選択されていないメモリーセルにおいては、トランジスターのゲート電極Ｇ、ソース領域Ｓ、及び、ドレイン領域Ｄの内の少なくとも２つには選択電圧が印加されないので、ソース領域Ｓとドレイン領域Ｄと間に電流が流れず、トランジスターの閾値電圧は変化しない。

＜第１の消去モード＞
１つのメモリーセルにおけるデータの消去時には、ワード線駆動回路３０が、選択されたワード線ＷＬ１にワード線選択電圧（例えば、−３．０Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、１．８Ｖ）を印加する。

また、ソース線駆動回路４０ａ及び４０ｂが、選択されたソース線ＳＬ２にソース線選択電圧（例えば、７．５Ｖ）を印加すると共に、非選択のソース線にソース線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。さらに、スイッチ回路５０ａ及び５０ｂが、選択されたビット線ＢＬ１にビット線選択電圧（例えば、０Ｖ）を印加するか、又は、ハイインピーダンス状態を設定すると共に、非選択のビット線にビット線非選択電圧（例えば、１．８Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。

以上により、選択されたメモリーセルＭＣ１１において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、−３．０Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、７．５Ｖ）が印加され、ドレイン領域Ｄにビット線選択電圧（例えば、０Ｖ）が印加されるか、又は、ハイインピーダンス状態が設定される。

その結果、トランジスターのソース領域Ｓの電圧に対してゲート電極Ｇに低い電圧が印加され、それらの差が所定の値を超えることにより、トランジスターの窒化シリコン膜に蓄積されていた負の電荷（電子）がソース領域Ｓ側に放出されるので、トランジスターの閾値電圧が低下する。このようにして、選択されたメモリーセルＭＣ１１のデータが消去状態を表す「１」になる。

一方、選択されていないメモリーセルにおいては、トランジスターのゲート電極Ｇ、ソース領域Ｓ、及び、ドレイン領域Ｄの内の少なくとも２つには選択電圧が印加されないので、トランジスターのソース領域Ｓの電圧とゲート電極Ｇの電圧との差が所定の値を超えず、トランジスターの閾値電圧は変化しない。

＜第２の消去モード＞
図７に示す例においては、１ワード分のメモリーセルＭＣ１０、ＭＣ１１、・・・が選択されている。従って、メモリーセルＭＣ１０、ＭＣ１１、・・・に接続されたワード線ＷＬ１、及び、全てのソース線が選択される。

１ワード分のメモリーセルにおけるデータの一括消去時には、ワード線駆動回路３０が、選択されたワード線ＷＬ１にワード線選択電圧（例えば、−３．０Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、１．８Ｖ）を印加する。また、ソース線駆動回路４０ａ及び４０ｂが、全てのソース線にソース線選択電圧（例えば、７．５Ｖ）を印加し、スイッチ回路５０ａ及び５０ｂが、全てのビット線にハイインピーダンス状態を設定する。

以上により、選択された１ワード分のメモリーセルＭＣ１０、ＭＣ１１、・・・の各々において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、−３．０Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、７．５Ｖ）が印加され、ドレイン領域Ｄにハイインピーダンス状態が設定される。

その結果、トランジスターのソース領域Ｓの電圧に対してゲート電極Ｇに低い電圧が印加され、それらの差が所定の値を超えることにより、トランジスターの窒化シリコン膜に蓄積されていた負の電荷（電子）がソース領域Ｓ側に放出されるので、トランジスターの閾値電圧が低下する。このようにして、選択された１ワード分のメモリーセルＭＣ１０、ＭＣ１１、・・・のデータが消去状態を表す「１」になる。

一方、非選択のメモリーセルにおいては、トランジスターのソース領域Ｓにソース線選択電圧が印加されるが、ゲート電極Ｇ及びドレイン領域Ｄには選択電圧が印加されない。その結果、トランジスターのソース領域Ｓの電圧に対してゲート電極Ｇに低い電圧が印加されても、それらの差が所定の値を超えないので、トランジスターの閾値電圧は変化しない。

＜読み出しモード＞
再び図６を参照すると、データの読み出し時には、ワード線駆動回路３０が、選択されたワード線ＷＬ１にワード線選択電圧（例えば、１．８Ｖ）を印加すると共に、非選択のワード線にワード線非選択電圧（例えば、０Ｖ）を印加するか、又は、ハイインピーダンス状態を設定する。

また、ソース線駆動回路４０ａ及び４０ｂが、選択されたソース線ＳＬ２にソース線選択電圧（例えば、０Ｖ）を印加すると共に、非選択のソース線にハイインピーダンス状態を設定する。さらに、スイッチ回路５０ａ及び５０ｂ及びセンスアンプ６１が、選択されたビット線ＢＬ１にビット線選択電圧（例えば、１Ｖ）を印加すると共に、非選択のビット線にハイインピーダンス状態を設定する。

それにより、選択されたメモリーセルＭＣ１１において、トランジスターのゲート電極Ｇにワード線選択電圧（例えば、１．８Ｖ）が印加され、ソース領域Ｓにソース線選択電圧（例えば、０Ｖ）が印加され、ドレイン領域Ｄにビット線選択電圧（例えば、１Ｖ）が印加される。

その結果、トランジスターのドレイン領域Ｄからソース領域Ｓに向けてドレイン電流が流れる。ドレイン電流の大きさは、トランジスターの窒化シリコン膜に蓄積されている負の電荷の量によって異なるので、センスアンプ６１は、ドレイン電流の大きさに基づいてメモリーセルＭＣ１１からデータを読み出すことができる。

＜メモリーセルアレイのレイアウト例＞
図８は、本発明の第２の実施形態におけるメモリーセルアレイのレイアウト例を示す平面図である。図８には、図５に示すメモリーセルアレイ１０の一部の領域に配置された複数のメモリーセルＭＣ１３、２３、・・・と、リファレンスセルＲＣと、複数のダミーセルＤＣと、複数のワード線ＷＬ０、ＷＬ１、・・・と、複数のソース線ＳＬ３、ＳＬ４、・・・と、複数のビット線ＢＬ３、ＢＬ４、・・・とが示されており、絶縁膜は省略されている。図８においては、メモリーセルＭＣ１３、２３、・・・、リファレンスセルＲＣ、及び、複数のダミーセルＤＣのトランジスターのソース領域及びドレイン領域にハッチングが施されている。

複数のワード線ＷＬ０、ＷＬ１、・・・の各々は、第１の方向（図中のＸ軸方向）に並ぶ複数のメモリーセルのトランジスターのゲート電極を第１の方向に延長することによって構成されている。複数のソース線ＳＬ３、ＳＬ４、・・・の各々は、ゲート電極等が形成された半導体基板上に第１の層間絶縁膜を介して配置された第１の配線層に設けられたメタル配線で構成されている。複数のビット線ＢＬ３、ＢＬ４、・・・の各々は、第１の配線層等が形成された半導体基板上に第２の層間絶縁膜を介して配置された第２の配線層に設けられたメタル配線で構成されている。

さらに、第２の配線層等が形成された半導体基板上に第３の層間絶縁膜を介して配置された第３の配線層には、スイッチ回路５０ａ及び５０ｂ（図５）に接続される複数のビット線ＢＬ３、ＢＬ４、・・・の中継部分と、リファレンスセルＲＣのトランジスターのドレイン領域をセンスアンプ６１（図５）に接続するメタル配線ＭＤと、リファレンスセルＲＣのトランジスターのソース領域を基準電源電位ＶＳＳの配線に接続するメタル配線ＭＳとが設けられている。

メモリーセルＭＣ１３のトランジスターのゲート電極の図中上側であってメモリーセルＭＣ２３のトランジスターのゲート電極の図中下側の半導体基板内には、メモリーセルＭＣ１３及びＭＣ２３のトランジスターの共通のソース領域が配置されていて、その共通のソース領域がソース線ＳＬ４に接続されている。

また、メモリーセルＭＣ１３のトランジスターのゲート電極の図中下側の半導体基板内に配置されたドレイン領域は、ビット線ＢＬ３に接続されており、メモリーセルＭＣ２３のトランジスターのゲート電極の図中上側の半導体基板内に配置されたドレイン領域は、ビット線ＢＬ２に接続されている。

＜＜第３の実施形態＞＞
図９及び図１０は、本発明の第３の実施形態におけるメモリーセルの接続例を示す回路図である。図９及び図１０には、図５に示すメモリーセルアレイ１０の一部の領域に配置された１６個のメモリーセルと、ワード線ＷＬ０、ＷＬ１、・・・と、ソース線ＳＬ０、ＳＬ１、・・・と、ビット線ＢＬ０、ＢＬ１、・・・とが示されている。

第３の実施形態においては、第１の方向（図中の横方向）に隣り合う２つのトランジスターが１つのメモリーセルを構成することにより、メモリーセルの対称性を向上させると共に、メモリーセルに流れる電流を増加させることができる。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。

図９及び図１０に示すように、ワード線ＷＬ１は、第１の方向に配置された複数のメモリーセルＭＣ１０、ＭＣ１１、・・・のトランジスターのゲート電極Ｇに接続されている。同様に、他のワード線も、第１の方向に配置された複数のメモリーセルのトランジスターのゲート電極Ｇに接続されている。

ソース線ＳＬ２は、第３の方向に配置された複数のメモリーセルＭＣ０２、ＭＣ１１、・・・のトランジスターのソース領域Ｓに接続されている。同様に、他のソース線も、第３の方向に配置された複数のメモリーセルのトランジスターのソース領域Ｓに接続されている。

ビット線ＢＬ１は、第４の方向に配置された複数のメモリーセルＭＣ０１、ＭＣ１１、・・・のトランジスターのドレイン領域Ｄに接続されている。同様に、他のビット線も、第４の方向に配置された複数のメモリーセルのトランジスターのドレイン領域Ｄに接続されている。

図９に示す例においては、メモリーセルＭＣ１１が選択されている。従って、メモリーセルＭＣ１１に接続されたワード線ＷＬ１、ソース線ＳＬ２、及び、ビット線ＢＬ１が選択される。書き込みモード、第１の消去モード、及び、読み出しモードにおいて、第２の実施形態におけるのと同様の動作が行われる。

また、図１０に示す例においては、１ワード分のメモリーセルＭＣ１０、ＭＣ１１、・・・が選択されている。従って、メモリーセルＭＣ１０、ＭＣ１１、・・・に接続されたワード線ＷＬ１、及び、全てのソース線が選択される。第２の消去モードにおいて、第２の実施形態におけるのと同様の動作が行われる。

＜メモリーセルアレイのレイアウト例＞
図１１は、本発明の第３の実施形態におけるメモリーセルアレイのレイアウト例を示す平面図である。図１１には、図５に示すメモリーセルアレイ１０の一部の領域に配置された複数のメモリーセルＭＣ１３、ＭＣ１４、・・・と、リファレンスセルＲＣと、複数のダミーセルＤＣと、複数のワード線ＷＬ０、ＷＬ１、・・・と、複数のソース線ＳＬ３、ＳＬ４、・・・と、複数のビット線ＢＬ３、ＢＬ４、・・・とが示されており、絶縁膜は省略されている。

メモリーセルＭＣ１３は、トランジスターＱ１及びＱ２で構成され、メモリーセルＭＣ１４は、トランジスターＱ３及びＱ４で構成される。図１１においては、メモリーセルＭＣ１３、ＭＣ１４、・・・、リファレンスセルＲＣ、及び、複数のダミーセルＤＣのトランジスターのソース領域及びドレイン領域にハッチングが施されている。

複数のワード線ＷＬ０、ＷＬ１、・・・の各々は、第１の方向（図中のＸ軸方向）に並ぶ複数のメモリーセルのゲート電極を第１の方向に延長することによって構成されている。複数のソース線ＳＬ３、ＳＬ４、・・・の各々は、ゲート電極等が形成された半導体基板上に第１の層間絶縁膜を介して配置された第１の配線層に設けられたメタル配線で構成されている。複数のビット線ＢＬ３、ＢＬ４、・・・の各々は、第１の配線層等が形成された半導体基板上に第２の層間絶縁膜を介して配置された第２の配線層に設けられたメタル配線で構成されている。

さらに、第２の配線層等が形成された半導体基板上に第３の層間絶縁膜を介して配置された第３の配線層には、スイッチ回路５０ａ及び５０ｂ（図５）に接続される複数のビット線ＢＬ３、ＢＬ４、・・・の中継部分と、リファレンスセルＲＣのトランジスターのドレイン領域をセンスアンプ６１（図５）に接続するメタル配線ＭＤと、リファレンスセルＲＣのトランジスターのソース領域を基準電源電位ＶＳＳの配線に接続するメタル配線ＭＳとが設けられている。

メモリーセルＭＣ１３のトランジスターＱ１のゲート電極の図中下側の半導体基板内に配置されたドレイン領域及びトランジスターＱ２のゲート電極の図中上側の半導体基板内に配置されたドレイン領域は、ビット線ＢＬ３に接続されている。また、メモリーセルＭＣ１３のトランジスターＱ１のゲート電極の図中上側の半導体基板内に配置されたソース領域及びトランジスターＱ２のゲート電極の図中下側の半導体基板内に配置されたソース領域は、ソース線ＳＬ４に接続されている。

＜＜マルチビット記録＞＞
本発明の各実施形態においてＭＯＮＯＳ型のフラッシュメモリーが使用される場合には、マルチビット記録を行うことが可能である。ＭＯＮＯＳ型のフラッシュメモリーにおいては、メモリーセルにデータを書き込む際に、電荷が窒化シリコン膜に局所的にトラップされるので、メモリーセルトランジスターのソース側とドレイン側とに独立して２値情報を書き込むことにより、１メモリーセル当り２ビットを記録することができる。

マルチビット記録において、メモリー駆動回路は、選択されたメモリーセルにデータの第１のビット（上位ビット）を書き込む際に、第１の不純物領域（例えば、ソース領域）側の窒化シリコン膜に電荷を注入し、選択されたメモリーセルにデータの第２のビット（下位ビット）を書き込む際に、第２の不純物領域（例えば、ドレイン領域）側の窒化シリコン膜に電荷を注入する。

第１の不純物領域（例えば、ソース領域）側の窒化シリコン膜に電荷が注入された場合と、第２の不純物領域（例えば、ドレイン領域）側の窒化シリコン膜に電荷が注入された場合とにおいては、メモリーセルトランジスターの閾値電圧の変化量が異なるので、２ビットのデータに対応して１つのメモリーセルトランジスターに４通りの閾値電圧を設定することができる。

マルチビット記録を行うためには、メモリー駆動回路に対する複数のソース線及び複数のビット線の接続を切り換えるための複数のスイッチ素子（例えば、トランジスター）が設けられる。例えば、図１又は図５に示すメモリーセルアレイ１０とソース線駆動回路４０ａ及び４０ｂとの間、及び、メモリーセルアレイ１０とスイッチ回路５０又はスイッチ回路５０ａ及び５０ｂとの間に、複数のスイッチ素子が接続される。

書き込みモードにおいて、ソース領域側の窒化シリコン膜に電荷を注入する際には、図１又は図５に示すのと同様の接続状態が設定される。選択されたメモリーセルにおいて、トランジスターのソース領域からドレイン領域に向けて電流を流すことにより、その電流によって発生したホットキャリアがソース領域側の窒化シリコン膜に注入されて、データの第１のビットが書き込まれる。

一方、ドレイン領域側の窒化シリコン膜に電荷を注入する際には、複数のビット線がソース線駆動回路４０ａ及び４０ｂに接続され、複数のソース線がスイッチ回路５０又はスイッチ回路５０ａ及び５０ｂに接続される。選択されたメモリーセルにおいて、トランジスターのドレイン領域からソース領域に向けて電流を流すことにより、その電流によって発生したホットキャリアがドレイン領域側の窒化シリコン膜に注入されて、データの第２のビットが書き込まれる。

また、読み出しモードにおいて、センスアンプ６１が、メモリーセルトランジスターに流れる電流に基づいて、メモリーセルトランジスターに設定されている閾値電圧を判定することにより、メモリーセルから２ビットのデータを読み出す。ソース領域側の蓄積電荷によるデータを読み出す際には、ドレイン領域からソース領域に電流を流すことにより、ソース領域側の蓄積電荷によって電流が制限されるので、その電流に基づいてデータの値を判定する。一方、ドレイン領域側の蓄積電荷によるデータを読み出す際には、ソース領域からドレイン領域に電流を流すことにより、ドレイン領域側の蓄積電荷によって電流が制限されるので、その電流に基づいてデータの値を判定する。

＜＜アドレス設定＞＞
以下においては、図１又は図５に示すメモリーセルアレイ１０に設けられている複数のメモリーセルが、第１の方向（図中のＸ軸方向）に１６列を有すると共に第２の方向（図中のＹ軸方向）に１６列を有するマトリクス状に配置されているものとする。メモリーセルの位置は、Ｘ軸方向におけるメモリーセルの番号（０〜１５）とＹ軸方向におけるメモリーセルの番号（０〜１５）とによって定義される。

メモリー制御回路６０は、外部から８ビットのアドレス信号ＡＤ［７：０］が供給されると、上位４ビットのアドレス信号ＡＤ［７：４］から、Ｙ軸方向にワード線を選択するためのアドレスＷＬ［３：０］を生成し、下位４ビットのアドレス信号ＡＤ［３：０］から、Ｘ軸方向にソース線を選択するためのアドレスＳＬ［３：０］、又は、Ｘ軸方向にビット線を選択するためのアドレスＢＬ［３：０］を生成する。

それらのアドレスに従って、ワード線ＷＬ０〜ＷＬＦ（「Ｆ」は１５を表す１６進数）の内から１本のワード線が選択され、ソース線ＳＬ０〜ＳＬＦの内から１本のソース線が選択され、ビット線ＢＬ０〜ＢＬＦの内から１本のビット線が選択されて、それらに接続された単一のメモリーセルが選択される。

＜第１の実施形態におけるアドレス設定例＞
メモリーセルトランジスターのソース領域側の窒化シリコン膜に存在する離散トラップをデータの記録に用いる場合（以下、「ソース側記録モード」ともいう）には、外部から供給される８ビットのアドレス信号ＡＤによってワード線及びソース線のアドレスを指定して、ビット線のアドレスを換算によって求めるようにしても良い。

図１２は、本発明の第１の実施形態におけるソース側記録モードのアドレス設定例を示す図である。ソース側記録モードにおいて、ワード線のアドレスＷＬ［３：０］、ソース線のアドレスＳＬ［３：０］、及び、ビット線のアドレスＢＬ［３：０］は、例えば、図１２に示すように設定される。また、それらのアドレスは、次式によって表される。
ＷＬ［３：０］＝ＡＤ［７：４］
ＳＬ［３：０］＝ＡＤ［３：０］
ＢＬ［３：０］＝ＭＯＤ（ＳＬ−ＩＮＴ（（ＷＬ＋１）/２），１６）
＝ＭＯＤ（ＳＬ＋ＮＯＴ（ＩＮＴ（（ＷＬ＋１）/２））＋１，１６）
ここで、ＭＯＤ（Ｍ，Ｎ）は、ＭをＮで除算して余りを求める演算であり、ＩＮＴ（Ａ）は、Ａの整数部分を求める演算であり、ＮＯＴ（Ｍ）は、Ｍの各ビットの補数を求める演算である。

一方、マルチビット記録において、メモリーセルトランジスターのドレイン領域側の窒化シリコン膜に存在する離散トラップをデータの記録に用いる場合（以下、「ドレイン側記録モード」ともいう）には、外部から供給される８ビットのアドレス信号ＡＤによってワード線及びビット線のアドレスを指定して、ソース線のアドレスを換算によって求めるようにしても良い。

図１３は、本発明の第１の実施形態におけるドレイン側記録モードのアドレス設定例を示す図である。マルチビット記録のドレイン側記録モードにおいて、ワード線のアドレスＷＬ［３：０］、ビット線のアドレスＢＬ［３：０］、及び、ソース線のアドレスＳＬ［３：０］は、例えば、図１３に示すように設定される。また、それらのアドレスは、次式によって表される。
ＷＬ［３：０］＝ＡＤ［７：４］
ＢＬ［３：０］＝ＡＤ［３：０］
ＳＬ［３：０］＝ＭＯＤ（ＢＬ＋ＩＮＴ（（ＷＬ＋１）/２，１６）
以上の計算処理は、論理回路を用いて実現可能であり、マルチビット記録においても複数のメモリーセルの動作を容易に制御することが可能である。

図１４は、本発明の第１の実施形態におけるアドレス設定回路の構成例を示す回路図である。加算器６２及び６３と、インバーター６４と、選択回路６５〜６８とを含むアドレス設定回路が、図１に示すメモリー制御回路６０に設けられている。外部から供給される８ビットのアドレス信号ＡＤ［７：０］が、上位４ビットのアドレス信号ＡＤ［７：４］と下位４ビットのアドレス信号ＡＤ［３：０］とに分離され、上位４ビットのアドレス信号ＡＤ［７：４］が、ワード線のアドレスＷＬ［３：０］として使用される。

加算器６２（＋１加算器）は、キャリー信号として「１」が入力され、ワード線のアドレスＷＬ［３：０］に「１」を加算することにより、４ビットの信号ＷＬＰ１［３：０］を出力すると共に、キャリー信号ＷＬＰ１［４］を出力する。それにより、加算結果が１ビットシフトされた４ビットの信号ＷＬＰ１［４：１］が得られる。

ソース側記録モードにおいて、選択回路６５〜６８は、図中下側の信号を選択するように、制御信号ＢＳ＿ＣＨＧによって制御される。加算器６３（４ビット全加算器）は、キャリー信号として「１」が入力され、インバーター６４によって反転された信号ＷＬＰ１［４：１］に下位４ビットのアドレス信号ＡＤ［３：０］及び１を加算することにより、４ビットの加算結果を求める。選択回路６７は、下位４ビットのアドレス信号ＡＤ［３：０］を選択して、ソース線のアドレスＳＬ［３：０］として出力する。また、選択回路６８は、加算器６３の加算結果を選択して、ビット線のアドレスＢＬ［３：０］として出力する。

ドレイン側記録モードにおいて、選択回路６５〜６８は、図中上側の信号を選択するように、制御信号ＢＳ＿ＣＨＧによって制御される。加算器６３（４ビット全加算器）は、キャリー信号として「０」が入力され、信号ＷＬＰ１［４：１］に下位４ビットのアドレス信号ＡＤ［３：０］を加算することにより、４ビットの加算結果を求める。選択回路６７は、加算器６３の加算結果を選択して、ソース線のアドレスＳＬ［３：０］として出力する。また、選択回路６８は、下位４ビットのアドレス信号ＡＤ［３：０］を選択して、ビット線のアドレスＢＬ［３：０］として出力する。

＜第２又は第３の実施形態におけるアドレス設定例＞
図１５は、本発明の第２又は第３の実施形態におけるソース側記録モードのアドレス設定例を示す図である。ソース側記録モードにおいて、ワード線のアドレスＷＬ［３：０］、ソース線のアドレスＳＬ［３：０］、及び、ビット線のアドレスＢＬ［３：０］は、例えば、図１５に示すように設定される。また、それらのアドレスは、次式によって表される。
ＷＬ［３：０］＝ＡＤ［７：４］
ＳＬ［３：０］＝ＡＤ［３：０］
ＢＬ［３：０］＝ＭＯＤ（ＳＬ−ＷＬ，１６）
＝ＭＯＤ（ＳＬ＋ＮＯＴ（ＷＬ）＋１，１６）

図１６は、本発明の第２又は第３の実施形態におけるドレイン側記録モードのアドレス設定例を示す図である。マルチビット記録のドレイン側記録モードにおいて、ワード線のアドレスＷＬ［３：０］、ビット線のアドレスＢＬ［３：０］、及び、ソース線のアドレスＳＬ［３：０］は、例えば、図１６に示すように設定される。また、それらのアドレスは、次式によって表される。
ＷＬ［３：０］＝ＡＤ［７：４］
ＢＬ［３：０］＝ＡＤ［３：０］
ＳＬ［３：０］＝ＭＯＤ（ＢＬ＋ＷＬ，１６）
以上の計算処理は、論理回路を用いて実現可能であり、マルチビット記録においても複数のメモリーセルの動作を容易に制御することが可能である。

図１７は、本発明の第２又は第３の実施形態におけるアドレス設定回路の構成例を示す回路図である。加算器７１と、インバーター７２と、選択回路７３〜７６とを含むアドレス設定回路が、図５に示すメモリー制御回路６０に設けられている。外部から供給される８ビットのアドレス信号ＡＤ［７：０］が、上位４ビットのアドレス信号ＡＤ［７：４］と下位４ビットのアドレス信号ＡＤ［３：０］とに分離され、上位４ビットのアドレス信号ＡＤ［７：４］が、ワード線のアドレスＷＬ［３：０］として使用される。

ソース側記録モードにおいて、選択回路７３〜７６は、図中下側の信号を選択するように、制御信号ＢＳ＿ＣＨＧによって制御される。加算器７１（４ビット全加算器）は、キャリー信号として「１」が入力され、インバーター７２によって反転されたワード線のアドレスＷＬ［３：０］に下位４ビットのアドレス信号ＡＤ［３：０］及び「１」を加算することにより、４ビットの加算結果を求める。選択回路７５は、下位４ビットのアドレス信号ＡＤ［３：０］を選択して、ソース線のアドレスＳＬ［３：０］として出力する。また、選択回路７６は、加算器７１の加算結果を選択して、ビット線のアドレスＢＬ［３：０］として出力する。

ドレイン側記録モードにおいて、選択回路７３〜７６は、図中上側の信号を選択するように、制御信号ＢＳ＿ＣＨＧによって制御される。加算器７１（４ビット全加算器）は、キャリー信号として「０」が入力され、ワード線のアドレスＷＬ［３：０］に下位４ビットのアドレス信号ＡＤ［３：０］を加算することにより、４ビットの加算結果を求める。選択回路７５は、加算器７１の加算結果を選択して、ソース線のアドレスＳＬ［３：０］として出力する。また、選択回路７６は、下位４ビットのアドレス信号ＡＤ［３：０］を選択して、ビット線のアドレスＢＬ［３：０］として出力する。

＜＜電子機器＞＞
次に、本発明の一実施形態に係る電子機器について、図１８を参照しながら説明する。
図１８は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。この電子機器は、本発明の一実施形態に係る半導体集積回路装置１００と、操作部１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでいる。

半導体集積回路装置１００は、ＣＰＵ（「プロセッサー」ともいう）１１０と、本発明のいずれかの実施形態に係る不揮発性記憶装置１２０と、ＲＯＭ（リードオンリー・メモリー）１３０と、ＲＡＭ（ランダムアクセス・メモリー）１４０とを内蔵している。なお、図１８に示す構成要素の一部を省略又は変更しても良いし、あるいは、図１８に示す構成要素に他の構成要素を付加しても良い。

ＣＰＵ１１０は、不揮発性記憶装置１２０又はＲＯＭ１３０に記憶されているプログラムに従って、不揮発性記憶装置１２０等から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ１１０は、操作部１５０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。

不揮発性記憶装置１２０及びＲＯＭ１３０は、ＣＰＵ１１０が各種の演算処理や制御処理を行うためのプログラム又はデータ等を記憶している。また、ＲＡＭ１４０は、ＣＰＵ１１０の作業領域として用いられ、不揮発性記憶装置１２０又はＲＯＭ１３０から読み出されたプログラムやデータ、操作部１５０を用いて入力されたデータ、又は、ＣＰＵ１１０がプログラムに従って実行した演算結果等を一時的に記憶する。

操作部１５０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１１０に出力する。通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１１０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、表示ドライバー回路及びＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１１０から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部１８０は、例えば、音声回路及びスピーカー等を含み、ＣＰＵ１１０から供給される音声信号に基づいて音声を出力する。

電子機器としては、例えば、スマートカード、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本実施形態によれば、１ビット単位で短時間にデータを書き換えることができ、選択されていないメモリーセルにおけるデータの変化又はメモリーセルの劣化を抑制した不揮発性記憶装置１２０を用いて、高速動作が可能で信頼性が高い半導体集積回路装置１００又は電子機器を提供することができる。

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…メモリーセルアレイ、２０…電源回路、３０…ワード線駆動回路、４０ａ、４０ｂ…ソース線駆動回路、５０、５０ａ、５０ｂ…スイッチ回路、６０…メモリー制御回路、６１…センスアンプ、６２、６３、７１…加算器、６４、７２…インバーター、６５〜６８、７３〜７６…選択回路、１００…半導体集積回路装置、１１０…ＣＰＵ、１２０…不揮発性記憶装置、１３０…ＲＯＭ、１４０…ＲＡＭ、１５０…操作部、１６０…通信部、１７０…表示部、１８０…音声出力部、ＭＣ、ＭＣ００、ＭＣ０１、・・・…メモリーセル、Ｑ１〜Ｑ４…トランジスター、ＷＬ０、ＷＬ１、・・・…ワード線、ＳＬ０、ＳＬ１、・・・…ソース線、ＢＬ０、ＢＬ１、・・・…ビット線

Claims (8)

1. 第１の方向及び前記第１の方向と交差する第２の方向に配置された複数のメモリーセルと、
   前記第１の方向に並ぶメモリーセルの列に各々が接続された複数のワード線と、
   前記第１及び第２の方向と交差する第３の方向に並ぶメモリーセルの列に各々が接続された複数のソース線と、
   前記第１及び第３の方向と交差する第４の方向に並ぶメモリーセルの列に各々が接続された複数のビット線と、
   データの書き換え時に、前記複数のワード線の内で選択されたメモリーセルに接続されたワード線にワード線選択電圧を印加すると共に、前記複数のワード線の内で選択されたメモリーセルに接続されたワード線以外のワード線にワード線非選択電圧を印加し、前記複数のソース線の内で選択されたメモリーセルに接続されたソース線にソース線選択電圧を印加すると共に、前記複数のソース線の内で選択されたメモリーセルに接続されたソース線以外のソース線にソース線非選択電圧を印加するか、又は、ハイインピーダンス状態を設定し、前記複数のビット線の内で選択されたメモリーセルに接続されたビット線にビット線選択電圧を印加するか、又は、ハイインピーダンス状態を設定すると共に、前記複数のビット線の内で選択されたメモリーセルに接続されたビット線以外のビット線にビット線非選択電圧を印加するか、又は、ハイインピーダンス状態を設定するメモリー駆動回路と、
   を備える不揮発性記憶装置。
2. 前記メモリー駆動回路が、第１の書き換えモードにおいて、同時に１つのメモリーセルを選択し、第２の書き換えモードにおいて、同時に複数のメモリーセルを選択する、請求項１記載の不揮発性記憶装置。
3. 前記複数のメモリーセルの各々が、
   半導体基板上に配置された第１の酸化シリコン膜と、
   前記第１の酸化シリコン膜上に配置された窒化シリコン膜と、
   前記窒化シリコン膜上に配置された第２の酸化シリコン膜と、
   前記第２の酸化シリコン膜上に配置されたゲート電極と、
   前記ゲート電極の両側の前記半導体基板内に配置された第１の不純物領域及び第２の不純物領域と、
   を含み、前記メモリー駆動回路が、選択されたメモリーセルにデータの第１のビットを書き込む際に、前記第１の不純物領域側の前記窒化シリコン膜に電荷を注入し、選択されたメモリーセルにデータの第２のビットを書き込む際に、前記第２の不純物領域側の前記窒化シリコン膜に電荷を注入する、請求項１又は２記載の不揮発性記憶装置。
4. ゲート電極、ソース領域、及び、ドレイン領域を各々が有し、第１の方向及び前記第１の方向と交差する第２の方向に配置された複数のメモリーセルと、
   前記第１の方向に並ぶメモリーセルの列に各々が接続された複数のワード線と、
   前記第１及び第２の方向と交差する第３の方向に並ぶメモリーセルの列に各々が接続された複数のソース線と、
   前記第１及び第３の方向と交差する第４の方向に並ぶメモリーセルの列に各々が接続された複数のビット線と、
   データの書き込み時に、前記複数のメモリーセルの内で選択されたメモリーセルの前記ゲート電極、前記ソース領域、及び、前記ドレイン領域に選択電圧を印加し、前記複数のメモリーセルの内で選択されたメモリーセル以外のメモリーセルの前記ゲート電極、前記ソース領域、及び、前記ドレイン領域の内の少なくとも２つに選択電圧を印加しないメモリー駆動回路と、
   を備える不揮発性記憶装置。
5. 前記第４の方向が、前記第２の方向と等しい、請求項１〜４のいずれか１項記載の不揮発性記憶装置。
6. 前記第４の方向が、前記第２の方向と交差する、請求項１〜４のいずれか１項記載の不揮発性記憶装置。
7. 請求項１〜６のいずれか１項記載の不揮発性記憶装置と、
   プロセッサーと、
   を備える半導体集積回路装置。
8. 請求項１〜６のいずれか１項記載の不揮発性記憶装置を備える電子機器。

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