JP6477013B2 - 半導体集積回路装置及び電子機器 - Google Patents

Description

本発明は、フラッシュメモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の電気的に書き換え可能な不揮発性メモリーを内蔵した半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置を用いた電子機器等に関する。

近年においては、電気的に書き換え可能な不揮発性メモリーとして、ＮＯＲ型フラッシュメモリーが広く普及している。そのような不揮発性メモリーにおいて、ビット線が延在する方向に隣接して配置される２つのメモリーセルのトランジスターのソースを１本のソース線に共通に接続することにより、メモリーセルを高集積化して単位面積当りの記憶容量を増加させることが行われている。その場合に、１本のソース線に共通に接続された２つのメモリーセルは、それらのメモリーセルに接続されたワード線を個別に選択するか、又は、異なるビット線に接続されることによって、個別に制御されていた。

関連する技術として、特許文献１には、メモリーアレイの面積の増大を抑えて、記憶情報の書き換えの信頼性を向上させることができる不揮発性メモリーを備える半導体装置が開示されている。この半導体装置は、ＭＩＳ・ＦＥＴを含んで構成される複数のメモリーセルが２次元格子状に配列されたメモリーアレイを備える半導体装置であって、ソースを共有し、第１方向に沿って対称の位置に隣接する第１メモリーセル及び第２メモリーセルと、第１メモリーセルのドレインと第２メモリーセルのドレインとに、それぞれ別個に電気的に接続されたビット線と、複数の第１メモリーセルに共通の第１ゲートと、第１ゲートと同電位である複数の第２メモリーセルに共通の第２ゲートとを有する。

即ち、特許文献１の半導体装置においては、ビット線が延在する方向に隣接する２つのメモリーセルのトランジスターのコントロールゲートが１本のコントロールゲート制御線に共通に接続されており、また、それらのトランジスターのメモリーゲートが１本のメモリーゲート制御線に共通に接続されている。一方、それらのトランジスターのドレインは、２本の異なるビット線に接続されている。

特開２００６−８６２８６号公報（段落０００８、請求項１、図２）

しかしながら、ビット線が延在する方向に隣接して配置される２つのメモリーセルのトランジスターのソースが１本のソース線に共通に接続された不揮発性メモリーにおいては、それらのメモリーセルの内の一方のみにデータを書き込む際に、共通のソース線に高電位が印加されるので、他方のメモリーセルが消去状態になり易い。その結果、他方のメモリーセルが劣化して、書き換え可能な回数が制限されてしまう。そのような隣接メモリーセルからのディスターブを抑制するためには、精度良く電圧制御を行うか、あるいは、ディスターブに対して十分な耐性を有するデバイスを用いることが必要になる。

そこで、上記の点に鑑み、本発明の第１の目的は、ビット線が延在する方向に隣接して配置される２つのメモリーセルのトランジスターのソースが１本のソース線に共通に接続された不揮発性メモリーを含む半導体集積回路装置において、単位面積当りの記憶容量と書き換え可能な回数との内の一方を優先した書き込みモードを、用途に合わせてフレキシブルに選択可能とすることである。

また、本発明の第２の目的は、１本のソース線に共通に接続された２つのメモリーセルの内の一方のメモリーセルのみにデータを書き込む際に、共通のビット線に印加される高電位による他方のメモリーセルの劣化を抑制することである。さらに、本発明の第３の目的は、そのような半導体集積回路装置を用いた電子機器等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の１つの観点に係る半導体集積回路装置は、メモリーセルアレイに配置され、各メモリーセルが不揮発性メモリーを構成するトランジスターを含み、トランジスターのソースが１本のソース線に共通に接続され、ビット線が延在する方向に隣接して配置される２つのメモリーセルと、第１の書き込みモードにおいて、２つのメモリーセルに２ビットのデータを記憶させ、第２の書き込みモードにおいて、２つのメモリーセルの両方又は一方に１ビットのデータを記憶させるメモリー制御回路とを備える。

本発明の１つの観点によれば、第１の書き込みモードにおいて２つのメモリーセルに２ビットのデータを記憶させ、第２の書き込みモードにおいて２つのメモリーセルに１ビットのデータを記憶させるメモリー制御回路を設けることにより、単位面積当りの記憶容量と書き換え可能な回数との内の一方を優先した書き込みモードを、用途に合わせてフレキシブルに選択することが可能になる。

ここで、メモリー制御回路が、メモリーセルアレイの第１の領域において２つのメモリーセルに２ビットのデータを記憶させ、メモリーセルアレイの第２の領域において２つのメモリーセルの両方又は一方に１ビットのデータを記憶させるようにしても良い。それにより、同一構造を有する複数のメモリーセルで構成される１つのメモリーセルアレイにおいて、単位面積当りの記憶容量が書き換え可能な回数よりも優先される記憶領域と、書き換え可能な回数が単位面積当りの記憶容量よりも優先される記憶領域とを使い分けることができる。

その場合に、半導体集積回路装置が、メモリーセルアレイの第１の領域及び第２の領域を指定するデータを保持するメモリーセルをさらに備えるようにしても良い。それにより、第１の領域及び第２の領域をフレキシブルに設定することができる。

また、半導体集積回路装置が、第１の書き込みモードにおいて、２つのメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線を個別に駆動し、第２の書き込みモードにおいて、２つのメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線を共通に駆動するワード線駆動回路と、２つのメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線の内の少なくとも一方に基準電位よりも高い所定の電位が印加されたときに、２つのメモリーセルのトランジスターのソースに共通に接続されたソース線に所定の電位を印加し、２本のワード線のいずれにも所定の電位が印加されないときに、ソース線に所定の電位を印加しないソース線駆動回路とをさらに備えるようにしても良い。

それにより、第１の書き込みモードにおいて、１つのメモリーセルに１ビットのデータが記憶されるので、単位面積当りの記憶容量が大きくなる。一方、第２の書き込みモードにおいては、１本のソース線に共通に接続された２つのメモリーセル間の干渉がなくなるので、隣接メモリーセルからのディスターブによるメモリーセルの劣化を抑制することができる。

また、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルに同一のデータが記憶されるので、それらのメモリーセルの内の選択された一方のメモリーセルからデータを読み出すことができる。従って、不揮発性メモリーに記憶されるデータの冗長度が高くなり、誤り検出等に利用することができる。

あるいは、半導体集積回路装置が、第１の書き込みモードにおいて、２つのメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線を個別に駆動し、第２の書き込みモードにおいて、２つのメモリーセルの内の一方のメモリーセルのトランジスターのコントロールゲートに接続されたワード線を駆動すると共に、他方のメモリーセルのトランジスターのコントロールゲートに接続されたワード線にトランジスターがオンしない電位を印加するワード線駆動回路と、２つのメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線の内の少なくとも一方に基準電位よりも高い所定の電位が印加されたときに、２つのメモリーセルのトランジスターのソースに共通に接続されたソース線に所定の電位を印加し、２本のワード線のいずれにも所定の電位が印加されないときに、ソース線に所定の電位を印加しないソース線駆動回路とをさらに備えるようにしても良い。

それにより、第２の書き込みモードにおいて、一方のメモリーセルに所定のデータを書き込まない場合には、共通のソース線に基準電位よりも高い所定の電位が印加されないので、隣接メモリーセルからのディスターブによるメモリーセルの劣化を抑制することができる。

さらに、第１の書き込みモードにおいて、２つのメモリーセルの内の一方のメモリーセルに所定のデータを書き込み、他方のメモリーセルに所定のデータを書き込まない場合に、ワード線駆動回路が、一方のメモリーセルのトランジスターのコントロールゲートに接続されたワード線に所定の電位を印加し、他方のメモリーセルのトランジスターのコントロールゲートに接続されたワード線に基準電位よりも高く所定の電位よりも低い第３の電位を印加するようにしても良い。

それにより、所定のデータを書き込まないメモリーセルのトランジスターのコントロールゲートに印加される電位が従来の電位（基準電位）よりも高くなり、ソース・コントロールゲート間の電位差が従来の値よりも小さくなる。従って、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内の一方のメモリーセルのみに所定のデータを書き込む際に、他方のメモリーセルが消去状態になり難くなるので、他方のメモリーセルの劣化を抑制することができる。

以上において、半導体集積回路装置が、第２の書き込みモードにおいて１ビットのデータを記憶した２つのメモリーセルの内のどちらからデータを読み出すかをワード線の対毎に指定し、又は、第２の書き込みモードにおいて２つのメモリーセルの内のどちらにデータを記憶させるかをワード線の対毎に指定するデータを保存するメモリーセルをさらに備えるようにしても良い。

このように、データを読み出すメモリーセル又はデータを記憶させるメモリーセルを指定するデータを保存するメモリーセルを設けることにより、一方のメモリーセルが初期不良であったり、使用途中で不良になった場合には、一方のメモリーセルを他方のメモリーセルで置き換えることができる。

本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。それにより、不揮発性メモリーにおける単位面積当りの記憶容量と書き換え可能な回数との内の一方を優先した書き込みモードを用途に合わせてフレキシブルに選択することが可能な電子機器を提供することができる。

本発明の一実施形態における不揮発性メモリーの構成例を示すブロック図。 図１に示す不揮発性メモリーのメモリーセル周辺の構成例を示す回路図。 メモリーセルアレイにおける第１の領域及び第２の領域の設定例を示す図。 本発明の一実施形態に係る半導体集積回路装置の一部の構成例を示す図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
＜不揮発性メモリー＞
図１は、本発明の一実施形態に係る半導体集積回路装置に内蔵された不揮発性メモリーの構成例を示すブロック図である。本発明の一実施形態に係る半導体集積回路装置は、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリーのみを内蔵しても良いし、不揮発性メモリーに加えて、所定の機能を有する回路ブロック又はＣＰＵ（中央演算装置）等の機能回路を内蔵しても良い。以下においては、不揮発性メモリーの一例として、ＮＯＲ型フラッシュメモリーについて説明する。

図１に示すように、この不揮発性メモリーは、メモリーセルアレイ１０と、電源回路２０と、ワード線昇圧回路３０と、ワード線駆動回路４０と、ソース線駆動回路５０と、スイッチ回路６０と、メモリー制御回路７０とを含んでいる。メモリー制御回路７０は、メモリーセルアレイ１０に含まれている複数のメモリーセルに消去動作、書き込み動作、又は、読み出し動作を行わせるように、電源回路２０〜スイッチ回路６０を制御する。

メモリーセルアレイ１０の複数のメモリーセルは、ｍ行ｎ列のマトリックス状に配置されている（ｍ及びｎは、２以上の整数）。例えば、メモリーセルアレイ１０は、２０４８行のメモリーセルを含んでいる。また、１行のメモリーセルは、１０２４個のメモリーセルを含み、１２８個の８ビットデータを記憶することができる。

また、メモリーセルアレイ１０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍと、複数のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｋと、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎとを含んでいる。それらのワード線の各々は、それぞれの行に配置された複数のメモリーセルに接続されている。また、それらのビット線の各々は、それぞれの列に配置された複数のメモリーセルに接続されている。

電源回路２０には、例えば、基準電源電位ＶＳＳと、データ消去及びデータ書き込み用の高電源電位ＶＰＰと、ロジック回路用のロジック電源電位ＶＤＤとが、外部から供給される。あるいは、電源回路２０は、外部から供給される複数の電源電位の内の１つの電源電位を昇圧又は降圧することにより、他の電源電位を生成しても良い。

基準電源電位ＶＳＳは、他の電位に対して相対的な基準となる基準電位であり、以下においては、基準電源電位ＶＳＳが接地電位（０Ｖ）である場合について説明する。高電源電位ＶＰＰは、基準電源電位ＶＳＳよりも高い所定の電位であり、例えば、５Ｖ〜１０Ｖ程度である。ロジック電源電位ＶＤＤは、基準電源電位ＶＳＳよりも高く高電源電位ＶＰＰよりも低い電位であり、例えば、１．２Ｖ〜１．８Ｖ程度である。ロジック電源電位ＶＤＤは、半導体集積回路装置において不揮発性メモリーと共に使用される機能回路の電源電位と共用されても良い。

電源回路２０は、ロジック電源電位ＶＤＤをメモリー制御回路７０に供給すると共に、メモリー制御回路７０の制御の下で、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤを、必要に応じて不揮発性メモリーの各部に供給する。図１においては、電源回路２０からワード線昇圧回路３０に供給される電源電位がワード線電源電位ＶＷＬとして示されており、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。

メモリーセルを消去状態にする消去モードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０に供給すると共に、高電源電位ＶＰＰをソース線駆動回路５０に供給する。ワード線昇圧回路３０は、ロジック電源電位ＶＤＤをワード線駆動回路４０に供給する。

メモリーセルにデータを書き込む書き込みモードにおいて、電源回路２０は、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤをワード線昇圧回路３０に供給すると共に、高電源電位ＶＰＰをソース線駆動回路５０に供給する。ワード線昇圧回路３０は、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤをワード線駆動回路４０に供給する。

メモリーセルからデータを読み出す読み出しモードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、ロジック電源電位ＶＤＤを上昇させてワード線昇圧電位ＶＵＰ（例えば、２．８Ｖ）を生成し、ワード線昇圧電位ＶＵＰをワード線駆動回路４０に供給する。

ワード線駆動回路４０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたワード線を駆動する。ソース線駆動回路５０は、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｋに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたソース線を駆動する。

スイッチ回路６０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎの経路にそれぞれ接続された複数のトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン又はオフする。メモリー制御回路７０は、スイッチ回路６０を介して、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎに接続されたメモリーセルに接続可能となっている。

メモリー制御回路７０は、例えば、組み合わせ回路及び順序回路を含む論理回路や、アナログ回路等で構成される。メモリー制御回路７０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、動作クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。メモリー制御回路７０は、チップセレクト信号ＣＳによって不揮発性メモリーが選択されたときに、モードセレクト信号ＭＳに従って、不揮発性メモリーを、消去モード、書き込みモード、又は、読み出しモードに設定する。

書き込みモード及び読み出しモードにおいて、メモリー制御回路７０は、動作クロック信号ＣＫに同期して、アドレス信号ＡＤによって指定されたメモリーセルにアクセスするように不揮発性メモリーの各部を制御する。例えば、書き込みモードにおいて、メモリー制御回路７０は、書き込みデータを入力し、アドレス信号ＡＤによって指定されたメモリーセルにデータを書き込むように不揮発性メモリーの各部を制御する。また、読み出しモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルからデータを読み出すように不揮発性メモリーの各部を制御し、読み出しデータを出力する。

読み出しモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルに接続されたスイッチ回路６０のトランジスターをオンさせて、そのメモリーセルに流れる読み出し電流に基づいてデータを読み出す。その際に、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルに流れる読み出し電流をリファレンスセル７０ａに流れる読み出し電流と比較することにより、指定されたメモリーセルに記憶されているデータが「０」であるか「１」であるかを判定しても良い。

＜メモリーセル周辺の構成＞
図２は、図１に示す不揮発性メモリーのメモリーセル周辺の構成例を示す回路図である。図２には、メモリーセルアレイの一部の領域に配置された４つのメモリーセルＭＣ００〜ＭＣ１１と、ワード線駆動回路４０の一部と、ソース線駆動回路５０の一部とが示されている。

各々のメモリーセルは、不揮発性メモリーを構成するトランジスター（図２においては、一例として、ＮチャネルＭＯＳトランジスターを示す）を含んでいる。メモリーセルのトランジスターは、ドレインＤ、ソースＳ、コントロールゲートＣＧ、及び、フローティングゲートを有し、フローティングゲートに蓄積される電荷に応じてデータを記憶する。

図２に示すように、第１行のメモリーセルＭＣ００、ＭＣ０１、・・・のトランジスターのコントロールゲートＣＧが、ワード線ＷＬ０に接続されており、第２行のメモリーセルＭＣ１０、ＭＣ１１、・・・のトランジスターのコントロールゲートＣＧが、ワード線ＷＬ１に接続されている。

また、ビット線が延在する方向に隣接して配置される２つのメモリーセルＭＣ００及びＭＣ１０のトランジスターのソースＳが、１本のソース線ＳＬ０に共通に接続されており、ビット線が延在する方向に隣接して配置される２つのメモリーセルＭＣ０１及びＭＣ１１のトランジスターのソースＳも、１本のソース線ＳＬ０に共通に接続されている。

さらに、第１列のメモリーセルＭＣ００、ＭＣ１０、・・・のトランジスターのドレインＤが、ビット線ＢＬ０に接続されており、第２列のメモリーセルＭＣ０１、ＭＣ１１、・・・のトランジスターのドレインＤが、ビット線ＢＬ１に接続されている。

ワード線駆動回路４０は、ワード線ＷＬ０、ＷＬ１、・・・を駆動する複数のワード線ドライバーを含んでいる。それらのワード線ドライバーの入力端子には、メモリーセルアレイを構成する複数のメモリーセルの内から１行又は複数行のメモリーセルを選択する際にローレベルに活性化されるローアクティブの行選択信号ＳＷ０、ＳＷ１、・・・が、メモリー制御回路７０（図１）から入力される。

また、ワード線駆動回路４０には、ワード線昇圧回路３０（図１）から各種の電源電位が供給される。図２に示す電源電位ＶＨは、消去モードにおいてロジック電源電位ＶＤＤであり、書き込みモードにおいて高電源電位ＶＰＰであり、読み出しモードにおいてワード線昇圧電位ＶＵＰである。また、図２に示す電源電位ＶＬは、消去モード及び読み出しモードにおいて基準電源電位ＶＳＳであり、書き込みモードにおいてロジック電源電位ＶＤＤである。

各々のワード線ドライバーは、例えば、レベルシフター４１と、インバーター４２とを含み、さらに、インバーター４３と、トランスミッションゲート４４及び４５とを含んでも良い。レベルシフター４１は、行選択信号のハイレベルの電位を電源電位ＶＨにシフトする。インバーター４２の一方の電源端子には、電源電位ＶＨが供給される。また、インバーター４２の他方の電源端子には、基準電源電位ＶＳＳが供給されても良いし、図２に示すように、トランスミッションゲート４４又は４５によって電源電位ＶＬと基準電源電位ＶＳＳとの内から選択された一方が供給されても良い。

トランスミッションゲート４４のＰチャネルトランジスターのゲート、及び、トランスミッションゲート４５のＮチャネルトランジスターのゲートには、ソース線が共通の隣接する行の行選択信号が印加される。インバーター４３は、その行選択信号を反転して、反転された信号を、トランスミッションゲート４４のＮチャネルトランジスターのゲート、及び、トランスミッションゲート４５のＰチャネルトランジスターのゲートに出力する。

ワード線ドライバーは、書き込みモードにおいて、行選択信号がアクティブであるときに、高電源電位ＶＰＰをワード線に出力し、行選択信号がノンアクティブであるときに、基準電源電位ＶＳＳ又はロジック電源電位ＶＤＤをワード線に出力する。また、ワード線ドライバーは、読み出しモードにおいて、行選択信号がアクティブであるときに、ワード線昇圧電位ＶＵＰをワード線に出力し、行選択信号がノンアクティブであるときに、基準電源電位ＶＳＳをワード線に出力する。

例えば、書き込みモードにおいて、ワード線ＷＬ０を駆動するワード線ドライバーは、行選択信号ＳＷ０がアクティブであるときに、高電源電位ＶＰＰをワード線ＷＬ０に出力する。また、ワード線ＷＬ０を駆動するワード線ドライバーは、行選択信号ＳＷ０及びＳＷ１がノンアクティブであるときに、基準電源電位ＶＳＳをワード線ＷＬ０に出力し、行選択信号ＳＷ０がノンアクティブで行選択信号ＳＷ１がアクティブであるときに、ロジック電源電位ＶＤＤをワード線ＷＬ０に出力する。

ソース線駆動回路５０には、電源回路２０（図１）からソース線電源電位ＶＳＬが供給される。ソース線電源電位ＶＳＬは、消去モード及び書き込みモードにおいて高電源電位ＶＰＰであり、読み出しモードにおいて基準電源電位ＶＳＳである。ソース線駆動回路５０は、ソース線ＳＬ０、・・・に接続されたメモリーセルのトランジスターのソースＳを駆動するために、複数のトランスミッションゲート５１と、複数のＯＲ回路５２と、複数のインバーター５３とを含んでいる。

ＯＲ回路５２の一方の入力端子は、ワード線ＷＬ０に接続され、ＯＲ回路５２の他方の入力端子は、ワード線ＷＬ１に接続されている。ＯＲ回路５２の出力端子は、トランスミッションゲート５１のＮチャネルトランジスターのゲートに接続されている。インバーター５３は、ＯＲ回路５２の出力信号を反転して、反転された信号をトランスミッションゲート５１のＰチャネルトランジスターのゲートに出力する。

ＯＲ回路５２は、書き込みモードにおいて、ソース線が共通の隣接する２行のワード線の内の少なくとも一方のワード線の電位がハイレベル（高電源電位ＶＰＰ）であるときに、ハイレベルの信号を出力し、両方のワード線の電位がローレベル（基準電源電位ＶＳＳ又はロジック電源電位ＶＤＤ）であるときに、基準電源電位ＶＳＳを出力する。

また、ＯＲ回路５２は、読み出しモードにおいて、ソース線が共通の隣接する２行のワード線の内の少なくとも一方のワード線の電位がハイレベル（ワード線昇圧電位ＶＵＰ）であるときに、ハイレベルの信号を出力し、両方のワード線の電位がローレベル（基準電源電位ＶＳＳ）であるときに、基準電源電位ＶＳＳを出力する。

それにより、トランスミッションゲート５１は、ソース線が共通の隣接する２行のワード線の内の少なくとも一方のワード線の行選択信号がアクティブであるときに、ソース線電源電位ＶＳＬをソース線に出力する。

以下においては、一例として、図２に示す４つのメモリーセルＭＣ００〜ＭＣ１１の動作について説明する。
＜消去モード＞
消去モードにおいては、ワード線駆動回路４０が、ワード線ＷＬ０及びＷＬ１に基準電源電位ＶＳＳを印加し、ソース線駆動回路５０が、図示しない経路を介して、ソース線ＳＬ０に高電源電位ＶＰＰを印加する。また、メモリー制御回路７０が、スイッチ回路６０をオフさせて、ビット線ＢＬ０及びＢＬ１をオープン状態（ハイ・インピーダンス状態）にする。

それにより、メモリーセルＭＣ００〜ＭＣ１１のトランジスターのコントロールゲートＣＧに基準電源電位ＶＳＳが印加され、ソースＳに高電源電位ＶＰＰが印加され、ドレインＤがオープン状態にされる。その結果、フローティングゲートに蓄積された電子がソースＳ側に放出されて、メモリーセルＭＣ００〜ＭＣ１１に記憶されているデータが「１」になる。

＜第１の書き込みモード＞
第１の書き込みモードにおいて、メモリー制御回路７０は、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルに２ビットのデータを記憶させる。メモリー制御回路７０は、書き込みデータに従って、それらのメモリーセルを制御する行選択信号を個別に活性化又は非活性化する。

ワード線駆動回路４０は、メモリー制御回路７０から供給される行選択信号に従って、第１の書き込みモードにおいて、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルのトランジスターのコントロールゲートＣＧにそれぞれ接続された２本のワード線を個別に駆動する。

また、ソース線駆動回路５０は、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルのトランジスターのコントロールゲートＣＧにそれぞれ接続された２本のワード線の内の少なくとも一方に高電源電位ＶＰＰが印加されたときに、それらのメモリーセルのトランジスターのソースＳに共通に接続されたソース線に高電源電位ＶＰＰを印加する。一方、ソース線駆動回路５０は、それらのワード線のいずれにも高電源電位ＶＰＰが印加されないときに、ソース線に高電源電位ＶＰＰを印加せずに、ソース線ＳＬ０をオープン状態とする。

それにより、第１の書き込みモードにおいては、１つのメモリーセルに１ビットのデータが記憶されるので、単位面積当りの記憶容量が大きくなる。例えば、メモリーセルＭＣ００に所定のデータ「０」を書き込み、メモリーセルＭＣ１０に所定のデータ「０」を書き込まない場合に、メモリー制御回路７０は、行選択信号ＳＷ０をローレベルに活性化すると共に、行選択信号ＳＷ１をハイレベルに非活性化する。ワード線駆動回路４０は、ワード線ＷＬ０に高電源電位ＶＰＰを印加し、ワード線ＷＬ１にメモリーセルＭＣ１０のトランジスターがオンしない電位を印加する。

ソース線駆動回路５０は、ビット線が延在する方向に隣接して配置される２つのメモリーセルＭＣ００及びＭＣ１０のトランジスターのソースＳに共通に接続されたソース線ＳＬ０に高電源電位ＶＰＰを印加する。また、メモリー制御回路７０は、スイッチ回路６０をオンさせて、メモリーセルＭＣ００及びＭＣ１０のトランジスターのドレインＤに接続されたビット線ＢＬ０に基準電源電位ＶＳＳを印加する。

それにより、メモリーセルＭＣ００のトランジスターのコントロールゲートＣＧに高電源電位ＶＰＰが印加され、ソースＳに高電源電位ＶＰＰが印加され、ドレインＤに基準電源電位ＶＳＳが印加される。その結果、メモリーセルＭＣ００のトランジスターのソースＳからドレインＤに向けて電流が流れる。その電流によって発生したホットキャリア（本実施形態においては、電子）がフローティングゲートに注入されることにより、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。このようにして、メモリーセルＭＣ００にデータ「０」が書き込まれる。

一方、メモリーセルＭＣ１０のトランジスターのコントロールゲートＣＧには、トランジスターがオンしない電位が印加される。従って、メモリーセルＭＣ１０のトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。このように、メモリーセルＭＣ１０にはデータ「０」が書き込まれないので、消去状態におけるデータ「１」が維持される。

その際に、ワード線駆動回路４０は、メモリーセルＭＣ１０のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ１に基準電源電位ＶＳＳを印加しても良い。しかしながら、共通のソース線ＳＬ０に高電源電位ＶＰＰが印加されるので、メモリーセルＭＣ１０が消去状態になり易く、メモリーセルＭＣ１０の劣化によって書き換え可能な回数が制限されてしまう。

そこで、ワード線駆動回路４０は、メモリーセルＭＣ１０のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ１に、基準電源電位ＶＳＳよりも高く高電源電位ＶＰＰよりも低い第３の電位を印加しても良い。第３の電位は、データ「０」を書き込まないメモリーセルのトランジスターがオンしない電位であり、例えば、ロジック電源電位ＶＤＤとしても良い。

それにより、データ「０」を書き込まないメモリーセルのトランジスターのコントロールゲートＣＧに印加される電位が従来の電位（基準電源電位ＶＳＳ）よりも高くなり、ソース・コントロールゲート間の電位差が、従来の値（ＶＰＰ−ＶＳＳ）よりも小さくなる。従って、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内の一方のメモリーセルのみに所定のデータを書き込む際に、他方のメモリーセルが消去状態になり難くなるので、他方のメモリーセルの劣化を抑制することができる。

＜第２の書き込みモード＞
第２の書き込みモードにおいて、メモリー制御回路７０は、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの両方又は一方に１ビットのデータを記憶させる。

まず、第２の書き込みモードにおいて、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの両方に１ビットのデータを記憶させる場合について説明する。その場合に、メモリー制御回路７０は、書き込みデータに従って、それらのメモリーセルを制御する行選択信号を共通に活性化又は非活性化する。

ワード線駆動回路４０は、メモリー制御回路７０から供給される行選択信号に従って、第２の書き込みモードにおいて、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルのトランジスターのコントロールゲートＣＧにそれぞれ接続された２本のワード線を共通に駆動する。

また、ソース線駆動回路５０は、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルのトランジスターのコントロールゲートＣＧにそれぞれ接続された２本のワード線の内の少なくとも一方に高電源電位ＶＰＰが印加されたときに、それらのメモリーセルのトランジスターのソースＳに共通に接続されたソース線に高電源電位ＶＰＰを印加する。一方、ソース線駆動回路５０は、それらのワード線のいずれにも高電源電位ＶＰＰが印加されないときに、ソース線に高電源電位ＶＰＰを印加せずに、ソース線ＳＬ０をオープン状態とする。

それにより、１本のソース線に共通に接続された２つのメモリーセルの間の干渉がなくなるので、隣接メモリーセルからのディスターブによるメモリーセルの劣化を抑制することができる。また、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルに同一のデータが記憶されるので、それらのメモリーセルの内の選択された一方からデータを読み出すことができる。従って、不揮発性メモリーに記憶されるデータの冗長度が高くなり、誤り検出等に利用することができる。

例えば、メモリーセルＭＣ００及びＭＣ１０にデータ「０」を書き込む場合に、メモリー制御回路７０は、行選択信号ＳＷ０及びＳＷ１をローレベルに活性化する。ワード線駆動回路４０は、メモリーセルＭＣ００のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ０、及び、メモリーセルＭＣ１０のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ１に、高電源電位ＶＰＰを印加する。

ソース線駆動回路５０は、メモリーセルＭＣ００及びＭＣ１０のトランジスターのソースＳに共通に接続されたソース線ＳＬ０に高電源電位ＶＰＰを印加する。また、メモリー制御回路７０は、スイッチ回路６０をオンさせて、メモリーセルＭＣ００及びＭＣ１０のトランジスターのドレインＤに接続されたビット線ＢＬ０に基準電源電位ＶＳＳを印加する。

それにより、メモリーセルＭＣ００及びＭＣ１０のトランジスターのコントロールゲートＣＧに高電源電位ＶＰＰが印加され、ソースＳに高電源電位ＶＰＰが印加され、ドレインＤに基準電源電位ＶＳＳが印加される。その結果、メモリーセルＭＣ００及びＭＣ１０のトランジスターのソースＳからドレインＤに向けて電流が流れて、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。このようにして、メモリーセルＭＣ００及びＭＣ１０にデータ「０」が書き込まれる。

一方、メモリーセルＭＣ００及びＭＣ１０にデータ「０」を書き込まない場合に、メモリー制御回路７０は、行選択信号ＳＷ０及びＳＷ１をハイレベルに非活性化する。ワード線駆動回路４０は、メモリーセルＭＣ００のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ０、及び、メモリーセルＭＣ１０のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ１に、基準電源電位ＶＳＳを印加する。

ソース線駆動回路５０は、メモリーセルＭＣ００及びＭＣ１０のトランジスターのソースＳに共通に接続されたソース線ＳＬ０をオープン状態にする。また、メモリー制御回路７０は、スイッチ回路６０をオンさせて、メモリーセルＭＣ００及びＭＣ１０のトランジスターのドレインＤに接続されたビット線ＢＬ０に基準電源電位ＶＳＳを印加する。

それにより、メモリーセルＭＣ００及びＭＣ１０のトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。このように、メモリーセルＭＣ００及びＭＣ１０にはデータ「０」が書き込まれないので、消去状態におけるデータ「１」が維持される。

次に、第２の書き込みモードにおいて、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内の一方のメモリーセルに１ビットのデータを記憶させる場合について説明する。その場合に、メモリー制御回路７０は、書き込みデータに従って、一方のメモリーセルを制御する行選択信号を活性化又は非活性化すると共に、他方のメモリーセルを制御する行選択信号を非活性化する。

ワード線駆動回路４０は、メモリー制御回路７０から供給される行選択信号に従って、第２の書き込みモードにおいて、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内の一方のメモリーセルのトランジスターのコントロールゲートＣＧに接続されたワード線を駆動すると共に、他方のメモリーセルのトランジスターのコントロールゲートＣＧに接続されたワード線にトランジスターがオンしない電位を印加する。

また、ソース線駆動回路５０は、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルのトランジスターのコントロールゲートＣＧにそれぞれ接続された２本のワード線の内の少なくとも一方に高電源電位ＶＰＰが印加されたときに、それらのメモリーセルのトランジスターのソースＳに共通に接続されたソース線に高電源電位ＶＰＰを印加する。一方、ソース線駆動回路５０は、それらのワード線のいずれにも高電源電位ＶＰＰが印加されないときに、ソース線に高電源電位ＶＰＰを印加せずに、ソース線ＳＬ０をオープン状態とする。

それにより、第２の書き込みモードにおいて、一方のメモリーセルに所定のデータを書き込まない場合には、共通のソース線に高電源電位ＶＰＰが印加されないので、隣接メモリーセルからのディスターブによるメモリーセルの劣化を抑制することができる。

例えば、ビット線が延在する方向に隣接して配置されて１本のソース線ＳＬ０に共通に接続された２つのメモリーセルＭＣ００及びＭＣ１０の内から選択された一方のメモリーセルＭＣ００にデータ「０」を書き込む場合に、メモリー制御回路７０は、行選択信号ＳＷ０をローレベルに活性化すると共に、行選択信号ＳＷ１をハイレベルに非活性化する。

ワード線駆動回路４０は、メモリーセルＭＣ００のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ０に高電源電位ＶＰＰを印加すると共に、メモリーセルＭＣ１０のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ１に、基準電源電位ＶＳＳ又はロジック電源電位ＶＤＤを印加する。

ソース線駆動回路５０は、ビット線が延在する方向に隣接して配置される２つのメモリーセルＭＣ００及びＭＣ１０のトランジスターのソースＳに共通に接続されたソース線ＳＬ０に高電源電位ＶＰＰを印加する。また、メモリー制御回路７０は、スイッチ回路６０をオンさせて、メモリーセルＭＣ００のトランジスターのドレインＤに接続されたビット線ＢＬ０に基準電源電位ＶＳＳを印加する。

それにより、メモリーセルＭＣ００のトランジスターのコントロールゲートＣＧに高電源電位ＶＰＰが印加され、ソースＳに高電源電位ＶＰＰが印加され、ドレインＤに基準電源電位ＶＳＳが印加される。その結果、メモリーセルＭＣ００のトランジスターのソースＳからドレインＤに向けて電流が流れて、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。このようにして、メモリーセルＭＣ００にデータ「０」が書き込まれる。

一方、選択されたメモリーセルＭＣ００に消去状態のデータ「１」を残す場合には、メモリー制御回路７０が、行選択信号ＳＷ０及びＳＷ１をハイレベルに非活性化する。ワード線駆動回路４０は、メモリーセルＭＣ００のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ０、及び、メモリーセルＭＣ１０のトランジスターのコントロールゲートＣＧに接続されたワード線ＷＬ１に、基準電源電位ＶＳＳを印加する。

ソース線駆動回路５０は、メモリーセルＭＣ００及びＭＣ１０のトランジスターのソースＳに共通に接続されたソース線ＳＬ０に高電源電位ＶＰＰを印加せずに、ソース線ＳＬ０をオープン状態とする。また、メモリー制御回路７０は、スイッチ回路６０をオンさせて、メモリーセルＭＣ００及びＭＣ１０のトランジスターのドレインＤに接続されたビット線ＢＬ０に基準電源電位ＶＳＳを印加する。

それにより、メモリーセルＭＣ００のトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。このように、メモリーセルＭＣ００にはデータ「０」が書き込まれないので、消去状態におけるデータ「１」が維持される。

＜読み出しモード＞
読み出しモードにおいては、メモリー制御回路７０が、アドレス信号によって指定された行の行選択信号をローレベルに活性化すると共に、それ以外の行選択信号をハイレベルに非活性化する。ワード線駆動回路４０は、アドレス信号によって指定された行のワード線にワード線昇圧電位ＶＵＰを印加すると共に、それ以外のワード線に基準電源電位ＶＳＳを印加する。

また、ソース線駆動回路５０は、アドレス信号によって指定された行のワード線に接続されたメモリーセルのトランジスターのソースＳに接続されたソース線に基準電源電位ＶＳＳを印加する。さらに、メモリー制御回路７０は、アドレス信号によって指定された列のビット線に接続されたスイッチ回路６０をオンさせて、基準電源電位ＶＳＳよりも高い１Ｖ程度のビット線電位をビット線に印加する。

それにより、アドレス信号によって指定されたメモリーセルのトランジスターのコントロールゲートＣＧにワード線昇圧電位ＶＵＰが印加され、ソースＳに基準電源電位ＶＳＳが印加され、ドレインＤにビット線電位が印加される。その結果、アドレス信号によって指定されるメモリーセルにおいて、メモリーセルのトランジスターのドレインＤからソースＳに向けてドレイン電流が流れる。ドレイン電流の大きさは、フローティングゲートに蓄積されている負の電荷の量によって異なるので、メモリー制御回路７０は、ドレイン電流の大きさに基づいてメモリーセルからデータを読み出すことができる。

本実施形態によれば、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルに２ビットのデータを記憶させる第１の書き込みモードと、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルに１ビットのデータを記憶させる第２の書き込みモードとを設けることにより、単位面積当りの記憶容量と書き換え可能な回数との内の一方を優先した書き込みモードを用途に合わせてフレキシブルに選択することが可能になる。

＜書き込みモードの選択＞
第１の書き込みモードと第２の書き込みモードとは、半導体集積回路装置が適用される製品の用途に応じてフレキシブルに選択されても良い。例えば、第１の書き込みモードと第２の書き込みモードとの内のどちらを選択するかを指定する書き込みモード指定データを保存する指定データ保存メモリーセルが、図１に示すメモリーセルアレイ１０内に設けられる。

半導体集積回路装置に内蔵された機能回路は、外部からの指示に従って、書き込みモード指定データを指定データ保存メモリーセルに保存させる。メモリー制御回路７０は、例えば、起動時に指定データ保存メモリーセルから書き込みモード指定データを読み出すことにより、書き込みモード指定データに従って、第１の書き込みモードと第２の書き込みモードとの内の一方を選択する。

あるいは、メモリーセルアレイ１０の領域毎に第１の書き込みモードと第２の書き込みモードとが選択されても良い。例えば、第１の書き込みモードが適用される第１の領域と、第２の書き込みモードが適用される第２の領域とを指定する領域指定データを保存する指定データ保存メモリーセルが、図１に示すメモリーセルアレイ１０内に設けられる。

半導体集積回路装置に内蔵された機能回路は、外部からの指示に従って、領域指定データを指定データ保存メモリーセルに保存させる。メモリー制御回路７０は、例えば、起動時に指定データ保存メモリーセルから領域指定データを読み出すことにより、領域指定データに従って、第１の領域及び第２の領域を設定する。それにより、第１の領域及び第２の領域をフレキシブルに設定することができる。

図３は、メモリーセルアレイにおける第１の領域及び第２の領域の設定例を示す図である。図３に示すように、メモリーセルアレイ１０内の一部の領域が、第１の書き込みモードが適用される第１の領域として設定される。また、メモリーセルアレイ１０内の他の一部の領域が、第２の書き込みモードが適用される第２の領域として設定される。

例えば、メモリーセルアレイ１０の第１の領域は、書き換え回数が少ないプログラムメモリーとして使用される。プログラムメモリーにおいては、単位面積当りの記憶容量が書き換え可能な回数よりも優先される。一方、メモリーセルアレイ１０の第２の領域は、書き換え回数が多いデータメモリーとして使用される。データメモリーにおいては、書き換え可能な回数が単位面積当りの記憶容量よりも優先される。

メモリー制御回路７０は、メモリーセルアレイ１０の第１の領域においてビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルに２ビットのデータを記憶させ、メモリーセルアレイ１０の第２の領域においてビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの両方又は一方に１ビットのデータを記憶させる。

それにより、同一構造を有する複数のメモリーセルで構成される１つのメモリーセルアレイ１０において、単位面積当りの記憶容量が書き換え可能な回数よりも優先される記憶領域と、書き換え可能な回数が単位面積当りの記憶容量よりも優先される記憶領域とを使い分けることができる。

＜メモリーセルの置き換え＞
ところで、第２の書き込みモードにおいては、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルに同一のデータを記憶させることが可能である。従って、一方のメモリーセルが初期不良であったり、使用途中で不良になった場合には、一方のメモリーセルを他方のメモリーセルで置き換えることができる。

図４は、本発明の一実施形態に係る半導体集積回路装置の一部の構成例を示すブロック図である。図４には、図１に示す不揮発性メモリーの一部に加えて、機能回路として、レジスター８０及びベリファイ回路９０が示されている。ベリファイ回路９０は、例えば、ＡＮＤ回路等を含む論理回路で構成される。以下においては、半導体集積回路装置に入力される書き込みデータが８ビットである場合について説明する。

図４に示すように、半導体集積回路装置に入力される書き込みデータは、レジスター８０に保持された後、レジスター８０からメモリー制御回路７０に供給される。メモリー制御回路７０は、第２の書き込みモードにおいて、不揮発性メモリーの各部を制御することにより、メモリーセルアレイ１０の一部の領域においてビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２行のメモリーセルに書き込みデータを記憶させる。例えば、メモリー制御回路７０は、図２に示す第１行（８個）のメモリーセルＭＣ００、ＭＣ０１、・・・と、第２行（８個）のメモリーセルＭＣ１０、ＭＣ１１、・・・とに、同一の８ビットの書き込みデータを記憶させる。

半導体集積回路装置は、第２の書き込みモードにおいて１ビットのデータを記憶した２つのメモリーセルの内のどちらからデータを読み出すかをワード線の対毎に指定する指定データを保存する指定データ保存メモリーセルを、メモリーセルアレイ１０に備えている。例えば、指定データ保存メモリーセルには、ワード線ＷＬ０及びＷＬ１の対に対応する指定データの初期値として、２つのメモリーセルの内の第１のメモリーセルを指定する値が保存されている。

その場合に、メモリー制御回路７０は、ワード線ＷＬ０に接続された第１行のメモリーセルＭＣ００、ＭＣ０１、・・・からデータを読み出して、読み出しデータをベリファイ回路９０に供給する。ベリファイ回路９０は、レジスター８０から供給される書き込みデータと、メモリー制御回路７０から供給される読み出しデータとを比較して、両者が一致するか否かを判定し、判定結果をメモリー制御回路７０に出力する。

両者が一致する場合には、メモリー制御回路７０は、ワード線ＷＬ０に接続された第１行のメモリーセルＭＣ００、ＭＣ０１、・・・を、データを読み出すメモリーセルとして決定する。一方、両者が一致しない場合には、メモリー制御回路７０は、ワード線ＷＬ１に接続された第２行のメモリーセルＭＣ１０、ＭＣ１１、・・・からデータを読み出して、読み出しデータをベリファイ回路９０に供給する。ベリファイ回路９０は、レジスター８０から供給される書き込みデータと、メモリー制御回路７０から供給される読み出しデータとを比較して、両者が一致するか否かを判定し、判定結果をメモリー制御回路７０に出力する。

両者が一致する場合には、メモリー制御回路７０は、ワード線ＷＬ１に接続された第２行のメモリーセルＭＣ１０、ＭＣ１１、・・・を、データを読み出すメモリーセルとして決定する。その場合に、メモリー制御回路７０は、ワード線ＷＬ０及びＷＬ１の対に対応する指定データの値を、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内の第２のメモリーセルを指定する値に書き換える。

あるいは、半導体集積回路装置は、第２の書き込みモードにおいてビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内のどちらにデータを記憶させるかをワード線の対毎に指定する指定データを保存する指定データ保存メモリーセルを、メモリーセルアレイ１０に備えても良い。例えば、指定データ保存メモリーセルには、指定データの初期値として、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内の第１のメモリーセルを指定する値が保存されている。

その場合に、メモリー制御回路７０は、第２の書き込みモードにおいて、不揮発性メモリーの各部を制御することにより、メモリーセルアレイ１０の一部の領域においてビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２行のメモリーセルの内の第１行のメモリーセルに書き込みデータを記憶させる。例えば、メモリー制御回路７０は、図２に示すワード線ＷＬ０に接続された第１行（８個）のメモリーセルＭＣ００、ＭＣ０１、・・・に、８ビットの書き込みデータを記憶させる。

また、メモリー制御回路７０は、第１行のメモリーセルＭＣ００、ＭＣ０１、・・・からデータを読み出して、読み出しデータをベリファイ回路９０に供給する。ベリファイ回路９０は、レジスター８０から供給される書き込みデータと、メモリー制御回路７０から供給される読み出しデータとを比較して、両者が一致するか否かを判定し、判定結果をメモリー制御回路７０に出力する。

両者が一致する場合には、メモリー制御回路７０は、ワード線ＷＬ０に接続された第１行のメモリーセルＭＣ００、ＭＣ０１、・・・を、データを記憶させるメモリーセルとして決定する。一方、両者が一致しない場合には、メモリー制御回路７０は、ワード線ＷＬ１に接続された第２行のメモリーセルＭＣ１０、ＭＣ１１、・・・に、８ビットの書き込みデータを記憶させる。

メモリー制御回路７０は、第２行のメモリーセルＭＣ１０、ＭＣ１１、・・・からデータを読み出して、読み出しデータをベリファイ回路９０に供給する。ベリファイ回路９０は、レジスター８０から供給される書き込みデータと、メモリー制御回路７０から供給される読み出しデータとを比較して、両者が一致するか否かを判定し、判定結果をメモリー制御回路７０に出力する。

両者が一致する場合には、メモリー制御回路７０は、ワード線ＷＬ１に接続された第２行のメモリーセルＭＣ１０、ＭＣ１１、・・・を、データを記憶させるメモリーセルとして決定する。その場合に、メモリー制御回路７０は、ワード線ＷＬ０及びＷＬ１の対に対応する指定データの値を、ビット線が延在する方向に隣接して配置されて１本のソース線に共通に接続された２つのメモリーセルの内の第２のメモリーセルを指定する値に書き換える。

このように、データを読み出すメモリーセル又はデータを記憶させるメモリーセルを指定する指定データを保存するメモリーセルを設けることにより、一方のメモリーセルが初期不良であったり、使用途中で不良になった場合には、一方のメモリーセルを他方のメモリーセルで置き換えることができる。

＜電子機器＞
次に、本発明の一実施形態に係る電子機器について、図５を参照しながら説明する。
図５は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。電子機器１００は、本発明の一実施形態に係る半導体集積回路装置１１０と、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでも良い。なお、図５に示す構成要素の一部を省略又は変更しても良いし、あるいは、図５に示す構成要素に他の構成要素を付加しても良い。

半導体集積回路装置１１０は、不揮発性メモリーを含んでおり、ＣＰＵ１２０からのコマンドに応じて各種の処理を行う。例えば、半導体集積回路装置１１０は、不揮発性メモリーに記憶されているパラメーターに基づいて、入力されたデータを補正したり、データのフォーマットを変換したりする。

ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、半導体集積回路装置１１０から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。

操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。

通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。

電子機器１００としては、例えば、スマートカード、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本実施形態によれば、単位面積当りの記憶容量と書き換え可能な回数との内の一方を優先した書き込みモードを用途に合わせてフレキシブルに選択することが可能な電子機器を提供することができる。従って、単位面積当りの記憶容量を大きくして半導体集積回路装置１１０の不揮発性メモリーにプログラムを記憶させることによりＲＯＭ１４０を省略したり、書き換え可能な回数を多くして半導体集積回路装置１１０の不揮発性メモリーにデータを記憶させることによりＲＡＭ１５０を省略したりすることができる。

上記の実施形態においては、本発明をＮＯＲ型フラッシュメモリーに適用した場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…メモリーセルアレイ、２０…電源回路、３０…ワード線昇圧回路、４０…ワード線駆動回路、４１…レベルシフター、４２、４３、５３…インバーター、４４、４５、５１…トランスミッションゲート、５０…ソース線駆動回路、５２…ＯＲ回路、６０…スイッチ回路、７０…メモリー制御回路、７０ａ…リファレンスセル、８０…レジスター、９０…ベリファイ回路、１００…電子機器、１１０…半導体集積回路装置、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、ＷＬ０〜ＷＬｍ…ワード線、ＳＬ０〜ＳＬｋ…ソース線、ＢＬ０〜ＢＬｎ…ビット線、ＭＣ００〜ＭＣ１１…メモリーセル、Ｄ…ドレイン、Ｓ…ソース、ＣＧ…コントロールゲート

Claims (8)

1. メモリーセルアレイに配置され、各メモリーセルが不揮発性メモリーを構成するトランジスターを含み、前記トランジスターのソースが１本のソース線に共通に接続され、ビット線が延在する方向に隣接して配置される第１のメモリーセルと第２のメモリーセルと、
   第１の書き込みモードにおいて、前記第１のメモリーセルと前記第２のメモリーセルに２ビットのデータを記憶させ、前記トランジスターのコントロールゲートにそれぞれ接続された２本のワード線を個別に駆動し、第２の書き込みモードにおいて、前記トランジスターのコントロールゲートにそれぞれ接続された２本のワード線を共通に駆動するワード線駆動回路と、
   前記第１のメモリーセルと前記第２のメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線の内の少なくとも一方に基準電位よりも高い所定の電位が印加されたときに、前記トランジスターのソースに共通に接続されたソース線に前記所定の電位を印加し、前記２本のワード線のいずれにも前記所定の電位が印加されないときに、前記ソース線に前記所定の電位を印加しないソース線駆動回路と、を備え
   第２の書き込みモードにおいて、前記第１のメモリーセルと前記第２のメモリーセルの両方、又は前記第１のメモリーセルと前記第２のメモリーセルのいずれか一方に１ビットのデータを記憶させるメモリー制御回路と、を備える、半導体集積回路装置。
2. 前記メモリー制御回路が、前記メモリーセルアレイの第１の領域において前記第１のメモリーセルと前記第２のメモリーセルとに２ビットのデータを記憶させ、前記メモリーセルアレイの第２の領域において前記第１のメモリーセルと前記第２のメモリーセルの両方、又は第１のメモリーセルと前記第２のメモリーセルのいずれか一方に１ビットのデータを記憶させる、請求項１記載の半導体集積回路装置。
3. メモリーセルアレイに配置され、各メモリーセルが不揮発性メモリーを構成するトランジスターを含み、前記トランジスターのソースが１本のソース線に共通に接続され、ビット線が延在する方向に隣接して配置される第１のメモリーセルと第２のメモリーセルと、
   第１の書き込みモードにおいて、前記第１のメモリーセルと前記第２のメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線を個別に駆動し、第２の書き込みモードにおいて、前記第１のメモリーセルと前記第２のメモリーセルのいずれか一方のトランジスターのコントロールゲートに接続されたワード線を駆動すると共に、他方の前記メモリーセルのトランジスターのコントロールゲートに接続されたワード線にトランジスターがオンしない電位を印加するワード線駆動回路と、
   前記第１のメモリーセルと前記第２のメモリーセルのトランジスターのコントロールゲートにそれぞれ接続された２本のワード線の内の少なくとも一方に基準電位よりも高い所定の電位が印加されたときに、前記トランジスターのソースに共通に接続されたソース線に前記所定の電位を印加し、前記２本のワード線のいずれにも前記所定の電位が印加されないときに、前記ソース線に前記所定の電位を印加しないソース線駆動回路と、をさらに備え、
   第２の書き込みモードにおいて、前記第１のメモリーセルと前記第２のメモリーセルの両方、又は前記第１のメモリーセルと前記第２のメモリーセルのいずれか一方に１ビットのデータを記憶させるメモリー制御回路と、を備える、半導体集積回路装置。
4. 前記メモリー制御回路が、前記メモリーセルアレイの第１の領域において前記第１のメモリーセルと前記第２のメモリーセルとに２ビットのデータを記憶させ、前記メモリーセルアレイの第２の領域において前記第１のメモリーセルと前記第２のメモリーセルの両方、又は第１のメモリーセルと前記第２のメモリーセルのいずれか一方に１ビットのデータを記憶させる、請求項３記載の半導体集積回路装置。
5. 第１の書き込みモードにおいて、前記第１のメモリーセルと前記第２のメモリーセルのいずれか一方のメモリーセルに所定のデータを書き込み、他方のメモリーセルに所定のデータを書き込まない場合に、前記ワード線駆動回路が、前記一方のメモリーセルのトランジスターのコントロールゲートに接続されたワード線に前記所定の電位を印加し、前記他方のメモリーセルのトランジスターのコントロールゲートに接続されたワード線に基準電位よりも高く前記所定の電位よりも低い第３の電位を印加する、請求項１〜４のいずれか１項記載の半導体集積回路装置。
6. 第２の書き込みモードにおいて、１ビットのデータを記憶した前記第１のメモリーセルからデータを読み出すか、あるいは１ビットのデータを記憶した前記第２のメモリーセルから、データを読み出すか、をワード線の対毎に指定し、又は、第２の書き込みモードにおいて、前記第１のメモリーセルへデータを記憶させるか、あるいは前記第２のメモリーセルへデータを記憶させるか、をワード線の対毎に指定するデータを保存するメモリーセルをさらに備える、請求項１〜５のいずれか１項記載の半導体集積回路装置。
7. 前記第１の領域及び前記第２の領域を指定するデータを保持するメモリーセルをさらに備える、請求項２または４記載の半導体集積回路装置。
8. 請求項１〜７のいずれか１項記載の半導体集積回路装置を備える電子機器。

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