JP3625812B2 - 不揮発性メモリ - Google Patents
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Description
【発明の属する技術分野】
【0002】
本発明は、書き換え禁止機能を有する不揮発性メモリに関するものである。
【0003】
【従来の技術】
【0004】
電気的に消去と書き換えが可能で、電源を切断しても記憶内容が消滅しない不揮発性メモリは、随時更新されるデータを保存する他、プログラムや定数の格納にも使用される。特に小規模なシステムの場合、1つの不揮発性メモリの記憶領域を、データの保存とプログラムや定数の格納に共用することが多い。この場合、プログラムや定数の格納用の領域を書き換え禁止状態に設定して、この領域が誤って消去されたり書き換えられたりすることを防止する必要がある。
【0005】
従来、不揮発性メモリに使用される書き換え禁止回路は、入力されたアドレスが書き換え禁止領域である否かを判定する回路と、書き換え禁止領域の場合に消去や書き込みに必要な信号等の出力を停止する回路とを用いて、記憶領域の書き換えを禁止するようにしていた。
【0006】
【発明が解決しようとする課題】
【0007】
しかしながら、従来の不揮発性メモリに使用される書き換え禁止回路では、予め書き換え禁止領域を限定する必要があったり、或いは一定のブロック毎に書き換え禁止領域を設定する必要があった。このため、不揮発性メモリの使用状態に合わせて、任意の領域を書き換え禁止領域に設定することができなかった。
【0008】
本発明は、前記従来技術が持っていた課題を解決し、書き換え禁止領域を自由に設定することができる不揮発性メモリを提供するものである。
【0009】
【課題を解決するための手段】
【0010】
前記課題を解決するために、本発明の内の第1の発明の不揮発性メモリは、複数のワード線とこれに交差するビット線の各交差箇所に浮遊ゲートに蓄積された電荷によって記憶データを保持するメモリセルが設けられたメモリセルアレイと、前記複数のワード線毎にそのワード線に接続されたメモリセルの書き換えを許可するか否かの書換可否情報を予め記憶して出力する記憶回路と、アドレス信号を解読して前記複数のワード線の内の1つを選択するデコード回路と、前記複数のワード線毎に設けられ、前記デコード回路によって対応するワード線が選択されたときに該ワード線に対する前記書換可否情報を保持して出力するラッチ回路と、前記選択されたワード線に接続されるメモリセルに対する書き換え制御信号が与えられたときに、前記ラッチ回路から出力される前記書換可否情報に従って該ワード線に書き換え用高電圧を印加する高電圧印加回路とを、備えたことを特徴としている。
【0012】
第2の発明は、第1の発明における記憶回路を、浮遊ゲートに蓄積される電荷によって書換可否情報を記憶する不揮発性のメモリセルを、メモリセルアレイと同一の領域に複数のワード線毎に配置することによって、該メモリセルアレイと同様に書き換えできるように構成している。
【0013】
第3の発明は、不揮発性メモリにおいて、複数のワード線、このワード線に対応して配置された複数のソース線、及びこれらのワード線とソース線に交差するビット線の各交差箇所に、浮遊ゲートに蓄積される電荷によって記憶データを保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルが配置され、これらの各メモリセルの制御ゲート、ソース及びドレインが、それぞれ対応するワード線、ソース線及びビット線に接続されたメモリセルアレイと、アドレス信号を解読して前記複数のワード線の内の1つを選択するデコード回路を有している。
【0014】
また、この不揮発性メモリは、前記複数のワード線毎に設けられ、制御ゲート及びソースがそれぞれ対応するワード線及びソース線に接続され、ドレインが該ワード線に対応して設けられたセキュリティ線に接続されて、浮遊ゲートに蓄積される電荷によって書き換え可否の情報を保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルで構成された記憶回路と、前記各ワード線毎に設けられ、消去イネーブル信号によって各ワード線と該ワード線に対応する出力ノードとの間の接続をオン/オフ制御する第1のスイッチと、前記各ソース線毎に設けられ、書込イネーブル信号によって各ソース線と該ソース線に対応する前記出力ノードとの間の接続をオン/オフ制御する第2のスイッチを有している。
【0015】
更に、この不揮発性メモリは、前記各ワード線に対応して設けられ、該各ワード線の書き換え情報を保持するラッチ回路と、リセット信号に従って前記ラッチ回路をリセットするリセット回路と、セット信号が与えられたときに、前記選択回路で選択されたワード線に対応する前記記憶回路のメモリセルに書き換え可能の情報が保持されている場合に、該ワード線に対応する前記ラッチ回路をセットするセット回路と、前記消去イネーブル信号または前記書込イネーブル信号が与えられたときに、前記ラッチ回路がセットされているワード線に対応する前記出力ノードに、消去または書込用の高電圧を出力する高電圧出力回路とを備えている。
【0016】
本発明によれば、以上のように不揮発性メモリを構成したので、次のような作用が行われる。
【0017】
アドレス信号がデコード回路で解読されて1本のワード線が選択される。一方、記憶回路には各ワード線毎にメモリセルの書き換えを許可するか否かの設定情報が記憶されており、選択されたワード線の設定情報が書き換え許可の場合にのみ、例えば、高電圧印加回路のラッチ部にメモリセルを書き換える旨の情報がセットされる。メモリセルの書き換えタイミングでは、ラッチ部にメモリセルを書き換える旨の情報がセットされている場合にのみ、該当するメモリセルに高電圧が供給される。従って、記憶回路を書き換え禁止に設定しておけば、高電圧は出力されずメモリセルの書き換えは行われない。
【0018】
【発明の実施の形態】
【0019】
(第1の実施形態)
【0020】
図1は、本発明の第1の実施形態を示す不揮発性メモリの概略の構成図である。
【0021】
この不揮発性メモリは、アドレス信号ADの内の行アドレスARが与えられるロウデコーダ10と、列アドレスACが与えられるカラムデコーダ20を有している。ロウデコーダ10は、行アドレスARを解読して対応するワード線WLi(但し、i=1〜m)を駆動するものであり、カラムデコーダ20は、列アドレスACを解読して対応するビット線BLj(但し、j=1〜n)を駆動するものである。ワード線WLiとビット線BLjは、メモリセルアレイ30に接続されている。
【0022】
メモリセルアレイ30は、後述するように、ワード線WLiとビット線BLjの各交差箇所に、浮遊ゲートを有する絶縁ゲート型の電界効果トランジスタを、メモリセルMCi,jとして配置したものである。各メモリセルMCi,jの制御ゲートはワード線WLiに接続され、ソースはこのワード線WLiに対応して設けられたソース線SLiに接続され、ドレインはビット線BLjに接続されている。ワード線WLiとソース線SLiは、高電圧印加デコーダ40に接続されている。
【0023】
高電圧印加デコーダ40は、禁止情報設定部60に設定されたワード線WLi単位のセキュリティ信号SEQiに基づいて、メモリセルアレイ30内のメモリセルMCi,jに対する消去と書き換え禁止の制御を行うものである。
【0024】
禁止情報設定部60は、従来のEEPROM等の不揮発性メモリで構成され、セット及びリセット状態をセキュリティ信号SEQiとして記憶させるものである。この禁止情報設定部60では、メモリセルアレイ30内のメモリセルMCi,jに、プログラムや固定データを記憶させた後、書き換えを禁止する領域のワード線WLi対応に、セキュリティ信号SEQiを“L”に設定して、書き換え禁止を設定するようになっている。
【0025】
更に、この不揮発性メモリは、制御部70と高電圧発生部80を有している。制御部70は、アドレス信号AD、データDT及びクロック信号等に基づいて、メモリセルアレイ30に対する消去、書き込み、読み出し等のアクセス制御を行うものである。制御部70は、ロウデコーダ10に対して、相補的なイネーブル信号EN,ENHNを出力すると共に、高電圧発生部80に対してイネーブル信号ENPを出力するようになっている。
【0026】
また、制御部70から高電圧印加デコーダ40に対して、消去制御用の相補的なイネーブル信号EHV,EHVN、書込制御用の相補的なイネーブル信号PHV,PHVN、ワード線状態ラッチ用のイネーブル信号ESET,SET、及びラッチリセット用のリセット信号RSTを出力するようになっている。
【0027】
高電圧発生部80は、例えばチャージポンプで構成され、イネーブル信号ENPに応じて消去及び書き込みに必要な高電圧VPPを発生するものである。高電圧発生部80は、イネーブル信号ENPが与えられていないときは電源電圧VDDを、イネーブル信号ENPが与えられたときにこの電源電圧VDDよりも高い高電圧VPPを発生して、ロウデコーダ10と高電圧印加デコーダ40へ出力するようになっている。
【0028】
図2は、図1の不揮発性メモリのワード線WLiに対応した回路図である。
【0029】
ロウデコーダ10は、行アドレスARを解読してワード線WLiに対する選択信号を生成する論理ゲート11と、この論理ゲート11の出力信号を電力増幅するバッファ12と、このバッファ12の出力側とワード線WLiとの間の接続を制御するスイッチ13を有している。スイッチ13は、イネーブル信号ENでオン/オフ制御されるNチャネルMOSトランジスタ(以下、「NMOS」という)13aと、イネーブル信号ENHNでオン/オフ制御されるPチャネルMOSトランジスタ(以下、「PMOS」という)13bを並列に接続したトランスファーゲートで構成されている。PMOS13bの基板電位は、高電圧発生部80の出力側に接続され、高電圧VPPが与えられるようになっている。
【0030】
メモリセルアレイ30は、ワード線WLiとビット線BL1〜BLnの各交差箇所に、メモリセルMCi,j(但し、j=1〜n)を配置したものである。メモリセルMCi,jの制御ゲートは、ワード線WLiに共通接続され、ソースはソース線SLiに共通接続されている。メモリセルMCi,jのドレインは、ビット線BLjに接続されている。
【0031】
各メモリセルMCi,jは、消去時に、例えばドレインとソースを接地電位GNDに接続して制御ゲートに高電圧VPPを印加することにより、浮遊ゲートの負の電荷が引き抜かれてオン状態となり、ワード線WLi単位に記憶データが消去される。書き込み時には、ドレインを接地電位GND、制御ゲートを“H”レベルとし、ソースに高電圧VPPを印加することにより、浮遊ゲートに負の電荷が蓄積されてオフ状態となり、ワード線WLiとビット線BLjで指定されたメモリセルMCi,j単位に書き込みが行われる。
【0032】
また、読み出し時には、制御ゲートを“H”、ソースを接地電位GNDにすることにより、メモリセルMCi,jのオン/オフ状態がドレインに出力される。これにより、ワード線WLiで選択された各メモリセルMCi,1〜MCi,nの状態を、それぞれビット線BL1〜BLnを介して読み出すことができるようになっている。
【0033】
高電圧印加デコーダ40は、ワード線WLiとソース線SLiに対応するスイッチ41,42を有している。スイッチ41は、ワード線WLiとノードN1の間を、相補的なイネーブル信号EHV,EHVNに従ってオン/オフするもので、イネーブル信号EHVでオン/オフ制御されるNMOS41aと、イネーブル信号EHVNでオン/オフ制御されるPMOS41bを並列に接続したトランスファーゲートで構成されている。PMOS41bの基板電位は、高電圧発生部80の出力側に接続され、高電圧VPPが与えられるようになっている。
【0034】
同様に、スイッチ42は、ソース線SLiとノードN1の間を、相補的なイネーブル信号PHV,PHVNに従ってオン/オフするもので、NMOS42aとPMOS42bによるトランスファーゲートで構成され、このPMOS42bの基板電位が、高電圧発生部80の出力側に接続されている。ソース線SLiは、イネーブル信号PHVNでオン/オフ制御されるNMOS43を介して接地電位GNDに接続されている。
【0035】
更に、高電圧印加デコーダ40は、選択されたワード線WLiを記憶するためのラッチ44を有している。ラッチ44は、2つのインバータ44a,44bをループ状に接続して構成され、高電圧発生部80から供給される高電圧VPPを電源として動作するようになっている。ラッチ44のセット端子はノードN2に接続され、リセット端子はNMOS45を介して接地電位GNDに接続されている。NMOS45のゲートには、リセット信号RSTが与えられるようになっている。
【0036】
ノードN2は、高電圧発生部80から供給される高電圧VPPを電源として動作するインバータ46を介して、ノードN1に接続されている。更に、ノードN2は、直列に接続されたNMOS47,48,49を介して、接地電位GNDに接続されている。NMOS47,49のゲートには、それぞれイネーブル信号SETとセキュリティ信号SEQiが与えられるようになっている。また、NMOS48のゲートは、イネーブル信号ESETでオン/オフ制御されるNMOS50を介して、ワード線WLiに接続されている。
【0037】
図3及び図4は、それぞれ図2の消去時及び書き込み時の動作を示すタイミング図である。以下、これらの図3及び図4を参照しつつ、図2の動作を(1)消去時の動作、及び(2)書き込み時の動作に分けて説明する。なお、図1中のメモリセルアレイ30には、プログラムやデータが格納され、禁止情報設定部60には、各ワード線WLiに対応する書き換えの禁止情報が設定されているものとする。
【0038】
(1) 消去時の動作
【0039】
消去及び書き込みの特定のタイミングを除き、ロウデコーダ10に対するイネーブル信号EN,ENHVは許可状態となり、高電圧印加デコーダ40に対するイネーブル信号EHN,EHVN、イネーブル信号PHN,PHVN、及びイネーブル信号ESET,SETは禁止状態となっている。
【0040】
図3の時刻T1において、消去対象のアドレスを指定するアドレス信号ADが入力されると、対応するロウデコーダ10の論理ゲート11の出力信号が“L”となり、バッファ12の出力信号が“H”となって、スイッチ13を介して選択されたワード線WLiが“H”となる。一方、選択されていないワード線WLiは“L”である。また、制御部10では、例えば、アドレス信号ADとデータDT等に基づいて、消去動作を行うためのシーケンスが開始される。
【0041】
時刻T2において、制御部10から出力されるリセット信号RSTが“H”から“L”に変化し、イネーブル信号ESET,SETが“L”から“H”に変化する。これにより、ラッチ44はリセット状態から解除され、ワード線WLiの電位がNMOS50を介してNMOS47のゲートに与えられる。また、NMOS47はオン状態となる。
【0042】
ワード線WLiが選択され、かつセキュリティ信号SEQiが“H”の場合、NMOS47〜49がすべてオン状態となり、ノードN2は“L”となって、この状態がラッチ44に保持される。一方、ワード線WLiが非選択、またはセキュリティ信号SEQiが“L”の場合は、ノードN2は“H”の状態に維持される。
【0043】
時刻T3において、イネーブル信号ESET,SETが“L”に変化し、イネーブル信号EN,ENHNが禁止状態、イネーブル信号EHV,EHVNが許可状態に変化すると共に、高電圧発生部80に対するイネーブル信号ENPが“H”となる。
【0044】
これにより、ロウデコーダ10のスイッチ13はオフ状態となり、ワード線WLiがロウデコーダ10から切り離される。一方、高電圧印加デコーダ40のスイッチ41はオン状態となり、ワード線WLiがノードN1に接続される。この時、スイッチ42とNMOS43は、それぞれオフ状態とオン状態となっており、ソース線SLiは選択、非選択に拘らず、接地電位GNDである。
【0045】
イネーブル信号ENPによる高電圧発生部80の動作で、この高電圧発生部80から出力される電圧は、電源電圧VDDから高電圧VPPに上昇する。これにより、ノードN2が“L”であれば、インバータ46の出力電圧が高電圧VPPとなり、スイッチ41を介してワード線WLiに印加される。そして、選択されたワード線WLiに接続されたメモリセルMCi,1〜MCi,nの記憶内容が一斉に消去される。
【0046】
一方、選択されていないワード線WLi、またはセキュリティ信号SEQiが“L”のワード線WLiの場合には、ノードN2が“H”となっているので、インバータ46の出力電圧は“L”であり、これらのワード線WLiに接続されたメモリセルMCi,1〜MCi,nの記憶内容は変化しない。
【0047】
時刻T4において、高電圧発生部80に対するイネーブル信号ENPが“L”となり、この高電圧発生部80から出力される電圧は、高電圧VPPから電源電圧VDDに戻る。
【0048】
時刻T5において、イネーブル信号EN,ENHNが許可状態、イネーブル信号EHV,EHVNが禁止状態に変化し、元の状態に復旧する。
【0049】
(2) 書き込み時の動作
【0050】
図4の時刻t1〜t2に示すように、この時刻t1〜t2における書き込み時の動作は、消去時の時刻T1〜T2の動作と同じである。
【0051】
図4の時刻t3において、イネーブル信号ESET,SETが“L”に変化し、イネーブル信号EN,ENHNが禁止状態、イネーブル信号PHV,PHVNが許可状態に変化すると共に、高電圧発生部80に対するイネーブル信号ENPが“H”となる。
【0052】
これにより、ロウデコーダ10のスイッチ13はオフ状態となり、ワード線WLiがロウデコーダ10から切り離される。一方、高電圧印加デコーダ40のスイッチ42とNMOS43は、それぞれオン状態とオフ状態となり、ソース線SLiがノードN1に接続される。この時、スイッチ41はオフ状態である。
【0053】
イネーブル信号ENPによる高電圧発生部80の動作で、この高電圧発生部80から出力される電圧は高電圧VPPに上昇する。従って、ノードN2が“L”であれば、インバータ46の出力電圧が高電圧VPPとなり、スイッチ42を介してソース線SLiに印加される。そして、選択されたソース線SLiに接続されたメモリセルMCi,1〜MCi,nには、それぞれのビット線BL1〜BLnの状態に応じた書き込みが行われる。
【0054】
一方、選択されていないワード線WLi、またはセキュリティ信号SEQiが“L”のワード線WLiの場合には、ノードN2が“H”となっているので、インバータ46の出力電圧は“L”であり、これらのワード線WLiに接続されたメモリセルMCi,1〜MCi,nの記憶内容は変化しない。
【0055】
時刻t4において、イネーブル信号ENPが“L”となり、高電圧発生部80から出力される電圧は、高電圧VPPから電源電圧VDDに戻る。
【0056】
時刻t5において、イネーブル信号EN,ENHNが許可状態、イネーブル信号PHV,PHVNが禁止状態に変化し、元の状態に復旧する。
【0057】
ここでは、消去時と書き込み時の動作について詳細に説明したが、読み出し時には、イネーブル信号EHV,EHVN,PHV,PHVNが禁止状態に設定され、高電圧印加デコーダ40がワード線WLi及びソース線SLiから切り離されると共に、このソース線SLiが接地電位GNDに設定されて、通常の読み出し動作が行われる。
【0058】
以上のように、この第1の実施形態の不揮発性メモリは、ワード線WLiの選択状態を保持するラッチ44を有し、このラッチ44に保持された状態とワード線WLi単位に与えられるセキュリティ信号SEQiに基づいて、消去用及び書き換え用の高電圧VPPの出力を制御するスイッチ41,42を有する高電圧印加デコーダ40を備えている。これにより、書き換え禁止領域を、ワード線WLi単位に自由に設定することができるという利点がある。
【0059】
(第2の実施形態)
【0060】
図5は、本発明の第2の実施形態を示す不揮発性メモリの概略の構成図であり、図1中の要素と共通の要素には共通の符号が付されている。
【0061】
この不揮発性メモリは、図1における禁止情報設定部60とメモリセルアレイ30を合体したメモリセルアレイ30Aを設け、これに対応して機能を追加した高電圧印加デコーダ40Aと制御部70Aを設けたものである。
図6は、図5の不揮発性メモリのワード線WLiに対応した回路図である。
【0062】
メモリセルアレイ30Aは、図2と同様のビット線BL1〜BLnに対応するメモリセルMCi,1〜MCi,nに加えて、セキュリティ用のメモリセルMCi,sを設けたものである。メモリセルMCi,sは、メモリセルMCi,1〜MCi,nと同様に、浮遊ゲートを有する絶縁ゲート型の電界効果トランジスタで、制御ゲートとソースは、それぞれワード線WLiとソース線SLiに接続されている。また、ドレインはセキュリティ線SQiに接続されており、メモリセルMCi,sの記憶内容がセキュリティ信号SEQiとして、このセキュリティ線SQiに出力されるようになっている。
【0063】
高電圧印加デコーダ40Aは、図2の高電圧印加デコーダ40に、NMOS51,54、インバータ52,55及びPMOS53を追加したものである。メモリセルアレイ30Aのセキュリティ線SQiは、NMOS51を介してノードN3に与えられるようになっている。NMOS51のゲートには、制御部70Aからイネーブル信号ESQが与えられ、このイネーブル信号ESQによってオン/オフ制御される用になっている。
【0064】
ノードN3は、インバータ52を介してNMOS48のゲートに接続されると共に、オン状態に設定されたプルアップ用のPMOS53を介して電源電位GNDに接続されている。更に、セキュリティ線SQiは、NMOS54を介して接地電位GNDに接続され、このNMOS54のゲートには、イネーブル信号ESQがインバータ55を介して与えられている。その他の構成は、図2と同様である。
【0065】
図7及び図8は、それぞれ図6の書き込み時及び消去時の動作を示すタイミング図である。以下、これらの図7及び図8を参照しつつ、図2の動作を(1)セキュリティ情報の書き込み、(2)消去時の動作、及び(3)書き込み時の動作に分けて説明する。なお、図2中のメモリセルMCi,1〜MCi,nには、プログラムやデータが格納され、セキュリティ用のメモリセルMCi,sは、消去状態となっているものとする。
【0066】
(1) セキュリティ情報の書き込み
【0067】
図7の時刻t11において、書き込み対象のアドレスを指定するアドレス信号ADが入力されると、選択されたワード線WLiが“H”となり、選択されていないワード線WLiは“L”となる。また、制御部10では、例えば、アドレス信号ADとデータDT等に基づいて、書き込み動作を行うためのシーケンスが開始される。
【0068】
時刻t12において、制御部10から出力されるイネーブル信号ESQが“H”となり、セキュリティ線SQiがNMOS51を介してノードN3に接続される。この時、セキュリティ用のメモリセルMCi,sは、消去状態でオン状態となっているので、ノードN3は“L”となりNMOS49のゲートには“H”が与えられる。
【0069】
時刻t13において、制御部10から出力されるリセット信号RSTが“L”に変化し、イネーブル信号ESET,SETが“H”に変化する。これにより、ラッチ44はリセット状態から解除され、ワード線WLiの電位がNMOS50を介してNMOS47のゲートに与えられる。また、NMOS47はオン状態となる。ワード線WLiが選択されて“H”となっているので、NMOS47〜49がすべてオン状態となり、ノードN2は“L”となって、この状態がラッチ44に保持される。一方、非選択のワード線WLiは“L”であるので、ノードN2は“H”の状態に維持される。
【0070】
時刻t14において、イネーブル信号ESET,SET、及びイネーブル信号ESQが“L”に変化し、イネーブル信号EN,ENHNが禁止状態、イネーブル信号PHV,PHVNが許可状態に変化すると共に、高電圧発生部80に対するイネーブル信号ENPが“H”となる。
【0071】
これにより、ワード線WLiがロウデコーダ10から切り離される。一方、高電圧印加デコーダ40Aのスイッチ42とNMOS43は、それぞれオン状態とオフ状態となり、ソース線SLiがノードN1に接続される。更に、NMOS54はオン状態となってセキュリティ線SQiは接地電位GNDとなる。
【0072】
イネーブル信号ENPによって、高電圧発生部80から出力される電圧は、電源電圧VDDから高電圧VPPに上昇する。書き込み対象のメモリセルMCi,sに対応するノードN2は“L”となっているので、インバータ46の出力電圧が高電圧VPPとなり、スイッチ42を介してソース線SLiに印加される。これにより、書き込み対象のメモリセルMCi,sに書き込みが行われる。
【0073】
一方、選択されていないワード線WLiでは、ノードN2が“H”となっているので、インバータ46の出力電圧は“L”であり、これらのワード線WLiに接続されたメモリセルMCi,sには書き込みが行われない。
【0074】
時刻t15において、イネーブル信号ENPが“L”となり、高電圧発生部80から出力される電圧は、高電圧VPPから電源電圧VDDに戻る。
【0075】
時刻t16において、イネーブル信号EN,ENHNが許可状態、イネーブル信号PHV,PHVNが禁止状態に変化し、元の状態に復旧する。
【0076】
このように、書き換えを禁止するワード線WLiを順次選択し、これらのワード線WLiに接続されたセキュリティ用のメモリセルMCi,sに書き込みを行うことにより、セキュリティ情報を設定することができる。
【0077】
(2) 消去時の動作
【0078】
図8の時刻T11において、消去対象のアドレスを指定するアドレス信号ADが入力されると、選択されたワード線WLiは“H”となり、選択されていないワード線WLiが“L”となる。
【0079】
時刻T12において、イネーブル信号ESQが“H”となり、セキュリティ線SQiがNMOS51を介してノードN3に接続される。セキュリティ用のメモリセルMCi,sが、消去されてオン状態(セキュリティ信号SEQiが“L”)であれば、ノードN3は“L”となりNMOS49のゲートには“H”が与えられる。メモリセルMCi,sが、書き込まれてオフ状態(セキュリティ信号SEQiが“H”)であれば、ノードN3は“H”となりNMOS49のゲートには“L”が与えられる。
【0080】
時刻T13において、制御部10から出力されるリセット信号RSTが“L”に変化し、イネーブル信号ESET,SETが“H”に変化する。これにより、ラッチ44はリセット状態から解除され、ワード線WLiの電位がNMOS50を介してNMOS48のゲートに与えられる。また、NMOS47はオン状態となる。選択されたワード線WLiは“H”となっているので、セキュリティ信号SEQiが“L”であれば、NMOS47〜49がすべてオン状態となり、ノードN2は“L”となって、この状態がラッチ44に保持される。一方、非選択のワード線WLiや、セキュリティ信号SEQiが“H”の場合は、ノードN2は“H”の状態に維持される。
【0081】
時刻T14において、イネーブル信号ESET,SET、及びイネーブル信号ESQが“L”に変化し、イネーブル信号EN,ENHNが禁止状態、イネーブル信号EHV,EHVNが許可状態に変化すると共に、高電圧発生部80に対するイネーブル信号ENPが“H”となる。
【0082】
これにより、ワード線WLiがロウデコーダ10から切り離されて、ノードN1に接続される。
【0083】
イネーブル信号ENPによって、高電圧発生部80から出力される電圧は、電源電圧VDDから高電圧VPPに上昇する。消去対象のワード線WLiに対応するノードN2は“L”となっているので、インバータ46の出力電圧が高電圧VPPとなり、スイッチ42を介してソース線SLiに印加される。これにより、書き込み対象のメモリセルMCi,sに書き込みが行われる。
【0084】
一方、選択されていないワード線WLiでは、ノードN2が“H”となっているので、インバータ46の出力電圧は“L”であり、これらのワード線WLiに接続されたメモリセルMCi,sには書き込みが行われない。
【0085】
時刻T15において、イネーブル信号ENPが“L”となり、高電圧発生部80から出力される電圧は、高電圧VPPから電源電圧VDDに戻る。
【0086】
時刻T16において、イネーブル信号EN,ENHNが許可状態、イネーブル信号PHV,PHVNが禁止状態に変化し、元の状態に復旧する。
【0087】
(3) 書き込み時の動作
【0088】
メモリセルアレイ30A中のメモリセルMCi,1〜MCi,nに対する書き込み動作は、セキュリティ情報の書き込みの動作とほぼ同一である。但し、セキュリティ情報の書き込み時には、セキュリティ用のメモリセルMCi,sがオン状態であったが、セキュリティ情報の書き込み終了後は、このセキュリティ用のメモリセルMCi,sが禁止状態に応じてオフ状態に書き込まれている。従って、書き込みの可否は、選択されたワード線WLiに対応するセキュリティ用のメモリセルMCi,sの状態で決定される。その他の動作は、セキュリティ情報の書き込みの動作と同じである。
【0089】
以上のように、この第2の実施形態の不揮発性メモリは、メモリセルアレイ30A中にセキュリティ情報を格納するためのメモリセルMCi,sを設けている。これにより、回路構成が簡素化できると共に、一旦メモリセルMCi,sに書き込みを行うと、これに対する消去や書き込みが不可能になって更にセキュリティが向上できるという利点がある。
(第3の実施形態)
【0090】
図9は、本発明の第3の実施形態を示す高電圧印加デコーダの回路図であり、図6中の要素と共通の要素には共通の符号が付されている。
【0091】
この高電圧印加デコーダ40Bは、図6中の高電圧印加デコーダ40Aのインバータ52に代えて、2入力の否定的論理積ゲート(以下、「NAND」という)56を設けたものである。NAND56の第1の入力側は、ノードN3に接続され、第2の入力側には、例えば制御部70から、セキュリティ書込信号SQWが与えられるようになっている。その他の構成は、図6と同様である。
【0092】
このような高電圧印加デコーダ40Bでは、セキュリティ書込信号SQWを“L”に設定することにより、メモリセルアレイ30A内のセキュリティ用のメモリセルMCi,sのアクセスが可能になり、このメモリセルMCi,sに設定されたセキュリティ情報の書き換えをすることができる。
【0093】
以上のように、この第3の実施形態の高電圧印加デコーダは、セキュリティ情報を格納するためのメモリセルMCi,sに対して、アクセス禁止状態を解除するためのセキュリティ書込信号SQWを与えるNAND56を有している。これにより、簡素化された回路構成で、書き換え禁止領域を自由に設定することができるという利点がある。
【0094】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【0095】
(a) メモリセルMCi,jに対する消去、書き込み、及び読み出し動作は、例示した動作に限定されない。
【0096】
(b) 高電圧印加デコーダ40におけるラッチ44の構成や、このラッチ44のセット及びリセットのための回路構成は、図示したものに限定されない。例えば、インバータを組み合わせたラッチ44に代えて、セットリセット型のフリップフロップを用いても良い。また、セット用の回路は、ANDゲート等を使用しても良い。
【0097】
【発明の効果】
【0098】
以上詳細に説明したように、第1の発明によれば、ワード線毎にメモリセルの書き換えを許可するか否かの設定情報を記憶する記憶回路と、この記憶回路に書き換え許可の情報が設定されたワード線にのみ、書き換えのための高電圧を出力する高電圧印加回路を有している。これにより、書き換え禁止領域を、ワード線単位に自由に設定することができる。
【0100】
第2の発明によれば、書き換えを許可するか否かの設定情報を記憶する記憶回路を、メモリアレイと同様の不揮発性のメモリセルで構成している。これにより、回路構成が簡素化できると共に、一旦書き換え禁止に設定すると再び書き換え可能にすることが困難となり、セキュリティの向上を図ることができる。
【0101】
第3の発明によれば、記憶データを保持するメモリセルと、書き換え許可の設定情報を記憶する記憶回路を、同様の浮遊ゲートを有する絶縁ゲート型電界効果トランジスタで構成している。これにより、回路の簡素化が可能になる。また、ワード線及びソース線に、それぞれ消去用及び書込用の高電圧を区別して印加するようにしている。これにより、ワード線に対する一括消去や、選択されたワード線のビット毎の書き込みを自由に行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す不揮発性メモリの概略の構成図である。
【図2】図1の不揮発性メモリのワード線WLiに対応した回路図である。
【図3】図2の消去時の動作を示すタイミング図である。
【図4】図2の書き込み時の動作を示すタイミング図である。
【図5】本発明の第2の実施形態を示す不揮発性メモリの概略の構成図である。
【図6】図5の不揮発性メモリのワード線WLiに対応した回路図である。
【図7】図6の書き込み時の動作を示すタイミング図である。
【図8】図6の消去時の動作を示すタイミング図である。
【図9】本発明の第3の実施形態を示す高電圧印加デコーダの回路図である。
【符号の説明】
BIj ビット線
MCi,j メモリセル
SLi ソース線
SQi セキュリティ線
WLi ワード線
10 ロウデコーダ
30,30A メモリセルアレイ
40,40A,40B 高電圧印加デコーダ
41,42 スイッチ
44 ラッチ
46 インバータ
60 禁止情報設定部
70 制御部
80 高電圧発生部
Claims (3)
- 複数のワード線とこれに交差するビット線の各交差箇所に浮遊ゲートに蓄積された電荷によって記憶データを保持するメモリセルが設けられたメモリセルアレイと、
前記複数のワード線毎にそのワード線に接続されたメモリセルの書き換えを許可するか否かの書換可否情報を予め記憶して出力する記憶回路と、
アドレス信号を解読して前記複数のワード線の内の1つを選択するデコード回路と、
前記複数のワード線毎に設けられ、前記デコード回路によって対応するワード線が選択されたときに該ワード線に対する前記書換可否情報を保持して出力するラッチ回路と、
前記選択されたワード線に接続されるメモリセルに対する書き換え制御信号が与えられたときに、前記ラッチ回路から出力される前記書換可否情報に従って該ワード線に書き換え用高電圧を印加する高電圧印加回路とを、
備えたことを特徴とする不揮発性メモリ。 - 前記記憶回路は、浮遊ゲートに蓄積される電荷によって前記書換可否情報を記憶する不揮発性のメモリセルを、前記メモリセルアレイと同一の領域に前記複数のワード線毎に配置し、かつ該メモリセルアレイと同様に書き換えできるように構成したことを特徴とする請求項1記載の不揮発性メモリ。
- 複数のワード線、このワード線に対応して配置された複数のソース線、及びこれらのワード線とソース線に交差するビット線の各交差箇所に、浮遊ゲートに蓄積される電荷によって記憶データを保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルが配置され、これらの各メモリセルの制御ゲート、ソース及びドレインが、それぞれ対応するワード線、ソース線及びビット線に接続されたメモリセルアレイと、
アドレス信号を解読して前記複数のワード線の内の1つを選択するデコード回路と、
前記複数のワード線毎に設けられ、制御ゲート及びソースがそれぞれ対応するワード線及びソース線に接続され、ドレインが該ワード線に対応して設けられたセキュリティ線に接続されて、浮遊ゲートに蓄積される電荷によって書換可否情報を保持する絶縁ゲート型電界効果トランジスタによる不揮発性のメモリセルで構成された記憶回路と、
前記各ワード線に対応して設けられ、該各ワード線の書き換え情報を保持するラッチ回路と、
消去イネーブル信号に従って前記各ワード線と該ワード線に対応する出力ノードとの間の接続をオン/オフ制御する第1のスイッチと、
書込イネーブル信号に従って前記各ソース線と該ソース線に対応する前記出力ノードとの間の接続をオン/オフ制御する第2のスイッチと、
リセット信号に従って前記ラッチ回路をリセットするリセット回路と、
セット信号が与えられたときに、前記デコード回路で選択されたワード線に対応する前記記憶回路のメモリセルに書き換え可能の情報が保持されている場合に、該ワード線に対応する前記ラッチ回路をセットするセット回路と、
前記消去イネーブル信号または前記書込イネーブル信号が与えられたときに、前記ラッチ回路がセットされているワード線に対応する前記出力ノードに、消去または書込用の高電圧を出力する高電圧出力回路とを、
備えたことを特徴とする不揮発性メモリ。
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