CN210136492U - 电子设备 - Google Patents

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Abstract

本实用新型涉及一种电子设备。该电子设备包括：存储器阵列，包括被分组为字的多个易失性存储器单元以及与每个易失性存储器单元相关联的至少一个非易失性存储器单元；多个字级开关，每个字级开关与一个字相关联，并且允许将数据写入与所述字的易失性存储器单元相关联的非易失性存储器单元；以及控制电路系统。

Description

电子设备
技术领域
本公开涉及非易失性静态随机存取存储器(NVSRAM)架构的领域，该架构具有允许对个体字进行非易失性写入(存储)操作的字级开关，并且特别是用于这种NVSRAM架构的扩展的非易失性写入模式。
背景技术
目前计算机中使用两种主要类型的存储器设备，即“非易失性”和“易失性”存储器设备。名称“非易失性”来自如下事实：即，非易失性存储器设备保持其中存储的数据，即使在移除或暂时丢失电源时也是如此。因此，名称“易失性”来自如下事实：即，当移除或暂时丢失电源时，易失性存储器设备不保持存储在其中的数据。
常见的非易失性存储器设备包括只读存储器(ROM)设备、EPROM(可擦除可编程ROM)设备、EEPROM(电可擦除可编程ROM)设备和闪存RAM设备。常见的易失性存储器设备包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)设备。易失性存储器设备广泛用于临时数据存储，诸如在数据操纵期间，因为可以快速且容易地执行将数据写入这些设备或从这些设备读取数据。然而，这些易失性存储器设备的缺点在于，它们需要持续施加电源，并且在DRAM的情况下需要数据刷新信号，以保持存储在存储器单元中的数据。一旦供应给设备的电源中断，存储在易失性存储器单元中的数据就会丢失。
非易失性存储器设备遭受由程序和擦除操作的重复循环引起的耐久性问题以及比易失性存储器设备更慢的访问速度。SRAM器件具有快速数据存取速度和长寿命，因此适用于计算机系统。但是，由于SRAM是易失性存储设备，如果电源中断，则所存储的存储数据将丢失。因此，在电源故障的情况下，公认需要用非易失性存储器备份存储在SRAM存储器中的信息。
因此，开发了非易失性静态随机存取存储器(NVSRAM)，其将每个SRAM单元与两个EEPROM单元配对，以便产生能够在断电的情况下快速存储SRAM单元的内容并且然后在电源恢复时取回这些内容的器件。每个EEPROM单元由浮栅晶体管组成，该浮栅晶体管在其浮栅上放置有电荷以修改该浮栅晶体管的电压阈值VT，并且该电荷指示保留在该EEPROM单元中的二进制数据的状态。
EEPROM和NVSRAM存储器都有明显的缺点。对于EEPROM，虽然存储操作的最小粒度是一个字节，但存储操作的最大粒度是一个页面，这是一行——这表示一次只能写入一个字线。因此，为了将多于一行的数据存储到EEPROM中，必须在每行上顺序执行存储，直到要写入的数据完成。由于EEPROM上的存储操作可能仅将数据存储到单个相同页面(行)，因此将超过一页(行)的数据量存储到EEPROM需要多次这样的操作，这是耗时的并且消耗过多的功率。
NVSRAM的一个优点在于，它可以将其所有SRAM单元的内容并行存储到相应EEPROM单元，从而使大量数据的存储操作快速运行。然而，这也是一个相当大的缺点，因为传统的NVSRAM仅被布置为将其所有SRAM单元的内容并行存储到相应EEPROM单元，并且如果需要存储少于所有EEPROM单元，则不能执行。其原因如图1所示，可以看出，每个NVSRAM单元10接收相同的电源线PS和相同的控制栅极线CGL，当对EEPROM单元执行存储操作时，这两者都被操纵。另外，每行NVSRAM单元10接收该行的相应字线WL。
由于不仅需要能够在少于所有EEPROM单元上执行存储操作的NVSRAM单元，而且为了使这种能力具有支持其可能的操作的操作码，需要进一步开发NVSRAm技术。
实用新型内容
为了解决以上技术问题，本实用新型提供一种电子设备。
根据一个方面，提供了一种电子设备包括：存储器阵列，包括被分组为字的多个易失性存储器单元以及与每个易失性存储器单元相关联的至少一个非易失性存储器单元；多个字级开关，每个字级开关与一个字相关联，并且允许将数据写入与字的易失性存储器单元相关联的非易失性存储器单元；控制电路系统，被配置为执行以下步骤：a)接收非易失性写入指令，非易失性写入指令包括至少一个地址和要写入至少一个地址的至少一个数据字；b)在至少一个地址处将至少一个数据字写入字的易失性存储器单元；以及c)在指定时间，通过个体地寻址用于非易失性写入的这些非易失性存储器单元，但是不从其他易失性存储器单元向其相关联的非易失性存储器单元写入数据，因为这些非易失性存储器单元未被寻址，从而将来自在步骤b)期间写入的易失性存储器单元的数据写入与这些易失性存储器单元相关联的非易失性存储器单元。
在一些实施例中，指定时间是存储器阵列发生芯片取消选择的时间。
在一些实施例中，指定时间不是存储器阵列发生芯片取消选择的时间。
在一些实施例中，至少一个地址包括多个地址；其中至少一个数据字包括多个数据字；并且其中步骤b)包括：b1)在多个地址中的第一地址处将多个数据字中的第一数据字写入字的易失性存储器单元；b2)在多个地址中的下一地址处将多个数据字中的下一数据字写入字的易失性存储器单元；b3)如果多个地址中的下一地址是多个地址中的最后地址，则进行到步骤c)；以及b4)如果多个地址中的下一地址不是多个地址中的最后地址，则返回到步骤b2)。
在一些实施例中，指定时间是存储器阵列发生芯片取消选择的时间。
在一些实施例中，指定时间不是存储器阵列发生芯片取消选择的时间。
本实用新型可以实现有益的技术效果。
附图说明
图1是利用现有技术的NVSRAM单元和现有技术的控制技术的现有技术的NVSRAM阵列的框图；
图2A是具有使得能够逐字地执行非易失性写入操作的字级开关的本文中公开的NVSRAM阵列的框图；
图2B是利用图2A的NVSRAM阵列的本文中公开的NVSRAM存储器的框图；
图2C是使用本文中公开的字开关电路系统和NVSRAM单元形成的NVSRAM阵列的字的框图；
图2D是本文中公开的NVSRAM单元的示意图；
图2E是用于与图2D的NVSRAM单元一起使用的字开关电路系统内的控制栅极锁存器的示意图；
图2F是用于与图2D的NVSRAM单元一起使用的字开关电路系统内的电源锁存器的示意图；
图2G是用于与图2D的NVSRAM单元一起使用的字开关电路系统内的控制逻辑的示意图；
图2H是用于与图2D的NVSRAM单元一起使用的替代的字开关电路系统内的电源锁存器的设计的示意图；
图2I是用于与图2D的NVSRAM单元一起使用的替代的字开关电路系统内的控制逻辑的设计的示意图；
图3是在图2B的NVSRAM存储器上执行扩展的页面写入操作的方法的流程图；
图4是在图2B的NVSRAM存储器上执行批量写入操作的方法的流程图；以及
图5是在图2B的NVSRAM存储器上执行延迟写入操作的方法的流程图。
具体实施方式
以下公开内容使得本领域技术人员能够制造和使用本文中公开的主题。在不脱离本公开的精神和范围的情况下，本文中描述的一般原理可以应用于除了上面详述的实施例和应用之外的其他实施例和应用。本公开不旨在限于所示的实施例，而是符合与本文中公开或建议的原理和特征相一致的最宽范围。
首先参考图2A，图2A示出了由多个NVSRAM单元10和字级开关11组成的NVSRAM阵列99，其中NVSRAM单元10被布置成字90，并且一个字级开关11位于每个字90附近。字90被布置成列122，字级开关11也被布置成列124。字级开关11生成个体的字级控制信号，诸如电源线PS上的电源信号、控制栅极线CGL上的控制栅极信号和字级字线WWL上的字级字信号。
应当理解，正是这些字级开关11允许NVSRAM阵列99的每个字在非易失性操作期间被个体地寻址，并且如果需要，则与标准的NVSRAM易失性和非易失性操作向后兼容。
另外参考图2B进一步描述NVSRAM存储器104。NVSRAM存储器104包括NVSRAM阵列99，NVSRAM阵列99本身包括多个列122，每列由NVSRAM单元10的字90组成。每个字90被分成其组成的NVSRAM单元10。邻近NVSRAM字90的每列122的是字级开关11的列124。行译码器108和列译码器110接收来自控制逻辑116的指令并且相应地译码NVSRAM阵列99内的地址。写入HV生成器112和读出放大器118分别在写入和读取周期期间操作以实现向NVSRAM阵列99写入数据和从NVSRAM阵列99读取数据。控制逻辑116可以经由SPI总线接口114接收命令或操作码(例如，读取、写入、重新加载、存储、扩展的页面写入、批量写入和延迟写入)，并且可以基于其生成其到行译码器108和列译码器110的命令。
现在参考图2C描述利用上面教导的NVSRAM单元10的示例字90。字开关电路11具有耦合到NW、WL、SRWL、ERWL、RL、EES、VDD、VPLUS、VMINUS、ERASEC、PROGC、RSTW、READ和SETW线的输入，并且向PS、CGL和WWL线提供输出。任何数目的NVSRAM单元94......9n耦合到字开关电路系统11和它们各自的位线BL0......BLn。字开关电路11执行如下所述的功能，以便于逐字在NVSRAM单元94......9n上和由NVSRAM单元94......9n执行读取、写入、重新加载和存储操作。
现在另外参考图2D，图2D示出了NVSRAM单元10的设计。NVSRAM单元10是10T(十个晶体管)。每个NVSRAM单元10包括由形成存储数据位的锁存器的第一和第二交叉耦合的反相器14和16形成的6T(六晶体管)SRAM单元12，其中传输门晶体管MN3和MN4提供对所存储的数据位的访问。如果预期或期望功率损耗，则第一和第二EEPROM串17和18用于备份所存储的数据位，并且然后一旦恢复供电就可以取回数据位。
第一反相器14由PMOS晶体管MP1和NMOS晶体管MN1形成。晶体管MP1的源极耦合到电源线PS，并且其本体耦合到n阱线NW。晶体管MN1的漏极耦合到晶体管MP1的漏极，其源极耦合到NS线，并且其栅极耦合到晶体管MP1的栅极。
第二反相器16由PMOS晶体管MP2和NMOS晶体管MN2形成。晶体管MP2的源极耦合到电源线PS，其本体耦合到n阱线NW。晶体管MN2的漏极耦合到晶体管MP2的漏极，其源极耦合到NS线，并且其栅极耦合到晶体管MP2的栅极。晶体管MP2和MN2的栅极耦合到晶体管MP1和MN1的漏极，并且晶体管MP1和MN1的栅极耦合到晶体管MP2和MN2的漏极。
传输门NMOS晶体管MN3的漏极耦合到节点N1(在晶体管MP1和MN1的漏极处)，其源极耦合到位线BL，并且其栅极耦合到字级字线WWL。传输门NMOS晶体管MN4的漏极耦合到节点N2(在晶体管MP2和MN2的漏极处)，其源极耦合到互补位线BLC，并且其栅极耦合到字线WL。
第一EEPROM串17由与浮栅晶体管EE1串联的NMOS晶体管MN5构成。晶体管MN5的漏极耦合到节点N1，并且其栅极耦合到重载线RL。浮栅晶体管EE1的漏极耦合到晶体管MN5的源极，其源极耦合到EEPROM源极线EES，并且其栅极耦合到控制栅极线CGL。
第二EEPROM串18由与浮栅晶体管EE2串联的NMOS晶体管MN6构成。晶体管MN6的漏极耦合到节点N2，并且其栅极耦合到重载线RL，以及源极。浮栅晶体管EE2的漏极耦合到晶体管MN6的源极，并且其源极耦合到EEPROM源极线EES。
用于SRAM单元12上的操作的该电路的操作在此不需要描述，因为它按照针对SRAM单元的标准进行。现在描述在EEPROM串17和18上执行的用于存储非易失性数据的操作。
通过执行擦除操作然后执行编程操作来完成将非易失性数据存储到EEPROM单元(浮栅晶体管EE1和EE2)中。
擦除操作如下操作。将EES、NS、WWL和RL线设置为逻辑低，以将浮栅晶体管EE1和EE2与SRAM12隔离。将n阱线NW和电源线PS设置为VDD。然后用高电压(例如，14V)使CGL线脉动，以擦除浮栅晶体管EE1和EE2的内容，从而使它们进入截止状态。
程序操作如下操作。将EES、NS、WL和RL线设置为逻辑低，而将n阱线NW设置为VDD，并且将电源线PS设置为5V。用-9V使CGL线脉动，使得存储1的单元看到5-(-9)＝14V，并且存储0的单元看到0-(-9)＝9V，而然后将RL线设置为逻辑高以将浮栅晶体管EE1和EE2连接到SRAM 12。保持逻辑高的反相器14或16将逻辑高传递给与其连接的浮栅晶体管EE1或EE2，并且保持逻辑0的反相器14或16将逻辑低传递给与其连接的浮栅晶体管EE1或EE2。虽然N1或N2与CGL之间的14V差异足以编程EEPROM单元，但9V具有可以忽略不计的影响并且不足以编程EEPROM单元。因此，接收逻辑1的浮栅晶体管EE1或EE2被编程，而接收逻辑0的浮栅晶体管EE1或EE2未被编程。因此，来自SRAM单元12的数据被存储为非易失性数据。
在加电时将非易失性数据重新加载到SRAM单元12中是如下操作的。将EEPROM源极线EES和NS线置于逻辑低，字线WL也是如此。将CGL线置于参考电压Vref，通常约为0.5V至1V。将n阱线NW和RL线置于VDD。然后电源线PS斜坡上升。处于VDD的RL线导通晶体管MN5和MN6，以将EEPROM单元(浮栅晶体管EE1和EE2)耦合到节点N1和N2。浮栅晶体管EE1和EE2将处于不同状态，其中一个被“编程”并且包含存储数据的位，而另一个被“擦除”。被编程的浮栅晶体管EE1或EE2将汲取比被擦除的浮栅晶体管更多的电流，这使交叉耦合的反相器14和16失衡，导致反相器14和16的状态的翻转以匹配浮栅晶体管EE1和EE2的状态，从而用所存储的非易失性数据位重新加载SRAM单元12。
应当理解，在现有技术应用中，PS、CGL和WL线对于NVSRAM阵列是全局的，使得当执行编程操作时，对该NVSRAM阵列的所有NVSRAM单元全局地执行编程操作。本文中公开的字级开关11允许逐字在NVSRAM阵列99上执行存储操作(非易失性写入操作)，使得存储操作的粒度是一个字90。记住该功能，已经设计了新的或已更新的操作码，其将向NVSRAM单元10的字的SRAM单元12的写入操作与将来自这些SRAM单元12(一旦写入)的数据向这些NVSRAM单元10的EEPROM单元17-18的存储操作进行组合。
如将要描述的，字级开关11包括将控制栅极信号提供给控制栅极线CGL的控制栅极锁存器30。
现在参考图2E描述控制栅极锁存器30。控制栅极锁存器30包括交叉耦合的反相器32和34。反相器32包括PMOS晶体管MP31和NMOS晶体管MN31。晶体管MP31的源极和本体耦合到VPLUS线，并且其漏极耦合到节点N31。晶体管MN31的漏极耦合到节点N31，并且其源极耦合到VMINUS线。晶体管MP31和MN31的栅极耦合到节点N32。反相器34包括PMOS晶体管MP32和NMOS晶体管MN32。晶体管MP32的源极和本体耦合到VPLUS线，并且其漏极耦合到节点N32。晶体管MN32的漏极耦合到节点N32，并且其源极耦合到VMINUS线。晶体管MP32和MN32的栅极耦合到节点N31。
NMOS晶体管MN33的漏极耦合到节点N31，并且其栅极耦合到编程线PROGC。NMOS晶体管MN34的漏极耦合到晶体管MN33的源极，其源极耦合到地，并且其栅极耦合到PSN线。NMOS晶体管MN35的漏极耦合到节点N31，并且其栅极耦合到擦除线ERASEC。NMOS晶体管MN36的漏极耦合到晶体管MN35的源极，其源极耦合到地，并且其栅极耦合到电源线PS。NMOS晶体管MN37的漏极耦合到节点N32，其源极耦合到地，并且其栅极耦合到读取线READ。PROGC和PSN信号处于逻辑高，或者ERASEC和PS信号处于逻辑高，用于设置控制栅锁存器30。READ信号用于复位锁存器。注意，在节点N32处生成控制栅极线信号CGL。
现在参考图2F描述电源锁存器40。电源锁存器40包括交叉耦合的反相器42和44以及与反相器44的输出串联耦合的反相器46。反相器42包括PMOS晶体管MP41和NMOS晶体管MN41。晶体管MP41的源极和本体耦合到VDD，并且其漏极耦合到节点N41。晶体管MN41的漏极耦合到节点N41，并且其源极耦合到地。晶体管MP41和MN41的栅极耦合到节点N42。反相器44包括PMOS晶体管MP42和NMOS晶体管MN42。晶体管MP42的源极和本体耦合到VDD，并且其漏极耦合到节点N42。晶体管MN42的漏极耦合到节点N42，并且其源极耦合到地。晶体管MP42和MN42的栅极耦合到节点N41。
NMOS晶体管MN43的漏极耦合到节点N42，并且其栅极耦合到SETW线。NMOS晶体管MN44的漏极耦合到晶体管MN43的源极，其源极耦合到地，并且其栅极耦合到字线WL。NMOS晶体管MN45的漏极耦合到节点N41，其源极耦合到地，并且其栅极耦合到RSTW线。注意，电源线PS在节点N43处产生，并且其逆PSN在节点N42处产生。RSTW信号为逻辑高设置由反相器42和44形成的锁存器(并且因此复位电源锁存器40)，而SETW和WL线为高复位由反相器42和44形成的锁存器(并且因此设置电源锁存器)。
反相器46包括PMOS晶体管MP43和NMOS晶体管MN46。PMOS晶体管MP43的源极和本体耦合到VDD，并且其漏极耦合到节点N43。NMOS晶体管MN46的漏极耦合到节点N43，并且其源极耦合到地。晶体管MP43和MN46的栅极耦合到节点N42。
现在参考图2G描述控制电路系统150。控制电路系统150包括或非门156和反相器152。反相器152的输入耦合到字线WL。或非门156的输入耦合到WRITEN线和反相器152的输出。字级字线WWL信号在或非门156的输出处产生。
现在参考图2H-图2I描述字开关电路11系统'的替代设计。字开关电路系统11'包括控制栅锁存器30(图2E)、电源锁存器170和控制电路系统180。
电源锁存器170包括形成锁存器的交叉耦合的反相器174和176。反相器174包括PMOS晶体管MP71和NMOS晶体管MN71。晶体管MP71的源极和本体耦合到VDD，并且其漏极耦合到节点N71。晶体管MN71的漏极耦合到晶体管MP71的漏极，并且其源极耦合到地。晶体管MP71和MN71的栅极耦合到节点N72。反相器176包括PMOS晶体管MP72和NMOS晶体管MN72。晶体管MP72的源极和本体耦合到VDD，并且其漏极耦合到节点N72。晶体管MN72的漏极耦合到节点N72，并且其源极耦合到地。晶体管MP72和MN72的栅极耦合到节点N71。NMOS晶体管MN73的漏极耦合到节点N72，其源极耦合到地，并且其栅极耦合到字级字线WWL。NMOS晶体管MN74的漏极耦合到节点N71，其源极耦合到地，并且其栅极耦合到RSTW线。字级字线WWL处于逻辑高复位由反相器174和176形成的锁存器，并且因此设置电源锁存器170，而RSTW处于逻辑高设置由反相器174和176形成的锁存器并且因此复位电源锁存器170。注意，电源信号PSN的反相在节点N72处产生。
电源锁存器170电路系统还包括反相器178，反相器178的输入耦合到节点N72，从而在其输出处产生电源信号PS。反相器178包括PMOS晶体管MP73和NMOS晶体管MN75。晶体管MP73的源极和本体耦合到VDD，并且其栅极耦合到节点N72。晶体管MN75的源极耦合到地，并且其栅极耦合到节点N72。晶体管MP73和MN75的漏极耦合到节点N73。注意，电源信号PS在节点N73处产生。
控制电路系统180包括NAND门182和反相器184。NAND门182具有耦合到字线WL和SETW线的输入，并且将其输出提供给反相器184。在NAND门182的输出处产生WWLN信号。并且在反相器184的输出处产生WWL信号。
现在附加参考图3的流程图50描述扩展的页面写入操作码或操作。扩展的页面写入操作的特征在于其能够向任何大小的存储器页面写入，直到并且包括整个NVSRAM阵列99的大小的页面。
扩展的页面写入操作在框51处开始于向控制逻辑116发送扩展的页面写入操作码或者基于扩展的页面写入操作码将由外部设备(诸如微处理器)生成的信号发送到控制逻辑116(框52)。将操作码与起始地址一起发送(框53)，该起始地址的长度是给定的字节数。作为示例，对于由512k的NVSRAM阵列99组成的NVSRAM存储器104，起始地址将是两个字节，这表示将存在16个地址位。操作码还在起始地址之后与要写入的数据字节一起发送(框54)。控制逻辑116操作与起始地址相对应的NVSRAM单元10及其字级开关11，以在该地址处将与字长相对应的多个数据字节写入字90的SRAM单元12(框54)。
如果在所接收的地址处写入的最后数据字节是与扩展的页面写入操作码一起发送的最后数据字节(框55)，则在下一芯片取消选择时，将在扩展的页面写入操作码的执行期间寻址的NVSRAM字90的SRAM单元12中被写入的数据存储到这些NVSRAM字90的EEPROM单元中(框59)，并且完成扩展的页面写入操作码的执行(框60)。如果写入所寻址的NVSRAM字90的最后数据字节不是发送的最后数据字节(框55)，并且如果写入数据字节的地址不是NVSRAM阵列99中的最后地址(框56)，则将地址递增1(框57)，并且控制逻辑116将要写入的下一接收的数据字节发送到下一寻址的NVSRAM字90(返回到框54)，并且重复框54、55、56，并且57继续执行，直到写入了与操作码一起发送的最后字节。此时，在下一芯片取消选择时，将在扩展的页面写入操作码的执行期间寻址的NVSRAM字90的SRAM单元12中被写入的数据存储到这些NVSRAM字90的EEPROM单元中(框59)。并且，完成扩展的页面写入操作码的执行(框60)。注意，如果在任何时候，如果写入的最新字节的地址是存储器中的最后地址(框56)，并且还有其他字节要写入，则将地址复位为存储器中的第一地址(框58)并且返回到框54，相应地从那里开始操作。
现在另外参考图4的流程图70描述批量写入操作码或操作。批量写入操作的特点是能够写入非顺序地址。
批量写入操作在框71处开始于向控制逻辑116发送批量写入操作码或者基于批量写入操作码将由外部设备(诸如微处理器)生成的信号发送到控制逻辑116(框72)。将操作码与第一地址一起发送(框73)，第一地址的长度是给定的字节数。在第一地址之后，将操作码也与要在该第一地址处写入字90的数据字节一起发送(框74)。控制逻辑116操作与起始地址相对应的NVSRAM单元10及其字级开关11，以在起始地址处将所接收的数据字节写入SRAM单元12(框74)。
如果刚写入的地址是发送的最后地址(框75)，则在下一芯片取消选择时，将在批量写入操作码的执行期间寻址的NVSRAM字90的SRAM单元12中被写入的数据存储到这些NVSRAM字90的EEPROM单元中(框78)，并且完成扩展的页面写入操作码的执行(框79)
如果刚写入的地址不是与操作码一起发送的最后地址，则批量写入操作继续发送下一地址(框76)，并且然后发送意图用于该地址的字节并且在该地址处将字节写入NVSRAM字90的SRAM单元12(框77)。再次注意，框76处的该地址不需要与第一地址(或先前地址)顺序，并且实际上可以是NVSRAM阵列99的任何地址。然后，返回框75以便确定刚写入的地址是否是与操作码一起发送的最后地址。如果写入的地址是与批量写入操作码一起发送的最后地址，则在下一芯片取消选择时，将在批量写入操作码的执行期间寻址的NVSRAM字90的SRAM单元12中被写入的数据存储到这些NVSRAM字90的EEPROM单元中(框78)，并且完成扩展的页面写入操作码的执行(框79)。
现在附加参考图5的流程图80描述延迟的写入操作码。延迟的写入操作码在框81处开始于向控制逻辑116发送延迟的写入操作码，或者基于延迟的写入操作码将由外部设备(诸如微处理器)生成的控制信号发送到控制逻辑116。然后，执行扩展的页面写入操作或批量写入操作(框82)，然而，在芯片取消选择时，不执行存储在扩展的页面写入或批量写入的执行期间被寻址的NVSRAM字90的SRAM单元12的被写入数据的最终存储操作。相反，最终存储操作在稍后的指定时间执行(框83)，其可以例如紧接在写入SRAM之后而不是等待芯片取消选择，或者在任何其他期望的时间。
理解为了完全向后兼容，控制逻辑116或向控制逻辑116发送控制信号的外部设备也完全能够执行传统的现有技术的NVSRAM读取、写入、加载和存储操作。注意，当执行传统的现有技术NVSRAM写入操作时，整个NVSRAM阵列中的所有SRAM单元的内容在芯片取消选择时存储在它们相应的EEPROM单元中；利用本文中公开的扩展的页面写入和批量写入操作，只有由命令实际写入的这些SRAM单元在芯片取消选择时将其内容存储在它们相应的EEPROM单元中。而且，利用本文中公开的延迟写入操作，只有由命令或操作码实际写入的这些SRAM单元将其内容在稍后的指定时间存储在它们相应的EEPROM单元中。这有助于增加NVSRAM存储器104的寿命和稳健性，因为未选择的NVSRAM单元10和字90没有受到应力。
还要注意，通过使用启用个体的字级访问的字级开关11，如果需要，可以执行传统的EEPROM存储和加载操作。传统的EEPROM存储器是如下的一种特殊情况：不是通过在要写入的地址到达行的末尾(对应于发送的第一地址)时递增行地址而是将地址转到行的开头来执行批量页写入。
虽然已经关于有限数目的实施例描述了本公开，但是受益于本公开的本领域技术人员将理解，可以设想不脱离本文中公开的本公开的范围的其他实施例。因此，本公开的范围仅受所附权利要求的限制。
本文中公开了一种对包含被分组为字的多个易失性存储器单元的存储器执行非易失性写入的方法，其中每个易失性存储器单元具有与其相关联的至少一个非易失性存储器单元。该方法包括步骤：a)接收包括至少一个地址和要写入至少一个地址的至少一个数据字的非易失性写入指令；b)在至少一个地址处将至少一个数据字写入字的易失性存储器单元；c)在指定时间，通过分别寻址用于非易失性写入的这些非易失性存储器单元，但是不从其他易失性存储器单元向其相关联的非易失性存储器单元写入数据，因为这些非易失性存储器单元未被寻址，从而将来自在步骤b)期间写入的易失性存储器单元的数据写入与这些易失性存储器单元相关联的非易失性存储器单元。
指定时间可以是也可以不是存储器发生芯片取消选择的时间。
至少一个地址可以包括起始地址。至少一个数据字可以是多个数据字。步骤b)可以包括：b1)在起始地址处将多个数据字中的第一数据字写入字的易失性存储器单元；b2)递增起始地址以产生下一地址；b3)在下一地址处将多个数据字中的下一数据字写入字的易失性存储器单元；b4)如果多个数据字包含尚未写入的另一数据字，则递增下一地址并且返回到步骤b3)；以及b5)如果多个数据字不包含尚未写入的另一数据字，则进行到步骤c)。
指定时间可以是也可以不是存储器发生芯片取消选择的时间。
至少一个地址可以是多个地址。至少一个数据字可以是多个数据字。步骤b)可以包括：b1)在多个地址中的第一地址处将多个数据字中的第一数据字写入字的易失性存储器单元；b2)在多个地址中的下一地址处将多个数据字中的下一数据字写入字的易失性存储器单元；b3)如果多个地址中的下一地址是多个地址中的最后地址，则进行到步骤c)；以及b4)如果多个地址中的下一地址不是多个地址中的最后地址，则返回到步骤b2)。
指定时间可以是也可以不是存储器发生芯片取消选择的时间。
本文中还公开了一种电子设备，其包括：包括被分组为字的多个易失性存储器单元和与每个易失性存储器单元相关联的至少一个非易失性存储器单元的存储器阵列；以及多个字级开关，每个字级开关与一个字相关联并且允许将数据写入与该字的易失性存储器单元相关联的非易失性存储器单元。电子设备还可以包括控制电路，控制电路被配置为执行以下步骤：a)接收非易失性写入指令，非易失性写入指令包括至少一个地址和要写入至少一个地址的至少一个数据字；b)在至少一个地址处将至少一个数据字写入字的易失性存储器单元；以及c)在指定时间，通过个体地寻址用于非易失性写入的这些非易失性存储器单元，但是不从其他易失性存储器单元向其相关联的非易失性存储器单元写入数据，因为这些非易失性存储器单元未被寻址，从而将来自在步骤b)期间写入的易失性存储器单元的数据写入与这些易失性存储器单元相关联的非易失性存储器单元。
指定时间可以是也可以不是存储器阵列发生芯片取消选择的时间。
至少一个地址可以是多个地址。至少一个数据字可以是多个数据字。步骤b)可以包括：b1)在多个地址中的第一地址处将多个数据字中的第一数据字写入字的易失性存储器单元；b2)在多个地址中的下一地址处将多个数据字中的下一数据字写入字的易失性存储器单元；b3)如果多个地址中的下一地址是多个地址中的最后地址，则进行到步骤c)；b4)如果多个地址中的下一地址不是多个地址中的最后地址，则返回到步骤b2)。
指定时间可以是也可以不是存储器阵列发生芯片取消选择的时间。
本文中还公开了一种操作非易失性静态随机存取存储器(NVSRAM)的方法，其包括：a)接收非易失性写入指令，该非易失性写入指令包括至少一个地址和要写入至少一个地址的至少一个数据字；b)在至少一个地址处将至少一个数据字写入字的易失性存储器单元；c)通过个体地寻址用于非易失性写入的这些非易失性存储器单元，将来自在步骤b)期间写入的易失性存储器单元的数据写入与这些易失性存储器单元相关联的非易失性存储器单元。
至少一个地址可以包括起始地址。至少一个数据字可以包括多个数据字。步骤b)可以包括：b1)在起始地址处将多个数据字中的第一数据字写入字的易失性存储器单元；b2)递增起始地址以产生下一地址；b3)在下一地址处将多个数据字中的下一数据字写入字的易失性存储器单元；b4)如果多个数据字包含尚未写入的另一数据字，则递增下一地址并且返回到步骤b3)；b5)如果多个数据字不包含尚未写入的另一数据字，则进行到步骤c)。
至少一个地址可以是多个地址。至少一个数据字可以是多个数据字。步骤b)可以包括：b1)在多个地址中的第一地址处将多个数据字中的第一数据字写入字的易失性存储器单元；b2)在多个地址中的下一地址处将多个数据字中的下一数据字写入字的易失性存储器单元；b3)如果多个地址中的下一地址是多个地址中的最后地址，则进行到步骤c)；b4)如果多个地址中的下一地址不是多个地址中的最后地址，则返回到步骤b2)。

Claims (6)

1.一种电子设备，其特征在于，包括：
存储器阵列，包括被分组为字的多个易失性存储器单元以及与每个易失性存储器单元相关联的至少一个非易失性存储器单元；
多个字级开关，每个字级开关与一个字相关联，并且允许将数据写入与所述字的易失性存储器单元相关联的非易失性存储器单元；
控制电路系统，被配置为执行以下步骤：
a)接收非易失性写入指令，所述非易失性写入指令包括至少一个地址和要写入所述至少一个地址的至少一个数据字；
b)在所述至少一个地址处将所述至少一个数据字写入字的所述易失性存储器单元；以及
c)在指定时间，通过个体地寻址用于非易失性写入的这些非易失性存储器单元，但是不从其他易失性存储器单元向其相关联的非易失性存储器单元写入数据，因为这些非易失性存储器单元未被寻址，从而将来自在步骤b)期间写入的所述易失性存储器单元的数据写入与这些易失性存储器单元相关联的所述非易失性存储器单元。
2.根据权利要求1所述的电子设备，其特征在于，所述指定时间是所述存储器阵列发生芯片取消选择的时间。
3.根据权利要求1所述的电子设备，其特征在于，所述指定时间不是所述存储器阵列发生芯片取消选择的时间。
4.根据权利要求1所述的电子设备，其特征在于，所述至少一个地址包括多个地址；其中所述至少一个数据字包括多个数据字；并且其中步骤b)包括：
b1)在所述多个地址中的第一地址处将所述多个数据字中的第一数据字写入字的所述易失性存储器单元；
b2)在所述多个地址中的下一地址处将所述多个数据字中的下一数据字写入字的所述易失性存储器单元；
b3)如果所述多个地址中的所述下一地址是所述多个地址中的最后地址，则进行到步骤c)；以及
b4)如果所述多个地址中的所述下一地址不是所述多个地址中的最后地址，则返回到步骤b2)。
5.根据权利要求4所述的电子设备，其特征在于，所述指定时间是所述存储器阵列发生芯片取消选择的时间。
6.根据权利要求4所述的电子设备，其特征在于，所述指定时间不是所述存储器阵列发生芯片取消选择的时间。
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