EEPROMにおいては、1回の書き込み動作(書き込み動作保持)で1つのメモリセル(シングルビット)にデータ書き込みをするシングルビット書き込み方式が従来より採用されているが、近年のメモリの大容量化に伴ってデータ書き込み時間の増大が懸念されており、これを回避するべく1回の書き込み動作(書き込み動作保持)で複数のメモリセル(マルチビット)にデータ書き込みをするマルチビット書き込み方式も採用されている。
図7は従来のEPROMの構成図である。図7の従来のEEPROMは、複数のメモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイ内のメモリセルにデータを書き込む従来のデータ書き込み回路と、メモリセルに書き込まれるデータDQが入力される入力パッド1と、マルチビットアドレスMBAの3ビットの構成ビットMA0,MA1,MA2がそれぞれ入力される3つの入力パッド2と、カラムアドレスおよびロウアドレスで構成されたアドレスADDが入力される入力パッド3と、書き込み電圧VPPが入力される入力パッド15と、制御信号CEBが入力される入力パッド16と、制御信号OEBが入力される入力パッド17とを備えている。
図7において、上記従来のデータ書き込み回路は、マルチビットアドレスMBAをデコードして入力データDQをラッチする8つのマルチビットデコーダ&データラッチ回路4(4−A0,4−A1,…4−A7)と、カラムアドレスをデコードする8つのカラムデコーダ5(5−A0,5−A1,…5−A7)と、ロウアドレスをデコードするロウデコーダ6と、セルドレイン電圧ジェネレータ7とを備え、8つのマルチビットA0,A1,…,A7のメモリセルにマルチビット書き込みが可能である。マルチビットデコーダ&データラッチ回路4−Ak(kは0から7までの任意の整数)およびカラムデコーダ5−Akは、マルチビットAkを受け持つ。
図8は図7の従来のデータ書き込み回路においてのセルドレインジェネレータ7内の論理回路例を示す図である。この従来のセルドレイン電圧ジェネレータ7は、入力される書き込み電圧VPPが低圧レベル(例えばGNDレベル(0[V]))のときにはLレベルとなり、書き込み電圧VPPが高圧レベル(例えば8[V])になるとHレベルとなる書き込み電圧検出信号VPPHを出力する高電圧検出回路30を備え、書き込み電圧検出信号前記VPPHと制御信号CEB,OEBの論理に応じて、0.6[V]あるいは5.0[V]のセルドレイン電圧CDVを出力する回路になっている。
図9は図7のEEPROMにおいての従来のマルチビット書き込みのタイミングチャートである。まず、時刻t1以前は、ロウデコーダ6は、M本のワード線WL1〜WLMおよび2本のセレクト線SLodd,SLevenを、全てGNDレベル(0[V])にしている。また、マルチビットデコーダ&データラッチ回路4−A0〜4−A7は、いずれも初期データとしてHレベルをラッチしており、これらのマルチビットデコーダ&データラッチ回路4−A0〜4−A7のラッチ入力は、いずれも入力パッド1から切り離されている。
次に、時刻t1になると、入力パッド2より、マルチビットA0を選択するマルチビットアドレスMBAが入力されるとともに、図9の例では、入力パッド3より、ワード線WLm,オッドセレクト線SLodd,ビット線BLn−A0〜BLn−A7のデコードアドレスa0を選択するアドレスADDが入力される。
また、時刻t1においては、書き込み電圧検出信号VPPH(書き込み電圧VPP)および制御信号CEB,OEBは、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル(約8.0[V]))/Hレベル/Hレベルであり、セルドレイン電圧ジェネレータ7(図8参照)において、NANDゲート33の出力はHレベル、NANDゲート34の出力はLレベルであり、PMOSトランジスタ31はOFF、PMOSトランジスタ32はONしており、セルドレイン電圧ジェネレータ7から約0.6[V]のセルドレイン電圧CDVが出力されている。
ロウデコーダ6は、デコードアドレスa0を選択するアドレスADDの内のロウアドレスが入力されると、M本のワード線WL1〜WLMからワード線WLmを選択するとともに、2本のセレクト線SLodd,SLevenからオッドセレクト線SLoddを選択し、これらワード線WLmおよびオッドセレクト線SLoddに、書き込み電圧VPPによる約8.0[V]の電圧を印加する。これにより、全てのオッドセレクタ(オッドセレクタ8−odd1,8−odd2を含む)がONし、これらのオッドセレクタに接続されている全てのドレイン線(ドレイン線DLodd1,DLodd2を含む)にセルドレイン電圧CDV(このときは約0.6[V])が供給される。
また、マルチビットAkを受け持つカラムデコーダ5−Akは、デコードアドレスa0を選択するアドレスADDの内のカラムアドレスが入力されると、ビット線BLn−Akを選択し、このビット線BLn−Akに、マルチビットAkを受け持つマルチビットデコーダ&データラッチ回路4−Akの出力を接続する。
また、マルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、マルチビットA0を選択するマルチビットアドレスMBAが入力されると、そのラッチ入力を入力パッド1に接続する。
次に、時刻t2になると、入力パッド16よりセルドレイン電圧ジェネレータ7に入力される制御信号CEBがHレベルからLレベルになり、書き込み禁止期間から書き込み動作期間に入る。
上記のように、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Hレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルの論理に変更され、書き込み禁止期間から書き込み動作期間に入ると、セルドレイン電圧ジェネレータ7(図8参照)において、NANDゲート33の出力はHレベルからLレベルになり、NANDゲート34の出力はLレベルからHレベルになって、PMOSトランジスタ31はターンONし、PMOSトランジスタ32はターンOFして、セルドレイン電圧ジェネレータ7から出力されるセルドレイン電圧CDVは、約0.6[V]から約5.0[V]に上昇する。
この高い電圧レベル(約5.0[V])のセルドレイン電圧CDVは、全てのオッドセレクタ(オッドセレクタ8−odd1,8−odd2を含む)および全てのドレイン線(ドレイン線DLodd1,DLodd2を含む)を介して、メモリセルユニットの全メモリセルの内、半分のメモリセルのドレインに供給される。
コントロールゲートにワード線WLmから約8.0[V]の電圧が印加され、ソースがビット線BLn−Akおよびカラムデコーダ5−Akを介してマルチビットデコーダ&データラッチ回路4−Akのラッチ出力に接続されているメモリセルでは、そのドレインに印加されるセルドレイン電圧CDVが約5.0[V]に上昇すると、マルチビットデコーダ&データラッチ回路4−AkのラッチデータがLレベルであってビット線BLn−Akからソースに印加される電圧がGNDレベル(0[V])であれば、フローティングゲートに電子が注入され、マルチビットデコーダ&データラッチ回路4−AkのラッチデータがHレベルであってビット線BLn−Akからソースに印加される電圧が電源電圧VCCの近傍(約3.5[V])であれば、フローティングゲートに電子は注入されない。
つまり、セルドレイン電圧CDVが約5.0[V]に上昇すると、ワード線WLmおよびビット線BLn−Akによって選択されたマルチビットAkのメモリセルに、マルチビットデコーダ&データラッチ回路4−Akによってラッチされる入力データDQ−Akを書き込むことができる。
そして、このようなデータ書き込み期間に、マルチビットA0〜A7を選択するマルチビットアドレスMBAを入力パッド2より順次入力するとともに、8つのマルチビットA0〜A7にそれぞれ書き込む8つのデータDQ−A0〜DQ−A7を入力パッド1より順次入力し、これらの入力データDQ−A0〜DQ−A7を、マルチビットA0〜A7をそれぞれ受け持つマルチビットデコーダ&データラッチ回路4−A0〜4−A7でそれぞれラッチして、マルチビットA0〜A7のメモリセルにそれぞれ書き込む。
まず、入力パッド1より、マルチビットA0のメモリセル9に書き込むHレベルまたはLレベルのデータDQ−A0が入力されると、このときに選択されているマルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、初期データ(Hレベル)に代えて、入力データDQ−A0をラッチする。このマルチビットデコーダ&データラッチ回路4−A0でラッチされた入力データDQ−A0は、カラムデコーダ5−A0を介してビット線BLn−A0に出力され、マルチビットA0のメモリセル9に書き込まれる。
データDQ−A0がLレベルであれば、メモリセル9のソースはGNDレベル(0[V])となり、メモリセル9のフローティングゲートに電子が注入され、データDQ−A0がHレベルであれば、メモリセル9のソースは電源電圧VCCの近傍(約3.5[V])となり、メモリセル9のフローティングゲートに電子は注入されない。
次に、時刻t3で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA0を選択する値から、マルチビットA1を選択する値に変更されると、マルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、そのラッチ入力を入力パッド1から切り離し、マルチビットA1を受け持つマルチビットデコーダ&データラッチ回路4−A1が、そのラッチ入力を入力パッド1に接続する。
その後、入力パッド1より、マルチビットA1のメモリセル10に書き込むデータDQ−A1が入力されると、このときに選択されているマルチビットA1を受け持つマルチビットデコーダ&データラッチ回路4−A1は、初期データ(Hレベル)に代えて、入力データDQ−A1をラッチする。このマルチビットデコーダ&データラッチ回路4−A1でラッチされた入力データDQ−A1は、カラムデコーダ5−A1を介してビット線BLn−A1に出力され、マルチビットA1のメモリセル10に書き込まれる。
以下、同様にして、時刻t4,t5,t6,t7,t8,t9で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA2を選択する値,マルチビットA3を選択する値,マルチビットA4を選択する値,マルチビットA5を選択する値,マルチビットA6を選択する値,マルチビットA7を選択する値に順次変更され、入力パッド1より、マルチビットA2のメモリセルに書き込むデータDQ−A2,マルチビットA3のメモリセルに書き込むデータDQ−A3,マルチビットA4のメモリセルに書き込むデータDQ−A4,マルチビットA5のメモリセルに書き込むデータDQ−A5,マルチビットA6のメモリセルに書き込むデータDQ−A6,マルチビットA7のメモリセルに書き込むデータDQ−A7が順次入力される。
そして、これらの入力データDQ−A2,DQ−A3,DQ−A4,DQ−A5,DQ−A6,DQ−A7は、マルチビットA2を受け持つマルチビットデコーダ&データラッチ回路4−A2,マルチビットA3を受け持つマルチビットデコーダ&データラッチ回路4−A3,マルチビットA4を受け持つマルチビットデコーダ&データラッチ回路4−A4,マルチビットA5を受け持つマルチビットデコーダ&データラッチ回路4−A5,マルチビットA6を受け持つマルチビットデコーダ&データラッチ回路4−A6,マルチビットA7を受け持つマルチビットデコーダ&データラッチ回路4−A7によって順次ラッチされ、マルチビットA2,A3,…,A7のメモリセルに順次書き込まれる。
ここで、EPROMのデータ書き込みは、メモリセル内のフローティングゲートに電子を注入するという動作をするため、電子の注入が完了するまでの長い時間(図9では約10[μs])、書き込み動作を保持しておく必要があり、最後に選択されるマルチビットA7のメモリセルのデータ書き込みから約10[μs]の間、書き込み動作を保持することで、マルチビットA0〜A7の8つのメモリセルのデータ書き込みが完了する。なお、上記データ書き込み期間中において、データDQA0〜DQ−A7の入力にかかる時間は、図9では約350[ns]であり、書き込み動作を保持する上記約10[μs]と比較して非常に短い。
以上のように、マルチビット書き込み方式では、1回の長時間書き込み動作保持で複数のメモリセルにデータが書き込まれる。
これに対して、シングルビット書き込み方式では、1回の長時間書き込み動作保持で、1つのメモリセルにデータが書き込まれる(例えば、特許文献1参照)。
図10は図7のEEPROMにおいての従来のシングルビット書き込みのタイミングチャートであり、図9と同様のものには同じ符号を付してある。ただし、上記マルチビット書き込みでは、データの書き込み単位がマルチビットA0〜A7の8つのメモリセルであって、アドレスADDが上記書き込み単位のアドレスであったが、シングルビット書き込みにおいては、データの書き込み単位は1つのメモリセルであって、アドレスADDおよびマルチビットアドレスMBAが上記書き込み単位のアドレスとなる。従って、図10においては、マルチビット書き込み時のデコードアドレスa0とマルチビットA0,A1,A2,A3,…とによって、シングルビット書き込みのデコードアドレスa0+A0,a0+A1,a0+A2,a0+A3,…を構成する。なお、図10では、それぞれの書き込み単位のアドレスADDが全て同じ(デコードアドレスが全てa0)になっているが、シングルビット書き込みでは、書き込み単位(1つのメモリセル)ごとにアドレスADDを変更することも可能である。
まず、時刻t21以前は、ロウデコーダ6は、M本のワード線WL1〜WLMおよび2本のセレクト線SLodd,SLevenを、全てGNDレベル(0[V])にしている。また、マルチビットデコーダ&データラッチ回路4−A0〜4−A7は、いずれも初期データとしてHレベルをラッチしており、これらのマルチビットデコーダ&データラッチ回路4−A0〜4−A7のラッチ入力は、いずれも入力パッド1から切り離されている。
次に、時刻t21になると、入力パッド2,3より、デコードアドレスa0+A0を選択するアドレスADDおよびマルチビットアドレスMBAが入力される。
ロウデコーダ6は、デコードアドレスa0を選択するアドレスADDの内のロウアドレスが入力されると、ワード線WLmを選択するとともに、オッドセレクト線SLoddを選択し、これらワード線WLmおよびオッドセレクト線SLoddに、書き込み電圧VPPによる約8.0[V]の電圧を印加する。これにより、全てのオッドセレクタがONし、これらのオッドセレクタに接続されている全てのドレイン線にセルドレイン電圧CDV(このときは約0.6[V])が供給される。
また、カラムデコーダ5−Akは、デコードアドレスa0を選択するアドレスADDの内のカラムアドレスが入力されると、ビット線BLn−Akを選択し、このビット線BLn−Akに、マルチビットデコーダ&データラッチ回路4−Akの出力を接続する。
また、マルチビットデコーダ&データラッチ回路4−A0は、マルチビットA0を選択するマルチビットアドレスMBAが入力されると、そのラッチ入力を入力パッド1に接続する。
次に、時刻t22になると、入力パッド16よりセルドレイン電圧ジェネレータ7に入力される制御信号CEBがHレベルからLレベルになり、書き込み禁止期間から書き込み動作期間に入る。
上記のように、書き込み禁止期間から書き込み動作期間に入ると、セルドレイン電圧ジェネレータ7(図8参照)から出力されるセルドレイン電圧CDVは、約0.6[V]から約5.0[V]に上昇する。
セルドレイン電圧CDVが約5.0[V]に上昇すると、ワード線WLmおよびビット線BLn−A0によって選択されたデコードアドレスa0+A0のメモリセル9に、マルチビットデコーダ&データラッチ回路4−A0によってラッチされる入力データDQ−A0を書き込むことができる。
そして、このような書き込み動作期間に、データDQ−A0を入力パッド1より入力し、この入力データDQ−A0を、マルチビットデコーダ&データラッチ回路4−A0でラッチして、デコードアドレスa0+A0のメモリセル9に書き込む。データDQの入力の開始から約10[μs]の間、書き込み動作を保持することで、データ書き込みが完了する。
次に、約10[μs]の間、書き込み動作を保持した後の時刻t21になると、入力パッド16よりセルドレイン電圧ジェネレータ7に入力される制御信号CEBがLレベルからHレベルになり、書き込み動作期間を終了して、再び書き込み禁止期間に入る。
このように、書き込み動作期間から書き込み禁止期間に入ると、セルドレイン電圧ジェネレータ7(図8参照)から出力されるセルドレイン電圧CDVは、約5.0[V]から約0.6[V]に降下する。
次に、時刻t24で、入力パッド2,3より入力されるアドレスADDおよびマルチビットアドレスMBAが、デコードアドレスa0+A0を選択する値から、デコードアドレスa0+A1を選択する値に変更されると、t24〜t27において、上記t21〜t24と同様にして、入力データDQ−A1を、マルチビットデコーダ&データラッチ回路4−A1でラッチして、デコードアドレスa0+A1のメモリセル10に書き込む。
以下、同様にして、t27〜t30,…において、入力データDQ−A2,DQ−A3,…を、マルチビットデコーダ&データラッチ回路4−A2,4−A3,…でそれぞれラッチして、デコードアドレスa0+A2,a0+A3,…のメモリセルにそれぞれ書き込む。
このようにシングルビット書き込み方式では、データを書き込む全てのメモリセルの数と同じ回数の長時間(図10では約10[μs])の書き込み動作保持が必要であるのに対し、マルチビット書き込み方式では、上記のシングルビット書き込み方式の約1/8(1/(マルチビット数))の回数、つまりなる回数の長時間(図9では約10[μs])書き込み動作保持で済む。よって、1回のマルチビット書き込みにおいてのデータ入力サイクル時間を数10[ns]で実行できれば(図9では約350/8[ns])、マルチビット書き込み方式の場合、全メモリセルの書き込みに要する時間は、シングルビット書き込み方式の約1/8(1/(マルチビット数))で済むというメリットがある。
高速データ入力サイクル(数10[ns]以下)をコントロールできるメモリテスタ等は、上記マルチビット書き込み方式のメリットを活かすことができるが、一般のROMユーザーがデータ書き込み時に使用するROMライタでは、コントロールできるデータ入力サイクルは4〜5[μs]が限度であるため、上記マルチビット書き込み方式のメリットを活かすことができない。
ROMライタでマルチビット書き込み方式を実行しようとすると、マルチビット数分のデータを入力する時間だけで数10[μs]を要し、書き込み動作の保持時間(図9,図10では約10[μs])をはるかにオーバーしてしまうことになり、非選択メモリセルへの誤データ書き込み現象(非選択メモリセルのフローティングゲートへの電子注入現象)を誘発する。
図11は、図7のメモリセル9にLレベルのラッチデータを書き込む場合の、電子が注入されていない選択ワード列の非選択のメモリセル11,12,13への上記誤データ書き込み現象を説明する断面図である。ソース24(ビット線BLn)にGNDレベル(0[V])が供給されているメモリセル9のフローティングゲート19には、約8.0[V]の電圧が供給されているコントロールゲート18(ワード線WLm)と、約5.0[V]のセルドレイン電圧CDVが供給されているドレイン23とに誘発されて、電子が注入されて溜まり続けている。
一方、メモリセル13のドレイン25にも約5.0[V]のセルドレイン電圧CDVが供給されているため、数10[μs]の間、図11の書き込み動作が保持されると、ソース24とドレイン25に挟まれていてフローティングゲートに電子が注入されていない非選択のメモリセル11〜13において、約8.0[V]の電圧が供給されているコントロールゲート18と、約5.0[V]のセルドレイン電圧CDVが供給されているドレイン25に供給されているセルドレイン電圧CDVに誘発されて、メモリセル11〜13のフローティングゲート20,21,22に電子が注入されてしまうケースがある。
以上のことより、マルチビット書き込み時に数10[μs]の間、書き込み動作を保持してしまうことになるROMライタでは、マルチビット書き込み方式でなく、シングルビット書き込み方式を採用している。
実施の形態1
図1は本発明の実施の形態1のEEPROMの構成図であり、図7と同様のものには同じ符号を付してある。図1の実施の形態1のEEPROMは、メモリセルアレイと、このメモリセルアレイ内のメモリセルにデータを書き込む実施の形態1のデータ書き込み回路と、入力パッド1,2,3,15,16,17とを備えている。なお、図1においては、上記メモリセルアレイ内のメモリセルからデータを読み出すデータ読み出し回路や電源電圧VCCの入力回路等は省略してある。
図1において、上記メモリセルアレイには、M本のワード線WL(WL1,WL2,…,WLM)と、8×N本のビット線BL(BL1−A0,BL2−A0,…,BLN−A0,BL1−A1,…,BLN−A1,BL1−A2,…,BLN−A6,BL1−A7,…,BLN−A7)と、マトリクス配列されたM×N×8×2個の不揮発性のメモリセル(メモリセル9,10,11,12,13,14を含む)と、オッドセレクト線SLoddと、イーブンセレクト線SLevenと、セルドレイン電圧CDVの供給線と、それぞれNMOSで構成された複数のオッドセレクタ(オッドセレクタ8−odd1,8−odd2を含む)と、それぞれNMOSで構成された複数のイーブンセレクタ(イーブンセレクタ8−even1,8−even2を含む)と、複数のドレイン線(ドレイン線DLodd1,DLodd2,DLeven1,DLeven2を含む)とが設けられている。
また、図1において、実施の形態1のデータ書き込み回路は、8つのマルチビットデコーダ&データラッチ回路4(4−A0,4−A1,…4−A7)と、8つのカラムデコーダ5(5−A0,5−A1,…5−A7)と、ロウデコーダ6と、セルドレイン電圧ジェネレータ7Aとを備え、8つのマルチビットA0,A1,…,A7のメモリセルにマルチビット書き込みが可能である。
この実施の形態1のデータ書き込み回路は、図7の従来のデータ書き込み回路において、セルドレイン電圧ジェネレータ7をセルドレイン電圧ジェネレータ7Aに変更した構成である。
[メモリセルアレイ]
上記メモりセルアレイの16×M×N個のメモリセルの内、2×M×N個のメモリセルがマルチビットA0を受け持つ(マルチビットA0が選択されたときのデータが書き込まれる)。同様に、2×M×N個ずつのメモリセルが、それぞれマルチビットA1,A2,…,A7を受け持つ。
マルチビットA0を受け持つ2×M×N個のメモリセルのソースは、カラムデコーダ5−A0からのビット線BL1−A0〜BLN−A0のそれぞれに、2×M個ずつ接続されている。同様に、マルチビットA1〜A7をそれぞれ受け持つ2×M×N個ずつのメモリセルのソースは、カラムデコーダ5−A1,5−A2,…,5−A7からのビット線BL1−A1〜BLN−A1,BL1−A2〜BLN−A2,…,BL1−A7〜BLN−A7のそれぞれに、2×M個ずつ接続されている。また、マルチビットA0〜A7をそれぞれ受け持つ2×M×N個ずつのメモリセルのドレインは、複数のドレイン線のそれぞれに接続されている。
マルチビットA0を受け持つメモリセル9のソースは、カラムデコーダ5−A0からのビット線BLn−A0(nは1からNまでの任意の整数)に接続されており、メモリセル9のドレインは、ドレイン線DLodd1に接続されている。また、マルチビットA1を受け持つメモリセル10のソースは、カラムデコーダ5−A1からのビット線BLn−A1に接続されており、メモリセル10のドレインは、ドレイン線DLodd2に接続されている。
また、上記16×M×N個のメモリセルのコントロールゲートは、ロウデコーダ6からのM本のワード線WL1〜WLMのそれぞれに、16×N個ずつ接続されている。1本のワード線には、マルチビットA0〜A7のそれぞれを受け持つメモリセルが16個ずつ接続されている。
マルチビットA0を受け持つメモリセル9,11,12,13およびマルチビットA1を受け持つメモリセル10のコントロールゲートは、ワード線WLm(mは1からMまでの任意の整数)に接続されており、マルチビットA0を受け持つメモリセル14のコントロールゲートは、ワード線WLmと異なる他のワード線に接続されている。
複数のオッドセレクタおよび複数のイーブンセレクタのそれぞれは、複数のドレイン線のそれぞれと、セルドレイン電圧ジェネレータ7Aからのセルドレイン電圧CDVの供給線の間に設けられている。また、ロウデコーダ6からのオッドセレクト線SLoddは、全てのオッドセレクタのゲートに接続されており、ロウデコーダ6からのイーブンセレクト線SLevenは、全てのイーブンセレクタのゲートに接続されている。
オッドセレクタ8−odd1はドレイン線DLodd1と上記セルドレイン電圧CDVの供給線の間に、オッドセレクタ8−odd2はドレイン線DLodd2と上記セルドレイン電圧CDVの供給線の間にそれぞれ設けられており、オッドセレクタ8−odd1および8−odd2のゲートは、ともにオッドセレクト線SLoddに接続されている。また、イーブンセレクタ8−even1はドレイン線DLeven1と上記セルドレイン電圧CDVの供給線の間に、イーブンセレクタ8−even2はドレイン線DLeven2と上記セルドレイン電圧CDVの供給線の間にそれぞれ設けられており、イーブンセレクタ8−even1および8−even2のゲートは、ともにイーブンセレクト線SLevenに接続されている。
[入力パッド1]
入力パッド1には、メモリセルに書き込まれるデータDQが入力される。この入力パッド1は、マルチビットデコーダ&データラッチ回路4−A0〜4−A7の入力に接続されている。マルチビットA0,A1,…,A7のメモリセルに書き込まれるデータDQを、それぞれDQ−A0,DQ−A1,…,DQ−A7とする。
[入力パッド2]
3つの入力パッド2には、8つのマルチビットA0〜A7を選択するためのマルチビットアドレスMBAの3ビットMA0,MA1,MA2がそれぞれ入力される。マルチビットアドレスMBA(MA0,MA1,MA2)は、マルチビットデコーダ&データラッチ回路4−A0〜4−A7に入力される。
[入力パッド3]
入力パッド3には、カラムアドレスおよびロウアドレス(オッド/イーブンセレクトビットを含む)によって構成されるアドレスADDが入力される。なお、入力パッド3は、アドレスADDの構成ビット数と同じ個数設けられている。アドレスADDの内、カラムアドレスは、カラムデコーダ5−A0〜5−A7に入力され、ロウアドレスは、ロウデコーダ6に入力される。
[入力パッド15]
入力パッド15には、書き込み電圧VPP(低圧レベルがGNDレベル(0[V])、高圧レベルが約8.0[V])が入力される。この書き込み電圧VPPは、ロウデコーダ6およびセルドレイン電圧ジェネレータ7Aに入力される。
[入力パッド16,17]
入力パッド16には、制御信号CEBが入力され、入力パッド17には、制御信号OEBが入力される。これらの制御信号CEB,OEBは、上記書き込み電圧VPPとともに、セルドレイン電圧ジェネレータ7Aに入力される。
[制御信号CEB,OEB]
従来のEEPROM(図7参照)において、制御信号CEBは、データ書き込みの制御信号であり、制御信号OEBは、データ読み出しの制御信号であってデータ書き込み時にはHレベルに固定されて機能しない信号(使用されない信号)である。EEPROMにおいて、セルドレイン電圧ジェネレータは、データ書き込み時のみならず、データ読み出し時にも使用されるため、データ書き込みの制御信号CEBのみならず、データ読み出しの制御信号OEBも入力される構成になっている。
この実施の形態1のセルドレイン電圧ジェネレータ7Aでは、上記制御信号CEBを第1の書き込み制御信号として使用するとともに、従来ではデータ書き込み時には使用されていない上記制御信号OEBを第2の書き込み制御信号として使用する。なお、制御信号OEBとは別に、第2の書き込み制御信号をセルドレイン電圧ジェネレータ7Aに入力する構成とすることも可能である。
[マルチビットデコーダ&データラッチ回路4]
マルチビットデコーダ&データラッチ回路4は、マルチビット数と同じ個数設けられており、マルチビットデコーダ&データラッチ回路4−Ak(kは0から7までの任意の整数)は、マルチビットAkを受け持つ。マルチビットデコーダ&データラッチ回路4−Akは、初期データとしてHレベルをラッチしており、入力されたマルチビットアドレスMBA(MA0,MA1,MA2)をデコードして、マルチビットAkを選択するマルチビットアドレスMBAが入力されると、そのラッチ入力を入力パッド1に接続して、マルチビットAkのメモリセルに書き込むデータDQ−Akをラッチし、マルチビットAkを選択するマルチビットアドレスMBAが入力されなくなると、上記ラッチ入力を入力パッド1から切り離す。ラッチデータ(初期データとしてのHレベル、あるいはHレベルまたはLレベルの入力データDQ−Ak)は、カラムデコーダ5−Akに出力される。ラッチデータがHレベルであれば、電源電圧VCCの近傍の電圧(約3.5[V])がカラムデコーダ5−Akに出力され、ラッチデータがLレベルであれば、GNDレベル(0[V])がカラムデコーダ5−Akに出力される。
なお、このマルチビットデコーダ&データラッチ回路4−Akのデータラッチ回路は、Lレベルを一度ラッチしたら、初期化されるまでは、入力がHレベルになっても上記Lレベルのラッチを保持する構成になっているが、データDQ−Akの入力タイミングに同期して、データDQ−Akの入力期間内のみ、ラッチ入力を入力パッド1に接続する構成とすることも可能である。
[カラムデコーダ5]
カラムデコーダ5は、マルチビット数と同じ個数設けられており、カラムデコーダ5−Akは、マルチビットAkを受け持つ。カラムデコーダ5−Akは、入力されたカラムアドレスをデコードして、N本のビット線BL1−Ak〜BLN−Akのいずれかを選択し、その選択したビット線をマルチビットデコーダ&データラッチ回路4−Akのラッチ出力に接続する。
[ロウデコーダ6]
ロウデコーダ6は、入力されたロウアドレスをデコードして、M本のワード線WL1〜WLMのいずれか、およびオッドセレクト線SLoddとイーブンセレクト線SLevenの内のいずれかを選択し、その選択したワード線およびセレクト線に書き込み電圧VPPによる電圧(約8.0[V])を印加する。
[セルドレイン電圧ジェネレータ7A]
セルドレイン電圧ジェネレータ7Aは、書き込み電圧VPPおよび制御信号CEB,OEBに応じて、データ書き込みがされない低い電圧(約0.6[V])またはデータ書き込みをするための高い電圧(約5.0[V])のセルドレイン電圧CDVを生成し、このセルドレイン電圧CDVを全てのオッドセレクタ(オッドセレクタ8−odd1,8−odd2を含む)およびイーブンセレクタ(イーブンセレクタ8−even1,8−even2を含む)に供給する。
図2は実施の形態1のセルドレイン電圧ジェネレータ7A内の論理回路例を示す図であり、図8と同様のものには同じ符号を付してある。図2において、セルドレイン電圧ジェネレータ7Aは、高電圧検出回路30と、PMOSトランジスタ31,32と、3入力のNANDゲート33と、3入力のANDゲート35,36と、2入力のNORゲート37とを有する。なお、図2においては、約0.6[V]の電圧および約5.0[V]の電圧を生成する回路は省略してある。
このように、実施の形態1のセルドレイン電圧ジェネレータ7Aは、図8の従来のセルドレイン電圧ジェネレータ7において、NANDゲート34をANDゲート35,36およびNORゲート37に変更した構成である。
高電圧検出回路30は、入力される書き込み電圧VPPが低圧レベル(GNDレベル(0[V]))のときにはLレベルとなり、書き込み電圧VPPが高圧レベル(約8.0[V])になるとHレベルとなる書き込み電圧検出信号VPPHを出力する。
NANDゲート33は、書き込み電圧検出信号VPPH、制御信号CEBの反転信号、および制御信号OEBを入力信号として、これら入力信号の否定論理積信号を出力する。また、ANDゲート35は、書き込み電圧検出信号VPPH、制御信号CEB、および制御信号OEBを入力信号として、これら入力信号の論理積信号を出力し、ANDゲート36は、書き込み電圧検出信号VPPH、制御信号CEBの反転信号、および制御信号OEBの反転信号を入力信号として、これら入力信号の論理積信号を出力する。そして、NORゲート37は、ANDゲート35,36の出力信号を入力信号として、これら入力信号の否定論理和信号を出力する。
PMOSトランジスタ31は、ソースが約5.0[V]の電圧生成回路に接続され、ゲートがNANDゲート33の出力に接続され、ドレインがセルドレイン電圧ジェネレータ7Aのセルドレイン電圧CDVの出力に接続され、NANDゲート33の出力信号に応じて、約5.0[V]のセルドレイン電圧CDVを出力する。また、PMOSトランジスタ32は、ソースが約0.6[V]の電圧生成回路に接続され、ゲートがNORゲート37の出力に接続され、ドレインがPMOSトランジスタ31のドレインと同じセルドレイン電圧ジェネレータ7Aのセルドレイン電圧CDVの出力に接続され、NORゲート37の出力信号に応じて、約0.6[V]のセルドレイン電圧CDVを出力する。
この実施の形態1のセルドレイン電圧ジェネレータ7Aは、図8の従来のセルドレイン電圧ジェネレータ7と同様に、入力される書き込み電圧VPPが低圧レベル(GNDレベル(0[V]))のときにはLレベルとなり、書き込み電圧VPPが高圧レベル(約8[V])になるとHレベルとなる書き込み電圧検出信号VPPHを出力する高電圧検出回路30を備え、この書き込み電圧検出信号前記VPPHと制御信号CEB,OEBの論理に応じて、約0.6[V]あるいは約5.0[V]のセルドレイン電圧CDVを出力する回路になっている。
図3は本発明の実施の形態1のEEPROMにおいてのマルチビット書き込みのタイミングチャートであり、図9と同様のものには同じ符号を付してある。上記従来のマルチビット書き込みでは、図9に示すように、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Hレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルの論理に変えて、書き込み禁止期間から書き込み動作(データ入力を含む)期間に入っていたが、この実施の形態1のマルチビット書き込みでは、図3に示すように、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Hレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Lレベルの論理に変えて、書き込み禁止期間からデータ入力期間に入り、データ入力を完了した後に、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Lレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルに変えて、書き込み動作期間に入る。
図3において、時刻t0以前は、書き込み電圧検出信号VPPH(書き込み電圧VPP)および制御信号CEB,OEBは、VPPH(VPP)/CEB/OEB=Lレベル(低圧レベル)/Hレベル/Hレベルであり、セルドレイン電圧ジェネレータ7A(図2参照)において、NANDゲート33,NORゲート37の出力はともにHレベルになっており、PMOSトランジスタ31,32はともにOFFしている。また、ロウデコーダ6は、M本のワード線WL1〜WLMおよび2本のセレクト線SLodd,SLevenを、全てGNDレベル(0[V])にしている。また、マルチビットデコーダ&データラッチ回路4−A0〜4−A7は、いずれも初期データとしてHレベルをラッチしており、これらのマルチビットデコーダ&データラッチ回路4−A0〜4−A7のラッチ入力は、いずれも入力パッド1から切り離されている。
次に、時刻t0になり、入力パッド15よりロウデコーダ6およびセルドレイン電圧ジェネレータ7Aに供給される書き込み電圧VPPが、低圧レベル(GNDレベル)から高圧レベル(約8.0[V])になると、書き込み電圧検出信号VPPHがLレベルからHレベルになる。これにより、セルドレイン電圧ジェネレータ7Aにおいて、ANDゲート35の出力がHレベルになり、NORゲート37の出力がLレベルになって、PMOSトランジスタ32がONし、セルドレイン電圧ジェネレータ7Aから約0.6[V]のセルドレイン電圧CDVが出力される。
次に、時刻t1になると、入力パッド2より、マルチビットアドレスMBAとして、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルが入力されるとともに、図3の例では、入力パッド3より、ワード線WLm,オッドセレクト線SLodd,ビット線BLn−A0〜BLn−A7のデコードアドレスa0を選択するアドレスADDが入力される。
ロウデコーダ6は、デコードアドレスa0を選択するアドレスADDの内のロウアドレスが入力されると、M本のワード線WL1〜WLMからワード線WLmを選択するとともに、2本のセレクト線SLodd,SLevenからオッドセレクト線SLoddを選択し、これらワード線WLmおよびオッドセレクト線SLoddに、書き込み電圧VPPによる約8.0[V]の電圧を印加する。これにより、全てのオッドセレクタ(オッドセレクタ8−odd1,8−odd2を含む)がONし、これらのオッドセレクタに接続されている全てのドレイン線(ドレイン線DLodd1,DLodd2を含む)にセルドレイン電圧CDV(このときは約0.6[V])が供給される。
また、マルチビットAkを受け持つカラムデコーダ5−Akは、デコードアドレスa0を選択するアドレスADDの内のカラムアドレスが入力されると、ビット線BLn−Akを選択し、このビット線BLn−Akに、マルチビットAkを受け持つマルチビットデコーダ&データラッチ回路4−Akの出力を接続する。
また、マルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/LレベルのマルチビットアドレスMBAが入力されると、そのラッチ入力を入力パッド1に接続する。
次に、時刻t2になると、入力パッド16,17よりそれぞれセルドレイン電圧ジェネレータ7Aに入力される制御信号CEB,OEBがともに、HレベルからLレベルになり、書き込み禁止期間からデータ入力期間に入る。
上記のように、書き込み禁止期間からデータ入力期間に入ると、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Hレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Lレベルの論理になるが、セルドレイン電圧ジェネレータ7A(図2参照)においては、NANDゲート33の出力はHレベルのままである。また、ANDゲート35の出力はHレベルからLレベルになり、ANDゲート36の出力はLレベルからHレベルになるが、NORゲート37の出力はLレベルのままである。従って、PMOSトランジスタ31はOFFしたままであり、PMOSトランジスタ32はONしたままであって、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ7Aからは、書き込み禁止期間と同じ低い電圧レベル(約0.6[V])のセルドレイン電圧CDVが出力され続ける。
このように、実施の形態1では、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ7Aから出力されるセルドレイン電圧CDVは、書き込み禁止期間と同じ低い電圧レベル(約0.6[V])のままなので、選択されたビット線BLn−A0〜BLn−A7が、データ入力期間中にGNDレベルになっても、メモリセルのフローティングゲートに電子が注入されることはない。
このようなデータ入力期間に、従来のマルチビット書き込みと同様にして、8つのマルチビットA0〜A7にそれぞれ書き込む8つのデータDQ−A0〜DQ−A7を、入力パッド1より順次入力して、マルチビットA0〜A7をそれぞれ受け持つマルチビットデコーダ&データラッチ回路4−A0〜4−A7でそれぞれラッチする。
まず、入力パッド1より、マルチビットA0のメモリセルに書き込むHレベルまたはLレベルのデータDQ−A0が入力されると、このときに選択されているマルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、初期データ(Hレベル)に代えて、入力データDQ−A0をラッチする。
次に、時刻t3で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルから、マルチビットA1を選択するMA0/MA1/MA2=Hレベル/Lレベル/Lレベルに変更されると、マルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、そのラッチ入力を入力パッド1から切り離し、マルチビットA1を受け持つマルチビットデコーダ&データラッチ回路4−A1が、そのラッチ入力を入力パッド1に接続する。
その後、入力パッド1より、マルチビットA1のメモリセルに書き込むデータDQ−A1が入力されると、このときに選択されているマルチビットA1を受け持つマルチビットデコーダ&データラッチ回路4−A1は、初期データ(Hレベル)に代えて、入力データDQ−A1をラッチする。
次に同様にして、時刻t4で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA1を選択するMA0/MA1/MA2=Hレベル/Lレベル/Lレベルから、マルチビットA2を選択するMA0/MA1/MA2=Lレベル/Hレベル/Lレベルに変更されると、マルチビットA1を受け持つマルチビットデコーダ&データラッチ回路4−A1は、そのラッチ入力を入力パッド1から切り離し、マルチビットA2を受け持つマルチビットデコーダ&データラッチ回路4−A2が、そのラッチ入力を入力パッド1に接続する。
その後、入力パッド1より、マルチビットA2のメモリセルに書き込むデータDQ−A2が入力されると、このときに選択されているマルチビットA2を受け持つマルチビットデコーダ&データラッチ回路4−A2は、初期データ(Hレベル)に代えて、入力データDQ−A2をラッチする。
以下、同様にして、時刻t5,t6,t7,t8,t9で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA3を選択するMA0/MA1/MA2=Hレベル/Hレベル/Lレベル,マルチビットA4を選択するMA0/MA1/MA2=Lレベル/Lレベル/Hレベル,マルチビットA5を選択するMA0/MA1/MA2=Hレベル/Lレベル/Hレベル,マルチビットA6を選択するMA0/MA1/MA2=Lレベル/Hレベル/Hレベル,マルチビットA7を選択するMA0/MA1/MA2=Hレベル/Hレベル/Hレベルに順次変更され、入力パッド1より、マルチビットA3のメモリセルに書き込むデータDQ−A3,マルチビットA4のメモリセルに書き込むデータDQ−A4,マルチビットA5のメモリセルに書き込むデータDQ−A5,マルチビットA6のメモリセルに書き込むデータDQ−A6,マルチビットA7のメモリセルに書き込むデータDQ−A7が順次入力され、これらの入力データDQ−A3,DQ−A4,DQ−A5,DQ−A6,DQ−A7が、マルチビットA3を受け持つマルチビットデコーダ&データラッチ回路4−A3,マルチビットA4を受け持つマルチビットデコーダ&データラッチ回路4−A4,マルチビットA5を受け持つマルチビットデコーダ&データラッチ回路4−A5,マルチビットA6を受け持つマルチビットデコーダ&データラッチ回路4−A6,マルチビットA7を受け持つマルチビットデコーダ&データラッチ回路4−A7によって順次ラッチされる。
マルチビットデコーダ&データラッチ回路4−A0〜4−A7にそれぞれラッチされた入力データDQ−A0〜DQ−A7は、カラムデコーダ5−A0〜5−A7およびビット線BLn−A0〜BLn−A7を介して、マルチビットA0〜A7のメモリセルのソースにそれれぞれ印加される。しかし、データ入力期間では、セルドレイン電圧ジェネレータ7Aからオッドセレクタを介してマルチビットA0〜A7のメモリセルのドレインに印加されるセルドレイン電圧CDVが低い電圧レベル(約0.6[V])のままなので、入力データDQがLレベルであってもメモリセルのフローティングゲートに電子が注入されることはなく、入力データDQ−A0〜DQ−A7は、マルチビットA0〜A7のメモリセルには書き込まれない。
次に、時刻t11になると、入力パッド17よりセルドレイン電圧ジェネレータ7Aに入力される制御信号OEBがLレベルからHレベルになり、データ入力期間を終了して書き込み動作期間に入る。
上記のように、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Lレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルの論理になり、データ入力期間から書き込み動作期間に入ると、セルドレイン電圧ジェネレータ7A(図2参照)において、ANDゲート36の出力がHレベルからLレベルになって、NORゲート37の出力がLレベルからHレベルになり、ANDゲート33の出力は、NORゲート37の出力とは逆にHレベルからLレベルになる。これにより、PMOSトランジスタ32がターンOFFするとともに、PMOSトランジスタ31がターンONし、セルドレイン電圧ジェネレータ7Aから出力されるセルドレイン電圧CDVは、約0.6[V]から約5.0[V]に上昇する。
コントロールゲートにワード線WLmから約8.0[V]の電圧が印加され、ソースがビット線BLn−Akおよびカラムデコーダ5−Akを介してマルチビットデコーダ&データラッチ回路4−Akのラッチ出力に接続されているメモリセルでは、そのドレインに印加されるセルドレイン電圧CDVが約5.0[V]に上昇すると、マルチビットデコーダ&データラッチ回路4−AkのラッチデータがLレベルであってビット線BLn−Akからソースに印加される電圧がGNDレベル(0[V])であれば、フローティングゲートに電子が注入され、マルチビットデコーダ&データラッチ回路4−AkのラッチデータがHレベルであってビット線BLn−Akからソースに印加される電圧が電源電圧VCCの近傍(約3.5[V])であれば、フローティングゲートに電子は注入されない。
つまり、セルドレイン電圧CDVが約5.0[V]に上昇すると、ワード線WLmおよびビット線BLn−Akによって選択されたマルチビットAkのメモリセルに、マルチビットデコーダ&データラッチ回路4−Akによってラッチされている入力データDQ−Akを書き込むことができる。
従って、セルドレイン電圧CDVが約0.6[V]のままであるデータ入力期間から、セルドレイン電圧CDVが約5.0[V]に上昇する書き込み動作期間に入ると、マルチビットデコーダ&データラッチ回路4−A0〜4−A7にそれぞれラッチされた入力データDQ−A0〜DQ−A7は、マルチビットA0〜A7のメモリセルにそれぞれ書き込まれ、この書き込み動作期間の開始から約10[μs]の間、書き込み動作を保持することで、データ書き込みが完了する。
次に、データ書き込みのための約5.0[V]のセルドレイン電圧CDVをマルチビットA0〜A7のメモリセルのドレインに同時に印加し、約10[μs]の間、書き込み動作を保持した後の時刻t12になると、入力パッド16よりセルドレイン電圧ジェネレータ7Aに入力される制御信号CEBがLレベルからHレベルになり、書き込み動作期間を終了する。
上記のように、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Hレベル/Hレベルの論理に変更され、書き込み動作期間を終了すると、セルドレイン電圧ジェネレータ7A(図2参照)において、NANDゲート33の出力がLレベルからHレベルになり、ANDゲート35の出力がLレベルからHレベルになって、NORゲート37の出力は、NANDゲート33とは逆にHレベルからLレベルになり、これにより、PMOSトランジスタ31がターンOFFするとともに、PMOSトランジスタ32がターンONし、セルドレイン電圧ジェネレータ7Aから出力されるセルドレイン電圧CDVは、約5.0[V]から約0.6[V]に降下する。
実施の形態1のEEPROMにおいてのデータ読み出し動作について以下に説明する。メモリセルでは、フローティングゲートに電子が注入されると、電子が注入されていないときよりも、しきい値電圧が上昇する。このため、フローティングゲートに電子が注入されていないときのしきい値電圧と電子が注入されたときのしきい値電圧の間の電圧を、コントロールゲートに印加すると、フローティングゲートに電子が注入されていないメモリセルはONするが、フローティングゲートに電子が注入されているメモリセルはONしない。従って、上記両しきい値電圧の間の電圧をコントロールゲートに印加したとき、メモリセルがONしているか、OFFしているかを、センスアンプでセンスすることによって、メモリセルに書き込まれているデータを読み出すことができる。
ここでは、上記両しきい値電圧の間の電圧を、電源電圧VCCの近傍の電圧(約3.5[V])とし、ロウデコーダ6は、選択したワード線(例えばワード線WLm)に、上記電源電圧VCCの近傍の電圧を印加し、その他のワード線にはGNDレベル(0[V])を印加する。また、カラムデコーダ5−Akは、選択したビット線(例えばビット線BLn−Ak)を、センスアンプの入力に接続する。また、セルドレイン電圧ジェネレータ7Aは、制御信号CEB,OEBが、CEB/OEB=Hレベル/Hレベルの論理から、CEB/OEB=Hレベル/Lレベルの論理に変更され、データ読み出し期間に入ると、GNDレベル(0[V])のセルドレイン電圧CDVを出力する。
以上により、データを読み出すメモリセル(例えばメモリセル9)は、フローティングゲートに電子が注入されていないときのしきい値電圧と電子が注入されたときのしきい値電圧の間の電圧がコントロールゲートに印加され、ドレインにはGNDレベルが印加され、ソースがセンスアンプの入力に接続され、フローティングゲートに電子が注入されていなければ、ONしてソース−ドレイン間に電流を流し(ソースもGNDレベルとなり)、フローティングゲートに電子が注入されていれば、OFFしたままであって、ソース−ドレイン間に電流を流さない(ソースはフローティングとなる)。
以上のように実施の形態1によれば、データ入力期間を設け、マルチビット数分の8つのデータの入力およびラッチを終了してから、メモリセルのドレインにデータ書き込みのための高いセルドレイン電圧を印加することにより、マルチビット数分の8つのデータの入力に数10[μs]という長い時間を要するROMライタによる書き込みにおいても、データ入力中はメモリセルのドレインに書き込み時の高いセルドレイン電圧が印加されないため、書き込み時の高いセルドレイン電圧が長い時間印加されることはなく、書き込み時の高いセルドレイン電圧の長時間印加ストレスによって選択ワード列の非選択メモリセルに生じる図11の誤データ書き込み現象を回避して、マルチビット書き込みが可能となる。そして、マルチビット書き込み方式を採用することで、非選択ワード列の非選択メモリセルでの書き込み時の高いセルドレイン電圧の印加時間は、シングルビット書き込み方式に比較して1/8(1/(マルチビット数))に減るため、非選択ワード列の非選択メモリセルに生じる図12のデータリテンション現象を抑えることができる。
実施の形態2
図4は本発明の実施の形態2のEEPROMの構成図であり、図1または図7と同様のものには同じ符号を付してある。図4の実施の形態2のEEPROMは、上記実施の形態1と同じ構成のメモリセルアレイと、このメモリセルアレイ内のメモリセルにデータを書き込む実施の形態2のデータ書き込み回路と、入力パッド1,2,3,15,16,17とを備えている。なお、図4においても、図1と同様に、上記メモリセルアレイ内のメモリセルからデータを読み出すデータ読み出し回路や電源電圧VCCの入力回路等は省略してある。
図4において、実施の形態2のデータ書き込み回路は、8つのマルチビットデコーダ&データラッチ回路4(4−A0,4−A1,…4−A7)と、8つのカラムデコーダ5(5−A0,5−A1,…5−A7)と、ロウデコーダ6と、セルドレイン電圧ジェネレータ7Bとを備えている。
この実施の形態2のデータ書き込み回路は、図1の実施の形態1のデータ書き込み回路または図7の従来のデータ書き込み回路において、セルドレイン電圧ジェネレータ7Aまたは7をセルドレイン電圧ジェネレータ7Bに変更し、このセルドレイン電圧ジェネレータ7BにもマルチビットアドレスMBAのビットMA0,MA1,MA2を入力する構成である。
[セルドレイン電圧ジェネレータ7B]
セルドレイン電圧ジェネレータ7Bは、書き込み電圧VPPおよび制御信号CEB,OEBならびにマルチビットアドレスMA0,MA1,MA2に応じて、データ書き込みがされない低い電圧(約0.6[V])またはデータ書き込みをするための高い電圧(約5.0[V])のセルドレイン電圧CDVを生成し、このセルドレイン電圧CDVを全てのオッドセレクタ(オッドセレクタ8−odd1,8−odd2を含む)およびイーブンセレクタ(イーブンセレクタ8−even1,8−even2を含む)に供給する。
図5は実施の形態2のセルドレイン電圧ジェネレータ7B内の論理回路例を示す図であり、図2または図8と同様のものには同じ符号を付してある。図5において、セルドレイン電圧ジェネレータ7Bは、高電圧検出回路30と、PMOSトランジスタ31,32と、3入力のANDゲート35と、2入力のNORゲート37と、3入力のANDゲート38と、4入力のNANDゲート39と、4入力のANDゲート40とを有する。なお、図5においても、図2と同様に、約0.6[V]の電圧および約5.0[V]の電圧を生成する回路は省略してある。
このように、実施の形態2のセルドレイン電圧ジェネレータ7Bは、図8の従来のセルドレイン電圧ジェネレータ7において、ANDゲート38を設け、NANDゲート33をNANDゲート39に変更し、NANDゲート34をANDゲート35,40およびNORゲート37に変更した構成である。また、実施の形態2のセルドレイン電圧ジェネレータ7Bは、図2の実施の形態1のセルドレイン電圧ジェネレータ7Aにおいて、ANDゲート38を設け、3入力のNANDゲート33,36をそれぞれ4入力のNANDゲート39,40に変更した構成である。
ANDゲート38は、マルチビットアドレスMA0,MA1,MA2を入力信号として、これら入力信号の論理積信号を出力する。マルチビットアドレスMA0,MA1,MA2と、それに従って選択されるマルチビットA0〜A8とは、図5に示すような相関があり、マルチビットアドレスMA0,MA1,MA2が全てLレベルとなるマルチビットA0が最初に選択され、マルチビットアドレスMA0,MA1,MA2が全てHレベルとなるマルチビットA7が最後に選択される。従って、ANDゲート38の出力信号は、マルチビットA0〜A6が選択されている間はLレベルであり、最後のマルチビットA7が選択されるときにLレベルからHレベルになる。
NANDゲート39は、書き込み電圧検出信号VPPH、制御信号CEBの反転信号、制御信号OEB、およびANDゲート38の出力信号を入力信号として、これら入力信号の否定論理積信号を、PMOSトランジスタ31のゲートに出力する。また、ANDゲート40は、書き込み電圧検出信号VPPH、制御信号CEBの反転信号、制御信号OEB、およびANDゲート38の出力信号の反転信号を入力信号として、これら入力信号の論理積信号を出力する。そして、NORゲート37は、ANDゲート35,40の出力信号を入力信号として、これら入力信号の否定論理和信号をPMOSトランジスタ32のゲートに出力する。
この実施の形態2のセルドレイン電圧ジェネレータ7Bは、図2の実施の形態1のセルドレイン電圧ジェネレータ7Aまたは図8の従来のセルドレイン電圧ジェネレータ7と比較して、書き込み電圧検出信号VPPHと制御信号CEB,OEBに、マルチビットアドレスMA0,MA1,MA2を加えた論理に応じて、約0.6[V]あるいは約5.0[V]のセルドレイン電圧CDVを出力する回路になっている。
図6は本発明の実施の形態2のEEPROMにおいてのマルチビット書き込みのタイミングチャートであり、図3または図9と同様のものには同じ符号を付してある。上記実施の形態1のマルチビット書き込みでは、図3に示すように、最後に選択されるマルチビットA7に書き込むデータDQ−A7の入力およびラッチを完了した後に、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Lレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルに変えて、書き込み動作期間に入っていたが、この実施の形態2のマルチビット書き込みでは、図6に示すように、最後に選択されるマルチビットA7のマルチビットアドレスMBAが入力され、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/HレベルおよびMA0/MA1/MA2=Lレベル/Hレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/HレベルおよびMA0/MA1/MA2=Hレベル/Hレベル/Hレベルの論理になると、マルチビットA7に書き込むデータDQ−A7の入力期間中に、書き込み動作期間に入る。
図6において、時刻t0以前は、書き込み電圧検出信号VPPH(書き込み電圧VPP)および制御信号CEB,OEBは、VPPH(VPP)/CEB/OEB=Lレベル(低圧レベル)/Hレベル/Hレベルであり、セルドレイン電圧ジェネレータ7B(図5参照)において、NANDゲート39,NORゲート37の出力はともにHレベルになっており、PMOSトランジスタ31,32はともにOFFしている。また、ロウデコーダ6は、M本のワード線WL1〜WLMおよび2本のセレクト線SLodd,SLevenを、全てGNDレベル(0[V])にしている。また、マルチビットデコーダ&データラッチ回路4−A0〜4−A7は、いずれも初期データとしてHレベルをラッチしており、これらのマルチビットデコーダ&データラッチ回路4−A0〜4−A7のラッチ入力は、いずれも入力パッド1から切り離されている。
次に、時刻t0になり、入力パッド15よりロウデコーダ6およびセルドレイン電圧ジェネレータ7Bに供給される書き込み電圧VPPが、低圧レベル(GNDレベル)から高圧レベル(約8.0[V])になると、書き込み電圧検出信号VPPHがLレベルからHレベルになる。これにより、セルドレイン電圧ジェネレータ7Bにおいて、ANDゲート35の出力がHレベルになり、NORゲート37の出力がLレベルになって、PMOSトランジスタ32がONし、セルドレイン電圧ジェネレータ7Bから約0.6[V]のセルドレイン電圧CDVが出力される。
次に、時刻t1になると、入力パッド2より、マルチビットアドレスMBAとして、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルが入力されるとともに、図6の例では、入力パッド3より、ワード線WLm,オッドセレクト線SLodd,ビット線BLn−A0〜BLn−A7のデコードアドレスa0を選択するアドレスADDが入力される。
ロウデコーダ6は、デコードアドレスa0を選択するアドレスADDの内のロウアドレスが入力されると、M本のワード線WL1〜WLMからワード線WLmを選択するとともに、2本のセレクト線SLodd,SLevenからオッドセレクト線SLoddを選択し、これらワード線WLmおよびオッドセレクト線SLoddに、書き込み電圧VPPによる約8.0[V]の電圧を印加する。これにより、全てのオッドセレクタ(オッドセレクタ8−odd1,8−odd2を含む)がONし、これらのオッドセレクタに接続されている全てのドレイン線(ドレイン線DLodd1,DLodd2を含む)にセルドレイン電圧CDV(このときは約0.6[V])が供給される。
また、マルチビットAkを受け持つカラムデコーダ5−Akは、デコードアドレスa0を選択するアドレスADDの内のカラムアドレスが入力されると、ビット線BLn−Akを選択し、このビット線BLn−Akに、マルチビットAkを受け持つマルチビットデコーダ&データラッチ回路4−Akの出力を接続する。
また、マルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/LレベルのマルチビットアドレスMBAが入力されると、そのラッチ入力を入力パッド1に接続する。
また、セルドレイン電圧ジェネレータ7B(図5参照)において、最初のマルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルが入力されたときのANDゲート38の出力はLレベルである。従って、PMOSトランジスタ31はOFFしたままであり、PMOSトランジスタ32はONしたままであって、最初のマルチビットA0を選択するマルチビットアドレスMBAが入力されても、セルドレイン電圧ジェネレータ7Bからは、時刻t1以前と同じ約0.6[V]のセルドレイン電圧CDVが出力され続ける。
次に、時刻t2になると、入力パッド16よりセルドレイン電圧ジェネレータ7Bに入力される制御信号CEBがHレベルからLレベルになり、書き込み禁止期間からデータ入力期間に入る。
上記のように、書き込み禁止期間からデータ入力期間に入ると、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Hレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルの論理になるが、セルドレイン電圧ジェネレータ7B(図5参照)においては、ANDゲート38の出力がLレベルであるため、NANDゲート39の出力はHレベルのままである。また、ANDゲート35の出力はHレベルからLレベルになり、ANDゲート40の出力はLレベルからHレベルになるが、NORゲート37の出力はLレベルのままである。従って、PMOSトランジスタ31はOFFしたままであり、PMOSトランジスタ32はONしたままであって、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ7Bからは、書き込み禁止期間と同じ低い電圧レベル(約0.6[V])のセルドレイン電圧CDVが出力され続ける。
このように、実施の形態2でも、上記実施の形態1と同様に、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ7Bから出力されるセルドレイン電圧CDVは、書き込み禁止期間と同じ低い電圧レベル(0.6[V])のままである。
上記実施の形態1では、データ入力期間の終了(=最後のマルチビットアドレスA7に書き込むデータDQ−A7の入力およびラッチの完了後のデータ書き込み期間の開始)まで、セルドレイン電圧CDVが書き込み禁止期間と同じ低い電圧レベル(0.6[V])のままであったが、この実施の形態2では、データ入力期間中においてのマルチビットA6を選択するマルチビットアドレスMBAの入力終了(=マルチビットアドレスA6に書き込むデータDQ−A6の入力およびラッチの完了後のデータ書き込み期間の開始)までは、セルドレイン電圧CDVが書き込み禁止期間と同じ低い電圧レベル(0.6[V])のままであり、データ入力期間中においての最後のマルチビットA7を選択するマルチビットアドレスMBAの入力開始とともに、データ入力期間の終了前に書き込み動作期間が開始される。
従って、この実施の形態2では、選択されたビット線BLn−A0〜BLn−A7が、データ入力期間中においての最後のマルチビットA7を選択するマルチビットアドレスMBAの入力開始以前にGNDレベルになっても、メモリセルのフローティングゲートに電子が注入されることはない。
このようにデータ書き込み期間と一部がオーバーラップするデータ入力期間に、上記実施の形態1のマルチビット書き込みと同様にして、8つのマルチビットA0〜A7にそれぞれ書き込む8つのデータDQ−A0〜DQ−A7を、入力パッド1より順次入力して、マルチビットA0〜A7をそれぞれ受け持つマルチビットデコーダ&データラッチ回路4−A0〜4−A7でそれぞれラッチする。
まず、入力パッド1より、マルチビットA0のメモリセルに書き込むHレベルまたはLレベルのデータDQ−A0が入力されると、このときに選択されているマルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、初期データ(Hレベル)に代えて、入力データDQ−A0をラッチする。
次に、時刻t3で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルから、マルチビットA1を選択するMA0/MA1/MA2=Hレベル/Lレベル/Lレベルに変更されると、マルチビットA0を受け持つマルチビットデコーダ&データラッチ回路4−A0は、そのラッチ入力を入力パッド1から切り離し、マルチビットA1を受け持つマルチビットデコーダ&データラッチ回路4−A1が、そのラッチ入力を入力パッド1に接続する。
その後、入力パッド1より、マルチビットA1のメモリセルに書き込むデータDQ−A1が入力されると、このときに選択されているマルチビットA1を受け持つマルチビットデコーダ&データラッチ回路4−A1は、初期データ(Hレベル)に代えて、入力データDQ−A1をラッチする。
セルドレイン電圧ジェネレータ7B(図5参照)においては、マルチビットアドレスMBAが、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルから、マルチビットA1を選択するMA0/MA1/MA2=Hレベル/Lレベル/Lレベルに変更されても、ANDゲート38の出力はLレベルのままである。従って、PMOSトランジスタ31はOFFしたままであり、PMOSトランジスタ32はONしたままであって、マルチビットA1を選択するマルチビットアドレスMBAが入力されても、セルドレイン電圧ジェネレータ7Bからは、書き込み禁止期間と同じ低い電圧レベル(約0.6[V])のセルドレイン電圧CDVが出力され続ける。
以下、同様にして、時刻t4,t5,t6,t7,t8で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA2を選択するMA0/MA1/MA2=Hレベル/Lレベル/Lレベル,マルチビットA3を選択するMA0/MA1/MA2=Hレベル/Hレベル/Lレベル,マルチビットA4を選択するMA0/MA1/MA2=Lレベル/Lレベル/Hレベル,マルチビットA5を選択するMA0/MA1/MA2=Hレベル/Lレベル/Hレベル,マルチビットA6を選択するMA0/MA1/MA2=Lレベル/Hレベル/Hレベルに順次変更され、入力パッド1より、マルチビットA2のメモリセルに書き込むデータDQ−A2,マルチビットA3のメモリセルに書き込むデータDQ−A3,マルチビットA4のメモリセルに書き込むデータDQ−A4,マルチビットA5のメモリセルに書き込むデータDQ−A5,マルチビットA6のメモリセルに書き込むデータDQ−A6が順次入力され、これらの入力データDQ−A2,DQ−A3,DQ−A4,DQ−A5,DQ−A6が、マルチビットA2を受け持つマルチビットデコーダ&データラッチ回路4−A2,マルチビットA3を受け持つマルチビットデコーダ&データラッチ回路4−A3,マルチビットA4を受け持つマルチビットデコーダ&データラッチ回路4−A4,マルチビットA5を受け持つマルチビットデコーダ&データラッチ回路4−A5,マルチビットA6を受け持つマルチビットデコーダ&データラッチ回路4−A6によって順次ラッチされる。
セルドレイン電圧ジェネレータ7B(図5参照)においては、マルチビットアドレスMBAが、マルチビットA0を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルから、マルチビットA6を選択するMA0/MA1/MA2=Lレベル/Hレベル/Hレベルまで、順次変更されても、ANDゲート38の出力はLレベルのままである。従って、PMOSトランジスタ31はOFFしたままであり、PMOSトランジスタ32はONしたままであって、マルチビットA0〜A6を選択するマルチビットアドレスMBAが入力されても、セルドレイン電圧ジェネレータ7Bからは、書き込み禁止期間と同じ低い電圧レベル(約0.6[V])のセルドレイン電圧CDVが出力され続ける。
次に、時刻t9で、入力パッド2より入力されるマルチビットアドレスMBAが、マルチビットA6を選択するMA0/MA1/MA2=Lレベル/Hレベル/Hレベルから、最後のマルチビットA7を選択するMA0/MA1/MA2=Hレベル/Hレベル/Hレベルに変更されると、データ入力期間の終了前に書き込み動作期間に入る。
上記のように、マルチビットアドレスMBAが、マルチビットA6を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルから、最後のマルチビットA7を選択するMA0/MA1/MA2=Hレベル/Hレベル/Hレベルに変更され、マルチビットA7についてのデータ入力期間が開始されると、マルチビットA6を受け持つマルチビットデコーダ&データラッチ回路4−A6は、そのラッチ入力を入力パッド1から切り離し、マルチビットA7を受け持つマルチビットデコーダ&データラッチ回路4−A7が、そのラッチ入力を入力パッド1に接続する。
その後、入力パッド1より、マルチビットA7のメモリセルに書き込むデータDQ−A7が入力されると、このときに選択されているマルチビットA7を受け持つマルチビットデコーダ&データラッチ回路4−A7は、初期データ(Hレベル)に代えて、入力データDQ−A2をラッチする。
また、上記のように、マルチビットアドレスMBAが、マルチビットA6を選択するMA0/MA1/MA2=Lレベル/Lレベル/Lレベルから、最後のマルチビットA7を選択するMA0/MA1/MA2=Hレベル/Hレベル/Hレベルに変更され、マルチビットA7についてのデータ入力期間中に書き込み動作期間に入ると、セルドレイン電圧ジェネレータ7B(図5参照)において、ANDゲート38の出力はLレベルからHレベルになるので、ANDゲート40の出力がHレベルからLレベルになって、NORゲート37の出力がLレベルからHレベルになり、NANDゲート39の出力は、NORゲート37の出力とは逆にHレベルからLレベルになる。これにより、PMOSトランジスタ32がターンOFFするとともに、PMOSトランジスタ31がターンONし、セルドレイン電圧ジェネレータ7Bから出力されるセルドレイン電圧CDVは、約0.6[V]から約5.0[V]に上昇する。
セルドレイン電圧CDVが約5.0[V]に上昇する書き込み動作期間に入ると、マルチビットデコーダ&データラッチ回路4−A0〜4−A6にそれぞれラッチされた入力データDQ−A0〜DQ−A6は、マルチビットA0〜A6のメモリセルにそれぞれ書き込みを開始され、上記書き込み動作期間の開始後に入力されてマルチビットデコーダ&データラッチ回路4−A7にラッチされたデータDQ−A7も、ラッチされるとともに書き込みを開始され、データDQ−A7の入力の開始から約10[μs]の間、書き込み動作を保持することで、データ書き込みが完了する。
次に、データ書き込みのための約5.0[V]のセルドレイン電圧CDVをマルチビットA0〜A7のメモリセルのドレインに同時に印加し、約10[μs]の間、書き込み動作を保持した後の時刻t13になると、入力パッド16よりセルドレイン電圧ジェネレータ7Bに入力される制御信号CEBがLレベルからHレベルになり、書き込み動作期間を終了する。
上記のように、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Lレベル/Hレベルの論理から、VPPH(VPP)/CEB/OEB=Hレベル(高圧レベル)/Hレベル/Hレベルの論理に変更され、書き込み動作期間を終了すると、セルドレイン電圧ジェネレータ7B(図5参照)において、ANDゲート39の出力がLレベルからHレベルになり、ANDゲート35の出力がLレベルからHレベルになって、NORゲート37の出力は、ANDゲート39とは逆にHレベルからLレベルになり、これにより、PMOSトランジスタ31がターンOFFするとともに、PMOSトランジスタ32がターンONし、セルドレイン電圧ジェネレータ7Bから出力されるセルドレイン電圧CDVは、約5.0[V]から約0.6[V]に降下する。
なお、この実施の形態2のEEPROMにおいてのデータ読み出し動作は、上記実施の形態1のEEPROMと同様である。
以上のように実施の形態2によれば、セルドレイン電圧ジェネレータ7B内にマルチビットアドレスMA,MA1,MA2の論理を追加し、最後に選択されるマルチビットA7に書き込むデータDQ−D7が入力されるときに(マルチビットアドレスMBAの変更によって最後のデータDQ−D7の入力期間になったら)、メモリセルのドレインにデータ書き込みのための高いセルドレイン電圧を印加することにより、マルチビット数分の8つのデータの入力に数10[μs]という長い時間を要するROMライタによる書き込みにおいても、最後のマルチビットA7を除くデータ入力中はメモリセルのドレインに書き込み時の高いセルドレイン電圧が印加されないため、書き込み時の高いセルドレイン電圧が長い時間印加されることはなく、書き込み時の高いセルドレイン電圧の長時間印加ストレスによって生じる図11の誤データ書き込み現象を抑えて、マルチビット書き込みが可能となる。そして、マルチビット書き込み方式を採用することで、非選択ワード列の非選択メモリセルでの書き込み時の高いセルドレイン電圧の印加時間は、シングルビット書き込み方式に比較して1/8(1/(マルチビット数))に減るため、非選択ワード列の非選択メモリセルに生じる図12のデータリテンション現象を抑えることができる。
さらに、この実施の形態2では、マルチビット書き込みの仕様は、従来と同じ仕様で対応できる。また、この実施の形態2のマルチビット書き込みに要する時間は、上記実施の形態1のマルチビット書き込みに要する時間よりも、最後のマルチビットA7のデータ入力時間の分だけ短くて済む。
なお、上記実施の形態では、EPROMにおける書き込み回路と書き込みフローについて説明したが、本発明は、長時間にわたる不必要な高電圧によるストレスを回避させる必要がある半導体装置に適用できる。