JP5179612B6

JP5179612B6 - 不揮発性メモリ装置

Info

Publication number: JP5179612B6
Application number: JP2011052689A
Authority: JP
Inventors: 仁三輪; 博昭小谷
Original assignee: ソリッドステートストレージソリューションズエルエルシー
Priority date: 1995-01-31
Filing date: 2011-03-10
Publication date: 2013-06-19

Description

この発明は、半導体記憶装置さらには不揮発性半導体記憶装置における多値情報の記憶方式に適用して特に有効な技術に関し、例えば複数の記憶情報を電気的に一括消去可能な不揮発性記憶装置（以下、単にフラッシュメモリという）に利用して有効な技術に関するものである。

フラッシュメモリは、ＦＡＭＯＳと同様にコントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタでメモリセルを構成することができる。かかるフラッシュメモリにおいては、書き込み動作では、図１２に示すように不揮発性記憶素子のドレイン電圧を５Ｖ程度にし、コントローゲートが接続されたワード線を−１０Ｖ程度にすることにより、トンネル電流によりフローティングゲートから電荷を引き抜いて、しきい値電圧が低い状態（論理"０"）にする。消去動作では、図１３に示すように、Ｐ型半導体領域ｐｗｅｌｌを−５Ｖ程度にし、上記ワード線を１０Ｖ程度にしてトンネル電流を発生させてフローティングゲートに負電荷を注入してしきい値を高い状態（論理"１"）にする。これにより１つのメモリセルに１ビットのデータを記憶させるようにしている。

ところで、記憶容量を増大させるために１メモリセル中に２ビット以上のデータを記憶させる、いわゆる「多値」メモリの概念が提案されている。この多値メモリに関する発明としては、特許文献１に記載の発明などがある。

特開昭５９−１２１６９６号明細書

従来のフラッシュメモリでは、隣接ビットへの書込み・読み出し・消去動作に伴い生じる弱い書込み等（ディスターブ）及び自然リーク（リテンション）によりしきい値のばらつきが増大し、論理"０"、論理"１"に対応するしきい値のばらつき分布形状の半値幅（図３に示されているような山型のばらつき分布のピーク値の１／２の位置での幅）が時間の経過とともに大きくなることが知られている。今後のＬＳＩの電源電圧の低電圧化に伴い、メモリセルのしきい値電圧は、ばらつき分布形状の経時的広がりにより読出し電圧に対する電圧余裕範囲を越えてしまい、誤動作が起こり得るという問題点があることを本発明者は発見した。

特に、しきい値の差異により複数ビットのデータを一つの記憶素子に記憶させる多値メモリにおいては、各データに対応するしきい値電圧の差は小さいので、上記問題点は顕著となる。さらに、フラッシュメモリにあっては、不揮発性記憶装置固有の消去及び書込みベリファイ動作があるため、多値メモリ固有の処理時間及び回路規模は最小限に抑制すべきであるという技術的課題がある。

この発明の目的は、回路の規模の増大を最少に抑え、かつ短時間で高精度の書込み、読み出し、消去動作を実現可能な多値記憶型不揮発性記憶装置を提供することにある。
この発明の他の目的は、しきい値のばらつき分布形状を急峻化させる方法およびこれによって低電圧での安定した動作が可能な不揮発性記憶装置を提供することにある。
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものを概要を簡単に説明すれば、下記のとおりである。すなわち、
（１）しきい値に応じて情報を記憶するようにされたメモリセル（記憶素子）を備えた不揮発性記憶装置において、データ書き込み時には複数ビットのデータをデータ変換論理回路によりそのビットの組合せに応じたデータ（多値データ）に変換して、変換されたデータをメモリアレイのビット線に接続されたラッチ回路に順次転送し、該ラッチ回路に保持されたデータに応じて書き込みパルスを生成して選択状態のメモリセルに印加することで、多値データに対応したしきい値を有する状態にさせるとともに、データ読み出し時には読み出し電圧をそれぞれのしきい値の中間に変化させてメモリセルの状態を読み出して多値データを記憶するレジスタに転送させて保持させ、該レジスタに記憶された多値データに基づいて逆データ変換論理回路により元のデータを復元させるようにしたものである。
（２）メモリアレイ内のメモリセルに対して弱い消去動作を実行した後、ワード線を読み出しレベルよりも低くかつベリファイレベルよりも高いしきい値を有するメモリセルを検出して該メモリセルのしきい値がベリファイ電圧よりも低い値になるように書込みを実行することで、各入力データに対応して書き込まれたメモリセルのしきい値電圧のばらつき分布形状の広がりを狭くするようにしたものである。

上記した（１）の手段によれば、メモリアレイの周辺回路規模を比較的小さく抑えることができるとともに、書込み動作においては、ワード線のベリファイ電圧値を消去のためのワード線電圧に近い側から遠ざかる方向に所定の値だけ順次変更する（図３（１）→（４）参照）ことにより、書込みパルスの総数すなわち書込み時間は、ベリファイ電圧をランダムに設定する多値フラッシュメモリの方式に比べて小さくすることができ、短時間での書込み動作が実現できる。

また、上記（２）の手段により、ディスターブやリテンション等により広がったメモリセルのしきい値電圧のばらつき分布形状を書込み完了直後とほぼ同等の急峻な形状に戻すことができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、回路の規模の増大を最少に抑え、かつ短時間で高精度の書込み、読み出し、消去動作が可能な多値記憶型不揮発性記憶装置を実現することができるとともに、記憶素子のしきい値ばらつき分布形状を急峻化させ低電圧での安定した動作が可能な不揮発性記憶装置を実現することができる。

以下、本発明をフラッシュメモリに適用した場合についてその実施例を図面を用いて説明する。図１は、外部から入力される記憶すべきデータとメモリセルに記憶される多値データとの変換方式を、また図２は多値データから元のデータを復元する逆変換方式を示すものである。

図１には、特に限定されないが、１メモリセル（１記憶素子）に２ビットすなわち"００"、"０１"、"１０"、"１１"の何れかを記憶させる場合の変換方式の例が示されている。図１（１）における第１のバイナリデータである"ａ"と第２のバイナリデータである"ｂ"との組み合わせは４種類有り、各組合せは図１（２）に示す３種類の論理演算（ａＮＡＮＤｂ），（ＮＯＴｂ），（ａＮＯＲｂ）を実施することにより、４つのビットのうち"１"の個数が０個、１個、２個、３個という４種類の４値データに変換される。

ここで、上記の演算結果による"１"の個数だけ記憶素子に対して書込み動作すなわち書込みパルスの印加をすれば、各記憶素子のしきい値が書込み回数に応じて、図１（３）に示すように４通りになり、２ビットデータを１メモリセルに書き込むことができる。メモリアレイ内の複数の記憶素子に対して、"００"、"０１"、"１０"、"１１"のデータをそれぞれ同数ずつ記憶させる場合の各記憶素子のしきい値分布の変化の様子が図３に示されている。

図２はデータ読み出し原理を示すものである。ワード線の読み出し電圧を、３段階（図３の各しきい値分布の中間の値）に変化させることにより、同一メモリセルから３種のデータ、"ｃ"，"ｄ"，"ｆ"を順次読み出すことができる。そこで、読み出されたデータに対して論理演算(ｄ* ＮＡＮＤｆ)ＮＡＮＤｃ* を実施することで書き込まれた２ビットのデータのうち一方（ａ）を復元することができる。また、読み出されたデータのうちｄは、そのままで書き込みデータｂと一致する。なお、ｄ*，ｃ*はｄ，ｃの反転信号を表わす。

図４には、図１および図２に示した多値データへの変換および逆変換の具体的回路構成の一例が示されている。データ書込みに際して、外部から多値フラッシュメモリへ供給された２ｎビット長のデータは、スイッチＳＷ１を介してデータ幅がｎビットである２つのバイナリデータレジスタＲＥＧ１，ＲＥＧ２にシリアルに格納される。このとき、特に制限されないが、外部から供給されるクロックＣＬＫ１により動作されるフリップフロップＦＦ１の出力により上記スイッチＳＷ１が切り換えられるとともに、分周回路ＤＶＤでクロックＣＬＫ１を分周して得られたＣＬＫ１の２倍の周期のクロックＣＬＫ１’が切換え回路ＣＨＧを介して供給されこのクロックＣＬＫ１’に同期してバイナリデータレジスタＲＥＧ１，ＲＥＧ２がシフトされることにより、入力データは１ビットずつ交互にバイナリデータレジスタＲＥＧ１，ＲＥＧ２に格納される。

第１のバイナリデータレジスタＲＥＧ１に格納されたデータ"ａ"と第２のバイナリデータレジスタＲＥＧ２に格納されたデータ"ｂ"は、内部のクロック生成回路３０から切換え回路ＣＨＧを介して供給されるクロックＣＬＫ２に同期してシフトされ、図１（２）の演算を行うデータ変換論理回路１１に１ビットずつ供給され、所定の論理演算後にスイッチＳＷ２を経てメモリアレイ１２の一側に設けられているｎビット長のセンスラッチ回路１３に順次転送され、メモリアレイ１２内のメモリセルへの書き込みが実行される。この書き込み動作については後に詳しく説明する。

上記切換え回路ＣＨＧは、メモリ内部の制御を司るシーケンサ１８からの制御信号によってデータ入力時にはクロックＣＬＫ１’をバイナリデータレジスタＲＥＧ１，ＲＥＧ２に供給し、センスラッチ１３との間のデータ転送の際にはクロック生成回路３０からのクロックＣＬＫ２をバイナリデータレジスタＲＥＧ１，ＲＥＧ２に供給するように切り換え制御される。

上記データ変換論理回路（データ書込み用演算回路）１１は、上記バイナリデータレジスタＲＥＧ１，ＲＥＧ２内のデータａ，ｂをそれぞれ入力端子に受け（ａＮＡＮＤｂ）の演算を行なうようにされたＮＡＮＤゲートＧ１および（ａＮＯＲｂ）の演算を行なうＮＯＲゲートＧ２と、上記バイナリデータレジスタＲＥＧ２のデータｂを入力端子に受け（ＮＯＴｂ）の演算を行なうインバータＧ３とから構成され、スイッチＳＷ２はこれらの論理ゲートＧ１，Ｇ２，Ｇ３のいずれかの出力信号を選択して上記センスラッチ回路１３へ供給するように構成されている。

一方、データ読出しに際して、メモリアレイ１２内の１本のワード線が読み出し電圧レベルにされることに応じてビット線上に出現した読み出しデータ"ｃ"は、上記センスラッチ回路１３により増幅されてラッチされ、内部のクロックＣＬＫ２に同期してスイッチＳＷ３を介して前記バイナリデータレジスタＲＥＧ１にシリアル転送される。次に、読み出し電圧レベルを変更してセンスラッチ回路１３に読み出されたデータ"ｄ"はスイッチＳＷ３を介して前記バイナリデータレジスタＲＥＧ２にシリアル転送される。さらに、読み出し電圧レベルを変更してセンスラッチ回路１３に読み出されたデータ"ｆ"はスイッチＳＷ３を介して逆変換論理回路１４にシリアル転送される。このとき、バイナリデータレジスタＲＥＧ１，ＲＥＧ２は、クロックＣＬＫ２に同期してシフトされる。ただし、データ読出し時のクロックＣＬＫ２の周期はデータ書込み時のクロックＣＬＫ２の周期よりも短くて良い。クロックＣＬＫ２の周期は、シーケンサ１８からの制御信号によってクロック生成回路３０が決定して生成することができる。ワード線読み出しレベルの変更もシーケンサ１８からの制御信号に従って行われる。

上記逆変換論理回路（データ読出し用演算回路）１４は、上記バイナリデータレジスタＲＥＧ２から出力されるデータを入力とするインバータＧ１１と、該インバータＧ１１との出力と上記センスラッチ回路１３からの転送データを直接入力端子に受けるようにされたＮＡＮＤゲートＧ１２と、上記バイナリデータレジスタＲＥＧ１から出力されたデータを遅延させて所定のタイミングで出力する遅延回路ＤＬＹと、該遅延回路ＤＬＹの出力を反転するインバータＧ１３と、該インバータＧ１３の出力と上記ＮＡＮＤゲートＧ１２の出力とを入力とするＮＡＮＤゲートＧ１４とにより構成され、上記バイナリデータレジスタＲＥＧ１，ＲＥＧ２に保持された読み出しデータｃ，ｄおよびセンスラッチ回路１３から直接転送された読み出しデータｆに対して図２に示した論理演算(ｄ* ＮＡＮＤｆ)ＮＡＮＤｃ*を実施する。この演算結果は、スイッチＳＷ１を介してデータ入出力端子Ｉ／Ｏへ出力される。

このようにして１ビットのデータが出力されると同時に、上記バイナリデータレジスタＲＥＧ２がシフトされて保持されていたデータ"ｄ"（＝ｂ）の１ビットが出力される。このとき、バイナリデータレジスタＲＥＧ１，ＲＥＧ２のシフト動作はクロックＣＬＫ２に同期して行われる。次に、再び上記バイナリデータレジスタＲＥＧ１，ＲＥＧ２からデータ"ｃ"，"ｄ"の次のビットが読み出され、センスラッチ回路１３から直接転送された読み出しデータ"ｆ"の次の１ビットに対して論理演算（ｄ* ＮＡＮＤｆ）ＮＡＮＤｃ*を実施する。以下、上記と同様の動作を繰り返すことで、逆変換されて元の２ビットに復元されたデータ"ａ"，"ｂ"がデータ入出力端子Ｉ／Ｏより外部へ出力される。

なお、上記のように、逆変換論理回路１４で逆変換されたデータ"ａ"を直ちに入出力端子Ｉ／Ｏへ出力させる代わりに、逆変換されたデータ"ａ"を一旦バイナリデータレジスタＲＥＧ１に格納し、全てのビットについて逆変換が終了した後にバイナリデータレジスタＲＥＧ２内のデータと交互に入出力端子Ｉ／Ｏへ出力させるように構成しても良い。その場合、上記遅延回路ＤＬＹの代わりに、１ビットのラッチ回路を設けるようにするのが、望ましい。これによって、バイナリデータレジスタＲＥＧ１内のデータ"ｃ"を１ビット読み出してデータ"ｄ"，"ｆ"との論理演算を行ない、その結果をバイナリデータレジスタＲＥＧ１内の元のビット位置に書き込むといった操作が簡単に行なえるようになる。逆変換後のデータを一旦バイナリデータレジスタＲＥＧ１，ＲＥＧ２に格納してから外部へ出力する場合のバイナリデータレジスタＲＥＧ１，ＲＥＧ２のシフト動作は、外部からのクロックＣＬＫ１に同期して行うように構成することができる。

この実施例のフラッシュメモリは、特に制限されないが、外部のＣＰＵ等から与えられるコマンドを保持するコマンドレジスタ１６と、該コマンドレジスタ１６に格納されたコマンドをデコードするコマンドデコーダ１７と、該コマンドデコーダ１７のデコード結果に基づいて当該コマンドに対応した処理を実行すべく上記スイッチＳＷ２，ＳＷ３等各回路に対する制御信号を順次形成して出力するシーケンサ１８とを備えており、コマンドが与えられるとそれを解読して自動的に対応する処理を実行するように構成されている。上記シーケンサ１８は、例えばマイクロプログラム方式のＣＰＵの制御部と同様に、コマンド（命令）を実行するのに必要な一連のマイクロ命令群が格納されたＲＯＭ（リードオンリメモリ）からなり、コマンドデコーダ１７がコマンドに対応したマイクロ命令群の先頭アドレスを生成してシーケンサ１８に与えることにより、マイクロプログラムが起動されるように構成されている。

詳細な書込み手順は図５の書込みフローに従い、次のように説明される。
先ず、書込みに先立ち、すべてのメモリセルに対して一括消去が行なわれる。これによって、すべてのメモリセルは、最も高いしきい値（約５Ｖ）有するようにされ、書き込みデータとして"１１"を記憶した状態となる（図３（１））。一括消去は、図１３に示すように、ワード線を立ち上げてメモリセルのコントロールゲートＣＧに１０Ｖ、ビット線を介してドレインに０Ｖ、基板（半導体領域ｐｗｅｌｌ）に−５Ｖの電圧を印加して、フローティングゲートＦＧに電子を注入することにより行なう。上記一括消去は、外部ＣＰＵから消去を指令する消去コマンドがコマンドレジスタ１６に書き込まれることにより実行される。

なお、図１３（図１２，図１４）において、ｐｓｕｂはｐ型半導体基板、ｐｗｅｌｌはメモリセルの基体となるｐ型半導体ウェル領域、ｎｉｓｏはデータ消去時（負電圧印加時）に基板ｐｓｕｂとの絶縁をとるためのｎ型半導体アイソレーション領域、ｐ型ウェル領域ｐｗｅｌｌの表面のｎ＋はメモリセルのソース、ドレイン領域、ｐ型ウェル領域ｐｗｅｌｌの表面のｐ＋、アイソレーション領域ｎｉｓｏ表面のｎ＋および基板ｐｓｕｂの表面のｐ＋は、各半導体領域に電位を与える電極との接触抵抗を低減するためのコンタクト領域である。特に制限されないが、１つのｐ型ウェル領域には、１２８本のようなワード線に接続されたメモリセルが形成され、このような一つのウェル上に形成された全てのメモリセルの一括消去が可能にされている。また、１つのｐ型ウェル領域上のメモリセルに対して、ワード線電位を選択（１０Ｖ）／非選択（０Ｖ）とすることで、ワード線単位の消去も可能である。

一括消去が終了すると、外部のＣＰＵから書込みコマンドが図４のコマンドレジスタ１６に書き込まれることによりフラッシュメモリは書き込みモードとなる。この書き込みモードにおいて、所定のタイミングで書き込みデータが入力される。すると、フラッシュメモリは、上記書き込みデータをバイナリデータレジスタＲＥＧ１，ＲＥＧ２に取り込んで、２ビットずつ変換論理回路１１に転送して４値のデータに変換する（ステップＳ１）。変換は、ａＮＡＮＤｂ，ＮＯＴｂ（ｂの反転），ａＮＯＲｂの順に行なわれる。変換されたデータ（１回目はａＮＡＮＤｂ）は、センスラッチ回路１３に転送される（ステップＳ２）。

次のステップＳ３でバイナリデータレジスタＲＥＧ１，ＲＥＧ２内のすべてのデータが転送されたか否か判定し、転送が終了したと判定すると、外部のＣＰＵから供給されたＸ（ロウ）系アドレスと図１０に示す内蔵Ｙアドレスカウンタ３３から出力されるＹ（カラム）系アドレスの"１"に対応したビットのメモリセルに所定のパルス幅の書き込みパルスが印加され、書き込みが実行される（ステップＳ４）。書き込みは、図１２に示すように、ワード線を介してコントロールゲートＣＧに−１０Ｖ、ビット線を介してセンス回路からドレインに５Ｖ、基板に０Ｖの電圧を印加することで行なわれる。なお、このとき非選択のワード線にはＶｃｃ（例えば３．３Ｖ）が印加される。これによって、ディスターブによるしきい値の変動が抑制される。

次に、書込みレベルに応じたベリファイ電圧（１回目は約３．５Ｖ）が書き込み時に選択状態にされたまのワード線に供給され、書き込みパルスが印加されたメモリセルの読み出しが行なわれる。充分に書き込みがなされたメモリセルからは読み出しデータとして"０"が読み出されるが、書き込み不足のメモリセルからは読み出しデータとして"１"が読み出される。従って、読み出されたデータに応じて書き込み終了か書き込み不足かが判る。ここで書き込みが終了したビットのセンスラッチ回路１３のデータは"０"に反転される（ステップＳ６）。そして、すべてのセンスラッチ回路１３のラッチデータが"０"になったか否か判定し、オール"０"になればその回の書き込みは終了するが、１つでもラッチデータが"１"である書き込み不足のメモリセルがあれば、ステップＳ７からＳ４に戻って"１"に対応する書き込み不足のメモリセルに対して再び書き込みパルスが印加される。上記ステップＳ４〜Ｓ７を繰り返すことで全てのメモリセルのしきい値が書込みベリファイ電圧以下に下がるよう書込みパルスが繰り返し印加される。これによって、書き込みのなされたメモリセルは平均で３．２Ｖ程度のしきい値を有するようにされる。

上記書込みベリファイ動作により全てのメモリセルへの所望のデータの書込みが完了すると、センスラッチ回路１３のすべてのデータは"０"になるので、ステップＳ８へ移行し、すべての書き込みレベルによる書き込み、すなわちデータ"１０"，"０１"，"００"に対する書き込みが終了したか判定する。そして、終了していなければステップＳ１に戻り、次の演算結果（ＮＯＴｂ）に基づく４値データがメモリセルに書き込まれ、ワード線のベリファイ電圧を変更（２回目は２．５Ｖ）してベリファイが行なわれ、書き込みのなされたメモリセルは平均で２．２Ｖ程度のしきい値を有するようにされる。その後、第３の演算結果（ａＮＯＲｂ）の書込みおよびベリファイ（ベリファイ電圧１．５Ｖ）が実行され、書き込みのなされたメモリセルは平均で１．２Ｖ程度のしきい値を有するようにされて書込みが終了する。

図６は、上記書込み及び書込みベリファイ動作時の制御クロックＣＬＫ２とセンスラッチ回路１３への書き込みデータおよび選択ワード線電位の波形を示す。一回目の書き込みでは、第１の演算結果（ａＮＡＮＤｂ）をセンスラッチ回路１３に転送後、書込みパルスによりラッチの値が"１"である選択されたメモリセルに書き込みがなされる。次に、書込みベリファイ電圧としてワード線に例えば３．５Ｖ程度の電圧を供給し、読み出されたデータが"０"になっているか否かを判定する。しきい値が３．５Ｖより高い場合は、読み出されたデータは"１"となり書込み不足であることが分かるので、読み出しデータが"０"になるまで書込み動作が繰り返される。次に、第２の演算結果（ＮＯＴｂ）がセンスラッチ回路１３に転送され、書込みパルスにより、所望のメモリセルに書込み動作が開始される。書込みベリファイ電圧は、２．５Ｖ程度に設定されており、書き込み不足になっていないか判定し、不足のときには再書き込みがなされる。最後に、第３の演算結果（ａＮＯＲｂ）が、センスラッチ回路１３に転送され、上記と同様の手順が行われる。この場合の書込みベリファイ電圧は１．５Ｖ程度である。

上述したように、上記実施例においては、３段階の書込みベリファイのワード線電圧の設定は、消去レベル（約５ボルト）に最も近く設定されたレベル（３．５Ｖ）を起点として、以後消去レベルから遠ざかる方向に電圧値が順次変わる（３．５Ｖ→２．５Ｖ→１．５Ｖ）ように制御される。また、上記実施例では、図７（Ｂ）に示すように、目標とするしきい値が中間もしくは最も低いもの（２．２Ｖ，１．２Ｖ）に対しても、最も高いしきい値（３．２Ｖ）を目標とするメモリセルへの書き込みを行なう際に同時に書き込みを行なうようにしている。これは本発明の特徴の一つである。これにより多値データの書込み処理時間の増大を最少に抑えることができる。

すなわち、上記した方法以外に書き込み及び書込みベリファイのワード線電圧の設定方法としては、一回目で３種類のしきい値電圧のうち中間のもの（２．２Ｖ）を目標として書き込みを行ない、次に一回目の電圧よりも高いレベル（３．２Ｖ）、または低いレベル（１．２Ｖ）を目標とするように設定を変更する方法が考えられる。あるいは、図７（Ａ）に示すように、目標とするしきい値が同一のメモリセルに対してそれぞれ一括して書き込みを行なう方法が考えられる。しかし、これらの方法は、書込み処理が複雑で時間を要すること、またワード線電圧を変更するためのチャージ／ディチャージのための時間も増加するため、書込み／ベリファイ時間が本実施例よりも大きくなってしまう。

次に、図８および図９を用いてメモリセルの読み出し動作について説明する。データの読み出しは、図１４に示すように、ワード線を立ち上げてメモリセルのコントロールゲートＣＧに３．７Ｖ，２．７Ｖまたは１．７Ｖのような選択レベルの電圧を、またビット線を介してドレインに１．５Ｖの電圧を印加することにより行なう。読み出し動作は、読み出しを指令するコマンドがコマンドレジスタ１６に書き込まれることにより実行される。

読み出し動作が開始されると、まず読み出しレベルを最も高い３．７Ｖに設定してワード線を立ち上げる（ステップＳ１１）。すると、選択されたメモリセルにおいて、ワード線読み出し電圧レベルに応じてビット線上にデータが出現するので、ビット線レベルをセンスラッチ回路１３により増幅することでデータの読み出しを行なう（ステップＳ１２）。次に、読み出し動作が一回目、二回目かまたは三回目であるかによって以後の処理が分かれる（ステップＳ１３）。すなわち、読み出し動作が一回目のときは、上記センスラッチ回路１３内の読み出しデータをバイナリデータレジスタＲＥＧ１へ転送する（ステップＳ１４）。

そして、センスラッチ回路１３内のすべての読み出しデータの転送が終了するとステップＳ１５からＳ１１へ戻って、読み出しレベルを２．７Ｖに設定して二回目のデータ読出しを行ない、それをバイナリデータレジスタＲＥＧ２へ転送する。二回目のデータ読み出しおよび転送が終了すると、読み出しレベルを１．７Ｖに設定して三回目のデータ読み出しを行ない、ステップＳ１３からＳ１６へ移行して読み出しデータを直接逆変換論理回路１４に転送する。また、上記バイナリデータレジスタＲＥＧ１，ＲＥＧ２に保持されているデータをそれぞれ１ビットずつ逆変換論理回路１４へ転送し、ここで４値データを２ビットに変換する論理演算を行なう（ステップＳ１７）。そして、センスラッチ回路１３内のすべてのデータの転送、変換が終了するまで、上記手順（Ｓ１６〜Ｓ１８）を繰り返し、読み出し動作が終了する。上記データ変換は図２の演算を実行することにより得られる。

図９には、上記手順に従った読み出し動作中における制御クロックＣＬＫ２とセンスラッチ回路１３から転送されるデータおよびワード線の読み出しレベルのタイミングが示されている。外部から読み出しコマンドおよびアドレスが与えられると、読み出し動作が開始され、まず第１の読み出しレベル（３．７Ｖ）が設定されてワード線が立ち上げられることにより、ビット線上にデータが出現する。第１のワード線レベルである３．７Ｖにより出現したデータ"ｃ"はセンスラッチ回路１３により読み出され、センスラッチのデータ長であるｎビットと同一のデータ幅を有する第１のバイナリデータレジスタＲＥＧ１にデータが転送される。次に、ワード線電圧レベルを所定の値だけ下げて第２の読み出しレベル２．７Ｖに設定して得られたデータ"ｄ"は、第２のバイナリデータレジスタＲＥＧ２に転送される。ワード線を第３の読み出しレベル１．７Ｖに下げて得られたデータ"ｆ"は逆変換論理回路１４に転送され、上記"ｃ"、"ｄ"、"ｆ"の４値データが２ビットデータに復元されて外部の例えばＣＰＵに出力される。

図１０には、上記データ変換・逆変換機能回路を同一半導体チップ上に備えた多値フラッシュメモリＭＤＦＭの全体の構成例と、これに接続されるコントローラＣＯＮＴとの関係が示されている。コントローラＣＯＮＴは、この実施例の多値フラッシュメモリに対しては、アドレス生成機能とコマンド生成機能を備えるだけでよいので汎用マイクロコンピュータを用いることができる。

図１０において、図４と同一符号が付されている回路部分は同一の機能を有する回路である。すなわち、ＲＥＧ１，ＲＥＧ２はコントローラからの２ビットの書き込みデータを取り込むバイナリデータレジスタ、１１は取り込まれた２ビットデータを４値データに変換するデータ変換論理回路、１２はＦＡＭＯＳのようにフローティングゲートを有する不揮発性記憶素子がマトリックス状に配設されたメモリアレイ、１３は読み出しデータおよび書き込みデータを保持するセンスラッチ回路、１４はメモリアレイから読み出された４値データを元の２ビットデータに変換する逆変換論理回路、１６はコントローラＣＯＮＴから与えられるコマンドを保持するコマンドレジスタ、１７はコマンドレジスタ１６に取り込まれたコマンドコードをデコードするコマンドデコーダ、１８は当該コマンドに対応した処理を実行すべくメモリ内の各回路に対する制御信号を順次形成して出力するシーケンサである。

特に限定されないが、この実施例の多値フラッシュメモリには２つのメモリアレイが設けられ、それぞれに対応してセンスラッチ回路１３が設けられている。各センスラッチ回路１３はそれぞれのメモリアレイ内のワード線を共通にする１行分のメモリセルのデータを同時に増幅して保持するように構成されており、２つのセンスラッチ回路１３，１３に保持された読出しデータは共通のＹデコーダ回路１５によって選択されて出力レジスタ１９へ１ビットずつあるいはバイト等の単位で転送される。出力レジスタ１９は保持された読出しデータは、バッファ回路２２を介して外部のＣＰＵ等へ出力される。図４の実施例のセンスラッチ回路１３はデータを転送する際にシフト動作を行なうので、シフトレジスタと同様な機能が必要とされるが、図１０のようにＹデコーダ回路１５でデータを選択する方式としかつこのＹデコーダ回路１５がクロックにより選択ビットをシフトして行くような構成とすることで、センスラッチ回路１３にはシフト機能が不要とすることができる。

この実施例の多値フラッシュメモリには、上記各回路の他、メモリアレイ１２からセンスラッチ１３へ読み出されたデータがオール"０"またはオール"１"かを判定するオール判定回路２０、コントローラＣＯＮＴから供給されるリセット信号ＲＥＳやチップ選択信号ＣＥ、書き込み制御信号ＷＥ、出力制御信号ＯＥ、システムクロックＳＣ、コマンド入力かアドレス入力かを示すためのコマンドイネーブル信号ＣＤＥ等の外部制御信号を取り込むバッファ回路２１と、アドレス信号やコマンド信号、データ信号を取り込むバッファ回路２２や上記外部制御信号に基づいて内部回路に対する制御信号を形成する内部信号発生回路２３、バッファ回路２２に取り込まれたアドレスを保持するアドレスレジスタ２４、入力データを保持するデータレジスタ２５、取り込まれたアドレスをデコードしてメモリアレイ１２内のワード線を選択する信号を形成するＸアドレスデコーダ２６ａ，２６ｂおよびワードドライバ２７、基板電位や書き込み電圧、読み出し電圧、ベリファイ電圧等チップ内部で必要とされる電圧を発生する内部電源発生回路２８、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してワードドライバ２７等に供給するスイッチング回路２９、内部のクロック（ＣＬＫ２等）を発生するクロック生成回路３０、クロックを計数して書き込みパルス幅等の時間を与えるタイマ回路３１、シーケンサ１６によるメモリの制御状態を示すステータスレジスタ３２、Ｙアドレスを自動的に更新するＹアドレスカウンタ３３、不良ビットの位置（アドレス）を保持する不良アドレスレジスタ３４、Ｙアドレスと不良アドレスとを比較する冗長比較回路３５、アドレスが一致したときに選択メモリ列を切り換える救済先アドレスを記憶する救済先アドレスレジスタ３６等を備えている。また、この実施例の多値フラッシュメモリは、外部からアクセスが可能か否かメモリの状態を示すレディ／ビジィ信号Ｒ／Ｂ*を出力するように構成されている。

さらに、この実施例の多値フラッシュメモリはディスターブやリテンションによりしきい値のばらつき分布の山（図３参照）がなまったときにこれを急峻にさせる機能（以下、リフレッシュ機能と称する）を備えている。このリフレッシュ機能は、書き込みや消去と同様に外部からコマンドが与えられることにより働くようにされており、リフレッシュコマンドがコマンドレジスタ１６に取り込まれると、マイクロプログラム制御方式のシーケンサ１８が起動され、リフレッシュを行なう構成にされている。このリフレッシュ動作については後で詳細に説明する。上記オール判定回路２０の判定結果を示す信号は、シーケンサ１８へ供給されるように構成されており、リフレッシュモード時にオール判定回路２０が読出しデータのオール"０"を判定し、判定結果を示す信号がシーケンサ１８に供給されると、シーケンサ１８はリフレッシュ動作を停止する。また、データ消去時に、上記オール判定回路２０が読出しデータのオール"１"を判定すると、シーケンサ１８は消去動作を停止するように構成されている。

また、この実施例においては、Ｘアドレス系のデコーダがアドレス信号をプリデコーダ２６ａとメインデコーダ２６ｂで２段階にデコードするプリデコード方式を採用しており、例えばプリデコーダ２６ａでＸアドレスの上位３ビットを先ずデコードして、そのプリデコード信号でワードドライバ２７を制御して所望のワード線を選択するようにしている。このようなプリデコード方式を採用することにより、メインデコーダ２６ｂを構成する単位デコーダをメモリアレイのワード線ピッチに合わせて配置して集積度を高め、チップサイズを低減できるようになる。

なお、上記実施例の多値フラッシュメモリは、図４や図１０に示されているように２ビットデータから４値データへの変換とその逆変換を実行する機能回路１１，１４を同一シリコン基板に備えているが、これらの機能を有する専用のコントローラユニットとして構成する事も可能である。このようにした場合には、多値固有の機能をフラッシュメモリチップに搭載することがないので、チップ面積の増大はなく、また図１１に示すように、複数のフラッシュメモリＭＤＦＭを一つのコントローラユニットＣＯＮＴにバスＢＵＳで接続して制御するように構成できるという利点も有している。このコントローラユニットは、上記データ変換・逆変換機能の他にアドレス生成機能やコマンド生成機能を備えるように構成される。

図１５はワード線電圧や基板電位Ｖｓｕｂを発生する内部電源発生回路２８と、それらを選択してワードドライブ回路２７等に供給するスイッチング回路２９を示したもの、図１６はワードドライブ回路２７の構成例を示したものである。内部電源発生回路２８はシーケンサ１８から発生された各種動作モードに対応した内部制御信号を受けて必要なワード線電圧を発生する。ワード線電圧を含む内部電源発生回路２８の構成及び発生した電圧を受けるスイッチング回路（ワード線電圧切替回路）２９の構成は従来のものと同様であり、ワード線の電圧値の種類が多値用に増加しただけである。

すなわち、従来の２値のフラッシュメモリで必要なワード線電圧は、読み出し電圧（２．７Ｖ／０Ｖ）、書込み電圧（−１０Ｖ，０Ｖ）、書込みベリファイ電圧（１．５Ｖ）、消去電圧（＋１０Ｖ，０Ｖ）及び消去ベリファイ電圧（４．３Ｖ，０Ｖ）の４種類であるのに対し、本実施例の多値フラッシュメモリで必要とされるワード線電圧は、読み出し電圧（３．７Ｖ，２．７Ｖ，１．７Ｖ，０Ｖ）、書込み電圧（−１０Ｖ，０Ｖ）、書込みベリファイ電圧（３．５Ｖ，２．５Ｖ，１．５Ｖ）、消去および消去ベリファイ電圧（１０Ｖ，４．３Ｖ，０Ｖ）及びリフレッシュ電圧（−１０Ｖ，１０Ｖ，３．７Ｖ，３．５Ｖ，２．７Ｖ，２．５Ｖ，１．７Ｖ，１．５Ｖ，０Ｖ）となる。

上記スイッチング回路２９は、シーケンサ１８から発生された各種動作モードに対応した内部制御信号を受けて、上記内部電源発生回路２８で発生された電圧を動作モードに応じて図１６のように構成されたワードドライブ回路２７の電源端子Ｐ１，Ｐ２に供給する。

図１６のワードドライバＷＤＲＶは、ワード線プリデコード方式を採用した場合のもので、論理選択回路ＬＯＧＳ１の出力ノードＮ１に８個の電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８の入力を共通接続し、また論理選択回路ＬＯＧＳ２の出力ノードＮ２に８個の電圧選択回路ＶＯＬＳ９〜ＶＯＬＳ１６の入力を共通接続し、プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊によって個々の電圧選択回路を選択するようになっている。信号ＸＭ，ＸＮおよびプリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊はアドレスデコーダＸＤＣＲ（２６ｂ）から供給される。このとき電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ１６は、それに対応する論理選択回路ＬＯＧＳ１または２が選択レベルの選択信号を出力しても、プリデコード信号にて動作が選択されなければ、その他の論理選択回路にて非選択とされるものと同一の電圧を選択してワード線に供給しなければならない。

そのために、分離用ＭＯＳＦＥＴＱ５６，Ｑ５７をプリデコード信号にてスイッチ制御するようにする。さらに、当該分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がカットオフ状態にされたとき、ワード線に対して非選択状態の電圧を出力させるために、上記分離用ＭＯＳＦＥＴＱ５６，Ｑ５７と相補的にスイッチ制御されて出力回路ＩＮＶ２のそれぞれの入力に所定の電圧を供給可能にするプルアップＭＯＳＦＥＴＱ５８とプルダウンＭＯＳＦＥＴＱ５９とが設けられている。

図１６において、上記信号ＸＭは、８本のワード線を一組とする８個のワード線群の中からいずれの群のワード線を選択するか指示する３ビットの信号とみなされる。プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は各ワード線群に含まれるいずれのワード線を選択するか指示する相補信号とみなされる。本実施例に従えば、選択信号ＳＥＬはハイレベルが選択レベルとされ、プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊のそれぞれは、ハイレベル，ロウレベルが選択レベルとされる。

上記ワードドライバＷＤＲＶの端子Ｐ１に供給される電圧は消去、書き込み、ベリファイ、読み出しに使用される５Ｖ，４．３Ｖ，３．７Ｖ，３．５Ｖ，２．７Ｖ，２．５Ｖ，１．７Ｖ，１．５Ｖ，０Ｖのような電圧Ｖｐｐであり、端子Ｐ２に供給される電圧は書き込み、リフレッシュに使用される−１０Ｖのような電圧Ｖｅｅ、回路の接地電位もしくは基準電位としての０Ｖのような電圧Ｖｓｓである。

上記各論理選択回路ＬＯＧＳ１，ＬＯＧＳ２は、各々ＸデコーダＸＤＣＲの信号を反転するインバータＩＮＶ１とその出力を伝達もしくは遮断するトランスファゲートＴＧ１と、ＸデコーダＸＤＣＲの信号を伝達もしくは遮断するトランスファゲートＴＧ２とにより構成されている。

上記電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ１６はそれぞれ同一構成にされ、その詳細が代表的に示された電圧選択回路ＶＯＬＳ１のように、端子Ｐ３とＭＯＳＦＥＴＱ５２のゲートとの間に設けられたプリデコード信号Ｘｐ１＊によりスイッチ制御されるＮチャンネル型プルアップＭＯＳＦＥＴＱ５８と、端子Ｐ４とＭＯＳＦＥＴＱ５３のゲートとの間に設けられたプリデコード信号Ｘｐ１によりスイッチ制御されるＰチャンネル型プルアップＭＯＳＦＥＴＱ５９とを備え、さらに分離用ＭＯＳＦＥＴＱ５６をプリデコード信号Ｘｐ１によりスイッチ制御し、他方の分離用ＭＯＳＦＥＴＱ５７をプリデコード信号Ｘｐ１＊によりスイッチ制御するように構成されている。上記端子Ｐ３およびＰ４には、電圧ＶｃｃまたはＶｓｓが供給される。

次に、図１６のワードドライバＷＤＲＶの作用を説明する。表１には各動作モードにおける端子Ｐ１〜Ｐ４の電圧とワード線電圧が示されている。書き込みモード、消去モード、読み出しモードの各々の設定の仕方については説明を省略する。

コマンドにより消去モードが指示されると、端子Ｐ１には電圧Ｖｐｐが、また端子Ｐ２にはＶｓｓ、端子Ｐ３およびＰ４には電圧Ｖｃｃがそれぞれスイッチング回路２９から供給されるとともに、制御信号ＤＥがロウレベルにされる。また、信号ＸＭが全ビットロウレベルにされることにより、ワード線Ｗ１〜Ｗ８のいずれかを選択することが可能となる。これにより、選択レベル（ハイレベル）の選択信号ＳＥＬが供給されると、インバータＩＮＶ１およびトランスファゲートＴＧ１を介してノードＮ１がロウレベルになり、これがそれぞれの電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８の入力に与えられる。消去がされるメモリセルがワード線Ｗ１に結合されているメモリセルである場合、プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は、そのうちＸｐ１，Ｘｐ１＊だけがハイレベル，ロウレベルにされる。従って、分離用ＭＯＳＦＥＴＱ５６，Ｑ５７は電圧選択回路ＶＯＬＳ１だけがオン状態とされ、ノードＮ１の信号は電圧選択回路ＶＯＬＳ１にだけ取り込まれる。このとき、電圧選択回路ＶＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８およびプルダウンＭＯＳＦＥＴＱ５９は、共にカットオフ状態にされる。

その結果、当該電圧選択回路ＶＯＬＳ１のＭＯＳＦＥＴＱ５２，Ｑ５３のゲートには上記ノードＮ１の信号が供給される。これによって、出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５２がオン状態にされて、ワード線Ｗ１は端子Ｐ１の電圧Ｖｐｐによって充電され始める。このとき、他方のＭＯＳＦＥＴＱ５３のゲートに供給されるロウレベルは、ＭＯＳＦＥＴＱ５７の作用によって当初電圧Ｖｓｓよりも高いロウレベルにされて、ＭＯＳＦＥＴＱ５３は完全にはカットオフされないが、ワード線Ｗ１のレベルの上昇に従ってフィードバックＭＯＳＦＥＴＱ５５のコンダクタンスが大きくされることにより、当該ＭＯＳＦＥＴＱ５３のゲートが電圧Ｖｓｓに強制されてＭＯＳＦＥＴＱ５３は完全にカットオフの状態になる。従って、消去モードにおいて、選択メモリセルが結合されているワード線Ｗ１はＶｐｐまで充電される。

選択信号ＳＥＬが上記のようにハイレベルにされている場合に、ワード線Ｗ１のメモリセルＱ１が消去非選択のメモリセルであるときには、プリデコード信号Ｘｐ１，Ｘｐ１＊はそれぞれロウレベル，ハイレベルにされる。従って、電圧選択回路ＶＯＬＳ１の分離用ＭＯＳＦＥＴＱ５６，Ｑ５７は共にオフ状態とされ、ノードＮ１の信号は電圧選択回路ＶＯＬＳ１に取り込まれない。このとき、電圧選択回路ＶＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８およびプルダウンＭＯＳＦＥＴＱ５９は、共にオン状態にされる。

その結果、当該電圧選択回路ＶＯＬＳ１のＭＯＳＦＥＴＱ５２，Ｑ５３のゲートには端子Ｐ３，Ｐ４からＭＯＳＦＥＴＱ５８，Ｑ５９を介してＶｃｃ電圧が供給され、これによって、出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５３がオン状態にされて、ワード線Ｗ１は端子Ｐ２を介して電圧Ｖｓｓに向かって放電され始める。このとき、他方のＭＯＳＦＥＴＱ５２のゲートに供給されるハイレベルは、ＭＯＳＦＥＴＱ５８のしきい値電圧分だけ電圧Ｖｃｃよりも低いため、ＭＯＳＦＥＴＱ５２は完全にはカットオフされないが、オン状態のＭＯＳＦＥＴＱ５３によってワード線Ｗ１のレベルが下がるに従ってフィードバックＭＯＳＦＥＴＱ５４のコンダクタンスが大きくされ、ＭＯＳＦＥＴＱ５２のゲートがＶｐｐに強制されてＭＯＳＦＥＴＱ５２は完全にカットオフの状態になる。従って、消去モードにおいて、非選択のワード線Ｗ１はＶｓｓまで放電される。

書き込みモードが指示された場合や読み出しモードが指示された場合におけるワードドライバ回路ＷＤＲＶの動作は、上記書き込みモード時の動作に準じているので詳しい説明は省略するが、スイッチング回路２９から端子Ｐ１，Ｐ２に供給される電圧によって、選択メモリセルにそれぞれ図１３や図１４に示すような電圧が印加されるようにワード線を駆動する。

次に、本発明の多値フラッシュメモリの第２の特徴であるリフレッシュ動作を図１７を用いて説明する。一旦データが書き込まれた多値フラッシュメモリは、図１７（１）に示されているように、それぞれしきい値のばらつき分布の山がはっきり分かれているが、その後の書込み、読み出し、スタンバイ状態等の動作を繰返し実行していると、図１７（２）のように各しきい値のばらつきが増大する。その原因としては、たとえばあるメモリセルに隣接したメモリセルが書き込まれると当該メモリセルも弱い書込みが生じるいわゆるディスターブや、スタンバイ時における自然リークによるリテンションなどがある。この現象は１ビットのみを記憶する通常のフラッシュメモリでも生じ得ることであるが、前記実施例のように、各しきい値の間隔が狭い多値フラッシュメモリにおいては誤動作の原因となるおそれがある。

そこで、本実施例においては、しきい値のばらつき分布の山（図３参照）がなまったときにこれを急峻にさせるリフレッシュ動作を実行するようにしている。以下、リフレッシュ動作の手順を説明する。

図１８にリフレッシュ動作の手順をフローチャートで示す。外部のＣＰＵ等からリフレッシュコマンドが入力されると、シーケンサ１８が起動されて、図１８のフローチャートに従ったリフレッシュ動作が開始される。リフレッシュ動作が開始されると、先ず、選択されたワード線に接続されたすべてのメモリセルに対して、ワード線より弱い消去パルスを印加する（ステップＳ２１）。この弱い消去パルスの印加により、すべてのメモリセルのしきい値は、図１７（３）に示すように、高い側に少しシフトする。特に限定されないが、シフト量は０．２Ｖ程度である。ここで、弱い消去パルスとは、加えた結果、例えば"１０"にあるメモリセルのしきい値が、すぐ上の読み出しレベル３．７Ｖを上回らないような充分に短いパルスを意味する。パルス幅は、シフトさせたい量に応じて実験的に決定する。

第２段階では、ワード線電圧を、記憶データ"１０"に対応した読み出しレベル（３．７Ｖ）に設定して読み出しを行なう（ステップＳ２２）。これにより、各メモリセルのしきい値に応じてデータが読み出され、センスラッチ回路１３により増幅、保持される（ステップＳ２３）。このときに、ワード線電圧よりも高いしきい値を有するメモリセルに対応するセンスラッチのデータは"１"になり、ワード線電圧よりも低いしきい値を有するメモリセルに対応するセンスラッチのデータは"０"になる。次に、センスラッチのデータを反転させる（ステップＳ２４）。このデータ反転は、図２０に示すような構成のセンスラッチ回路により容易に行なえる（後述）。

次に、上記読み出し（ステップＳ２２）よりも低いベリファイ電圧（最初は３．５Ｖ）がワード線に設定され、しきい値の判定が実行される（ステップＳ２５）。これにより、ベリファイ電圧より低いしきい値を有するメモリセル（図１７（４）符号Ａ）に対応するセンスラッチのデータは、"１"から"０"に変わる。これに対して、ベリファイ電圧よりも高いしきい値を有するメモリセル（図１７（４）符号Ｂ）に対応したセンスラッチのデータは"１"のままである。本実施例ではこれを再書込み対象と判定する。これにより、ステップＳ２１での弱い消去でしきい値が高い側にシフトされたときに読み出しレベル（３．７Ｖ）に近づき過ぎたメモリセルが特定されたことになる。なお、このとき最も高いしきい値を有する記憶データ"１１"に相当するメモリセル（図１７（４）符号Ｃ）に対応したセンスラッチのデータは、上記反転動作により設定された"０"のままにされる。このような作用も図２０に示すような構成のセンスラッチ回路により自動的に行なえる（後述）。

そこで、次に、書き込み電圧を設定してセンスラッチのデータが"１"であるメモリセル（図１７（４）符号Ｂ）に対して再書込みを行う（ステップＳ２７）。その後、書込みレベルに対応したベリファイ電圧を設定してベリファイを行なう（ステップＳ２８，Ｓ２９）。しきい値がベリファイ電圧よりも低くなった時点でラッチデータは"１"から"０"に変わる。すべてのラッチデータが"０"に変わるまで、書き込みとベリファイを繰り返して"１０"データのメモリセルのリフレッシュ処理は完了する（ステップＳ３０）。これによって、"１０"データのメモリセルのしきい値のばらつき分布（半値幅）が、図１７（５）のように小さくなる。以後、"０１"、"００"のデータを記憶するメモリセルに対しても同様のリフレッシュ処理が実行される（ステップＳ３１）。さらに、しきい値の分布形状の幅をより狭くするために、ステップＳ２１〜Ｓ３１を繰り返し、所定回数終了した時点でリフレッシュが完了する（ステップＳ３２）。

表２には、上記手順に従ってリフレッシュを行なった場合に、図１７（４）の符号Ａ，Ｂ，Ｃで示されるようなしきい値を有するメモリセルの読み出しを行なったときのセンスラッチ回路の保持データの変化が順に示されている。

図１９はリフレッシュ動作を実行するタイミングを示す図である。前述したように、メモリセルのしきい値のばらつきが拡大する原因としては、隣接メモリセルに書込み／読み出し動作が実行されると隣のメモリセルに弱い書込み／消去、読み出し動作が実行されることによるディスターブと、自然リークによるリテンションとがある。

ディスターブによるしきい値の変動に対するリフレッシュ動作の実行タイミングとして、
(１)当該フラッシュメモリがスタンバイ状態（／ＲＥＳがハイレベル）にあり一定回数の書込み／消去、読み出し動作が完了後にリフレッシュ動作を実行する。
(２)リセット時にリセット信号（／ＲＥＳ）が活性化されると直後にリフレッシュを実行する。
(３)スタンバイ状態から／ＲＥＳをロウレベルにすることによりリセット状態になった直後にリフレッシュを実行する。
(４)電源をオフする直前に予め／ＲＥＳをロウレベルにし、それを感知してリフレッシュを実行する。
(３)電源をオンし、／ＲＥＳをハイレベルにした後、リフレッシュを実行する。などが考えられる。

一方、リテンションによるしきい値の低下に対する対策としては、電源投入時にダミーサイクルの途中、またはスタンバイ状態で一定周期毎にリフレッシュを実行することが考えられる。これらのリフレッシュタイミングはすべて実行するようにしても良いが、いずれかひとつあるいは幾つかを実行するようにしても良い。

なお、上記に説明したリフレッシュ動作は多値フラッシュメモリに限定されるものではなく、フラッシュメモリの電源電圧が今後低電圧化に移行すると、通常のフラッシュメモリでも、しきい値のばらつきの拡大は無視し得なくなるのであって、フラッシュメモリの低電源電圧化対策に有効な機能である。

図２０には、上記メモリアレイ１２およびセンスラッチ回路１３の構成例が示されている。メモリアレイ１２は、ワード線と直交する方向に配設され選択メモリセルの読出し信号が出力されるビット線ＢＬと平行に配設された共通ドレイン線ＤＬと、共通ソース線ＳＬとの間に、複数（例えば一括消去可能な１２８本のワード線に対応して１２８個）のメモリセルＭＣが並列に接続されたＡＮＤ型とされている。共通ドレイン線ＤＬはスイッチＭＯＳＦＥＴＱ１を介して対応するビット線ＢＬに接続可能にされ、また共通ソース線ＳＬはスイッチＭＯＳＦＥＴＱ２を介して接地点に接続可能にされている。これらのスイッチＭＯＳＦＥＴＱ１，Ｑ２のゲート制御信号は、Ｘアドレス信号とリード／ライト制御信号に基づいて形成され、データ読出し時（ベリファイ時を含む）に、Ｖｃｃ（３．３Ｖ）のような電位にされることで、スイッチＭＯＳＦＥＴＱ１，Ｑ２はオン状態とされ、オン状態のメモリセルを通してビット線を放電する。一方、データ書込み時には、ビット線の書き込み電圧（５Ｖ）をメモリセルのドレインに伝えるため、スイッチＭＯＳＦＥＴＱ１のゲート制御信号は７Ｖのような電位にされ、Ｑ１がオンされる。このとき共通ソース線ＳＬ側のスイッチＭＯＳＦＥＴＱ２はオフ状態にされる。

センスラッチ回路１３は、各メモリ列に対応して設けられ左右のメモリアレイのビット線間の電位差を増幅するＣＭＯＳ差動型センスアンプＳＡにより構成されている。読み出しに先立って選択側のメモリアレイ（図では左側）のビット線はプリチャージＭＯＳ（ＳＷ２１）により１Ｖのような電位にプリチャージされ、反対側のメモリアレイ内のビット線はプリチャージＭＯＳ（ＳＷ２２）によって０．５Ｖのような電位にプリチャージされる。

かかるプリチャージ状態でワード線ＷＬが読み出しレベルにされたとき、選択されたメモリセルが高いしきい値を有しているとビット線は１．０Ｖを維持するが、選択メモリセルが低いしきい値を有していると電流が流れてビット線の電荷が引き抜かれてビット線は０．２Ｖのような電位になる。この１．０Ｖまたは０．２Ｖと反対側のビット線の電位０．５Ｖとの電位差をセンスアンプＳＡが検出して増幅することで、読み出しデータがセンスアンプＳＡに保持される。

上記実施例においては、前述したように、書き込みを行なうメモリセルが接続されたビット線に対応したセンスラッチ（センスアンプ）に"１"をセットしておいてワード線に書き込みパルス（−１０Ｖ）を印加し、その後書き込みレベルに応じたベリファイ電圧（１回目は約３．５Ｖ）をワード線に設定して、書き込みパルスが印加されたメモリセルの読み出しを行なう。そして、書き込み不足のメモリセルからはビット線に読み出しデータとして"１"が読み出されるので、読み出されたデータを見て書き込み終了か書き込み不足か判定し、書き込みが終了したビットのセンスラッチ（センスアンプ）のデータを"０"に反転させるようにしている。つまり書き込み不足のメモリセルに対応したセンスラッチ（センスアンプ）にはデータとして"１"を残しておき、"１"の立っているビットに対応する書き込み不足のメモリセルに対して再び書き込みパルスを印加するようにしている。

また、リフレッシュ動作においてもセンスラッチに読み出されたデータを反転し、ベリファイを行なって、"１"の立っているビットに対応するメモリセルに対して書き込みパルスを印加するようにしている。

図２０のセンスラッチ回路においては、上記のような書き込みの際における書き込み終了のメモリセルに対応したセンスアンプのラッチデータの反転および書き込みパルスを印加すべきメモリセルの絞り込みを容易に行なえるようにするため、センスアンプとメモリアレイとの間に４個のスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４からなる反転制御回路３０が設ける等の工夫がなされている。以下、このセンスラッチ回路の作用について説明する。なお、各ビット線ＢＬ上に設けられているスイッチＳＷ２１，ＳＷ２２はビット線プリチャージ用のスイッチであり、これらは上記スイッチＳＷ１１〜ＳＷ１４と共にＭＯＳＦＥＴにより構成される。

データ読み出しに際しては、先ずスイッチＳＷ１３をオフさせて図２０に示すように、ビット線ＢＬとセンスアンプＳＡとを切り離した状態で、スイッチＳＷ２１，ＳＷ２２をオンさせて選択側のビット線ＢＬを１．０Ｖのようなプリチャージレベルに充電する。このとき非選択側のビット線は０．５Ｖのようなレベルに充電する。また、センスアンプＳＡはスイッチＳＷ１４をオンさせてリセット状態にすると共に、０．５Ｖのような電位を与えておく。さらに、このときスイッチＭＯＳＦＥＴＱ１，Ｑ２のゲートにＶｃｃのような電圧を与えて、Ｑ１，Ｑ２をオン状態にさせる。

それから、メモリアレイ１２内のいずれか一つのワード線ＷＬを３．７Ｖのような選択レベルに設定する。すると、しきい値がワード線選択レベルよりも低いメモリセル（例えば図１７のセルＡ，Ｂ）はオン状態にされ、当該セルが接続されているビット線ＢＬは、オン状態のメモリセルを通して共通ソース線ＳＬに向かって電流が流れることによって０．２Ｖのようなレベルにディスチャージされる。一方、しきい値がワード線選択レベルよりも高いメモリセル（例えば図１７のセルＣ）はオフ状態にされ、当該セルが接続されているビット線ＢＬは１．０Ｖのプリチャージレベルを維持する。

次に、スイッチＳＷ１４をオフさせてセンスアンプＳＡのリセット状態を解除して活性化させると共に、ビット線ＢＬ上のスイッチＳＷ１３をオンさせてビット線ＢＬとセンスアンプＳＡとを接続する。そして、センスアンプＳＡのＰ−ＭＯＳ側に電源電圧Ｖｃｃを、またＮ−ＭＯＳ側に接地電位（０Ｖ）を供給する。それからセンスアンプＳＡがビット線ＢＬ，ＢＬ＊の電位差を充分増幅した後、ビット線ＢＬ上のスイッチＳＷ１３をオフする。これによって、センスアンプＳＡは選択側と非選択側のビット線のレベル差を増幅してデータを保持した状態となる。

センスアンプＳＡのラッチデータを反転させる場合には、スイッチＳＷ１３をオフさせて、図２１に示すように、ビット線ＢＬとセンスアンプＳＡとを切り離した状態で、スイッチＳＷ２１，ＳＷ２２をオンさせて選択側および非選択側のビット線ＢＬをＶｃｃ−Ｖｔｎ（例えば３．３Ｖ−０．６Ｖ＝２．７Ｖ）のようなレベルにプリチャージする。それから、上記スイッチＳＷ２１，ＳＷ２２をオフしかつスイッチＳＷ１１をオンさせる。すると、センスアンプＳＡに保持されているデータに応じて、データが"１"ならスイッチＳＷ１２がオンされて、当該ビット線ＢＬはビット線反転レベル（０Ｖ）にディスチャージされる。一方、センスアンプＳＡに保持されているデータが"０"ならスイッチＳＷ１２がオフ状態されるため、当該ビット線ＢＬはＶｃｃレベルを維持する。つまり、センスアンプＳＡの保持データの反転レベルが対応するビット線ＢＬにそれぞれ出現する。

ここで、スイッチＳＷ１４を一旦オンさせてセンスアンプＳＡをリセットさせた後、スイッチＳＷ１４をオフさせビット線ＢＬ上のスイッチＳＷ１３をオンさせてビット線ＢＬとセンスアンプＳＡとを接続する。この間、センスアンプＳＡのＰ−ＭＯＳ側およびＮ−ＭＯＳ側の電源電圧は０．５Ｖに設定しておく。それから、センスアンプＳＡのＰ−ＭＯＳ側に電源電圧Ｖｃｃを、またＮ−ＭＯＳ側に接地電位（０Ｖ）を供給するとともに、ビット線ＢＬ上のスイッチＳＷ１３をオフする。これによって、センスアンプＳＡは、図２２に示すように、前記反転データ保持状態のビット線のレベルに応じたデータを保持した状態となる。すなわち、図１７のセルＡおよびＢに対応したセンスアンプはハイレベル"１"を保持した状態に、またセルＣに対応したセンスアンプはロウレベル"０"を保持した状態となる。いわゆる書き込みベリファイと同じ動作である。従って、ビット線プリチャージは、センスラッチが"Ｈ"の所のみ行なわなければならない。そこで、スイッチＳＷ１１をオンし、ビット線プリチャージ電圧（１）を１Ｖにすることで、ビット線ＢＬ０，ＢＬ１のみ１Ｖとなる（ＢＬ２は前もって０Ｖにリセットしておく）。

次に、ビット線ＢＬ上のスイッチＳＷ１３をオフしたままスイッチＳＷ２１，ＳＷ２２をオンさせて、選択側のビット線ＢＬを１．０Ｖのようなプリチャージレベルに、また非選択側のビット線は０．５Ｖのようなレベルに充電する。その後、選択ワード線に先の読み出しレベル（３．７Ｖ）よりも若干低い３．５Ｖのようなベリファイ電圧を印加する。すると、しきい値がワード線選択レベルよりも低いメモリセル（例えば図１７のセルＡ）はオン状態にされ、当該セルが接続されているビット線ＢＬは０．２Ｖのようなレベルにディスチャージされる。一方、しきい値がワード線選択レベルよりも高いメモリセル（例えば図１７のセルＢ）はオフ状態にされ、当該セルが接続されているビット線ＢＬはプリチャージレベル１Ｖを維持する。また、このとき最も高いしきい値を有するデータ"１１"に相当するメモリセル（図１７のセルＣ）が接続されたビット線はもともとロウレベルすなわち"０"を保持した状態にあるため、ワード線が選択レベルにされたときにオフ状態であってもロウレベルである（図２３）。

従って、この状態でセンスラッチをリセットした後、ビット線ＢＬ上のスイッチＳＷ１３をオンさせると、データ"１１"に相当するメモリセル（図１７のセルＣ）が接続されたビット線に対応するセンスアンプおよびワード線選択レベルよりも低いしきい値のメモリセル（図１７のセルＡ）が接続されたビット線に対応するセンスアンプはロウレベル"０"を保持し、ワード線選択レベルよりも高いしきい値のメモリセル（図１７のセルＢ）が接続されたビット線に対応するセンスアンプはハイレベル"１"を保持することとなる。本実施例ではこのセンスアンプの保持データを使用して、書き込み動作に移行して選択ワード線に書き込みパルス（−１０Ｖ）を印加することでセンスアンプの保持データが"１"に対応するメモリセルのしきい値を下げるようにしている。

書き込みパルス印加後、再びワード線を選択レベルに設定して読み出しを行なうと、しきい値がワード線ベリファイレベルよりも低くなったメモリセルのビット線のレベルはロウレベルすなわち"０"に変わり、書き込み不足のメモリセルが接続されたビット線はハイレベル"１"を維持する。従って、これをセンスアンプでラッチして再び書き込みを行なうことでセンスラッチの保持データが"１"に対応するメモリセルのみしきい値を下げ、しきい値の分布形状を急峻にすることができる。センスアンプＳＡの保持データは、Ｙデコーダ１５の出力信号によってオン、オフされるいわゆるカラムスイッチおよび共通Ｉ／Ｏ線を経て前述のオール判定回路２０に供給され、オール"０"になった否か判定される。そして、オール"０"になるとデータ"１０"のメモリセルに対するリフレッシュを"終了し、データ"０１"，"００"のメモリセルに対するリフレッシュを行う。

なお、前述した書き込みモードにおける書き込み不足のメモリセルに対する再書き込み動作は、リフレッシュ動作の際のセンスラッチ回路１３による上記書き込み動作と同一である。

以上説明したように、上記実施例においては、データ書き込み時には複数ビットのデータをデータ変換論理回路によりそのビットの組合せに応じたデータ（多値データ）に変換して、変換されたデータをメモリアレイのビット線に接続されたラッチ回路に順次転送し、該ラッチ回路に保持されたデータに応じて書き込みパルスを生成して選択状態の記憶素子に印加することで、多値データに対応したしきい値を有する状態にさせるとともに、データ読み出し時には読み出し電圧をそれぞれのしきい値の中間に変化させて記憶素子の状態を読み出して多値データを記憶するレジスタに転送させて保持させ、該レジスタに記憶された多値データに基づいて逆データ変換論理回路により元のデータを復元させるようにしたので、メモリアレイの周辺回路の規模を比較的小さく押さえることができるとともに、書込み動作においては、ワード線のベリファイ電圧値を消去のためのワード線電圧に近い側から遠ざかる方向に所定の値だけ順次変更することにより、書込みパルス総数すなわち書込み時間を、ベリファイ電圧をランダムに設定する多値フラッシュメモリの方式と比べて小さくすることができ、短時間での書込み動作が実現できるという効果がある。

また、メモリアレイ内の記憶素子に対して弱い消去動作を実行した後、ワード線を読み出しレベルよりも低くかつベリファイレベルよりも高いしきい値を有する記憶素子を検出して該記憶素子のしきい値がベリファイ電圧よりも低い値になるように書込みを実行することで、各入力データに対応して書き込まれた記憶素子のしきい値電圧のばらつき分布形状の広がりを狭くするようにしたので、ディスターブやリテンション等により広がった記憶素子のしきい値電圧のばらつき分布形状を書込み完了直後とほぼ同等の急峻な形状に戻すことができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、一つのメモリセルのしきい値を４段階に設定して４値のデータを記憶させるようにしているが、しきい値は３段階あるいは５段階以上に設定することも可能である。

また、実施例では、リフレッシュ時の読み出しデータの反転、書き込み対象のメモリセルの絞り込み等をセンスラッチ回路のみを用いて行なえるように構成したが、読み出しデータを保持するレジスタやその内容を反転する等の論理演算を行なって書き込み対象のメモリセルの絞り込みを行なう論理回路を設けるようにしても良い。

さらに、実施例では２ビットデータを４値データに変換する方式およびその逆変換として図１（２）に示すような３種類の演算を行なっているが、論理演算は図１に示すものに限定されず、結果として"１"の立っているビットの個数の異なるデータが得られるものであればよい。また、データ逆変換のための演算も図２のものに限定されず、元の２ビットデータを復元できるものであればどのような演算であっても良いし演算の種類も１つでなく２以上であっても良い。

各メモリセルに対する書き込み方式も実施例のように、一旦消去を行なってしきい値を高くした後に書き込みパルスでしきい値を下げる方式に限定されず、書き込みパルスでしきい値を高くする方式等であっても良い。また、実施例では、データ"１"を保持するセンスラッチに対応するメモリセルに書き込みを行なってしきい値を変化させているが、データ"０"を保持するセンスラッチに対応するメモリセルに書き込みを行なってしきい値を変化させるようにしても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である一括消去型フラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、ＦＡＭＯＳを記憶素子とする不揮発性記憶装置一般さらには複数のしきい値を有するメモリセルを備えた半導体記憶装置に広く利用することができる。

この発明に係る１メモリセルに書き込まれる／読み出される２ビットデータを各メモリセルに物理的に書込み／読み出されるレベルである４値データに変換する演算の一実施例を示す説明図である。データ変換論理回路により変換された４値データを元の２ビットデータに逆変換する演算の一実施例を示す説明図である。上記４値データとメモリセルのしきい値との関係を示す説明図である。本発明に係る多値フラッシュメモリの一実施例の概略を示すブロック図である。実施例の多値フラッシュメモリの書込み手順を示すフローチャートである。実施例の多値フラッシュメモリの書込み動作波形を示すタイミングチャートである。実施例の多値フラッシュメモリの書込み方式と他の書込み方式との違いを示す説明図動作波形を示す波形図である。実施例の多値フラッシュメモリの読出し手順を示すフローチャートである。実施例の多値フラッシュメモリの読出し動作波形を示すタイミングチャートである。実施例の多値フラッシュメモリ全体の構成例を示すブロック図である。多値メモリ固有の２ビットデータと４値データとの変換機能をコントローラに持たせた実施例におけるシステムの構成例を示すブロックである。実施例のフラッシュメモリに使用されるメモリセルの構造および書き込み時の電圧状態を示す模式図である。実施例のフラッシュメモリに使用されるメモリセルの消去時の電圧状態を示す模式図である。実施例のフラッシュメモリに使用されるメモリセルの読み出し時の電圧状態を示す模式図である。内部電源発生回路と発生された電圧を選択してワードドライブ回路等に供給するスイッチング回路を示した説明図である。ワードドライブ回路の構成例を示す回路図である。実施例の多値フラッシュメモリのリフレッシュ方法を示す説明図である。実施例の多値フラッシュメモリのリフレッシュ手順を示すフローチャートである。リフレッシュ実行時の動作波形を示すタイミングチャートである。実施例のセンスラッチ回路の構成例を示す回路図である。センスラッチ回路の作用を示すデータ反転開始時の回路状態図である。センスラッチ回路の作用を示すデータ反転終了時の回路状態図である。センスラッチ回路の作用を示すベリファイ時の回路状態図である。

１１データ変換論理回路
１２メモリアレイ
１３センスラッチ回路
１４逆変換論理回路
ＲＥＧ１，ＲＥＧ２レジスタ
ＸＤＣＲＸアドレスデコーダ
ＷＤＲＹワードドライブ回路
ＬＯＧＳ論理選択回路
ＶＯＬＳ電圧選択回路
ＳＡセンスアンプ
ＢＬビット線
ＷＬワード線
ＭＣメモリセル
Ａ "１１"データのメモリセル（しきい値約５Ｖ）
Ｂ "１０"データのメモリセル（しきい値約３．６Ｖ）
Ｃ "１０"データのメモリセル（しきい値約３．２Ｖ）

Claims

不揮発性半導体メモリ装置であって、
第１のスイッチに接続された入力／出力端子であって、シリアルデータを外部に対して送受することが可能な入力／出力端子と、
第１のクロック信号を外部から受け取るクロック端子と、
複数のコマンドを外部から受け取ることが可能なコマンド端子と、
前記コマンド端子に結合されたコマンドレジスタと、
前記第１のクロック信号を受け取って、第２のクロック信号に分周する分周回路と、
第３のクロック信号を生成するための内部クロック生成器と、
不揮発性半導体メモリアレイと、
前記不揮発性半導体メモリアレイに対する書き込み／読み出しデータをラッチするためのセンスラッチ回路と、
各々がｎビット長の第１及び第２のデータレジスタと、
データ書き込み用演算回路と、
データ読み出し用演算回路と、
前記データ書き込み用演算回路の出力部に接続された第２のスイッチと、
前記データ読み出し用演算回路の入力部に接続された第３のスイッチと、
前記不揮発性半導体メモリ装置を制御するために、前記コマンドレジスタに格納されたコマンドに従って制御信号を生成するためのシーケンサ
とを備え、
前記コマンドは、書き込み動作、読み出し動作、及び消去動作を含み、
前記不揮発性半導体メモリアレイの各メモリセルは、４値の記憶状態を格納することが可能なものであり、
前記第１のクロック信号に同期して前記第１のスイッチが動作させられ、且つ、前記第２のクロック信号に同期して、前記第１及び第２のデータレジスタがシフトされることにより、前記シリアルデータが、該第１及び第２のデータレジスタ内に１ビットずつ交互にラッチされることとなり、
前記第１及び第２のデータレジスタ内にラッチされた前記データは、前記第３のクロック信号に同期してシフトされて、前記データ書き込み用演算回路に１ビットずつ提供され、
前記データ書き込み用演算回路は、提供されたデータを、前記不揮発性半導体メモリアレイのメモリセルへと次いで書き込まれる４値データに変換する論理演算を行い、前記第２のスイッチが、該論理演算の結果を、前記センスラッチ回路に提供し、前記センスラッチ回路は、該変換されたデータを該メモリセルへと書き込み、
前記シーケンサからの前記制御信号に応答して、前記第３のスイッチは、
ワード線の第１の読み出し電圧レベルに応答して前記不揮発性半導体メモリアレイから読み出されて前記センスラッチ回路内にラッチされたデータを、前記第１のデータレジスタに転送し、
前記第１の読み出し電圧レベルよりも低い第２の読み出し電圧レベルに応答して前記不揮発性半導体メモリアレイから読み出されて前記センスラッチ回路内にラッチされたデータを、前記第２のデータレジスタに転送し、及び、
前記第２の読み出し電圧レベルよりも低い第３の読み出し電圧レベルに応答して前記不揮発性半導体メモリアレイから読み出されて前記センスラッチ回路内にラッチされたデータを、前記データ読み出し用演算回路に転送する
という動作が行われるように切り換えられ、及び、
逆変換したデータを、前記第１のスイッチを介して前記入力／出力端子に提供するために、前記データ読み出し用演算回路は、伝達されたデータと、前記第１及び第２のデータレジスタ内のデータとに基づいて、該逆変換を実施する論理演算を行うことからなる、不揮発性半導体メモリ装置。
前記コマンドレジスタ内に格納された前記コマンドに基づいて、前記書き込み動作、前記読み出し動作、及び前記消去動作から選択された対応する動作が実行される、請求項１に記載の不揮発性半導体メモリ装置。
前記内部クロック生成器は、前記シーケンサから受け取った制御信号に基づいて、前記第３のクロック信号を生成することからなる、請求項１又は２に記載の不揮発性半導体メモリ装置。
前記データ書き込み用演算回路の論理演算結果を表すバイナリ値の「１」の数に等しい回数だけ、前記不揮発性半導体メモリアレイのメモリセルに対して書き込みパルスが印加される、請求項１乃至３の何れかに記載の不揮発性半導体メモリ装置。
前記センスラッチ回路は、ｎビット長のデータラッチ回路である、請求項１乃至４の何れかに記載の不揮発性半導体メモリ装置。
前記第２のスイッチが前記センスラッチ回路に前記論理演算の結果を提供することは、前記シーケンサからの前記制御信号に基づいて該第２のスイッチによって、前記データ書き込み用演算回路内の複数のゲートのうちの１つを選択して、前記センスラッチ回路に接続することを含むことからなる、請求項１乃至５の何れかに記載の不揮発性半導体メモリ装置。