JPH1173789A

JPH1173789A - 半導体不揮発性メモリ

Info

Publication number: JPH1173789A
Application number: JP10182307A
Authority: JP
Inventors: Hitoshi Miwa; 仁三輪; Hiroaki Kotani; 博昭小谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】回路の規模の増大を最少に抑え、かつ短時間
で高精度の書込み、読み出し、消去動作を実現可能な多
値記憶型不揮発性記憶装置を提供する。【解決手段】メモリセルのしきい値を３段階以上に設
定するとともに、ワード線のレベルを２段階以上に変化
させてメモリセルの読み出しを行なうことで一つのメモ
リセルに２ビット以上のデータを記憶させるように構成
された不揮発性記憶装置において、記憶されるべきバイ
ナリデータが、シリアルに供給される第1の外部端子
と、電気的にそのしきい値電圧を変えることが可能であ
って、データをしきい値電圧の値として保持するところ
の複数のメモリセルと、上記外部端子と上記複数のメモ
リセルとに結合され、シリアルに供給された複数のバイ
ナリデータを多値データに変換してメモリセルへ書き込
む手段とを設けるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置さら
には不揮発性半導体記憶装置における多値情報の記憶方
式に適用して特に有効な技術に関し、例えば複数の記憶
情報を電気的に一括消去可能な半導体不揮発性メモリ
（以下、単にフラッシュメモリという）に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、ＦＡＭＯＳと同様
にコントロールゲートおよびフローティングゲートを有
する不揮発性記憶素子をメモリセルに使用しており、１
個のトランジスタでメモリセルを構成することができ
る。かかるフラッシュメモリにおいては、書き込み動作
では、図１２に示すように不揮発性記憶素子のドレイン
電圧を５Ｖ程度にし、コントローゲートが接続されたワ
ード線を−１０Ｖ程度にすることにより、トンネル電流
によりフローティングゲートから電荷を引き抜いて、し
きい値電圧が低い状態（論理“０”）にする。消去動作
では、図１３に示すように、Ｐ型半導体領域ｐｗｅｌｌ
を−５Ｖ程度にし、上記ワード線を１０Ｖ程度にしてト
ンネル電流を発生させてフローティングゲートに負電荷
を注入してしきい値を高い状態（論理“１”）にする。
これにより１つのメモリセルに１ビットのデータを記憶
させるようにしている。

【０００３】ところで、記憶容量を増大させるために１
メモリセル中に２ビット以上のデータを記憶させる、い
わゆる「多値」メモリの概念が提案されている。この多
値メモリに関する発明としては、特開昭５９ー１２１６
９６号などがある。

【０００４】

【発明が解決しようとする課題】従来のフラッシュメモ
リでは、隣接ビットへの書込み・読み出し・消去動作に
伴い生じる弱い書込み等（ディスターブ）及び自然リー
ク（リテンション）によりしきい値のばらつきが増大
し、論理“０”、論理“１”に対応するしきい値のばら
つき分布形状の半値幅（図３に示されているような山型
のばらつき分布のピーク値の１／２の位置での幅）が時
間の経過とともに大きくなることが知られている。今後
のＬＳＩの電源電圧の低電圧化に伴い、メモリセルのし
きい値電圧は、ばらつき分布形状の経時的広がりにより
読出し電圧に対する電圧余裕範囲を越えてしまい、誤動
作が起こり得るという問題点があることを本発明者は発
見した。

【０００５】特に、しきい値の差異により複数ビットの
データを一つの記憶素子に記憶させる多値メモリにおい
ては、各データに対応するしきい値電圧の差は小さいの
で、上記問題点は顕著となる。さらに、フラッシュメモ
リにあっては、不揮発性記憶装置固有の消去及び書込み
ベリファイ動作があるため、多値メモリ固有の処理時間
及び回路規模は最小限に抑制すべきであるという技術的
課題がある。

【０００６】この発明の目的は、回路の規模の増大を最
少に抑え、かつ短時間で高精度の書込み、読み出し、消
去動作を実現可能な多値記憶型半導体不揮発性メモリを
提供することにある。

【０００７】この発明の他の目的は、外部端子数の少な
い半導体不揮発性メモリを提供することにある。

【０００８】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１０】すなわち、記憶されるべきバイナリデータ
が、シリアルに供給される第1の外部端子と、電気的に
そのしきい値電圧を変えることが可能であって、データ
をしきい値電圧の値として保持するところの複数のメモ
リセルと、上記外部端子と上記複数のメモリセルとに結
合され、シリアルに供給された複数のバイナリデータを
多値データに変換してメモリセルへ書き込む手段とを含
むようにした。

【００１１】上記した手段によれば、バイナリデータを
多値データに変換してメモリセルに記憶するように構成
されることにより、メモリアレイの回路規模を比較的小
さく押さえることができるとともに、記憶されるべきバ
イナリデータがシリアルに供給される第1の外部端子を
備えているため、バイナリデータをパラレルに供給する
場合に比べて外部端子数を減らすことができる。

【００１２】

【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合についてその実施例を、図面を用いて説
明する。図１は、外部から入力される記憶すべきデータ
とメモリセルに記憶される多値データとの変換方式を、
また図２は多値データから元のデータを復元する逆変換
方式を示すものである。

【００１３】図１には、特に限定されないが、１メモリ
セル（１記憶素子）に２ビットすなわち“００”、“０
１”、“１０”、“１１”の何れかを記憶させる場合の
変換方式の例が示されている。図１（１）における第１
のバイナリデータである“ａ”と第２のバイナリデータ
である“ｂ”との組み合わせは４種類有り、各組合せは
図１（２）に示す３種類の論理演算（ａＮＡＮＤｂ），
（ＮＯＴｂ），（ａＮＯＲｂ）を実施することにより、
４つのビットのうち“１”の個数が０個、１個、２個、
３個という４種類の４値データに変換される。

【００１４】ここで、上記の演算結果による“１”の個
数だけ記憶素子に対して書込み動作すなわち書込みパル
スの印加をすれば、各記憶素子のしきい値が書込み回数
に応じて、図１（３）に示すように４通りになり、２ビ
ットデータを１メモリセルに書き込むことができる。メ
モリアレイ内の複数の記憶素子に対して、“００”、
“０１”、“１０”、“１１”のデータをそれぞれ同数
ずつ記憶させる場合の各記憶素子のしきい値分布の変化
の様子が図３に示されている。

【００１５】図２はデータ読み出し原理を示すものであ
る。ワード線の読み出し電圧を、３段階（図３の各しき
い値分布の中間の値）に変化させることにより、同一メ
モリセルから３種のデータ、“ｃ”，“ｄ”，“ｆ”を
順次読み出すことができる。そこで、読み出されたデー
タに対して論理演算(ｄ* ＮＡＮＤｆ)ＮＡＮＤｃ*を
実施することで書き込まれた２ビットのデータのうち一
方（ａ）を復元することができる。また、読み出された
データのうちｄは、そのままで書き込みデータｂと一致
する。なお、ｄ*，ｃ*はｄ，ｃの反転信号を表わす。

【００１６】図４には、図１および図２に示した多値デ
ータへの変換および逆変換の具体的回路構成の一例が示
されている。データ書込みに際して、外部から多値フラ
ッシュメモリへ供給された２ｎビット長のデータは、ス
イッチＳＷ１を介してデータ幅がｎビットである２つの
バイナリデータレジスタＲＥＧ１，ＲＥＧ２にシリアル
に格納される。このとき、特に制限されないが、外部か
ら供給されるクロックＣＬＫ１により動作されるフリッ
プフロップＦＦ１の出力により上記スイッチＳＷ１が切
り換えられるとともに、分周回路ＤＶＤでクロックＣＬ
Ｋ１を分周して得られたＣＬＫ１の２倍の周期のクロッ
クＣＬＫ１’が切換え回路ＣＨＧを介して供給されこの
クロックＣＬＫ１’に同期してバイナリデータレジスタ
ＲＥＧ１，ＲＥＧ２がシフトされることにより、入力デ
ータは１ビットずつ交互にバイナリデータレジスタＲＥ
Ｇ１，ＲＥＧ２に格納される。

【００１７】第１のバイナリデータレジスタＲＥＧ１に
格納されたデータ“ａ”と第２のバイナリデータレジス
タＲＥＧ２に格納されたデータ“ｂ”は、内部のクロッ
ク生成回路３０から切換え回路ＣＨＧを介して供給され
るクロックＣＬＫ２に同期してシフトされ、図１（２）
の演算を行うデータ変換論理回路１１に１ビットずつ供
給され、所定の論理演算後にスイッチＳＷ２を経てメモ
リアレイ１２の一側に設けられているｎビット長のセン
スラッチ回路１３に順次転送され、メモリアレイ１２内
のメモリセルへの書き込みが実行される。この書き込み
動作については後に詳しく説明する。

【００１８】上記切換え回路ＣＨＧは、メモリ内部の制
御を司るシーケンサ１８からの制御信号によってデータ
入力時にはクロックＣＬＫ１’をバイナリデータレジス
タＲＥＧ１，ＲＥＧ２に供給し、センスラッチ１３との
間のデータ転送の際にはクロック生成回路３０からのク
ロックＣＬＫ２をバイナリデータレジスタＲＥＧ１，Ｒ
ＥＧ２に供給するように切り換え制御される。

【００１９】上記データ変換論理回路（データ書込み用
演算回路）１１は、上記バイナリデータレジスタＲＥＧ
１，ＲＥＧ２内のデータａ，ｂをそれぞれ入力端子に受
け（ａＮＡＮＤｂ）の演算を行なうようにされたＮＡＮ
ＤゲートＧ１および（ａＮＯＲｂ）の演算を行なうＮＯ
ＲゲートＧ２と、上記バイナリデータレジスタＲＥＧ２
のデータｂを入力端子に受け（ＮＯＴｂ）の演算を行な
うインバータＧ３とから構成され、スイッチＳＷ２はこ
れらの論理ゲートＧ１，Ｇ２，Ｇ３のいずれかの出力信
号を選択して上記センスラッチ回路１３へ供給するよう
に構成されている。

【００２０】一方、データ読出しに際して、メモリアレ
イ１２内の１本のワード線が読み出し電圧レベルにされ
ることに応じてビット線上に出現した読み出しデータ
“ｃ”は、上記センスラッチ回路１３により増幅されて
ラッチされ、内部のクロックＣＬＫ２に同期してスイッ
チＳＷ３を介して前記バイナリデータレジスタＲＥＧ１
にシリアル転送される。次に、読み出し電圧レベルを変
更してセンスラッチ回路１３に読み出されたデータ
“ｄ”はスイッチＳＷ３を介して前記バイナリデータレ
ジスタＲＥＧ２にシリアル転送される。さらに、読み出
し電圧レベルを変更してセンスラッチ回路１３に読み出
されたデータ“ｆ”はスイッチＳＷ３を介して逆変換論
理回路１４にシリアル転送される。このとき、バイナリ
データレジスタＲＥＧ１，ＲＥＧ２は、クロックＣＬＫ
２に同期してシフトされる。ただし、データ読出し時の
クロックＣＬＫ２の周期はデータ書込み時のクロックＣ
ＬＫ２の周期よりも短くて良い。クロックＣＬＫ２の周
期は、シーケンサ１８からの制御信号によってクロック
生成回路３０が決定して生成することができる。ワード
線読み出しレベルの変更もシーケンサ１８からの制御信
号に従って行われる。

【００２１】上記逆変換論理回路（データ読出し用演算
回路）１４は、上記バイナリデータレジスタＲＥＧ２か
ら出力されるデータを入力とするインバータＧ１１と、
該インバータＧ１１との出力と上記センスラッチ回路１
３からの転送データを直接入力端子に受けるようにされ
たＮＡＮＤゲートＧ１２と、上記バイナリデータレジス
タＲＥＧ１から出力されたデータを遅延させて所定のタ
イミングで出力する遅延回路ＤＬＹと、該遅延回路ＤＬ
Ｙの出力を反転するインバータＧ１３と、該インバータ
Ｇ１３の出力と上記ＮＡＮＤゲートＧ１２の出力とを入
力とするＮＡＮＤゲートＧ１４とにより構成され、上記
バイナリデータレジスタＲＥＧ１，ＲＥＧ２に保持され
た読み出しデータｃ，ｄおよびセンスラッチ回路１３か
ら直接転送された読み出しデータｆに対して図２に示し
た論理演算(ｄ* ＮＡＮＤｆ)ＮＡＮＤｃ*を実施す
る。この演算結果は、スイッチＳＷ１を介してデータ
入出力端子Ｉ／Ｏへ出力される。

【００２２】このようにして１ビットのデータが出力さ
れると同時に、上記バイナリデータレジスタＲＥＧ２が
シフトされて保持されていたデータ“ｄ”（＝ｂ）の１
ビットが出力される。このとき、バイナリデータレジス
タＲＥＧ１，ＲＥＧ２のシフト動作はクロックＣＬＫ２
に同期して行われる。次に、再び上記バイナリデータレ
ジスタＲＥＧ１，ＲＥＧ２からデータ“ｃ”，“ｄ”の
次のビットが読み出され、センスラッチ回路１３から直
接転送された読み出しデータ“ｆ”の次の１ビットに対
して論理演算(ｄ* ＮＡＮＤｆ)ＮＡＮＤｃ*を実施す
る。以下、上記と同様の動作を繰り返すことで、逆変換
されて元の２ビットに復元されたデータ“ａ”，“ｂ”
がデータ入出力端子Ｉ／Ｏより外部へ出力される。

【００２３】なお、上記のように、逆変換論理回路１４
で逆変換されたデータ“ａ”を直ちに入出力端子Ｉ／Ｏ
へ出力させる代わりに、逆変換されたデータ“ａ”を一
旦バイナリデータレジスタＲＥＧ１に格納し、全てのビ
ットについて逆変換が終了した後にバイナリデータレジ
スタＲＥＧ２内のデータと交互に入出力端子Ｉ／Ｏへ出
力させるように構成しても良い。その場合、上記遅延回
路ＤＬＹの代わりに、１ビットのラッチ回路を設けるよ
うにするのが、望ましい。これによって、バイナリデー
タレジスタＲＥＧ１内のデータ“ｃ”を１ビット読み出
してデータ“ｄ”，“ｆ”との論理演算を行ない、その
結果をバイナリデータレジスタＲＥＧ１内の元のビット
位置に書き込むといった操作が簡単に行なえるようにな
る。逆変換後のデータを一旦バイナリデータレジスタＲ
ＥＧ１，ＲＥＧ２に格納してから外部へ出力する場合の
バイナリデータレジスタＲＥＧ１，ＲＥＧ２のシフト動
作は、外部からのクロックＣＬＫ１に同期して行うよう
に構成することができる。

【００２４】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
を保持するコマンドレジスタ１６と、該コマンドレジス
タ１６に格納されたコマンドをデコードするコマンドデ
コーダ１７と、該コマンドデコーダ１７のデコード結果
に基づいて当該コマンドに対応した処理を実行すべく上
記スイッチＳＷ２，ＳＷ３等各回路に対する制御信号を
順次形成して出力するシーケンサ１８とを備えており、
コマンドが与えられるとそれを解読して自動的に対応す
る処理を実行するように構成されている。上記シーケン
サ１８は、例えばマイクロプログラム方式のＣＰＵの制
御部と同様に、コマンド（命令）を実行するのに必要な
一連のマイクロ命令群が格納されたＲＯＭ（リードオン
リメモリ）からなり、コマンドデコーダ１７がコマンド
に対応したマイクロ命令群の先頭アドレスを生成してシ
ーケンサ１８に与えることにより、マイクロプログラム
が起動されるように構成されている。

【００２５】詳細な書込み手順は図５の書込みフローに
従い、次のように説明される。

【００２６】先ず、書込みに先立ち、すべてのメモリセ
ルに対して一括消去が行なわれる。これによって、すべ
てのメモリセルは、最も高いしきい値（約５Ｖ）有する
ようにされ、書き込みデータとして“１１”を記憶した
状態となる（図３（１））。一括消去は、図１３に示す
ように、ワード線を立ち上げてメモリセルのコントロー
ルゲートＣＧに１０Ｖ、ビット線を介してドレインに０
Ｖ、基板（半導体領域ｐｗｅｌｌ）に−５Ｖの電圧を印
加して、フローティングゲートＦＧに電子を注入するこ
とにより行なう。上記一括消去は、外部ＣＰＵから消去
を指令する消去コマンドがコマンドレジスタ１６に書き
込まれることにより実行される。

【００２７】なお、図１３（図１２，図１４）におい
て、ｐｓｕｂはｐ型半導体基板、ｐｗｅｌｌはメモリセ
ルの基体となるｐ型半導体ウェル領域、ｎｉｓｏはデー
タ消去時（負電圧印加時）に基板ｐｓｕｂとの絶縁をと
るためのｎ型半導体アイソレーション領域、ｐ型ウェル
領域ｐｗｅｌｌの表面のｎ＋はメモリセルのソース、ド
レイン領域、ｐ型ウェル領域ｐｗｅｌｌの表面のｐ＋、
アイソレーション領域ｎｉｓｏ表面のｎ＋および基板ｐ
ｓｕｂの表面のｐ＋は、各半導体領域に電位を与える電
極との接触抵抗を低減するためのコンタクト領域であ
る。特に制限されないが、１つのｐ型ウェル領域には、
１２８本のようなワード線に接続されたメモリセルが形
成され、このような一つのウェル上に形成された全ての
メモリセルの一括消去が可能にされている。また、１つ
のｐ型ウェル領域上のメモリセルに対して、ワード線電
位を選択（１０Ｖ）／非選択（０Ｖ）とすることで、ワ
ード線単位の消去も可能である。

【００２８】一括消去が終了すると、外部のＣＰＵから
書込みコマンドが図４のコマンドレジスタ１６に書き込
まれることによりフラッシュメモリは書き込みモードと
なる。この書き込みモードにおいて、所定のタイミング
で書き込みデータが入力される。すると、フラッシュメ
モリは、上記書き込みデータをバイナリデータレジスタ
ＲＥＧ１，ＲＥＧ２に取り込んで、２ビットずつ変換論
理回路１１に転送して４値のデータに変換する（ステッ
プＳ１）。変換は、ａＮＡＮＤｂ，ＮＯＴｂ（ｂの反
転），ａＮＯＲｂの順に行なわれる。変換されたデータ
（１回目はａＮＡＮＤｂ）は、センスラッチ回路１３に
転送される（ステップＳ２）。

【００２９】次のステップＳ３でバイナリデータレジス
タＲＥＧ１，ＲＥＧ２内のすべてのデータが転送された
か否か判定し、転送が終了したと判定すると、外部のＣ
ＰＵから供給されたＸ（ロウ）系アドレスと図１０に示
す内蔵Ｙアドレスカウンタ３３から出力されるＹ（カラ
ム）系アドレスの“１”に対応したビットのメモリセル
に所定のパルス幅の書き込みパルスが印加され、書き込
みが実行される（ステップＳ４）。書き込みは、図１２
に示すように、ワード線を介してコントロールゲートＣ
Ｇに−１０Ｖ、ビット線を介してセンス回路からドレイ
ンに５Ｖ、基板に０Ｖの電圧を印加することで行なわれ
る。なお、このとき非選択のワード線にはＶｃｃ（例え
ば３．３Ｖ）が印加される。これによって、ディスター
ブによるしきい値の変動が抑制される。

【００３０】次に、書込みレベルに応じたベリファイ電
圧（１回目は約３．５Ｖ）が書き込み時に選択状態にさ
れたまのワード線に供給され、書き込みパルスが印加さ
れたメモリセルの読み出しが行なわれる。充分に書き込
みがなされたメモリセルからは読み出しデータとして
“０”が読み出されるが、書き込み不足のメモリセルか
らは読み出しデータとして“１”が読み出される。従っ
て、読み出されたデータに応じて書き込み終了か書き込
み不足かが判る。ここで書き込みが終了したビットのセ
ンスラッチ回路１３のデータは“０”に反転される（ス
テップＳ６）。そして、すべてのセンスラッチ回路１３
のラッチデータが“０”になったか否か判定し、オール
“０”になればその回の書き込みは終了するが、１つで
もラッチデータが“１”である書き込み不足のメモリセ
ルがあれば、ステップＳ７からＳ４に戻って“１”に対
応する書き込み不足のメモリセルに対して再び書き込み
パルスが印加される。上記ステップＳ４〜Ｓ７を繰り返
すことで全てのメモリセルのしきい値が書込みベリファ
イ電圧以下に下がるよう書込みパルスが繰り返し印加さ
れる。これによって、書き込みのなされたメモリセルは
平均で３．２Ｖ程度のしきい値を有するようにされる。

【００３１】上記書込みベリファイ動作により全てのメ
モリセルへの所望のデータの書込みが完了すると、セン
スラッチ回路１３のすべてのデータは“０”になるの
で、ステップＳ８へ移行し、すべての書き込みレベルに
よる書き込み、すなわちデータ“１０”，“０１”，
“００”に対する書き込みが終了したか判定する。そし
て、終了していなければステップＳ１に戻り、次の演算
結果（ＮＯＴｂ）に基づく４値データがメモリセルに書
き込まれ、ワード線のベリファイ電圧を変更（２回目は
２．５Ｖ）してベリファイが行なわれ、書き込みのなさ
れたメモリセルは平均で２．２Ｖ程度のしきい値を有す
るようにされる。その後、第３の演算結果（ａＮＯＲ
ｂ）の書込みおよびベリファイ（ベリファイ電圧１．５
Ｖ）が実行され、書き込みのなされたメモリセルは平均
で１．２Ｖ程度のしきい値を有するようにされて書込み
が終了する。

【００３２】図６は、上記書込み及び書込みベリファイ
動作時の制御クロックＣＬＫ２とセンスラッチ回路１３
への書き込みデータおよび選択ワード線電位の波形を示
す。一回目の書き込みでは、第１の演算結果（ａＮＡＮ
Ｄｂ）をセンスラッチ回路１３に転送後、書込みパルス
によりラッチの値が“１”である選択されたメモリセル
に書き込みがなされる。次に、書込みベリファイ電圧と
してワード線に例えば３．５Ｖ程度の電圧を供給し、読
み出されたデータが“０”になっているか否かを判定す
る。しきい値が３．５Ｖより高い場合は、読み出された
データは“１”となり書込み不足であることが分かるの
で、読み出しデータが“０”になるまで書込み動作が繰
り返される。次に、第２の演算結果（ＮＯＴｂ）がセン
スラッチ回路１３に転送され、書込みパルスにより、所
望のメモリセルに書込み動作が開始される。書込みベリ
ファイ電圧は、２．５Ｖ程度に設定されており、書き込
み不足になっていないか判定し、不足のときには再書き
込みがなされる。最後に、第３の演算結果（ａＮＯＲ
ｂ）が、センスラッチ回路１３に転送され、上記と同様
の手順が行われる。この場合の書込みベリファイ電圧は
１．５Ｖ程度である。

【００３３】上述したように、上記実施例においては、
３段階の書込みベリファイのワード線電圧の設定は、消
去レベル（約５ボルト）に最も近く設定されたレベル
（３．５Ｖ）を起点として、以後消去レベルから遠ざか
る方向に電圧値が順次変わる（３．５Ｖ→２．５Ｖ→
１．５Ｖ）ように制御される。また、上記実施例では、
図７（Ｂ）に示すように、目標とするしきい値が中間も
しくは最も低いもの（２．２Ｖ，１．２Ｖ）に対して
も、最も高いしきい値（３．２Ｖ）を目標とするメモリ
セルへの書き込みを行なう際に同時に書き込みを行なう
ようにしている。これは本発明の特徴の一つである。こ
れにより多値データの書込み処理時間の増大を最少に抑
えることができる。

【００３４】すなわち、上記した方法以外に書き込み及
び書込みベリファイのワード線電圧の設定方法として
は、一回目で３種類のしきい値電圧のうち中間のもの
（２．２Ｖ）を目標として書き込みを行ない、次に一回
目の電圧よりも高いレベル（３．２Ｖ）、または低いレ
ベル（１．２Ｖ）を目標とするように設定を変更する方
法が考えられる。あるいは、図７（Ａ）に示すように、
目標とするしきい値が同一のメモリセルに対してそれぞ
れ一括して書き込みを行なう方法が考えられる。しか
し、これらの方法は、書込み処理が複雑で時間を要する
こと、またワード線電圧を変更するためのチャージ／デ
ィチャージのための時間も増加するため、書込み／ベリ
ファイ時間が本実施例よりも大きくなってしまう。

【００３５】次に、図８および図９を用いてメモリセル
の読み出し動作について説明する。データの読み出し
は、図１４に示すように、ワード線を立ち上げてメモリ
セルのコントロールゲートＣＧに３．７Ｖ，２．７Ｖま
たは１．７Ｖのような選択レベルの電圧を、またビット
線を介してドレインに１．５Ｖの電圧を印加することに
より行なう。読み出し動作は、読み出しを指令するコマ
ンドがコマンドレジスタ１６に書き込まれることにより
実行される。

【００３６】読み出し動作が開始されると、まず読み出
しレベルを最も高い３．７Ｖに設定してワード線を立ち
上げる（ステップＳ１１）。すると、選択されたメモリ
セルにおいて、ワード線読み出し電圧レベルに応じてビ
ット線上にデータが出現するので、ビット線レベルをセ
ンスラッチ回路１３により増幅することでデータの読み
出しを行なう（ステップＳ１２）。次に、読み出し動作
が一回目、二回目かまたは三回目であるかによって以後
の処理が分かれる（ステップＳ１３）。すなわち、読み
出し動作が一回目のときは、上記センスラッチ回路１３
内の読み出しデータをバイナリデータレジスタＲＥＧ１
へ転送する（ステップＳ１４）。

【００３７】そして、センスラッチ回路１３内のすべて
の読み出しデータの転送が終了するとステップＳ１５か
らＳ１１へ戻って、読み出しレベルを２．７Ｖに設定し
て二回目のデータ読出しを行ない、それをバイナリデー
タレジスタＲＥＧ２へ転送する。二回目のデータ読み出
しおよび転送が終了すると、読み出しレベルを１．７Ｖ
に設定して三回目のデータ読み出しを行ない、ステップ
Ｓ１３からＳ１６へ移行して読み出しデータを直接逆変
換論理回路１４に転送する。また、上記バイナリデータ
レジスタＲＥＧ１，ＲＥＧ２に保持されているデータを
それぞれ１ビットずつ逆変換論理回路１４へ転送し、こ
こで４値データを２ビットに変換する論理演算を行なう
（ステップＳ１７）。そして、センスラッチ回路１３内
のすべてのデータの転送、変換が終了するまで、上記手
順（Ｓ１６〜Ｓ１８）を繰り返し、読み出し動作が終了
する。上記データ変換は図２の演算を実行することによ
り得られる。

【００３８】図９には、上記手順に従った読み出し動作
中における制御クロックＣＬＫ２とセンスラッチ回路１
３から転送されるデータおよびワード線の読み出しレベ
ルのタイミングが示されている。外部から読み出しコマ
ンドおよびアドレスが与えられると、読み出し動作が開
始され、まず第１の読み出しレベル（３．７Ｖ）が設定
されてワード線が立ち上げられることにより、ビット線
上にデータが出現する。第１のワード線レベルである
３．７Ｖにより出現したデータ“ｃ”はセンスラッチ回
路１３により読み出され、センスラッチのデータ長であ
るｎビットと同一のデータ幅を有する第１のバイナリデ
ータレジスタＲＥＧ１にデータが転送される。次に、ワ
ード線電圧レベルを所定の値だけ下げて第２の読み出し
レベル２．７Ｖに設定して得られたデータ“ｄ”は、第
２のバイナリデータレジスタＲＥＧ２に転送される。ワ
ード線を第３の読み出しレベル１．７Ｖに下げて得られ
たデータ“ｆ”は逆変換論理回路１４に転送され、上記
“ｃ”、“ｄ”、“ｆ”の４値データが２ビットデータ
に復元されて外部の例えばＣＰＵに出力される。

【００３９】図１０には、上記データ変換・逆変換機能
回路を同一半導体チップ上に備えた多値フラッシュメモ
リＭＤＦＭの全体の構成例と、これに接続されるコント
ローラＣＯＮＴとの関係が示されている。コントローラ
ＣＯＮＴは、この実施例の多値フラッシュメモリに対し
ては、アドレス生成機能とコマンド生成機能を備えるだ
けでよいので汎用マイクロコンピュータを用いることが
できる。

【００４０】図１０において、図４と同一符号が付され
ている回路部分は同一の機能を有する回路である。すな
わち、ＲＥＧ１，ＲＥＧ２はコントローラからの２ビッ
トの書き込みデータを取り込むバイナリデータレジス
タ、１１は取り込まれた２ビットデータを４値データに
変換するデータ変換論理回路、１２はＦＡＭＯＳのよう
にフローティングゲートを有する不揮発性記憶素子がマ
トリックス状に配設されたメモリアレイ、１３は読み出
しデータおよび書き込みデータを保持するセンスラッチ
回路、１４はメモリアレイから読み出された４値データ
を元の２ビットデータに変換する逆変換論理回路、１６
はコントローラＣＯＮＴから与えられるコマンドを保持
するコマンドレジスタ、１７はコマンドレジスタ１６に
取り込まれたコマンドコードをデコードするコマンドデ
コーダ、１８は当該コマンドに対応した処理を実行すべ
くメモリ内の各回路に対する制御信号を順次形成して出
力するシーケンサである。

【００４１】特に限定されないが、この実施例の多値フ
ラッシュメモリには２つのメモリアレイが設けられ、そ
れぞれに対応してセンスラッチ回路１３が設けられてい
る。各センスラッチ回路１３はそれぞれのメモリアレイ
内のワード線を共通にする１行分のメモリセルのデータ
を同時に増幅して保持するように構成されており、２つ
のセンスラッチ回路１３，１３に保持された読出しデー
タは共通のＹデコーダ回路１５によって選択されて出力
レジスタ１９へ１ビットずつあるいはバイト等の単位で
転送される。出力レジスタ１９は保持された読出しデー
タは、バッファ回路２２を介して外部のＣＰＵ等へ出力
される。図４の実施例のセンスラッチ回路１３はデータ
を転送する際にシフト動作を行なうので、シフトレジス
タと同様な機能が必要とされるが、図１０のようにＹデ
コーダ回路１５でデータを選択する方式としかつこのＹ
デコーダ回路１５がクロックにより選択ビットをシフト
して行くような構成とすることで、センスラッチ回路１
３にはシフト機能が不要とすることができる。

【００４２】この実施例の多値フラッシュメモリには、
上記各回路の他、メモリアレイ１２からセンスラッチ１
３へ読み出されたデータがオール“０”またはオール
“１”かを判定するオール判定回路２０、コントローラ
ＣＯＮＴから供給されるリセット信号ＲＥＳやチップ選
択信号ＣＥ、書き込み制御信号ＷＥ、出力制御信号Ｏ
Ｅ、システムクロックＳＣ、コマンド入力かアドレス入
力かを示すためのコマンドイネーブル信号ＣＤＥ等の外
部制御信号を取り込むバッファ回路２１と、アドレス信
号やコマンド信号、データ信号を取り込むバッファ回路
２２や上記外部制御信号に基づいて内部回路に対する制
御信号を形成する内部信号発生回路２３、バッファ回路
２２に取り込まれたアドレスを保持するアドレスレジス
タ２４、入力データを保持するデータレジスタ２５、取
り込まれたアドレスをデコードしてメモリアレイ１２内
のワード線を選択する信号を形成するＸアドレスデコー
ダ２６ａ，２６ｂおよびワードドライバ２７、基板電位
や書き込み電圧、読み出し電圧、ベリファイ電圧等チッ
プ内部で必要とされる電圧を発生する内部電源発生回路
２８、メモリの動作状態に応じてこれらの電圧の中から
所望の電圧を選択してワードドライバ２７等に供給する
スイッチング回路２９、内部のクロック（ＣＬＫ２等）
を発生するクロック生成回路３０、クロックを計数して
書き込みパルス幅等の時間を与えるタイマ回路３１、シ
ーケンサ１６によるメモリの制御状態を示すステータス
レジスタ３２、Ｙアドレスを自動的に更新するＹアドレ
スカウンタ３３、不良ビットの位置（アドレス）を保持
する不良アドレスレジスタ３４、Ｙアドレスと不良アド
レスとを比較する冗長比較回路３５、アドレスが一致し
たときに選択メモリ列を切り換える救済先アドレスを記
憶する救済先アドレスレジスタ３６等を備えている。ま
た、この実施例の多値フラッシュメモリは、外部からア
クセスが可能か否かメモリの状態を示すレディ／ビジィ
信号Ｒ／Ｂ*を出力するように構成されている。

【００４３】さらに、この実施例の多値フラッシュメモ
リはディスターブやリテンションによりしきい値のばら
つき分布の山（図３参照）がなまったときにこれを急峻
にさせる機能（以下、リフレッシュ機能と称する）を備
えている。このリフレッシュ機能は、書き込みや消去と
同様に外部からコマンドが与えられることにより働くよ
うにされており、リフレッシュコマンドがコマンドレジ
スタ１６に取り込まれると、マイクロプログラム制御方
式のシーケンサ１８が起動され、リフレッシュを行なう
構成にされている。このリフレッシュ動作については後
で詳細に説明する。上記オール判定回路２０の判定結果
を示す信号は、シーケンサ１８へ供給されるように構成
されており、リフレッシュモード時にオール判定回路２
０が読出しデータのオール“０”を判定し、判定結果を
示す信号がシーケンサ１８に供給されると、シーケンサ
１８はリフレッシュ動作を停止する。また、データ消去
時に、上記オール判定回路２０が読出しデータのオール
“１”を判定すると、シーケンサ１８は消去動作を停止
するように構成されている。

【００４４】また、この実施例においては、Ｘアドレス
系のデコーダがアドレス信号をプリデコーダ２６ａとメ
インデコーダ２６ｂで２段階にデコードするプリデコー
ド方式を採用しており、例えばプリデコーダ２６ａでＸ
アドレスの上位３ビットを先ずデコードして、そのプリ
デコード信号でワードドライバ２７を制御して所望のワ
ード線を選択するようにしている。このようなプリデコ
ード方式を採用することにより、メインデコーダ２６ｂ
を構成する単位デコーダをメモリアレイのワード線ピッ
チに合わせて配置して集積度を高め、チップサイズを低
減できるようになる。

【００４５】なお、上記実施例の多値フラッシュメモリ
は、図４や図１０に示されているように２ビットデータ
から４値データへの変換とその逆変換を実行する機能回
路１１，１４を同一シリコン基板に備えているが、これ
らの機能を有する専用のコントローラユニットとして構
成する事も可能である。このようにした場合には、多値
固有の機能をフラッシュメモリチップに搭載することが
ないので、チップ面積の増大はなく、また図１１に示す
ように、複数のフラッシュメモリＭＤＦＭを一つのコン
トローラユニットＣＯＮＴにバスＢＵＳで接続して制御
するように構成できるという利点も有している。このコ
ントローラユニットは、上記データ変換・逆変換機能の
他にアドレス生成機能やコマンド生成機能を備えるよう
に構成される。

【００４６】図１５はワード線電圧や基板電位Ｖｓｕｂ
を発生する内部電源発生回路２８と、それらを選択して
ワードドライブ回路２７等に供給するスイッチング回路
２９を示したもの、図１６はワードドライブ回路２７の
構成例を示したものである。内部電源発生回路２８はシ
ーケンサ１８から発生された各種動作モードに対応した
内部制御信号を受けて必要なワード線電圧を発生する。
ワード線電圧を含む内部電源発生回路２８の構成及び発
生した電圧を受けるスイッチング回路（ワード線電圧切
替回路）２９の構成は従来のものと同様であり、ワード
線の電圧値の種類が多値用に増加しただけである。

【００４７】すなわち、従来の２値のフラッシュメモリ
で必要なワード線電圧は、読み出し電圧（２．７Ｖ／０
Ｖ）、書込み電圧（−１０Ｖ，０Ｖ）、書込みベリファ
イ電圧（１．５Ｖ）、消去電圧（＋１０Ｖ，０Ｖ）及び
消去ベリファイ電圧（４．３Ｖ，０Ｖ）の４種類である
のに対し、本実施例の多値フラッシュメモリで必要とさ
れるワード線電圧は、読み出し電圧（３．７Ｖ，２．７
Ｖ，１．７Ｖ，０Ｖ）、書込み電圧（−１０Ｖ，０
Ｖ）、書込みベリファイ電圧（３．５Ｖ，２．５Ｖ，
１．５Ｖ）、消去および消去ベリファイ電圧（１０Ｖ，
４．３Ｖ，０Ｖ）及びリフレッシュ電圧（−１０Ｖ，１
０Ｖ，３．７Ｖ，３．５Ｖ，２．７Ｖ，２．５Ｖ，１．
７Ｖ，１．５Ｖ，０Ｖ）となる。

【００４８】上記スイッチング回路２９は、シーケンサ
１８から発生された各種動作モードに対応した内部制御
信号を受けて、上記内部電源発生回路２８で発生された
電圧を動作モードに応じて図１６のように構成されたワ
ードドライブ回路２７の電源端子Ｐ１，Ｐ２に供給す
る。

【００４９】図１６のワードドライバＷＤＲＶは、ワー
ド線プリデコード方式を採用した場合のもので、論理選
択回路ＬＯＧＳ１の出力ノードＮ１に８個の電圧選択回
路ＶＯＬＳ１〜ＶＯＬＳ８の入力を共通接続し、また論
理選択回路ＬＯＧＳ２の出力ノードＮ２に８個の電圧選
択回路ＶＯＬＳ９〜ＶＯＬＳ１６の入力を共通接続し、
プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊
によって個々の電圧選択回路を選択するようになってい
る。信号ＸＭ，ＸＮおよびプリデコード信号Ｘｐ１，Ｘ
ｐ１＊〜Ｘｐ８，Ｘｐ８＊はアドレスデコーダＸＤＣＲ
（２６ｂ）から供給される。このとき電圧選択回路ＶＯ
ＬＳ１〜ＶＯＬＳ１６は、それに対応する論理選択回路
ＬＯＧＳ１または２が選択レベルの選択信号を出力して
も、プリデコード信号にて動作が選択されなければ、そ
の他の論理選択回路にて非選択とされるものと同一の電
圧を選択してワード線に供給しなければならない。

【００５０】そのために、分離用ＭＯＳＦＥＴＱ５６，
Ｑ５７をプリデコード信号にてスイッチ制御するように
する。さらに、当該分離用ＭＯＳＦＥＴＱ５６，Ｑ５７
がカットオフ状態にされたとき、ワード線に対して非選
択状態の電圧を出力させるために、上記分離用ＭＯＳＦ
ＥＴＱ５６，Ｑ５７と相補的にスイッチ制御されて出力
回路ＩＮＶ２のそれぞれの入力に所定の電圧を供給可能
にするプルアップＭＯＳＦＥＴＱ５８とプルダウンＭＯ
ＳＦＥＴＱ５９とが設けられている。

【００５１】図１６において、上記信号ＸＭは、８本の
ワード線を一組とする８個のワード線群の中からいずれ
の群のワード線を選択するか指示する３ビットの信号と
みなされる。プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ
８，Ｘｐ８＊は各ワード線群に含まれるいずれのワード
線を選択するか指示する相補信号とみなされる。本実施
例に従えば、選択信号ＳＥＬはハイレベルが選択レベル
とされ、プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，
Ｘｐ８＊のそれぞれは、ハイレベル，ロウレベルが選択
レベルとされる。

【００５２】上記ワードドライバＷＤＲＶの端子Ｐ１に
供給される電圧は消去、書き込み、ベリファイ、読み出
しに使用される５Ｖ，４．３Ｖ，３．７Ｖ，３．５Ｖ，
２．７Ｖ，２．５Ｖ，１．７Ｖ，１．５Ｖ，０Ｖのよう
な電圧Ｖｐｐであり、端子Ｐ２に供給される電圧は書き
込み、リフレッシュに使用される−１０Ｖのような電圧
Ｖｅｅ、回路の接地電位もしくは基準電位としての０Ｖ
のような電圧Ｖｓｓである。

【００５３】上記各論理選択回路ＬＯＧＳ１，ＬＯＧＳ
２は、各々ＸデコーダＸＤＣＲの信号を反転するインバ
ータＩＮＶ１とその出力を伝達もしくは遮断するトラン
スファゲートＴＧ１と、ＸデコーダＸＤＣＲの信号を伝
達もしくは遮断するトランスファゲートＴＧ２とにより
構成されている。

【００５４】上記電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ１
６はそれぞれ同一構成にされ、その詳細が代表的に示さ
れた電圧選択回路ＶＯＬＳ１のように、端子Ｐ３とＭＯ
ＳＦＥＴＱ５２のゲートとの間に設けられたプリデコー
ド信号Ｘｐ１＊によりスイッチ制御されるＮチャンネル
型プルアップＭＯＳＦＥＴＱ５８と、端子Ｐ４とＭＯＳ
ＦＥＴＱ５３のゲートとの間に設けられたプリデコード
信号Ｘｐ１によりスイッチ制御されるＰチャンネル型プ
ルアップＭＯＳＦＥＴＱ５９とを備え、さらに分離用Ｍ
ＯＳＦＥＴＱ５６をプリデコード信号Ｘｐ１によりスイ
ッチ制御し、他方の分離用ＭＯＳＦＥＴＱ５７をプリデ
コード信号Ｘｐ１＊によりスイッチ制御するように構成
されている。上記端子Ｐ３およびＰ４には、電圧Ｖｃｃ
またはＶｓｓが供給される。

【００５５】次に、図１６のワードドライバＷＤＲＶの
作用を説明する。表１には各動作モードにおける端子Ｐ
１〜Ｐ４の電圧とワード線電圧が示されている。書き込
みモード、消去モード、読み出しモードの各々の設定の
仕方については説明を省略する。

【００５６】

【表１】コマンドにより消去モードが指示されると、端子Ｐ１に
は電圧Ｖｐｐが、また端子Ｐ２にはＶｓｓ、端子Ｐ３お
よびＰ４には電圧Ｖｃｃがそれぞれスイッチング回路２
９から供給されるとともに、制御信号ＤＥがロウレベル
にされる。また、信号ＸＭが全ビットロウレベルにされ
ることにより、ワード線Ｗ１〜Ｗ８のいずれかを選択す
ることが可能となる。これにより、選択レベル（ハイレ
ベル）の選択信号ＳＥＬが供給されると、インバータＩ
ＮＶ１およびトランスファゲートＴＧ１を介してノード
Ｎ１がロウレベルになり、これがそれぞれの電圧選択回
路ＶＯＬＳ１〜ＶＯＬＳ８の入力に与えられる。消去が
されるメモリセルがワード線Ｗ１に結合されているメモ
リセルである場合、プリデコード信号Ｘｐ１，Ｘｐ１＊
〜Ｘｐ８，Ｘｐ８＊は、そのうちＸｐ１，Ｘｐ１＊だけ
がハイレベル，ロウレベルにされる。従って、分離用Ｍ
ＯＳＦＥＴＱ５６，Ｑ５７は電圧選択回路ＶＯＬＳ１だ
けがオン状態とされ、ノードＮ１の信号は電圧選択回路
ＶＯＬＳ１にだけ取り込まれる。このとき、電圧選択回
路ＶＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８およびプ
ルダウンＭＯＳＦＥＴＱ５９は、共にカットオフ状態に
される。

【００５７】その結果、当該電圧選択回路ＶＯＬＳ１の
ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートには上記ノードＮ
１の信号が供給される。これによって、出力回路ＩＮＶ
２のＭＯＳＦＥＴＱ５２がオン状態にされて、ワード線
Ｗ１は端子Ｐ１の電圧Ｖｐｐによって充電され始める。
このとき、他方のＭＯＳＦＥＴＱ５３のゲートに供給さ
れるロウレベルは、ＭＯＳＦＥＴＱ５７の作用によって
当初電圧Ｖｓｓよりも高いロウレベルにされて、ＭＯＳ
ＦＥＴＱ５３は完全にはカットオフされないが、ワード
線Ｗ１のレベルの上昇に従ってフィードバックＭＯＳＦ
ＥＴＱ５５のコンダクタンスが大きくされることによ
り、当該ＭＯＳＦＥＴＱ５３のゲートが電圧Ｖｓｓに強
制されてＭＯＳＦＥＴＱ５３は完全にカットオフの状態
になる。従って、消去モードにおいて、選択メモリセル
が結合されているワード線Ｗ１はＶｐｐまで充電され
る。

【００５８】選択信号ＳＥＬが上記のようにハイレベル
にされている場合に、ワード線Ｗ１のメモリセルＱ１が
消去非選択のメモリセルであるときには、プリデコード
信号Ｘｐ１，Ｘｐ１＊はそれぞれロウレベル，ハイレベ
ルにされる。従って、電圧選択回路ＶＯＬＳ１の分離用
ＭＯＳＦＥＴＱ５６，Ｑ５７は共にオフ状態とされ、ノ
ードＮ１の信号は電圧選択回路ＶＯＬＳ１に取り込まれ
ない。このとき、電圧選択回路ＶＯＬＳ１のプルアップ
ＭＯＳＦＥＴＱ５８およびプルダウンＭＯＳＦＥＴＱ５
９は、共にオン状態にされる。

【００５９】その結果、当該電圧選択回路ＶＯＬＳ１の
ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートには端子Ｐ３，Ｐ
４からＭＯＳＦＥＴＱ５８，Ｑ５９を介してＶｃｃ電圧
が供給され、これによって、出力回路ＩＮＶ２のＭＯＳ
ＦＥＴＱ５３がオン状態にされて、ワード線Ｗ１は端子
Ｐ２を介して電圧Ｖｓｓに向かって放電され始める。こ
のとき、他方のＭＯＳＦＥＴＱ５２のゲートに供給され
るハイレベルは、ＭＯＳＦＥＴＱ５８のしきい値電圧分
だけ電圧Ｖｃｃよりも低いため、ＭＯＳＦＥＴＱ５２は
完全にはカットオフされないが、オン状態のＭＯＳＦＥ
ＴＱ５３によってワード線Ｗ１のレベルが下がるに従っ
てフィードバックＭＯＳＦＥＴＱ５４のコンダクタンス
が大きくされ、ＭＯＳＦＥＴＱ５２のゲートがＶｐｐに
強制されてＭＯＳＦＥＴＱ５２は完全にカットオフの状
態になる。従って、消去モードにおいて、非選択のワー
ド線Ｗ１はＶｓｓまで放電される。

【００６０】書き込みモードが指示された場合や読み出
しモードが指示された場合におけるワードドライバ回路
ＷＤＲＶの動作は、上記書き込みモード時の動作に準じ
ているので詳しい説明は省略するが、スイッチング回路
２９から端子Ｐ１，Ｐ２に供給される電圧によって、選
択メモリセルにそれぞれ図１３や図１４に示すような電
圧が印加されるようにワード線を駆動する。

【００６１】次に、本発明の多値フラッシュメモリの第
２の特徴であるリフレッシュ動作を図１７を用いて説明
する。一旦データが書き込まれた多値フラッシュメモリ
は、図１７（１）に示されているように、それぞれしき
い値のばらつき分布の山がはっきり分かれているが、そ
の後の書込み、読み出し、スタンバイ状態等の動作を繰
返し実行していると、図１７（２）のように各しきい値
のばらつきが増大する。その原因としては、たとえばあ
るメモリセルに隣接したメモリセルが書き込まれると当
該メモリセルも弱い書込みが生じるいわゆるディスター
ブや、スタンバイ時における自然リークによるリテンシ
ョンなどがある。この現象は１ビットのみを記憶する通
常のフラッシュメモリでも生じ得ることであるが、前記
実施例のように、各しきい値の間隔が狭い多値フラッシ
ュメモリにおいては誤動作の原因となるおそれがある。

【００６２】そこで、本実施例においては、しきい値の
ばらつき分布の山（図３参照）がなまったときにこれを
急峻にさせるリフレッシュ動作を実行するようにしてい
る。以下、リフレッシュ動作の手順を説明する。

【００６３】図１８にリフレッシュ動作の手順をフロー
チャートで示す。外部のＣＰＵ等からリフレッシュコマ
ンドが入力されると、シーケンサ１８が起動されて、図
１８のフローチャートに従ったリフレッシュ動作が開始
される。リフレッシュ動作が開始されると、先ず、選択
されたワード線に接続されたすべてのメモリセルに対し
て、ワード線より弱い消去パルスを印加する（ステップ
Ｓ２１）。この弱い消去パルスの印加により、すべての
メモリセルのしきい値は、図１７（３）に示すように、
高い側に少しシフトする。特に限定されないが、シフト
量は０．２Ｖ程度である。ここで、弱い消去パルスと
は、加えた結果、例えば“１０”にあるメモリセルのし
きい値が、すぐ上の読み出しレベル３．７Ｖを上回らな
いような充分に短いパルスを意味する。パルス幅は、シ
フトさせたい量に応じて実験的に決定する。

【００６４】第２段階では、ワード線電圧を、記憶デー
タ“１０”に対応した読み出しレベル（３．７Ｖ）に設
定して読み出しを行なう（ステップＳ２２）。これによ
り、各メモリセルのしきい値に応じてデータが読み出さ
れ、センスラッチ回路１３により増幅、保持される（ス
テップＳ２３）。このときに、ワード線電圧よりも高い
しきい値を有するメモリセルに対応するセンスラッチの
データは“１”になり、ワード線電圧よりも低いしきい
値を有するメモリセルに対応するセンスラッチのデータ
は“０”になる。次に、センスラッチのデータを反転さ
せる（ステップＳ２４）。このデータ反転は、図２０に
示すような構成のセンスラッチ回路により容易に行なえ
る（後述）。

【００６５】次に、上記読み出し（ステップＳ２２）よ
りも低いベリファイ電圧（最初は３．５Ｖ）がワード線
に設定され、しきい値の判定が実行される（ステップＳ
２５）。これにより、ベリファイ電圧より低いしきい値
を有するメモリセル（図１７（４）符号Ａ）に対応する
センスラッチのデータは、“１”から“０”に変わる。
これに対して、ベリファイ電圧よりも高いしきい値を有
するメモリセル（図１７（４）符号Ｂ）に対応したセン
スラッチのデータは“１”のままである。本実施例では
これを再書込み対象と判定する。これにより、ステップ
Ｓ２１での弱い消去でしきい値が高い側にシフトされた
ときに読み出しレベル（３．７Ｖ）に近づき過ぎたメモ
リセルが特定されたことになる。なお、このとき最も高
いしきい値を有する記憶データ“１１”に相当するメモ
リセル（図１７（４）符号Ｃ）に対応したセンスラッチ
のデータは、上記反転動作により設定された“０”のま
まにされる。このような作用も図２０に示すような構成
のセンスラッチ回路により自動的に行なえる（後述）。

【００６６】そこで、次に、書き込み電圧を設定してセ
ンスラッチのデータが“１”であるメモリセル（図１７
（４）符号Ｂ）に対して再書込みを行う（ステップＳ２
７）。その後、書込みレベルに対応したベリファイ電圧
を設定してベリファイを行なう（ステップＳ２８，Ｓ２
９）。しきい値がベリファイ電圧よりも低くなった時点
でラッチデータは“１”から“０”に変わる。すべての
ラッチデータが“０”に変わるまで、書き込みとベリフ
ァイを繰り返して“１０”データのメモリセルのリフレ
ッシュ処理は完了する（ステップＳ３０）。これによっ
て、“１０”データのメモリセルのしきい値のばらつき
分布（半値幅）が、図１７（５）のように小さくなる。
以後、“０１”、“００”のデータを記憶するメモリセ
ルに対しても同様のリフレッシュ処理が実行される（ス
テップＳ３１）。さらに、しきい値の分布形状の幅をよ
り狭くするために、ステップＳ２１〜Ｓ３１を繰り返
し、所定回数終了した時点でリフレッシュが完了する
（ステップＳ３２）。

【００６７】表２には、上記手順に従ってリフレッシュ
を行なった場合に、図１７（４）の符号Ａ，Ｂ，Ｃで示
されるようなしきい値を有するメモリセルの読み出しを
行なったときのセンスラッチ回路の保持データの変化が
順に示されている。

【００６８】

【表２】図１９はリフレッシュ動作を実行するタイミングを示す
図である。前述したように、メモリセルのしきい値のば
らつきが拡大する原因としては、隣接メモリセルに書込
み／読み出し動作が実行されると隣のメモリセルに弱い
書込み／消去、読み出し動作が実行されることによるデ
ィスターブと、自然リークによるリテンションとがあ
る。

【００６９】ディスターブによるしきい値の変動に対す
るリフレッシュ動作の実行タイミングとして、 (１)当該フラッシュメモリがスタンバイ状態（／ＲＥＳ
がハイレベル）にあり一定回数の書込み／消去、読み出
し動作が完了後にリフレッシュ動作を実行する。 (２)リセット時にリセット信号（／ＲＥＳ）が活性化さ
れると直後にリフレッシュを実行する。 (３)スタンバイ状態から／ＲＥＳをロウレベルにするこ
とによりリセット状態になった直後にリフレッシュを実
行する。 (４)電源をオフする直前に予め／ＲＥＳをロウレベルに
し、それを感知してリフレッシュを実行する。 (３)電源をオンし、／ＲＥＳをハイレベルにした後、リ
フレッシュを実行する。などが考えられる。

【００７０】一方、リテンションによるしきい値の低下
に対する対策としては、電源投入時にダミーサイクルの
途中、またはスタンバイ状態で一定周期毎にリフレッシ
ュを実行することが考えられる。これらのリフレッシュ
タイミングはすべて実行するようにしても良いが、いず
れかひとつあるいは幾つかを実行するようにしても良
い。

【００７１】なお、上記に説明したリフレッシュ動作は
多値フラッシュメモリに限定されるものではなく、フラ
ッシュメモリの電源電圧が今後低電圧化に移行すると、
通常のフラッシュメモリでも、しきい値のばらつきの拡
大は無視し得なくなるのであって、フラッシュメモリの
低電源電圧化対策に有効な機能である。

【００７２】図２０には、上記メモリアレイ１２および
センスラッチ回路１３の構成例が示されている。メモリ
アレイ１２は、ワード線と直交する方向に配設され選択
メモリセルの読出し信号が出力されるビット線ＢＬと平
行に配設された共通ドレイン線ＤＬと、共通ソース線Ｓ
Ｌとの間に、複数（例えば一括消去可能な１２８本のワ
ード線に対応して１２８個）のメモリセルＭＣが並列に
接続されたＡＮＤ型とされている。共通ドレイン線ＤＬ
はスイッチＭＯＳＦＥＴＱ１を介して対応するビット
線ＢＬに接続可能にされ、また共通ソース線ＳＬはスイ
ッチＭＯＳＦＥＴＱ２を介して接地点に接続可能にさ
れている。これらのスイッチＭＯＳＦＥＴＱ１，Ｑ２
のゲート制御信号は、Ｘアドレス信号とリード／ライト
制御信号に基づいて形成され、データ読出し時（ベリフ
ァイ時を含む）に、Ｖｃｃ（３．３Ｖ）のような電位に
されることで、スイッチＭＯＳＦＥＴＱ１，Ｑ２はオ
ン状態とされ、オン状態のメモリセルを通してビット線
を放電する。一方、データ書込み時には、ビット線の書
き込み電圧（５Ｖ）をメモリセルのドレインに伝えるた
め、スイッチＭＯＳＦＥＴＱ１のゲート制御信号は７
Ｖのような電位にされ、Ｑ１がオンされる。このとき共
通ソース線ＳＬ側のスイッチＭＯＳＦＥＴＱ２はオフ状
態にされる。

【００７３】センスラッチ回路１３は、各メモリ列に対
応して設けられ左右のメモリアレイのビット線間の電位
差を増幅するＣＭＯＳ差動型センスアンプＳＡにより構
成されている。読み出しに先立って選択側のメモリアレ
イ（図では左側）のビット線はプリチャージＭＯＳ（Ｓ
Ｗ２１）により１Ｖのような電位にプリチャージされ、
反対側のメモリアレイ内のビット線はプリチャージＭＯ
Ｓ（ＳＷ２２）によって０．５Ｖのような電位にプリチ
ャージされる。

【００７４】かかるプリチャージ状態でワード線ＷＬが
読み出しレベルにされたとき、選択されたメモリセルが
高いしきい値を有しているとビット線は１．０Ｖを維持
するが、選択メモリセルが低いしきい値を有していると
電流が流れてビット線の電荷が引き抜かれてビット線は
０．２Ｖのような電位になる。この１．０Ｖまたは０．
２Ｖと反対側のビット線の電位０．５Ｖとの電位差をセ
ンスアンプＳＡが検出して増幅することで、読み出しデ
ータがセンスアンプＳＡに保持される。

【００７５】上記実施例においては、前述したように、
書き込みを行なうメモリセルが接続されたビット線に対
応したセンスラッチ（センスアンプ）に“１”をセット
しておいてワード線に書き込みパルス（−１０Ｖ）を印
加し、その後書き込みレベルに応じたベリファイ電圧
（１回目は約３．５Ｖ）をワード線に設定して、書き込
みパルスが印加されたメモリセルの読み出しを行なう。
そして、書き込み不足のメモリセルからはビット線に読
み出しデータとして“１”が読み出されるので、読み出
されたデータを見て書き込み終了か書き込み不足か判定
し、書き込みが終了したビットのセンスラッチ（センス
アンプ）のデータを“０”に反転させるようにしてい
る。つまり書き込み不足のメモリセルに対応したセンス
ラッチ（センスアンプ）にはデータとして“１”を残し
ておき、“１”の立っているビットに対応する書き込み
不足のメモリセルに対して再び書き込みパルスを印加す
るようにしている。

【００７６】また、リフレッシュ動作においてもセンス
ラッチに読み出されたデータを反転し、ベリファイを行
なって、“１”の立っているビットに対応するメモリセ
ルに対して書き込みパルスを印加するようにしている。

【００７７】図２０のセンスラッチ回路においては、上
記のような書き込みの際における書き込み終了のメモリ
セルに対応したセンスアンプのラッチデータの反転およ
び書き込みパルスを印加すべきメモリセルの絞り込みを
容易に行なえるようにするため、センスアンプとメモリ
アレイとの間に４個のスイッチＳＷ１１，ＳＷ１２，Ｓ
Ｗ１３，ＳＷ１４からなる反転制御回路３０が設ける等
の工夫がなされている。以下、このセンスラッチ回路の
作用について説明する。なお、各ビット線ＢＬ上に設け
られているスイッチＳＷ２１，ＳＷ２２はビット線プリ
チャージ用のスイッチであり、これらは上記スイッチＳ
Ｗ１１〜ＳＷ１４と共にＭＯＳＦＥＴにより構成され
る。

【００７８】データ読み出しに際しては、先ずスイッチ
ＳＷ１３をオフさせて図２０に示すように、ビット線Ｂ
ＬとセンスアンプＳＡとを切り離した状態で、スイッチ
ＳＷ２１，ＳＷ２２をオンさせて選択側のビット線ＢＬ
を１．０Ｖのようなプリチャージレベルに充電する。こ
のとき非選択側のビット線は０．５Ｖのようなレベルに
充電する。また、センスアンプＳＡはスイッチＳＷ１４
をオンさせてリセット状態にすると共に、０．５Ｖのよ
うな電位を与えておく。さらに、このときスイッチＭＯ
ＳＦＥＴＱ１，Ｑ２のゲートにＶｃｃのような電圧を
与えて、Ｑ１，Ｑ２をオン状態にさせる。

【００７９】それから、メモリアレイ１２内のいずれか
一つのワード線ＷＬを３．７Ｖのような選択レベルに設
定する。すると、しきい値がワード線選択レベルよりも
低いメモリセル（例えば図１７のセルＡ，Ｂ）はオン状
態にされ、当該セルが接続されているビット線ＢＬは、
オン状態のメモリセルを通して共通ソース線ＳＬに向か
って電流が流れることによって０．２Ｖのようなレベル
にディスチャージされる。一方、しきい値がワード線選
択レベルよりも高いメモリセル（例えば図１７のセル
Ｃ）はオフ状態にされ、当該セルが接続されているビッ
ト線ＢＬは１．０Ｖのプリチャージレベルを維持する。

【００８０】次に、スイッチＳＷ１４をオフさせてセン
スアンプＳＡのリセット状態を解除して活性化させると
共に、ビット線ＢＬ上のスイッチＳＷ１３をオンさせて
ビット線ＢＬとセンスアンプＳＡとを接続する。そし
て、センスアンプＳＡのＰ−ＭＯＳ側に電源電圧Ｖｃｃ
を、またＮ−ＭＯＳ側に接地電位（０Ｖ）を供給する。
それからセンスアンプＳＡがビット線ＢＬ，ＢＬ＊の電
位差を充分増幅した後、ビット線ＢＬ上のスイッチＳＷ
１３をオフする。これによって、センスアンプＳＡは選
択側と非選択側のビット線のレベル差を増幅してデータ
を保持した状態となる。

【００８１】センスアンプＳＡのラッチデータを反転さ
せる場合には、スイッチＳＷ１３をオフさせて、図２１
に示すように、ビット線ＢＬとセンスアンプＳＡとを切
り離した状態で、スイッチＳＷ２１，ＳＷ２２をオンさ
せて選択側および非選択側のビット線ＢＬをＶｃｃ−Ｖ
ｔｎ（例えば３．３Ｖ−０．６Ｖ＝２．７Ｖ）のような
レベルにプリチャージする。それから、上記スイッチＳ
Ｗ２１，ＳＷ２２をオフしかつスイッチＳＷ１１をオン
させる。すると、センスアンプＳＡに保持されているデ
ータに応じて、データが“１”ならスイッチＳＷ１２が
オンされて、当該ビット線ＢＬはビット線反転レベル
（０Ｖ）にディスチャージされる。一方、センスアンプ
ＳＡに保持されているデータが“０”ならスイッチＳＷ
１２がオフ状態されるため、当該ビット線ＢＬはＶｃｃ
レベルを維持する。つまり、センスアンプＳＡの保持デ
ータの反転レベルが対応するビット線ＢＬにそれぞれ出
現する。

【００８２】ここで、スイッチＳＷ１４を一旦オンさせ
てセンスアンプＳＡをリセットさせた後、スイッチＳＷ
１４をオフさせビット線ＢＬ上のスイッチＳＷ１３をオ
ンさせてビット線ＢＬとセンスアンプＳＡとを接続す
る。この間、センスアンプＳＡのＰ−ＭＯＳ側およびＮ
−ＭＯＳ側の電源電圧は０．５Ｖに設定しておく。それ
から、センスアンプＳＡのＰ−ＭＯＳ側に電源電圧Ｖｃ
ｃを、またＮ−ＭＯＳ側に接地電位（０Ｖ）を供給する
とともに、ビット線ＢＬ上のスイッチＳＷ１３をオフす
る。これによって、センスアンプＳＡは、図２２に示す
ように、前記反転データ保持状態のビット線のレベルに
応じたデータを保持した状態となる。すなわち、図１７
のセルＡおよびＢに対応したセンスアンプはハイレベル
“１”を保持した状態に、またセルＣに対応したセンス
アンプはロウレベル“０”を保持した状態となる。いわ
ゆる書き込みベリファイと同じ動作である。従って、ビ
ット線プリチャージは、センスラッチが“Ｈ”の所のみ
行なわなければならない。そこで、スイッチＳＷ１１を
オンし、ビット線プリチャージ電圧（１）を１Ｖにする
ことで、ビット線ＢＬ０，ＢＬ１のみ１Ｖとなる（ＢＬ
２は前もって０Ｖにリセットしておく）。

【００８３】次に、ビット線ＢＬ上のスイッチＳＷ１３
をオフしたままスイッチＳＷ２１，ＳＷ２２をオンさせ
て、選択側のビット線ＢＬを１．０Ｖのようなプリチャ
ージレベルに、また非選択側のビット線は０．５Ｖのよ
うなレベルに充電する。その後、選択ワード線に先の読
み出しレベル（３．７Ｖ）よりも若干低い３．５Ｖのよ
うなベリファイ電圧を印加する。すると、しきい値がワ
ード線選択レベルよりも低いメモリセル（例えば図１７
のセルＡ）はオン状態にされ、当該セルが接続されてい
るビット線ＢＬは０．２Ｖのようなレベルにディスチャ
ージされる。一方、しきい値がワード線選択レベルより
も高いメモリセル（例えば図１７のセルＢ）はオフ状態
にされ、当該セルが接続されているビット線ＢＬはプリ
チャージレベル１Ｖを維持する。また、このとき最も高
いしきい値を有するデータ“１１”に相当するメモリセ
ル（図１７のセルＣ）が接続されたビット線はもともと
ロウレベルすなわち“０”を保持した状態にあるため、
ワード線が選択レベルにされたときにオフ状態であって
もロウレベルである（図２３）。

【００８４】従って、この状態でセンスラッチをリセッ
トした後、ビット線ＢＬ上のスイッチＳＷ１３をオンさ
せると、データ“１１”に相当するメモリセル（図１７
のセルＣ）が接続されたビット線に対応するセンスアン
プおよびワード線選択レベルよりも低いしきい値のメモ
リセル（図１７のセルＡ）が接続されたビット線に対応
するセンスアンプはロウレベル“０”を保持し、ワード
線選択レベルよりも高いしきい値のメモリセル（図１７
のセルＢ）が接続されたビット線に対応するセンスアン
プはハイレベル“１”を保持することとなる。本実施例
ではこのセンスアンプの保持データを使用して、書き込
み動作に移行して選択ワード線に書き込みパルス（−１
０Ｖ）を印加することでセンスアンプの保持データが
“１”に対応するメモリセルのしきい値を下げるように
している。

【００８５】書き込みパルス印加後、再びワード線を選
択レベルに設定して読み出しを行なうと、しきい値がワ
ード線ベリファイレベルよりも低くなったメモリセルの
ビット線のレベルはロウレベルすなわち“０”に変わ
り、書き込み不足のメモリセルが接続されたビット線は
ハイレベル“１”を維持する。従って、これをセンスア
ンプでラッチして再び書き込みを行なうことでセンスラ
ッチの保持データが“１”に対応するメモリセルのみし
きい値を下げ、しきい値の分布形状を急峻にすることが
できる。センスアンプＳＡの保持データは、Ｙデコーダ
１５の出力信号によってオン、オフされるいわゆるカラ
ムスイッチおよび共通Ｉ／Ｏ線を経て前述のオール判定
回路２０に供給され、オール“０”になった否か判定さ
れる。そして、オール“０”になるとデータ“１０”の
メモリセルに対するリフレッシュを”終了し、データ
“０１”，“００”のメモリセルに対するリフレッシュ
を行う。

【００８６】なお、前述した書き込みモードにおける書
き込み不足のメモリセルに対する再書き込み動作は、リ
フレッシュ動作の際のセンスラッチ回路１３による上記
書き込み動作と同一である。

【００８７】以上説明したように、上記実施例において
は、データ書き込み時には複数ビットのデータをデータ
変換論理回路によりそのビットの組合せに応じたデータ
（多値データ）に変換して、変換されたデータをメモリ
アレイのビット線に接続されたラッチ回路に順次転送
し、該ラッチ回路に保持されたデータに応じて書き込み
パルスを生成して選択状態の記憶素子に印加すること
で、多値データに対応したしきい値を有する状態にさせ
るとともに、データ読み出し時には読み出し電圧をそれ
ぞれのしきい値の中間に変化させて記憶素子の状態を読
み出して多値データを記憶するレジスタに転送させて保
持させ、該レジスタに記憶された多値データに基づいて
逆データ変換論理回路により元のデータを復元させるよ
うにしたので、メモリアレイの周辺回路の規模を比較的
小さく押さえることができるとともに、書込み動作にお
いては、ワード線のベリファイ電圧値を消去のためのワ
ード線電圧に近い側から遠ざかる方向に所定の値だけ順
次変更することにより、書込みパルス総数すなわち書込
み時間を、ベリファイ電圧をランダムに設定する多値フ
ラッシュメモリの方式と比べて小さくすることができ、
短時間での書込み動作が実現できるという効果がある。

【００８８】また、メモリアレイ内の記憶素子に対して
弱い消去動作を実行した後、ワード線を読み出しレベル
よりも低くかつベリファイレベルよりも高いしきい値を
有する記憶素子を検出して該記憶素子のしきい値がベリ
ファイ電圧よりも低い値になるように書込みを実行する
ことで、各入力データに対応して書き込まれた記憶素子
のしきい値電圧のばらつき分布形状の広がりを狭くする
ようにしたので、ディスターブやリテンション等により
広がった記憶素子のしきい値電圧のばらつき分布形状を
書込み完了直後とほぼ同等の急峻な形状に戻すことがで
きるという効果がある。

【００８９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、一つのメモリセルのしきい値を４段階に
設定して４値のデータを記憶させるようにしているが、
しきい値は３段階あるいは５段階以上に設定することも
可能である。

【００９０】また、実施例では、リフレッシュ時の読み
出しデータの反転、書き込み対象のメモリセルの絞り込
み等をセンスラッチ回路のみを用いて行なえるように構
成したが、読み出しデータを保持するレジスタやその内
容を反転する等の論理演算を行なって書き込み対象のメ
モリセルの絞り込みを行なう論理回路を設けるようにし
ても良い。

【００９１】さらに、実施例では２ビットデータを４値
データに変換する方式およびその逆変換として図１
（２）に示すような３種類の演算を行なっているが、論
理演算は図１に示すものに限定されず、結果として
“１”の立っているビットの個数の異なるデータが得ら
れるものであればよい。また、データ逆変換のための演
算も図２のものに限定されず、元の２ビットデータを復
元できるものであればどのような演算であっても良いし
演算の種類も１つでなく２以上であっても良い。

【００９２】各メモリセルに対する書き込み方式も実施
例のように、一旦消去を行なってしきい値を高くした後
に書き込みパルスでしきい値を下げる方式に限定され
ず、書き込みパルスでしきい値を高くする方式等であっ
ても良い。また、実施例では、データ“１”を保持する
センスラッチに対応するメモリセルに書き込みを行なっ
てしきい値を変化させているが、データ“０”を保持す
るセンスラッチに対応するメモリセルに書き込みを行な
ってしきい値を変化させるようにしても良い。

【００９３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、ＦＡＭＯ
Ｓを記憶素子とする不揮発性記憶装置一般さらには複数
のしきい値を有するメモリセルを備えた半導体記憶装置
に広く利用することができる。

【００９４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００９５】すなわち、本発明によれば、バイナリデー
タを多値データに変換してメモリセルに記憶するように
構成されることにより、メモリアレイの回路規模を比較
的小さく押さえることができるとともに、記憶されるべ
きバイナリデータがシリアルに供給される第1の外部端
子を備えているため、バイナリデータをパラレルに供給
する場合に比べて外部端子数を減らすことができる。

【図面の簡単な説明】

【図１】この発明に係る１メモリセルに書き込まれる／
読み出される２ビットデータを各メモリセルに物理的に
書込み／読み出されるレベルである４値データに変換す
る演算の一実施例を示す説明図である。

【図２】データ変換論理回路により変換された４値デー
タを元の２ビットデータに逆変換する演算の一実施例を
示す説明図である。

【図３】上記４値データとメモリセルのしきい値との関
係を示す説明図である。

【図４】本発明に係る多値フラッシュメモリの一実施例
の概略を示すブロック図である。

【図５】実施例の多値フラッシュメモリの書込み手順を
示すフローチャートである。

【図６】実施例の多値フラッシュメモリの書込み動作波
形を示すタイミングチャートである。

【図７】実施例の多値フラッシュメモリの書込み方式と
他の書込み方式との違いを示す説明図動作波形を示す

【図８】実施例の多値フラッシュメモリの読出し手順を
示すフローチャートである。

【図９】実施例の多値フラッシュメモリの読出し動作波
形を示すタイミングチャートである。

【図１０】実施例の多値フラッシュメモリ全体の構成例
を示すブロック図である。

【図１１】多値メモリ固有の２ビットデータと４値デー
タとの変換機能をコントローラに持たせた実施例におけ
るシステムの構成例を示すブロックである。

【図１２】実施例のフラッシュメモリに使用されるメモ
リセルの構造および書き込み時の電圧状態を示す模式図
である。

【図１３】実施例のフラッシュメモリに使用されるメモ
リセルの消去時の電圧状態を示す模式図である。

【図１４】実施例のフラッシュメモリに使用されるメモ
リセルの読み出し時の電圧状態を示す模式図である。

【図１５】内部電源発生回路と発生された電圧を選択し
てワードドライブ回路等に供給するスイッチング回路を
示した説明図である。

【図１６】ワードドライブ回路の構成例を示す回路図で
ある。

【図１７】実施例の多値フラッシュメモリのリフレッシ
ュ方法を示す説明図である。

【図１８】実施例の多値フラッシュメモリのリフレッシ
ュ手順を示すフローチャートである。

【図１９】リフレッシュ実行時の動作波形を示すタイミ
ングチャートである。

【図２０】実施例のセンスラッチ回路の構成例を示す回
路図である。

【図２１】センスラッチ回路の作用を示すデータ反転開
始時の回路状態図である。

【図２２】センスラッチ回路の作用を示すデータ反転終
了時の回路状態図である。

【図２３】センスラッチ回路の作用を示すベリファイ時
の回路状態図である。

【符号の説明】

１１データ変換論理回路１２メモリアレイ１３センスラッチ回路１４逆変換論理回路ＲＥＧ１，ＲＥＧ２レジスタＸＤＣＲＸアドレスデコーダＷＤＲＹワードドライブ回路ＬＯＧＳ論理選択回路ＶＯＬＳ電圧選択回路ＳＡセンスアンプＢＬビット線ＷＬワード線ＭＣメモリセルＡ “１１”データのメモリセル（しきい値約５Ｖ）Ｂ “１０”データのメモリセル（しきい値約３．６
Ｖ）Ｃ “１０”データのメモリセル（しきい値約３．２
Ｖ）

Claims

【特許請求の範囲】

【請求項１】記憶されるべきバイナリデータが、シリ
アルに供給される第1の外部端子と、電気的にそのしきい値電圧を変えることが可能であっ
て、データをしきい値電圧の値として保持するところの
複数のメモリセルと、上記外部端子と上記複数のメモリセルとに結合され、シ
リアルに供給された複数のバイナリデータを多値データ
に変換してメモリセルへ書き込む手段と、を含むことを
特徴とする半導体不揮発性メモリ。
【請求項２】上記複数のメモリセル及び上記書き込み
手段は、1つの半導体に形成されていることを特徴とす
る請求項1の半導体不揮発性メモリ。
【請求項３】上記書き込み手段は、上記複数のバイナ
リデータを保持するバッファ手段と、上記バッファ手段に保持されているバイナリデータを多
値データに変換する変換手段とを有することを特徴とす
る請求項1又は2の半導体不揮発性メモリ。
【請求項４】メモリセルから読み出された多値データ
を複数のバイナリデータに変換する変換手段と、該変換
手段により変換された複数のバイナリデータがシリアル
に供給される第２の外部端子とを有することを特徴とす
る請求項1又は2の半導体不揮発性メモリ。
【請求項５】上記第1の外部端子は、上記第2の外部端
子であることを特徴とする請求項4の半導体不揮発性メ
モリ。
【請求項６】記憶されるべき複数のバイナリデータ
が、シリアルに供給される第1の外部端子と、電気的にそのしきい値電圧を変えることが可能であっ
て、データをしきい値電圧の値として保持するところの
複数のメモリセルと、上記複数のメモリセル内の所定のメモリセルが、それぞ
れ接続される複数のデータ線と、上記複数のデータ線のそれぞれに接続された複数のラツ
チ回路と、上記第1の外部端子に結合され、シリアルに供給された
複数のバイナリデータを多値データに変換する変換手段
と、を有し、上記所定のメモリセルから記憶されたデータを読み出す
際には、上記複数のラッチ回路に上記所定のメモリセル
からのデータがラッチされ、上記所定のメモリセルへデ
ータを書き込む際には、上記変換手段からの出力に従っ
て上記複数のラッチ回路がセットされることを特徴とす
る半導体不揮発性メモリ。
【請求項７】上記複数のラッチ回路に上記所定のメモ
リセルからセットされたデータは、第2の外部端子を介
してシリアルに出力されることを特徴とする請求項６の
半導体不揮発性メモリ。
【請求項８】上記第1の外部端子は、上記第2の外部端
子であることを特徴とする請求項6又は７の半導体不揮
発性メモリ。
【請求項９】上記複数のメモリセルのそれぞれは、フ
ローティングゲートとコントロールゲートとを有するこ
とを特徴とする請求項6又は7の半導体不揮発性メモリ。
【請求項１０】第1のワード線と、第2のワード線と、上記第1のワード線に接続され、データをしきい値電圧
の値として保持するところの第1の複数の不揮発性メモ
リセルと、上記第2のワード線に接続され、データをしきい値電圧
の値として保持するところの第2の複数の不揮発性メモ
リセルと、上記第1のワード線と上記第2のワード線とからワード線
を選択する選択手段と、書き込まれるべき複数のバイナリデータがシリアルに供
給される入力外部端子とを有し、ワード線を選択するこ
とにより、そのワード線に接続されている複数の不揮発
性メモリセルにデータが書き込まれる半導体不揮発性メ
モリであって、ワード線に接続されている不揮発性メモリセルの数が、
書き込まれるべきバイナリデータの数よりも少ないこと
を特徴とする半導体不揮発性メモリ。
【請求項１１】上記第1のワード線と上記第2のワード
線は、1つのデコーダに接続されていることを特徴とす
る請求項10の半導体不揮発性メモリ。
【請求項１２】上記複数の不揮発性メモリのそれぞれ
は、フローティングゲートとコントロールゲートとを有
することを特徴とする請求項１０又は１１の半導体不揮
発性メモリ。
【請求項１３】選択されたワード線に接続されている
複数の不揮発性メモリに書き込まれたデータをシリアル
に出力する出力外部端子を有することを特徴とする請求
項１２の半導体不揮発性メモリ。
【請求項１４】上記入力外部端子と上記出力外部端子
とは同じ外部端子であることを特徴とする請求項１３の
半導体不揮発性メモリ。
【請求項１５】選択されたワード線に接続されている
不揮発性メモリセルの数と同数のラッチ回路を有し、デ
ータを不揮発性メモリセルに書き込む際には、書き込ま
れるべきデータに従って該ラッチ回路がセットされ、不
揮発性メモリセルに書き込まれたデータを出力する際に
は、不揮発性メモリセルに書き込まれたデータに従って
該ラツチ回路がセットされることを特徴とする請求項１
３の半導体不揮発性メモリ。
【請求項１６】上記複数のメモリセルのそれぞれは、
フローティングゲートとコントロールゲートとを有する
ことを特徴とする請求項2の半導体不揮発性メモリ。