JP2844393B2 - 不揮発性記憶装置のリフレッシュ方法 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、半導体記憶装置さらには不揮発性半導体記
憶装置における多値情報の記憶方式に適用して特に有効
な技術に関し、例えば複数の記憶情報を電気的に一括消
去可能な不揮発性記憶装置（以下、単にフラッシュメモ
リという）に利用して有効な技術に関するものである。

背景技術 フラッシュメモリは、FAMOSと同様にコントロールゲ
ートおよびフローティングゲートを有する不揮発性記憶
素子をメモリセルに使用しており、１個のトランジスタ
でメモリセルを構成することができる。かかるフラッシ
ュメモリにおいては、書き込み動作では、第12図に示す
ように不揮発性記憶素子のドレイン電圧を5V程度にし、
コントローゲートが接続されたワード線を−10V程度に
することにより、トンネル電流によりフローティングゲ
ートから電荷を引き抜いて、しきい値電圧が低い状態
（論理“0"）にする。

消去動作では、第13図に示すように、Ｐ型半導体領域
pwellを−5V程度にし、上記ワード線を10V程度にしてト
ンネル電流を発生させてフローティングゲートに負電荷
を注入して、しきい値を高い状態（論理“1"）にする。
これにより１つのメモリセルに１ビットのデータを記憶
させるようにしている。

ところで、記憶容量を増大させるために１メモリセル
中に２ビット以上のデータを記憶させる、いわゆる「多
値」メモリの概念が提案されている。この多値メモリに
関する発明としては、特開昭59−121696号などがある。

従来のフラッシュメモリでは、隣接ビットへの書込み
・読み出し・消去動作に伴い生じる弱い書込み（ディス
ターブ）及び自然リーク（リテンション）によりしきい
値のばらつきが増大し、論理“0"、論理“1"に対応する
しきい値のばらつき分布形状の半値幅（第３図に示され
ているような山型のばらつき分布のピーク値の1/2の位
置での幅）が時間の経過とともに大きくなることが知ら
れている。今後のLSIの電源電圧の低電圧化に伴い、メ
モリセルのしきい値電圧は、ばらつき分布形状の経時的
広がりにより読出し電圧に対する電圧余裕範囲を越えて
しまい、誤動作が起こり得るという問題点があることを
本発明者は発見した。

特に、しきい値の差異により複数ビットのデータを一
つの記憶素子に記憶させる多値メモリにおいては、各デ
ータに対応するしきい値電圧の差は小さいので、上記問
題点は顕著となる。さらに、フラッシュメモリにあって
は、不揮発性記憶装置固有の消去及び書込みベリファイ
動作があるため、多値メモリ固有の処理時間及び回路規
模は最小限に抑制すべきであるという技術的課題があ
る。

この発明の目的は、回路の規模の増大を最少に抑え、
かつ短時間で高精度の書込み、読み出し、消去動作を実
現可能な多値記憶型不揮発性記憶装置を提供することに
ある。

この発明の他の目的は、しきい値のばらつき分布形状
を急峻化させる方法およびこれによって低電圧での安定
した動作が可能な不揮発性記憶装置を提供することにあ
る。

この発明の前記ならびにほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。

発明の開示 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。すなわ
ち、 （１）データ書き込み時には複数ビットのデータをデー
タ変換論理回路によりそのビットの組合せに応じたデー
タ（多値データ）に変換して、変換されたデータをメモ
リアレイのビット線に接続されたラッチ回路に順次転送
し、該ラッチ回路に保持されたデータに応じて書き込み
パルスを生成して選択状態の記憶素子に印加すること
で、多値データに対応したしきい値を有する状態にさせ
るとともに、データ読み出し時には読み出し電圧をそれ
ぞれのしきい値の中間に変化させて記憶素子の状態を読
み出して多値データを記憶するレジスタに転送させて保
持させ、該レジスタに記憶された多値データに基づいて
逆データ変換論理回路により元のデータを復元させるよ
うにしたものである。

（２）メモリアレイ内の記憶素子に対して弱い消去動作
を実行した後、ワード線を読み出しレベルよりも低く、
且つ、ベリファイレベルよりも高いしきい値を有する記
憶素子を検出して該記憶素子のしきい値がベリファイ電
圧よりも低い値になるように書込みを実行することで、
各入力データに対応して書き込まれた記憶素子のしきい
値電圧のばらつき分布形状の広がりを狭くするようにし
たものである。

上記した（１）の手段によれば、メモリアレイの周辺
回路規模を比較的小さく押さえることができるととも
に、書込み動作においては、ワード線のベリファイ電圧
値を消去のためのワード線電圧に近い側から遠ざかる方
向に所定の値だけ順次変更する（第３図の（１）〜
（４）を参照）ことにより、書込みパルスの総数すなわ
ち書込み時間は、ベリファイ電圧をランダムに設定する
多値フラッシュメモリの方式に比べて小さくすることが
でき、短時間での書込み動作が実現できる。

また、上記（２）の手段により、ディスターブやリテ
ンション等により広がった記憶素子のしきい値電圧のば
らつき分布形状を書込み完了直後とほぼ同等の急峻な形
状に戻すことができる。

図面の簡単な説明 第１図は、この発明に係る１メモリセルに書き込まれ
る／読み出される２ビットデータを各メモリセルに物理
的に書込み／読み出されるレベルである４値データに変
換する演算の一実施例を示す説明図である。

第２図は、データ変換論理回路により変換された４値
データを元の２ビットデータに逆変換する演算の一実施
例を示す説明図である。

第３図は、上記４値データとメモリセルのしきい値と
の関係を示す説明図である。

第４図は、本発明に係る多値フラッシュメモリの一実
施例の概略を示すブロック図である。

第５図は、実施例の多値フラッシュメモリの書込み手
順を示すフローチャートである。

第６図は、実施例の多値フラッシュメモリの書込み動
作波形を示すタイミングチャートである。

第７図は、実施例の多値フラッシュメモリの書込み方
式と他の書込み方式との違いを示す波形図である。

第８図は、実施例の多値フラッシュメモリの読出し手
順を示すフローチャートである。

第９図は、実施例の多値フラッシュメモリの読出し動
作波形を示すタイミングチャートである。

第10図は、実施例の多値フラッシュメモリ全体の構成
例を示すブロック図である。

第11図は、多値メモリ固有の２ビットデータと４値デ
ータとの変換機能をコントローラに持たせた実施例にお
けるシステムの構成例を示すブロックである。

第12図は、実施例のフラッシュメモリに使用されるメ
モリセルの構造および書き込み時の電圧状態を示す模式
図である。

第13図は、実施例のフラッシュメモリに使用されるメ
モリセルの消去時の電圧状態を示す模式図である。

第14図は、実施例のフラッシュメモリに使用されるメ
モリセルの読み出し時の電圧状態を示す模式図である。

第15図は、内部電源発生回路と発生された電圧を選択
してワードドライブ回路等に供給するスイッチング回路
を示した説明図である。

第16図は、ワードドライブ回路の構成例を示す回路図
である。

第17図は、実施例の多値フラッシュメモリのリフレッ
シュ方法を示す説明図である。

第18図は、実施例の多値フラッシュメモリのリフレッ
シュ手順を示すフローチャートである。

第19図は、リフレッシュ実行時の動作波形を示すタイ
ミングチャートである。

第20図は、実施例のセンスラッチ回路の構成例を示す
回路図である。

第21図は、センスラッチ回路の作用を示すデータ反転
開始時の回路状態図である。

第22図は、センスラッチ回路の作用を示すデータ反転
終了時の回路状態図である。

第23図は、センスラッチ回路の作用を示すベリファイ
時の回路状態図である。

発明を実施するための最良の形態 以下、本発明をフラッシュメモリに適用した場合につ
いてその実施例を図面を用いて説明する。

第１図は、外部から入力される記憶すべきデータとメ
モリセルに記憶される多値データとの変換方式を、また
第２図は多値データから元のデータを復元する逆変換方
式を示すものである。

第１図には、特に限定されないが、１メモリセルに２
ビットすなわち“00"、“01"、“10"、“11"の何れかを
記憶させる場合の変換方式の例が示されている。第１図
の（１）における第１のバイナリデータである“a"と第
２のバイナリデータである“b"との組み合わせは４種類
有り、各組合せは第１図の（２）に示す３種類の論理演
算（aNANDb），（NOTb），（aNORb）を実施することに
より、４つのビットのうち“1"の個数が０個、１個、２
個、３個という４種類の４値データに変換される。

ここで、上記の演算結果による“1"の個数だけ記憶素
子に対して書込み動作すなわち書込みパルスの印加をす
れば、各記憶素子のしきい値が書込み回数に応じて、第
１図の（３）に示すように４通りなり、２ビットデータ
を１メモリセルに書き込むことができる。メモリアレイ
内の複数の記憶素子に対して、“00"、“01"、“10"、
“11"のデータをそれぞれ同数ずつ記憶させる場合の各
記憶素子のしきい値分布の変化の様子が第３図に示され
ている。

第２図は、データ読み出し原理を示すものである。ワ
ード線の読み出し電圧を、３段階（第３図の各しきい値
分布の中間の値）に変化させることにより、同一メモリ
セルから３種のデータ、“c",“d",“f"を順次読み出す
ことができる。そこで、読み出されたデータに対して論
理演算（ｄ＊NAND f）NANDc＊を実施することで書き込
まれた２ビットのデータのうち一方（ａ）を復元するこ
とができる。また、読み出されたデータのうちｄは、そ
のままで書き込みデータｂと一致する。なお、ｄ＊,c＊
はd,cの反転信号を表わす。

第４図には、第１図および第２図に示した多値データ
への変換および逆変換の具体的回路構成の一例が示され
ている。

データ書込みに際して、外部から多値フラッシュメモ
リへ供給された2nビット長のデータは、スイッチSW1を
介してデータ幅がｎビットである２つのバイナリデータ
レジスタREG1,REG2にシリアルに格納される。このと
き、特に制限されないが、外部から供給されるクロック
CLK1により動作されるフリップフロップFF1の出力によ
り上記スイッチSW1が切り換えられるとともに、分周回
路DVDでクロックCLK1を分周して得られたCLK1の２倍の
周期のクロックCLK1′が切換え回路CHGを介して供給さ
れこのクロックCLK1′に同期してバイナリデータレジス
タREG1,REG2がシフトされることにより、入力データは
１ビットずつ交互にバイナリデータレジスタREG1,REG2
に格納される。

第１のバイナリデータレジスタREG1に格納されたデー
タ“a"と第２のバイナリデータレジスタREG2に格納され
たデータ“b"は、内部のクロック生成回路30から切換え
回路CHGを介して供給されるクロックCLK2に同期してシ
フトされ、第１図の（２）の演算を行うデータ変換論理
回路11に１ビットずつ供給され、所定の論理演算後にス
イッチSW2を経てメモリアレイ12の一側に設けられてい
るｎビット長のセンスラッチ回路13に順次転送され、メ
モリアレイ12内のメモリセルへの書き込みが実行され
る。この書き込み動作については後に詳しく説明する。

上記切換え回路CHGは、メモリ内部の制御を司るシー
ケンサ18からの制御信号によってデータ入力時にはクロ
ックCLK1′をバイナリデータレジスタREG1,REG2に供給
し、センスラッチ13との間のデータ転送の際にはクロッ
ク生成回路30からのクロックCLK2をバイナリデータレジ
スタREG1,REG2に供給するように切り換え制御される。

上記データ変換論理回路（データ書込み用演算回路）
11は、上記バイナリデータレジスタREG1,REG2内のデー
タa,bをそれぞれ入力端子に受け（aNANDb）の演算を行
なうようにされたNANDゲートG1および（aNORb）の演算
を行なうNORゲートG2と、上記バイナリデータレジスタR
EG2のデータｂを入力端子に受け（NOTb）の演算を行な
うインバータG3とから構成され、スイッチSW2はこれら
の論理ゲートG1,G2,G3のいずれかの出力信号を選択して
上記センスラッチ回路13へ供給するように構成されてい
る。

一方、データ読出しに際して、メモリアレイ12内の１
本のワード線が読み出し電圧レベルにされることに応じ
てビット線上に出現した読み出しデータ“c"は、上記セ
ンスラッチ回路13により増幅されてラッチされ、内部の
クロックCLK2に同期してスイッチSW3を介して前記バイ
ナリデータレジスタREG1にシリアル転送される。

次に、読み出し電圧レベルを変更してセンスラッチ回
路13に読み出されたデータ“d"はスイッチSW3を介して
前記バイナリデータレジスタREG2にシリアル転送され
る。さらに、読み出し電圧レベルを変更してセンスラッ
チ回路13に読み出されたデータ“f"はスイッチSW3を介
して逆変換論理回路14にシリアル転送される。このと
き、バイナリデータレジスタREG1,REG2は、クロックCLK
2に同期してシフトされる。

ただし、データ読出し時のクロックCLK2の周期はデー
タ書込み時のクロックCLK2の周期よりも短くて良い。ク
ロックCLK2の周期は、シーケンサ18からの制御信号によ
ってクロック生成回路30が決定して生成することができ
る。ワード線読み出しレベルの変更もシーケンサ18から
の制御信号に従って行われる。

上記逆変換論理回路（データ読出し用演算回路）14
は、上記バイナリデータレジスタREG2から出力されるデ
ータを入力とするインバータG11と、該インバータG11と
の出力と上記センスラッチ回路13からの転送データを直
接入力端子に受けるようにされたNANDゲートG12と、上
記バイナリデータレジスタREG1から出力されたデータを
遅延させて所定のタイミングで出力する遅延回路DLY
と、該遅延回路DLYの出力を反転するインバータG13と、
該インバータG13の出力と上記NANDゲートG12の出力とを
入力とするNANDゲートG14とにより構成され、上記バイ
ナリデータレジスタREG1,REG2に保持された読み出しデ
ータc,dおよびセンスラッチ回路13から直接転送された
読み出しデータｆに対して第２図に示した論理演算（ｄ
＊NANDf）NAND c＊を実施する。この演算結果は、スイ
ッチSW1を介してデータ入出力端子I/Oへ出力される。

このようにして１ビットのデータが出力されると同時
に、上記バイナリデータレジスタREG2がシフトされて保
持されていたデータ“d"（＝ｂ）の１ビットが出力され
る。このとき、バイナリデータレジスタREG1,REG2のシ
フト動作はクロックCLK2に同期して行われる。次に、再
び上記バイナリデータレジスタREG1,REG2からデータ
“c",“d"の次のビットが読み出され、センスラッチ回
路13から直接転送された読み出しデータ“f"の次の１ビ
ットに対して論理演算（ｄ＊NAND f）NAND c＊を実施す
る。以下、上記と同様の動作を繰り返すことで、逆変換
されて元の２ビットに復元されたデータ“a",“b"がデ
ータ入出力端子I/Oより外部へ出力される。

なお、上記のように、逆変換論理回路14で逆変換され
たデータ“a"を直ちに入出力端子I/Oへ出力させる代わ
りに、逆変換されたデータ“a"を一旦バイナリデータレ
ジスタREG1に格納し、全てのビットについて逆変換が終
了した後にバイナリデータレジスタREG2内のデータと交
互に入出力端子I/Oへ出力させるように構成しても良
い。その場合、上記遅延回路DLYの代わりに、１ビット
のラッチ回路を設けるようにするのが望ましい。

これによって、バイナリデータレジスタREG1内のデー
タ“c"を１ビット読み出してデータ“d",“f"との論理
演算を行ない、その結果をバイナリデータレジスタREG1
内の元のビット位置に書き込むといった操作が簡単に行
なえるようになる。逆変換後のデータを一旦バイナリデ
ータレジスタREG1,REG2に格納してから外部へ出力する
場合のバイナリデータレジスタREG1,REG2のシフト動作
は、外部からのクロックCLK1に同期して行うように構成
することができる。

この実施例のフラッシュメモリは、特に制限されない
が、外部のCPU等から与えられるコマンドを保持するコ
マンドレジスタ16と、該コマンドレジスタ16に格納され
たコマンドをデコードするコマンドデータ17と、該コマ
ンドデータ17のデコード結果に基づいて当該コマンドに
対応した処理を実行すべく上記スイッチSW2,SW3等各回
路に対する制御信号を順次形成して出力するシーケンサ
18とを備えており、コマンドが与えられるとそれを解読
して自動的に対応する処理を実行するように構成されて
いる。上記シーケンサ18は、例えばマイクロプログラム
方式のCPUの制御部と同様に、コマンド（命令）を実行
するのに必要な一連のマイクロ命令群が格納されたROM
（リードオンリメモリ）からなり、コマンドデコーダ17
がコマンドに対応したマイクロ命令群の先頭アドレスを
生成してシーケンサ18に与えることにより、マイクロプ
ログラムが起動されるように構成されている。

詳細な書込み手順は第５図の書込みフローに従い、次
のように説明される。

先ず、書込みに先立ち、すべてのメモリセルに対して
一括消去が行なわれる。

これによって、すべてのメモリセルは、最も高いしき
い値（約5V）有するようにされ、書き込みデータとして
“11"を記憶した状態となる（第３図の（１））。一括
消去は、第13図に示すように、ワード線を立ち上げてメ
モリセルのコントロールゲートCGに10V、ビット線を介
してドレインに0V、基板（半導体領域pwell）に−5Vの
電圧を印加して、フローティングゲートFGに電子を注入
することにより行なう。上記一括消去は、外部CPUから
消去を指令する消去コマンドがコマンドレジスタ16に書
き込まれることにより実行される。

なお、第13図（第12図，第14図）において、psubはｐ
型半導体基板、pwellはメモリセルの基体となるｐ型半
導体ウェル領域、nisoはデータ消去時（負電圧印加時）
に基板psubとの絶縁をとるためのｎ型半導体アイソレー
ション領域、ｐ型ウェル領域pwellの表面のｎ＋はメモ
リセルのソース、ドレイン領域、ｐ型ウェル領域pwell
の表面のｐ＋、アイソレーション領域niso表面のｎ＋お
よび基板psubの表面のｐ＋は、各半導体領域に電位を与
える電極との接触抵抗を低減するためのコンタクト領域
である。特に制限されないが、１つのｐ型ウェル領域に
は、128本のようなワード線に接続されたメモリセルが
形成され、このような一つのウェル上に形成された全て
のメモリセルの一括消去が可能にされている。また、１
つのｐ型ウェル領域上のメモリセルに対して、ワード線
電位を選択（10V）／非選択（0V）とすることで、ワー
ド線単位の消去も可能である。

一括消去が終了すると、外部のCPUから書込みコマン
ドが第４図のコマンドレジスタ16に書き込まれることに
よりフラッシュメモリは書き込みモードとなる。この書
き込みモードにおいて、所定のタイミングで書き込みデ
ータが入力される。すると、フラッシュメモリは、上記
書き込みデータをバイナリデータレジスタREG1,REG2に
取り込んで、２ビットずつ変換論理回路11に転送して４
値のデータに変換する（ステップS1）。変換は、aNAND
b,NOTb（ｂの反転）,aNORbの順に行なわれる。変換され
たデータ（１回目はaNANDb）は、センスラッチ回路13に
転送される（ステップS2）。

次のステップS3でバイナリデータレジスタREG1,REG2
内のすべてのデータが転送されたか否か判定し、転送が
終了したと判定すると、外部のCPUから供給されたＸ
（ロウ）系アドレスと第10図に示す内蔵Ｙアドレスカウ
ンタ33から出力されるＹ（カラム）系アドレスの“1"に
対応したビットのメモリセルに所定のパルス幅の書き込
みパルスが印加され、書き込みが実行される（ステップ
S4）。書き込みは、第12図に示すように、ワード線を介
してコントロールゲートCGに−10V、ビット線を介して
センス回路からドレインに5V、基板に0Vの電圧を印加す
ることで行なわれる。なお、このとき非選択のワード線
にはVcc（例えば3.3V）が印加される。これによって、
ディスターブによるしきい値の変動が抑制される。

次に、書込みレベルに応じたベリファイ電圧（１回目
は約3.5V）が書き込み時に選択状態にされたままのワー
ド線に供給され、書き込みパルスが印加されたメモリセ
ルの読み出しが行なわれる。充分に書き込みがなされた
メモリセルからは読み出しデータとして“0"が読み出さ
れるが、書き込み不足のメモリセルからは読み出しデー
タとして“1"が読み出される。従って、読み出されたデ
ータに応じて書き込み終了か書き込み不足かが判る。こ
こで書き込みが終了したビットのセンスラッチ回路13の
データは“0"に反転される（ステップS6）。そして、す
べてのセンスラッチ回路13のラッチデータが“0"になっ
たか否か判定し、オール“0"になればその回の書き込み
は終了するが、１つでもラッチデータが“1"である書き
込み不足のメモリセルがあれば、ステップS7からS4に戻
って“1"に対応する書き込み不足のメモリセルに対して
再び書き込みパルスが印加される。上記ステップS4〜S7
を繰り返すことで全てのメモリセルのしきい値が書込み
ベリファイ電圧以下に下がるよう書込みパルスが繰り返
し印加される。これによって、書き込みのなされたメモ
リセルは平均で3.2V程度のしきい値を有するようにされ
る。

上記書込みベリファイ動作により全てのメモリセルへ
の所望のデータの書込みが完了すると、センスラッチ回
路13のすべてのデータは“0"になるので、ステップS8へ
移行し、すべての書き込みレベルによる書き込み、すな
わちデータ“10",“01",“00"に対する書き込みが終了
したか判定する。そして、終了していなければステップ
S1に戻り、次の演算結果（NOTb）に基づく４値データが
メモリセルに書き込まれ、ワード線のベリファイ電圧を
変更（２回目は2.5V）してベリファイが行なわれ、書き
込みのなされたメモリセルは平均で2.2V程度のしきい値
を有するようにされる。その後、第３の演算結果（aNOR
b）の書込みおよびベリファイ（ベリファイ電圧1.5V）
が実行され、書き込みのなされたメモリセルは平均で1.
2V程度のしきい値を有するようにされて書込みが終了す
る。

第６図は、上記書込み及び書込みベリファイ動作時の
制御クロックCLK2とセンスラッチ回路13への書き込みデ
ータおよび選択ワード線電位の波形を示す。

一回目の書き込みでは、第１の演算結果（aNANDb）を
センスラッチ回路13に転送後、書込みパルスによりラッ
チの値が“1"である選択されたメモリセルに書き込みが
なされる。次に、書込みベリファイ電圧としてワード線
に例えば3.5V程度の電圧を供給し、読み出されたデータ
が“0"になっているか否かを判定する。しきい値が3.5V
より高い場合は、読み出されたデータは“1"となり書込
み不足であることが分かるので、読み出しデータが“0"
になるまで書込み動作が繰り返される。次に、第２の演
算結果（NOTb）がセンスラッチ回路13に転送され、書込
みパルスにより、所望のメモリセルに書込み動作が開始
される。書込みベリファイ電圧は、2.5V程度に設定され
ており、書き込み不足になっていないか判定し、不足の
ときには再書き込みがなされる。最後に、第３の演算結
果（aNORb）が、センスラッチ回路13に転送され、上記
と同様の手順が行われる。この場合の書込みベリファイ
電圧は1.5V程度である。

上述したように、上記実施例においては、３段階の書
込みベリファイのワード線電圧の設定は、消去レベル
（約５ボルト）に最も近く設定されたレベル（3.5V）を
起点として、以後消去レベルから遠ざかる方向に電圧値
が順次変わる（3.5V→2.5V→1.5V）ように制御される。
また、上記実施例では、第７図の（Ｂ）に示すように、
目標とするしきい値が中間もしくは最も低いもの（2.2
V,1.2V）に対しても、最も高いしきい値（3.2V）を目標
とするメモリセルへの書き込みを行なう際に同時に書き
込みを行なうようにしている。これは本発明の特徴の一
つである。これにより多値データの書込み処理時間の増
大を最少に抑えることができる。

すなわち、上記した方法以外に書き込み及び書込みベ
リファイのワード線電圧の設定方法としては、一回目で
３種類のしきい値電圧のうち中間のもの（2.2V）を目標
として書き込みを行ない、次に一回目の電圧よりも高い
レベル（3.2V）、または低いレベル（1.2V）を目標とす
るように設定を変更する方法が考えられる。あるいは、
第７図の（Ａ）に示すように、目標とするしきい値が同
一のメモリセルに対してそれぞれ一括して書き込みを行
なう方法が考えられる。しかし、これらの方法は、書込
み処理が複雑で時間を要すること、またワード線電圧を
変更するためのチャージ・ディチャージのための時間も
増加するため、書込み／ベリファイ時間が本実施例より
も大きくなってしまう。

次に、第８図および第９図を用いてメモリセルの読み
出し動作について説明する。データの読み出しは、第14
図に示すように、ワード線を立ち上げてメモリセルのコ
ントロールゲートCGに3.7V,2.7Vまたは1.7Vのような選
択レベルの電圧を、またビット線を介してドレインに1.
5Vの電圧を印加することにより行なう。読み出し動作
は、読み出しを指令するコマンドがコマンドレジスタ16
に書き込まれることにより実行される。

読み出し動作が開始されると、まず読み出しレベルを
最も高い3.7Vに設定してワード線を立ち上げる（ステッ
プS11）。すると、選択されたメモリセルにおいて、ワ
ード線読み出し電圧レベルに応じてビット線上にデータ
が出現するので、ビット線レベルをセンスラッチ回路13
により増幅することでデータの読み出しを行なう（ステ
ップS12）。次に、読み出し動作が一回目、二回目かま
たは三回目であるかによって以後の処理が分かれる（ス
テップS13）。すなわち、読み出し動作が一回目のとき
は、上記センスラッチ回路13内の読み出しデータをバイ
ナリデータレジスタREG1へ転送する（ステップS14）。

そして、センスラッチ回路13内のすべての読み出しデ
ータの転送が終了するとステップS15からS11へ戻って、
読み出しレベルを2.7Vに設定して二回目のデータ読出し
を行ない、それをバイナリデータレジスタREG2へ転送す
る。二回目のデータ読み出しおよび転送が終了すると、
読み出しレベルを1.7Vに設定して三回目のデータ読み出
しを行ない、ステップS13からS16へ移行して読み出しデ
ータを直接逆変換論理回路14に転送する。また、上記バ
イナリデータレジスタREG1,REG2に保持されているデー
タをそれぞれ１ビットずつ逆変換論理回路14へ転送し、
ここで４値データを２ビットに変換する論理演算を行な
う（ステップS17）。そして、センスラッチ回路13内の
すべてのデータの転送、変換が終了するまで、上記手順
（S16〜S18）を繰り返し、読み出し動作が終了する。上
記データ変換は第２図の演算を実行することにより得ら
れる。

第９図には、上記手順に従った読み出し動作中におけ
る制御クロックCLK2とセンスラッチ回路13から転送され
るデータおよびワード線の読み出しレベルのタイミング
が示されている。外部から読み出しコマンドおよびアド
レスが与えられると、読み出し動作が開始され、まず第
１の読み出しレベル（3.7V）が設定されてワード線が立
ち上げられることにより、ビット線上にデータが出現す
る。第１のワード線レベルである3.7Vにより出現したデ
ータ“c"はセンスラッチ回路13により読み出され、セン
スラッチのデータ長であるｎビットと同一のデータ幅を
有する第１のバイナリデータレジスタREG1にデータが転
送される。

次に、ワード線電圧レベルを所定の値だけ下げて第２
の読み出しレベ2.7Vに設定して得られたデータ“d"は、
第２のバイナリデータレジスタREG2に転送される。ワー
ド線を第３の読み出しレベル1.7Vに下げて得られたデー
タ“f"は逆変換論理回路14に転送され、上記“c"、
“d"、“f"の４値データが２ビットデータに復元されて
外部の例えばCPUに出力される。

第10図には、上記データ変換・逆変換機能回路を同一
半導体チップ上に備えた多値フラッシュメモリMDFMの全
体の構成例と、これに接続されるコントローラCONTとの
関係が示されている。コントローラCONTは、この実施例
の多値フラッシュメモリに対しては、アドレス生成機能
とコマンド生成機能を備えるだけでよいので汎用マイク
ロコンピュータを用いることができる。

第10図において、第４図と同一符号が付されている回
路部分は同一の機能を有する回路である。すなわち、RE
G1,REG2はコントローラからの２ビットの書き込みデー
タを取り込むバイナリデータレジスタ、11は取り込まれ
た２ビットデータを４値データに変換するデータ変換論
理回路、12はFAMOSのようにフローティングゲートを有
する不揮発性記憶素子がマトリックス状に配設されたメ
モリアレイ、13は読み出しデータおよび書き込みデータ
を保持するセンスラッチ回路、14はメモリアレイから読
み出された４値データを元の２ビットデータに変換する
逆変換論理回路、16はコントローラCONTから与えられる
コマンドを保持するコマンドレジスタ、17はコマンドレ
ジスタ16に取り込まれたコマンドコードをデコードする
コマンドデコーダ、18は当該コマンドに対応した処理を
実行すべくメモリ内の各回路に対する制御信号を順次形
成して出力するシーケンサである。

特に限定されないが、この実施例の多値フラッシュメ
モリには２つのメモリアレイが設けられ、それぞれに対
応してセンスラッチ回路13が設けられている。各センス
ラッチ回路13はそれぞれのメモリアレイ内のワード線を
共通にする１行分のメモリセルのデータを同時に増幅し
て保持するように構成されており、２つのセンスラッチ
回路13,13に保持された読出しデータは共通のＹデコー
ダ回路15によって選択されて出力レジスタ19へ１ビット
ずつあるいはバイト等の単位で転送される。出力レジス
タ19は保持された読出しデータは、バッファ回路22を介
して外部のCPU等へ出力される。第４図の実施例のセン
スラッチ回路13はデータを転送する際にシフト動作を行
なうので、シフトレジスタと同様な機能が必要とされる
が、第10図のようにＹデコーダ回路15でデータを選択す
る方式としかつこのＹデコーダ回路15がクロックにより
選択ビットをシフトして行くような構成とすることで、
センスラッチ回路13にはシフト機能が不要とすることが
できる。

この実施例の多値フラッシュメモリには、上記各回路
の他、メモリアレイ12からセンスラッチ13へ読み出され
たデータがオール“0"またはオール“1"かを判定するオ
ール判定回路20、コントローラCONTから供給されるリセ
ット信号RESやチップ選択信号CE、書き込み制御信号W
E、出力制御信号OE、システムクロックSC、コマンド入
力かアドレス入力かを示すためのコマンドイネーブル信
号CDE等の外部制御信号を取り込むバッファ回路21と、
アドレス信号やコマンド信号、データ信号を取り込むバ
ッファ回路22や上記外部制御信号に基づいて内部回路に
対する制御信号を形成する内部信号発生回路23、バッフ
ァ回路22に取り込まれたアドレスを保持するアドレスレ
ジスタ24、入力データを保持するデータレジスタ25、取
り込まれたアドレスをデコードしてメモリアレイ12内の
ワード線を選択する信号を形成するＸアドレスデコーダ
26a,26bおよびワードドライバ27、基板電位や書き込み
電圧、読み出し電圧、ベリファイ電圧等チップ内部で必
要とされる電圧を発生する内部電源発生回路28、メモリ
の動作状態に応じてこれらの電圧の中から所望の電圧を
選択してワードドライバ27等に供給するスイッチング回
路29、内部のクロック（CLK2等）を発生するクロック生
成回路30、クロックを計数して書き込みパルス幅等の時
間を与えるタイマ回路31、シーケンサ16によるメモリの
制御状態を示すステータスレジスタ32、Ｙアドレスを自
動的に更新するＹアドレスカウンタ33、不良ビットの位
置（アドレス）を保持する不良アドレスレジスタ34、Ｙ
アドレスと不良アドレスとを比較する冗長比較回路35、
アドレスが一致したときに選択メモリ列を切り換える救
済先アドレスを記憶する救済先アドレスレジスタ36等を
備えている。また、この実施例の多値フラッシュメモリ
は、外部からアクセスが可能か否かメモリの状態を示す
レディ／ビジィ信号R/B＊を出力するように構成されて
いる。

さらに、この実施例の多値フラッシュメモリはディス
ターブやリテンションによりしきい値のばらつき分布の
山（第３図参照）が緩やかになったときにこれを急峻に
させる機能（以下、リフレッシュ機能と称する）を備え
ている。このリフレッシュ機能は、書き込みや消去と同
様に外部からコマンドが与えられることにより働くよう
にされており、リフレッシュコマンドがコマンドレジス
タ16に取り込まれると、マイクロプログラム制御方式の
シーケンサ18が起動され、リフレッシュを行なう構成に
されている。このリフレッシュ動作については後で詳細
に説明する。上記オール判定回路20の判定結果を示す信
号は、シーケンサ18へ供給されるように構成されてお
り、リフレッシュモード時にオール判定回路20が読出し
データのオール“0"を判定し、判定結果を示す信号がシ
ーケンサ18に供給されると、シーケンサ18はリフレッシ
ュ動作を停止する。また、データ消去時に、上記オール
判定回路20が読出しデータのオール“1"を判定すると、
シーケンサ18は消去動作を停止するように構成されてい
る。

また、この実施例においては、Ｘアドレス系のデコー
ダがアドレス信号をプリデコーダ26aとメインデコーダ2
6bで２段階にデコードするプリデコード方式を採用して
おり、例えばプリデコーダ26aでＸアドレスの上位３ビ
ットを先ずデコードして、そのプリデコード信号でワー
ドドライバ27を制御して所望のワード線を選択するよう
にしている。このようなプリデコード方式を採用するこ
とにより、メインデコーダ26bを構成する単位デコーダ
をメモリアレイのワード線ピッチに合わせて配置して集
積度を高め、チップサイズを低減できるようになる。

なお、上記実施例の多値フラッシュメモリは、第４図
や第10図に示されているように２ビットデータから４値
データへの変換とその逆変換を実行する機能回路11,14
を同一シリコン基板に備えているが、これらの機能を有
する専用のコントローラユニットとして構成する事も可
能である。このようにした場合には、多値固有の機能を
フラッシュメモリチップに搭載することがないので、チ
ップ面積の増大はなく、また第11図に示すように、複数
のフラッシュメモリMDFMを一つのコントローラユニット
CONTにバスBUSで接続して制御するように構成できると
いう利点も有している。このコントローラユニットは、
上記データ変換・逆変換機能の他にアドレス生成機能や
コマンド生成機能を備えるように構成される。

第15図は、ワード線電圧や基板電位Vsubを発生する内
部電源発生回路28と、それらを選択してワードドライブ
回路27等に供給するスイッチング回路29を示したもの、
第16図は、ワードドライブ回路27の構成例を示したもの
である。内部電源発生回路28はシーケンサ18から発生さ
れた各種動作モードに対応した内部制御信号を受けて必
要なワード線電圧を発生する。ワード線電圧を含む内部
電源発生回路28の構成及び発生した電圧を受けるスイッ
チング回路（ワード線電圧切替回路）29の構成は従来の
ものと同様であり、ワード線の電圧値の種類が多値用に
増加しただけである。

すなわち、従来の２値のフラッシュメモリで必要なワ
ード線電圧は、読み出し電圧（2.7V,0V）、書込み電圧
（−10V,0V）、書込みベリファイ電圧（1.5V）、消去電
圧（＋10V,0V）及び消去ベリファイ電圧（4.3V,0V）の
４種類であるのに対し、本実施例の多値フラッシュメモ
リで必要とされるワード線電圧は、読み出し電圧（3.7
V,2.7V,1.7V,0V）、書込み電圧（−10V,0V）、書込みベ
リファイ電圧（3.5V,2.5V,1.5V）、消去および消去ベリ
ファイ電圧（10V,4.3V,0V）及びリフレッシュ電圧（−1
0V,10V,3.7V,3.5V,2.7V,2.5V,1.7V,1.5V,0V）となる。

上記スイッチング回路29は、シーケンサ18から発生さ
れた各種動作モードに対応した内部制御信号を受けて、
上記内部電源発生回路28で発生された電圧を動作モード
に応じて第16図のように構成されたワードドライブ回路
27の電源端子P1,P2に供給する。

第16図のワードドライバWDRVは、ワード線プリデコー
ド方式を採用した場合のもので、論理選択回路LOGS1の
出力ノードN1に８個の電圧選択回路VOLS1〜VOLS8の入力
を共通接続し、また論理選択回路LOGS2の出力ノードN2
に８個の電圧選択回路VOLS9〜VOLS16の入力を共通接続
し、プリデコード信号Xp1,Xp1＊〜Xp8,Xp8＊によって個
々の電圧選択回路を選択するようになっている。信号X
M,XNおよびプリデコード信号Xp1,Xp1＊〜Xp8,Xp8＊はア
ドレスデコーダXDCR（26b）から供給される。このとき
電圧選択回路VOLS1〜VOLS16は、それに対応する論理選
択回路LOGS1または２が選択レベルの選択信号を出力し
ても、プリデコード信号にて動作が選択されなければ、
その他の論理選択回路にて非選択とされるものと同一の
電圧を選択してワード線に供給しなければならない。

そのために、分離用MOSFETQ56,Q57をプリデコード信
号にてスイッチ制御するようにする。さらに、当該分離
用MOSFETQ56,Q57がカットオフ状態にされたとき、ワー
ド線に対して非選択状態の電圧を出力させるために、上
記分離用MOSFETQ56,Q57と相補的にスイッチ制御されて
出力回路INV2のそれぞれの入力に所定の電圧を供給可能
にするプルアップMOSFETQ58とプルダウンMOSFETQ59とが
設けられている。

第16図において、上記信号XMは、８本のワード線を一
組とする８個のワード線群の中からいずれの群のワード
線を選択するか指示する３ビットの信号とみなされる。
プリデコード信号Xp1,Xp1＊〜Xp8,Xp8＊は各ワード線群
に含まれるいずれのワード線を選択するか指示する相補
信号とみなされる。本実施例に従えば、選択信号SELは
ハイレベルが選択レベルとされ、プリデコード信号Xp1,
Xp1＊〜Xp8,Xp8＊のそれぞれは、ハイレベル，ロウレベ
ルが選択レベルとされる。

上記ワードドライバWDRVの端子P1に供給される電圧は
消去、書き込み、ベリファイ、読み出しに使用される5
V,4.3V,3.7V,3.5V,2.7V,2.5V,1.7V,1.5V,0Vのような電
圧Vppであり、端子P2に供給される電圧は書き込み、リ
フレッシュに使用される−10Vのような電圧Vee、回路の
接地電位もしくは基準電位としての0Vのような電圧Vss
である。

上記各論理選択回路LOGS1,LOGS2は、各々ＸデコーダX
DCRの信号を反転するインバータINV1とその出力を伝達
もしくは遮断するトランスファゲートTG1と、Ｘデコー
タXDCRの信号を伝達もしくは遮断するトランスファゲー
トTG2とにより構成されている。

上記電圧選択回路VOLS1〜VOLS16はそれぞれ同一構成
にされ、その詳細が代表的に示された電圧選択回路VOLS
1のように、端子P3とMOSFETQ52のゲートとの間に設けら
れたプリデコード信号Xp1＊によりスイッチ制御される
Ｎチャンネル型プルアップMOSFETQ58と、端子P4とMOSFE
TQ53のゲートとの間に設けられたプリデコード信号Xp1
によりスイッチ制御されるＰチャンネル型プルアップMO
SFETQ59とを備え、さらに分離用MOSFETQ56をプリデコー
ド信号Xp1によりスイッチ制御し、他方の分離用MOSFETQ
57をプリデコード信号Xp1＊によりスイッチ制御するよ
うに構成されている。上記端子P3およびP4には、電圧Vc
cまたはVssが供給される。

次に、第16図のワードドライバWDRVの作用を説明す
る。表１には各動作モードにおける端子P1〜P4の電圧と
ワード線電圧が示されている。書き込みモード、消去モ
ード、読み出しモードの各々の設定の仕方については説
明を省略する。

コマンドにより消去モードが指示されると、端子P1に
は電圧Vppが、また端子P2にはVss、端子P3およびP4には
電圧Vccがそれぞれスイッチング回路29から供給される
とともに、制御信号DEがロウレベルにされる。

また、信号XMが全ビットロウレベルにされることによ
り、ワード線W1〜W8のいずれかを選択することが可能と
なる。これにより、選択レベル（ハイレベル）の選択信
号SELが供給されると、インバータINV1およびトランス
ファゲートTG1を介してノードN1がロウレベルになり、
これがそれぞれの電圧選択回路VOLS1〜VOLS8の入力に与
えられる。消去がされるメモリセルがワード線W1に結合
されているメモリセルである場合、プリデコード信号Xp
1,Xp1＊〜Xp8,Xp8＊は、そのうちXp1,Xp1＊だけがハイ
レベル，ロウレベルにされる。

従って、分離用MOSFETQ56,Q57は電圧選択回路VOLS1だ
けがオン状態とされ、ノードN1の信号は電圧選択回路VO
LS1にだけ取り込まれる。このとき、電圧選択回路VOLS1
のプルアップMOSFETQ58およびプルダウンMOSFETQ59は、
共にカットオフ状態にされる。

その結果、当該電圧選択回路VOLS1のMOSFETQ52,Q53の
ゲートには上記ノードN1の信号が供給される。これによ
って、出力回路INV2のMOSFETQ52がオン状態にされて、
ワード線W1は端子P1の電圧Vppによって充電され始め
る。このとき、他方のMOSFETQ53のゲートに供給される
ロウレベルは、MOSFETQ57の作用によって当初電圧Vssよ
りも高いロウレベルにされて、MOSFETQ53は完全にはカ
ットオフされないが、ワード線W1のレベルの上昇に従っ
てフィードバックMOSFETQ55のコンダクタンスが大きく
されることにより、当該MOSFETQ53のゲートが電圧Vssに
強制されてMOSFETQ53は完全にカットオフの状態にな
る。

従って、消去モードにおいて、選択メモリセルが結合
されているワード線W1はVppまで充電される。

選択信号SELが上記のようにハイレベルにされている
場合に、ワード線W1のメモリセルQ1が消去非選択のメモ
リセルであるときには、プリデコード信号Xp1,Xp1＊は
それぞれロウレベル，ハイレベルにされる。従って、電
圧選択回路VOLS1の分離用MOSFETQ56,Q57は共にオフ状態
とされ、ノードN1の信号は電圧選択回路VOLS1に取り込
まれない。このとき、電圧選択回路VOLS1のプルアップM
OSFETQ58およびプルダウンMOSFETQ59は、共にオン状態
にされる。

その結果、当該電圧選択回路VOLS1のMOSFETQ52,Q53の
ゲートには端子P3,P4からMOSFETQ58,Q59を介してVcc電
圧が供給され、これによって、出力回路INV2のMOSFETQ5
3がオン状態にされて、ワード線W1は端子P2を介して電
圧Vssに向かって放電され始める。このとき、他方のMOS
FETQ52のゲートに供給されるハイレベルは、MOSFETQ58
のしきい値電圧分だけ電圧Vccよりも低いため、MOSFETQ
52は完全にはカットオフされないが、オン状態のMOSFET
Q53によってワード線W1のレベルが下がるに従ってフィ
ードバックMOSFETQ54のコンダクタンスが大きくされ、M
OSFETQ52のゲートがVppに強制されてMOSFETQ52は完全に
カットオフの状態になる。従って、消去モードにおい
て、非選択のワード線W1はVssまで放電される。

書き込みモードが指示された場合や読み出しモードが
指示された場合におけるワードドライバ回路WDRVの動作
は、上記書き込みモード時の動作に準じているので詳し
い説明は省略するが、スイッチング回路29から端子P1,P
2に供給される電圧によって、選択メモリセルにそれぞ
れ第13図や第14図に示すような電圧が印加されるように
ワード線を駆動する。

次に、本発明の多値フラッシュメモリの第２の特徴で
あるリフレッシュ動作を第17図を用いて説明する。一旦
データが書き込まれた多値フラッシュメモリは、第17図
の（１）に示されているように、それぞれしきい値のば
らつき分布の山がはっきり分かれているが、その後の書
込み、読み出し、スタンバイ状態等の動作を繰返し実行
していると、第17図の（２）のように各しきい値のばら
つきが増大する。

その原因としては、たとえばあるメモリセルに隣接し
たメモリセルが書き込まれると当該メモリセルも弱い書
込みが生じるいわゆるディスターブや、スタンバイ時に
おける自然リークによるリテンションなどがある。この
現象は１ビットのみを記憶する通常のフラッシュメモリ
でも生じ得ることであるが、前記実施例のように、各し
きい値の間隔が狭い多値フラッシュメモリにおいては誤
動作の原因となるおそれがある。

そこで、本実施例においては、しきい値のばらつき分
布の山（第３図参照）が穏やかになったときに、これを
急峻にさせるリフレッシュ動作を実行するようにしてい
る。

以下、リフレッシュ動作の手順を説明する。

第18図にリフレッシュ動作の手順をフローチャートで
示す。外部のCPU等からリフレッシュコマンドが入力さ
れると、シーケンサ18が起動されて、第18図のフローチ
ャートに従ったリフレッシュ動作が開始される。リフレ
ッシュ動作が開始されると、先ず、選択されたワード線
に接続されたすべてのメモリセルに対して、ワード線よ
り弱い消去パルスを印加する（ステップS21）。この弱
い消去パルスの印加により、すべてのメモリセルのしき
い値は、第17図の（３）に示すように、高い側に少しシ
フトする。特に限定されないが、シフト量は0.2V程度で
ある。ここで、弱い消去パルスとは、加えた結果、例え
ば“10"にあるメモリセルのしきい値が、すぐ上の読み
出しレベル3.7Vを上回らないような充分に短いパルスを
意味する。パルス幅は、シフトさせたい量に応じて実験
的に決定する。

第２段階では、ワード線電圧を、記憶データ“10"に
対応した読み出しレベル（3.7V）に設定して読み出しを
行なう（ステップS22）。これにより、各メモリセルの
しきい値に応じてデータが読み出され、センスラッチ回
路13により増幅、保持される（ステップS23）。このと
きに、ワード線電圧よりも高いしきい値を有するメモリ
セルに対応するセンスラッチのデータは“1"になり、ワ
ード線電圧よりも低いしきい値を有するメモリセルに対
応するセンスラッチのデータは“0"になる。次に、セン
スラッチのデータを反転させる（ステップS24）。この
データ反転は、第20図に示すような構成のセンスラッチ
回路により容易に行なえる（後述）。

次に、上記読み出し（ステップS22）よりも低いベリ
ファイ電圧（最初は3.5V）がワード線に設定され、しき
い値の判定が実行される（ステップS25）。これによ
り、ベリファイ電圧より低いしきい値を有するメモリセ
ル（第17図の（４）符号Ａ）に対応するセンスラッチの
データは、“1"から“0"に変わる。これに対して、ベリ
ファイ電圧よりも高いしきい値を有するメモリセル（第
17図の（４）符号Ｂ）に対応したセンスラッチのデータ
は“1"のままである。本実施例ではこれを再書込み対象
と判定する。これにより、ステップS21での弱い消去で
しきい値が高い側にシフトされたときに読み出しレベル
（3.7V）に近づき過ぎたメモリセルが特定されたことに
なる。なお、このとき最も高いしきい値を有する記憶デ
ータ“11"に相当するメモリセル（第17図の（４）符号
Ｃ）に対応したセンスラッチのデータは、上記反転動作
により設定された“0"のままにされる。このような作用
も第20図に示すような構成のセンスラッチ回路により自
動的に行なえる（後述）。

そこで、次に、書き込み電圧を設定してセンスラッチ
のデータが“1"であるメモリセル（第17図の（４）符号
Ｂ）に対して再書込みを行う（ステップS27）。その
後、書込みレベルに対応したベリファイ電圧を設定して
ベリファイを行なう（ステップS28,S29）。しきい値が
ベリファイ電圧よりも低くなった時点でラッチデータは
“1"から“0"に変わる。すべてのラッチデータが“0"に
変わるまで、書き込みとベリファイを繰り返して“10"
データのメモリのリフレッシュ処理は完了する（ステッ
プS30）。これによって、“10"データのメモリセルのし
きい値のばらつき分布（半値幅）が、第17図の（５）の
ように小さくなる。以後、“01"、“00"のデータを記憶
するメモリセルに対しても同様のリフレッシュ処理が実
行される（ステップS31）。さらに、しきい値の分布形
状の幅をより狭くするために、ステップS21〜S31を繰り
返し、所定回数終了した時点でリフレッシュが完了する
（ステップS32）。

表２には、上記手順に従ってリフレッシュを行なった
場合に、第17図の（４）の符号A,B,Cで示されるような
しきい値を有するメモリセルの読み出しを行なったとき
のセンスラッチ回路の保持データの変化が順に示されて
いる。

第19図は、リフレッシュ動作を実行するタイミングを
示す図である。前述したように、メモリセルのしきい値
のばらつきが拡大する原因としては、隣接メモリセルに
書込み／読み出し動作が実行されると隣のメモリセルに
弱い書込み／消去、読み出し動作が実行されることによ
るディスターブと、自然リークによるリテンションとが
ある。

ディスターブによるしきい値の変動に対するリフレッ
シュ動作の実行タイミングとして、 （１）当該フラッシュメモリがスタンバイ状態（/RESが
ハイレベル）にあり一定回数の書込み／消去、読み出し
動作が完了後にリフレッシュ動作を実行する。

（２）リセット時にリセット信号（/RES）が活性化され
ると直後にリフレッシュを実行する。

（３）スタンバイ状態から/RESをロウレベルにすること
によりリセット状態になった直後にリフレッシュを実行
する。

（４）電源をオフする直前に予め/RESをロウレベルに
し、それを感知してリフレッシュを実行する。

（３）電源をオンし、/RESをハイレベルにした後、リフ
レッシュを実行する。などが考えられる。

一方、リテンションによるしきい値の低下に対する対
策としては、電源投入時にダミーサイクルの途中、また
はスタンバイ状態で一定周期毎にリフレッシュを実行す
ることが考えられる。これらのリフレッシュタイミング
はすべて実行するようにしても良いが、いずれかひとつ
あるいは幾つかを実行するようにしても良い。

なお、上記に説明したリフレッシュ動作は多値フラッ
シュメモリに限定されるものではなく、フラッシュメモ
リの電源電圧が今後低電圧化に移行すると、通常のフラ
ッシュメモリでも、しきい値のばらつきの拡大は無視し
得なくなるのであって、フラッシュメモリの低電源電圧
化対策に有効な機能である。

第20図には、上記メモリアレイ12およびセンスラッチ
回路13の構成例が示されている。メモリアレイ12は、ワ
ード線と直交する方向に配設され選択メモリセルの読出
し信号が出力されるビット線BLと平行に配設された共通
ドレイン線DLと、共通ソース線SLとの間に、複数（例え
ば一括消去可能な128本のワード線に対応して128個）の
メモリセルMCが並列に接続されたAND型とされている。
共通ドレイン線DLはスイッチMOSFET Q1を介して対応す
るビット線BLに接続可能にされ、また共通ソース線SLは
スイッチMOSFET Q2を介して接地点に接続可能にされて
いる。これらのスイッチMOSFET Q1,Q2のゲート制御信
号は、Ｘアドレス信号とリード／ライト制御信号に基づ
いて形成され、データ読出し時（ベリファイ時を含む）
に、Vcc（3.3V）のような電位にされることで、スイッ
チMOSFET Q1,Q2はオン状態とされ、オン状態のメモリ
セルを通してビット線を放電する。一方、データ書込み
時には、ビット線の書き込み電圧（5V）をメモリセルの
ドレインに伝えるため、スイッチMOSFET Q1のゲート制
御信号は7Vのような電位にされ、Q1がオンされる。この
とき共通ソース線SL側のスイッチMOSFET Q2はオフ状態
にされる。

センスラッチ回路13は、各メモリ列に対応して設けら
れ左右のメモリアレイのビット線間の電位差を増幅する
CMOS差動型センスアンプSAにより構成されている。読み
出しに先立って選択側のメモリアレイ（図では左側）の
ビット線はプリチャージMOS（SW21）により1Vのような
電位にプリチャージされ、反対側のメモリアレイ内のビ
ット線はプリチャージMOS（SW22）によって0.5Vのよう
な電位にプリチャージされる。

かかるプリチャージ状態でワード線WLが読み出しレベ
ルにされたとき、選択されたメモリセルが高いしきい値
を有しているとビット線は1.0Vを維持するが、選択メモ
リセルが低いしきい値を有していると電流が流れてビッ
ト線の電荷が引き抜かれてビット線は0.2Vのような電位
になる。この1.0Vまたは0.2Vと反対側のビット線の電位
0.5Vとの電位差をセンスアンプSAが検出して増幅するこ
とで、読み出しデータがセンスアンプSAに保持される。

上記実施例においては、前述したように、書き込みを
行なうメモリセルが接続されたビット線に対応したセン
スラッチ（センスアンプ）に“1"をセットしておいてワ
ード線に書き込みパルス（−10V）を印加し、その後書
き込みレベルに応じたベリファイ電圧（１回目は約3.5
V）をワード線に設定して、書き込みパルスが印加され
たメモリセルの読み出しを行なう。そして、書き込み不
足のメモリセルからはビット線に読み出しデータとして
“1"が読み出されるので、読み出されたデータを見て書
き込み終了か書き込み不足か判定し、書き込みが終了し
たビットのセンスラッチ（センスアンプ）のデータを
“0"に反転させるようにしている。つまり書き込み不足
のメモリセルに対応したセンスラッチ（センスアンプ）
にはデータとして“1"を残しておき、“1"の立っている
ビットに対応する書き込み不足のメモリセルに対して再
び書き込みパルスを印加するようにしている。

また、リフレッシュ動作においてもセンスラッチに読
み出されたデータを反転し、ベリファイを行なって、
“1"の立っているビットに対応するメモリセルに対して
書き込みパルスを印加するようにしている。

第20図のセンスラッチ回路においては、上記のような
書き込みの際における書き込み終了のメモリセルに対応
したセンスアンプのラッチデータの反転および書き込み
パルスを印加すべきメモリセルの絞り込みを容易に行な
えるようにするため、センスアンプとメモリアレイとの
間に４個のスイッチSW11,SW12,SW13,SW14からなる反転
制御回路30が設ける等の工夫がなされている。

以下、このセンスラッチ回路の作用について説明す
る。なお、各ビット線BL上に設けられているスイッチSW
21,SW22はビット線プリチャージ用のスイッチであり、
これらは上記スイッチSW11〜SW14と共にMOSFETにより構
成される。

データ読み出しに際しては、先ずスイッチSW13をオフ
させて第20図に示すように、ビット線BLとセンスアンプ
SAとを切り離した状態で、スイッチSW21,SW22をオンさ
せて選択側のビット線BLを1.0Vのようなプリチャージレ
ベルに充電する。

このとき非選択側のビット線は0.5Vのようなレベルに
充電する。また、センスアンプSAはスイッチSW14をオン
させてリセット状態にすると共に、0.5Vのような電位を
与えておく。さらに、このときスイッチMOSFET Q1,Q2
のゲートにVccのような電圧を与えて、Q1,Q2をオン状態
にさせる。

それから、メモリアレイ12内のいずれか一つのワード
線WLを3.7Vのような選択レベルに設定する。すると、し
きい値がワード線選択レベルよりも低いメモリセル（例
えば第17図のセルA,B）はオン状態にされ、当該セルが
接続されているビット線BLは、オン状態のメモリセルを
通して共通ソース線SLに向かって電流が流れることによ
って0.2Vのようなレベルにディスチャージされる。一
方、しきい値がワード線選択レベルよりも高いメモリセ
ル（例えば第17図のセルＣ）はオフ状態にされ、当該セ
ルが接続されているビット線BLは1.0Vのプリチャージレ
ベルを維持する。

次に、スイッチSW14をオフさせてセンスアンプSAのリ
セット状態を解除して活性化させると共に、ビット線BL
上のスイッチSW13をオンさせてビット線BLとセンスアン
プSAとを接続する。そして、センスアンプSAのＰ−MOS
側に電源電圧Vccを、またＮ−MOS側に接地電位（0V）を
供給する。それからセンスアンプSAがビット線BL,BL＊
の電位差を充分増幅した後、ビット線BL上のスイッチSW
13をオフする。これによって、センスアンプSAは選択側
と非選択側のビット線のレベル差を増幅してデータを保
持した状態となる。

センスアンプSAのラッチデータを反転させる場合に
は、スイッチSW13をオフさせて、第21図に示すように、
ビット線BLとセンスアンプSAとを切り離した状態で、ス
イッチSW21,SW22をオンさせて選択側および非選択側の
ビット線BLをVcc−Vtn（例えば3.3V−0.6V＝2.7V）のよ
うなレベルにプリチャージする。それから、上記スイッ
チSW21,SW22をオフしかつスイッチSW11をオンさせる。
すると、センスアンプSAに保持されているデータに応じ
て、データが“1"ならスイッチSW12がオンされて、当該
ビット線BLはビット線反転レベル（0V）にディスチャー
ジされる。一方、センスアンプSAに保持されているデー
タが“0"ならスイッチSW12がオフ状態されるため、当該
ビット線BLはVccレベルを維持する。つまり、センスア
ンプSAの保持データの反転レベルが対応するビット線BL
にそれぞれ出現する。

ここで、スイッチSW14を一旦オンさせてセンスアンプ
SAをリセットさせた後、スイッチSW14をオフさせビット
線BL上のスイッチSW13をオンさせてビット線BLとセンス
アンプSAとを接続する。この間、センスアンプSAのＰ−
MOS側およびＮ−MOS側の電源電圧は0.5Vに設定してお
く。それから、センスアンプSAのＰ−MOS側に電源電圧V
ccを、またＮ−MOS側に接地電位（0V）を供給するとと
もに、ビット線BL上のスイッチSW13をオフする。これに
よって、センスアンプSAは、第22図に示すように、前記
反転データ保持状態のビット線のレベルに応じたデータ
を保持した状態となる。

すなわち、第17図のセルＡおよびＢに対応したセンス
アンプはハイレベル“1"を保持した状態に、またセルＣ
に対応したセンスアンプはロウレベル“0"を保持した状
態となる。いわゆる書き込みベリファイと同じ動作であ
る。従って、ビット線プリチャージは、センスラッチが
“H"の所のみ行なわなければならない。そこで、スイッ
チSW11をオンし、ビット線プリチャージ電圧（１）を1V
にすることで、ビット線BL0,BL1のみ1Vとなる（BL2は前
もって0Vにリセットしておく）。

次に、ビット線BL上のスイッチSW13をオフしたままス
イッチSW21,SW22をオンさせて、選択側のビット線BLを
1.0Vのようなプリチャージレベルに、また非選択側のビ
ット線は0.5Vのようなレベルに充電する。その後、選択
ワード線に先の読み出しイレベル（3.7V）よりも若干低
い3.5Vのようなベリファイ電圧を印加する。すると、し
きい値がワード線選択レベルよりも低いメモリセル（例
えば第17図のセルＡ）はオン状態にされ、当該セルが接
続されているビット線BLは0.2Vのようなレベルにディス
チャージされる。

一方、しきい値がワード線選択レベルよりも高いメモ
リセル（例えば第17図のセルＢ）はオフ状態にされ、当
該セルが接続されているビット線BLはプリチャージレベ
ル1Vを維持する。また、このとき最も高いしきい値を有
するデータ“11"に相当するメモリセル（第17図のセル
Ｃ）が接続されたビット線はもともとロウルベルすなわ
ち“0"を保持した状態にあるため、ワード線が選択レベ
ルにされたときにオフ状態であってもロウレベルである
（第23図）。

従って、この状態でセンスラッチをリセットした後、
ビット線BL上のスイッチSW13をオンさせると、データ
“11"に相当するメモリセル（第17図のセルＣ）が接続
されたビット線に対応するセンスアンプおよびワード線
選択レベルよりも低いしきい値のメモリセル（第17図の
セルＡ）が接続されたビット線に対応するセンスアンプ
はロウレベル“0"を保持し、ワード線選択レベルよりも
高いしきい値のメモリセル（第17図のセルＢ）が接続さ
れたビット線に対応するセンスアンプはハイレベル“1"
を保持することとなる。本実施例ではこのセンスアンプ
の保持データを使用して、書き込み動作に移行して選択
ワード線に書き込みパルス（−10V）を印加することで
センスアンプの保持データが“1"に対応するメモリセル
のしきい値を下げるようにしている。

書き込みパルス印加後、再びワード線を選択レベルに
設定して読み出しを行なうと、しきい値がワード線ベリ
ファイレベルよりも低くなったメモリセルのビット線の
レベルはロウレベルすなわち“0"に変わり、書き込み不
足のメモリセルが接続されたビット線はハイレベル“1"
を維持する。従って、これをセンスアンプでラッチして
再び書き込みを行なうことでセンスラッチの保持データ
が“1"に対応するメモリセルのみしきい値を下げ、しき
い値の分布形状を急峻にすることができる。センスアン
プSAの保持データは、Ｙデコーダ15の出力信号によって
オン、オフされるいわゆるカラムスイッチおよび共通I/
O線を経て前述のオール判定回路20に供給され、オール
“0"になった否か判定される。そして、オール“0"にな
るとデータ“10"のメモリセルに対するリフレッシュ
を”終了し、データ“01",“00"のメモリセルに対する
リフレッシュを行う。

なお、前述した書き込みモードにおける書き込み不足
のメモリセルに対する再書き込み動作は、リフレッシュ
動作の際のセンスラッチ回路13による上記書き込み動作
と同一である。

以上説明したように、上記実施例においては、データ
書き込み時には複数ビットのデータをデータ変換論理回
路によりそのビットの組合せに応じたデータ（多値デー
タ）に変換して、変換されたデータをメモリアレイのビ
ット線に接続されたラッチ回路に順次転送し、該ラッチ
回路に保持されたデータに応じて書き込みパルスを生成
して選択状態の記憶素子に印加することで、多値データ
に対応したしきい値を有する状態にさせるとともに、デ
ータ読み出し時には読み出し電圧をそれぞれのしきい値
の中間に変化させて記憶素子の状態を読み出して多値デ
ータを記憶するレジスタに転送させて保持させ、該レジ
スタに記憶された多値データに基づいて逆データ変換論
理回路により元のデータを復元させるようにしたので、
メモリアレイの周辺回路の規模を比較的小さく押さえる
ことができるとともに、書込み動作においては、ワード
線のベリファイ電圧値を消去のためのワード線電圧に近
い側から遠ざかる方向に所定の値だけ順次変更すること
により、書込みパルス総数すなわち書込み時間を、ベリ
ファイ電圧をランダムに設定する多値フラッシュメモリ
の方式と比べて小さくすることができ、短時間での書込
み動作が実現できるという効果がある。

また、メモリアレイ内の記憶素子に対して弱い消去動
作を実行した後、ワード線を読み出しレベルよりも低
く、且つ、ベリファイレベルよりも高いしきい値を有す
る記憶素子を検出して該記憶素子のしきい値がベリファ
イ電圧よりも低い値になるように書込みを実行すること
で、各入力データに対応して書き込まれた記憶素子のし
きい値電圧のばらつき分布形状の広がりを狭くするよう
にしたので、ディスターブやリテンション等により広が
った記憶素子のしきい値電圧のばらつき分布形状を書込
み完了直後とほぼ同等の急峻な形状に戻すことができる
という効果がある。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
は、一つのメモリセルのしきい値を４段階に設定して４
値のデータを記憶させるようにしているが、しきい値は
３段階あるいは５段階以上に設定することも可能であ
る。

また、実施例では、リフレッシュ時の読み出しデータ
の反転、書き込み対象のメモリセルの絞り込み等をセン
スラッチ回路のみを用いて行なえるように構成したが、
読み出しデータを保持するレジスタやその内容を反転す
る等の論理演算を行なって書き込み対象のメモリセルの
絞り込みを行なう論理回路を設けるようにしても良い。

さらに、実施例では２ビットデータを４値データに変
換する方式およびその逆変換として第１図の（２）に示
すような３種類の演算を行なっているが、論理演算は第
１図に示すものに限定されず、結果として“1"の立って
いるビットの個数の異なるデータが得られるものであれ
ばよい。また、データ逆変換のための演算も第２図のも
のに限定されず、元の２ビットデータを復元できるもの
であればどのような演算であっても良いし演算の種類も
１つでなく２以上であっても良い。

各メモリセルに対する書き込み方式も実施例のよう
に、一旦消去を行なってしきい値を高くした後に書き込
みパルスでしきい値を下げる方式に限定されず、書き込
みパルスでしきい値を高くする方式等であっても良い。
また、実施例では、データ“1"を保持するセンスラッチ
に対応するメモリセルに書き込みを行なってしきい値を
変化させているが、データ“0"を保持するセンスラッチ
に対応するメモリセルに書き込みを行なってしきい値を
変化させるようにしても良い。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である一括消去型フラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、FAMOSを記憶素子と
する不揮発性記憶装置一般さらには複数のしきい値を有
するメモリセルを備えた半導体記憶装置に広く利用する
ことができる。

産業上の利用可能性 以上説明したように、本発明によれば、回路の規模の
増大を最少に抑え、かつ短時間で高精度の書込み、読み
出し、消去動作が可能な多値記憶型不揮発性記憶装置を
実現することができるとともに、記憶素子のしきい値ば
らつき分布形状を急峻化させ低電圧での安定した動作が
可能な不揮発性記憶装置を実現することができる。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルのしきい値を２段階以上に設定
   するとともに、ワード線のレベルを２段階以上に変化さ
   せてメモリセルの読み出しを行なうことで一つのメモリ
   セルに２ビット以上のデータを記憶させるように構成さ
   れた不揮発性記憶装置において、すべてのメモリセルに
   対して弱い消去パルスを印加してしきい値を高くした
   後、所定のワード線電圧により読み出されたデータに基
   づいてしきい値が高くされ過ぎたメモリセルに書き込み
   パルスを印加してしきい値のばらつきを小さくすること
   を特徴とする不揮発性記憶装置のリフレッシュ方法。
2. 【請求項２】メモリセルのしきい値の中間にワード線の
   読み出し電圧を設定してメモリセルのデータをセンスラ
   ッチ回路に読み出して保持する第１の動作と、上記セン
   スラッチ回路の保持データをすべて反転する第２の動作
   と、ワード線を上記読み出し電圧よりも低い電圧に設定
   してベリファイを行ない該ベリファイ電圧より高いしき
   い値を有するメモリセルに対応するセンスラッチ回路の
   保持データを“1"に設定する第３の動作とにより書き込
   みパルスを印加するメモリセルを特定することを特徴と
   する請求項１に記載の不揮発性記憶装置のリフレッシュ
   方法。
3. 【請求項３】上記しきい値のばらつきを小さくする処理
   は、書き込み／消去の回数が所定回数に達したとき、リ
   セット信号が入力されたとき、電源がオフされる直前、
   電源投入直後、またはスタンバイ状態において一定周期
   毎、のいずれか一つもしくは二以上において実行するこ
   とを特徴とする請求項１または２に記載の不揮発性記憶
   装置のリフレッシュ方法。
4. 【請求項４】第１の消去パルスを印加することにより、
   そのしきい値が第１の方向へ移動し、書込みパルスを印
   加することにより、そのしきい値が上記第１の方向とは
   異なる方向へ移動する複数のメモリセルを有し、それぞ
   れのメモリセルのしきい値は、複数ビットのデータとし
   て読み出される不揮発性記憶装置において、 しきい値を上記第１の方向へ移動させる量が上記第１の
   消去パルスよりも少ない第２の消去パルスを上記複数の
   メモリセルへ印加する第１の過程と、 上記第１の過程の後であって、所定の電圧を上記メモリ
   セルへ印加することにより、そのしきい値が所定の値よ
   りも上記第１の方向へ移動したメモリセルを特定する第
   ２の過程と、 該特定されたメモリセルに対して上記書込みパルスを印
   加する第３の過程とを備えることを特徴とする不揮発性
   記憶装置のリフレッシュ方法。
5. 【請求項５】上記それぞれのメモリセルのしきい値は、
   ２ビットのデータとして読み出されることを特徴とする
   請求項１、２、３または４に記載の不揮発性記憶装置の
   リフレッシュ方法。