JP2012064930A - 半導体メモリ装置の駆動方法 - Google Patents

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Abstract

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを長期間にわたり保存する半導体メモリ装置の駆動方法を提供する。
【解決手段】書き込みトランジスタのドレインと素子トランジスタのゲート、および、容量素子の一方の電極を接続したメモリセルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続し、キャパシタの他方の電極を読み出しワード線に接続する。そして、容量素子に蓄えられた電荷量を、読み出しワード線の電位を変化させることにより確認し、基準以上に電荷量が減少している場合にはメモリセルのリフレッシュをおこなう。
【選択図】図２

Description

本発明は、半導体を用いたメモリ装置に関する。
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である（特許文献１および特許文献２参照）。
ＤＲＡＭはメモリセルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間で失われる。そのため、一定周期（一般的には数十ミリ秒に一度）でデータを再書き込み（リフレッシュ）する必要がある。
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつのメモリセルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有するメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。
ＦＧＮＶＭでは、多段階のデータを１つのメモリセルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
しかしながら、ＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあってゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。
特開昭５７−１０５８８９号公報 米国特許第７４６８９０１号公報
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつかある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さらに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望まれる。
従来のＤＲＡＭはリーク電流が大きく、そのため、１秒間に何十回ものデータのリフレッシュをおこなっているため消費電力の点で難があった。一方、ＳＲＡＭでは、１つのメモリセルに６つのトランジスタを有するため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電力の点では問題はなかったが、書き換え回数が１０万回以下に制限されていた。
上記に鑑み、メモリセルで記憶保持のために使用される電力を従来のＤＲＡＭよりも削減すること、１つのメモリセルに用いるトランジスタの数を５つ以下とすること、書き換え回数を１００万回以上とすること、という３つの条件を同時に克服することが課題となる。
また、本発明では、データが長期間にわたって確実に保存される信頼性の高いメモリセルの駆動方法を提供することを課題とする。特に、そのために可能な限り消費電力を低減できる方法を提供することを課題とする。また、そのような駆動をおこなうのに必要な回路等を開示することを課題とする。
また、本発明では、新規の半導体装置（特に、半導体メモリ装置）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作製方法）を提供することを課題とする。また、新規の半導体装置の検査方法（特に、半導体メモリ装置の検査方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。
さらに、明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
なお、以下の記述では非選択時（オフ状態）の電流（オフ電流）の値が議論されるが、これは必ずしも、ゲートの電位が特定の値にあるときの電流値であるわけではないことに注意すべきである。すなわち、トランジスタの使用方法によってオフ状態が異なり、あるトランジスタではゲートの電位を０Ｖとするときをオフ状態と定義することがあり、他のトランジスタではゲートの電位を−１Ｖとするときをオフ状態と定義することがある。
本発明の態様の一は、少なくとも１つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、前記メモリセルに、データが確実に保持されていることを判定するために、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を検査する工程と、電荷量が当初の値から変動していると判定されたメモリセルの電荷量を該メモリセルに保持されるべき量にする工程と、を有する半導体メモリ装置の駆動方法である。
本発明の態様の一は、少なくとも１つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、前記メモリセルに、データが確実に保持されていることを判定するために、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を検査する工程と、電荷量が一定の基準以上に変動していると判定されたメモリセルは、メモリセルとして使用しないようにメモリセルの駆動回路を設定する工程と、を有する半導体メモリ装置の駆動方法である。
上記の態様において、メモリセルは少なくとも２つのトランジスタを有し、そのうちの１つは、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、より好ましくは１×１０−２４Ａ以下である低オフ電流トランジスタである。
さらに、該低オフ電流トランジスタのドレインはデータ信号が送られる配線（例えば、ビット線）に、ゲートは行選択信号の送られる配線（例えば、ワード線）に、さらに、ソースは、容量素子の電極の一に接続されていることが好ましい。
また、該低オフ電流トランジスタのソースは、少なくとも一つの他のトランジスタのゲートに接続していることが好ましい。さらに他のトランジスタの少なくとも１つは、単結晶半導体より形成されていることが好ましい。単結晶半導体としては、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウム、単結晶ガリウム砒素等、公知の材料を用いることができる。
本発明に用いることができる半導体メモリ装置のメモリセル１００の回路図を図１（Ａ）および図１（Ｂ）に示す。図１（Ａ）は、書き込みトランジスタ１０１と素子トランジスタ１０３という２つのトランジスタと、１つの容量素子１０２よりなる。書き込みトランジスタ１０１はオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、より好ましくは１×１０−２４Ａ以下である。
そのようなトランジスタは、例えば、ドナーあるいはアクセプタ濃度が１×１０１４ｃｍ−３以下、好ましくは、１×１０１１ｃｍ−３以下で、バンドギャップが２．５電子ボルト以上、好ましくは３．０電子ボルト以上４．０電子ボルト以下の材料を用いることにより得られる。
このような材料としては、例えば、インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）のいずれか一方を含む酸化物が好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
なお、実用的なトランジスタを構成する目的からは、電界効果移動度が５ｃｍ２／Ｖｓ以上、好ましくは、１０ｃｍ２／Ｖｓ以上であることが必要である。なお、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、
と表される。ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、さらに両辺の対数を取ると、
となる。数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１１で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１２乃至図１４に示す。なお、計算に用いたトランジスタの断面構造を図１０に示す。図１０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１３ａおよび半導体領域１３ｃを有する。半導体領域１３ａおよび半導体領域１３ｃの抵抗率は２×１０−３Ωｃｍとする。
図１０（Ａ）に示すトランジスタは、下地絶縁物１１と、下地絶縁物１１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１２の上に形成される。トランジスタは半導体領域１３ａ、半導体領域１３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１３ｂと、ゲート１５を有する。ゲート１５の幅を３３ｎｍとする。
ゲート１５と半導体領域１３ｂの間には、ゲート絶縁物１４を有し、また、ゲート１５の両側面には側壁絶縁物１６ａおよび側壁絶縁物１６ｂ、ゲート１５の上部には、ゲート１５と他の配線との短絡を防止するための絶縁物１７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１３ａおよび半導体領域１３ｃに接して、ソース１８ａおよびドレイン１８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図１０（Ｂ）に示すトランジスタは、下地絶縁物１１と、酸化アルミニウムよりなる埋め込み絶縁物１２の上に形成され、半導体領域１３ａ、半導体領域１３ｃと、それらに挟まれた真性の半導体領域１３ｂと、幅３３ｎｍのゲート１５とゲート絶縁物１４と側壁絶縁物１６ａおよび側壁絶縁物１６ｂと絶縁物１７とソース１８ａおよびドレイン１８ｂを有する点で図１０（Ａ）に示すトランジスタと同じである。
図１０（Ａ）に示すトランジスタと図１０（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１６ａおよび側壁絶縁物１６ｂの下の半導体領域の導電型である。図１０（Ａ）に示すトランジスタでは、側壁絶縁物１６ａおよび側壁絶縁物１６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１３ａおよび半導体領域１３ｃであるが、図１０（Ｂ）に示すトランジスタでは、真性の半導体領域１３ｂである。すなわち、半導体領域１３ａ（半導体領域１３ｃ）とゲート１５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１６ａ（側壁絶縁物１６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１２は、図１０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１２（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図１２（Ｂ）は１０ｎｍとしたものであり、図１２（Ｃ）は５ｎｍとしたものである。ゲート絶縁物が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図１３は、図１０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１３（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図１３（Ｂ）は１０ｎｍとしたものであり、図１３（Ｃ）は５ｎｍとしたものである。
また、図１４は、図１０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１４（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図１４（Ｂ）は１０ｎｍとしたものであり、図１４（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁物が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１２では８０ｃｍ２／Ｖｓ程度であるが、図１３では６０ｃｍ２／Ｖｓ程度、図１４では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
また、素子トランジスタ１０３は移動度の高い半導体を用いると読み出し速度が向上するので、単結晶半導体を用いることが好ましい。
また、容量素子１０２の容量は、書き込みトランジスタ１０１のオフ電流（あるいはオフ抵抗）を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。例えば、書き込みトランジスタ１０１のオフ電流が１×１０−１８Ａで容量素子１０２の容量が１×１０−１３Ｆであれば、データの保存期間は３０時間程度であり、書き込みトランジスタ１０１のオフ電流が１×１０−２４Ａで容量素子１０２の容量が１×１０−１５Ｆであれば、データの保存期間は３０年程度である（電荷量が初期の４０％となるまでの期間を保存期間とした場合）。
半導体メモリ装置では、図１（Ａ）に示されるメモリセルがマトリクス状に配置される。
図１（Ａ）に示すメモリセルの動作について説明する。最初に書き込み動作について説明する。まず、端子Ｃ、Ｅ、Ｆは適切な電位に保つ。消費電力を低減する目的からは、端子Ｅと端子Ｆの電位は同じとすることが好ましい。例えば、全て０Ｖとする。次に、端子Ｂに適切な正の電位を与え、また、端子Ａに信号に応じた０または正の電位を与える。このとき、端子Ｂの電位は端子Ａの電位よりも高く、その差は、書き込みトランジスタ１０１のしきい値以上であることが好ましい。
すると、書き込みトランジスタ１０１がオン状態となり、書き込みトランジスタ１０１を通って、容量素子１０２に電荷が蓄えられる。また、書き込みトランジスタ１０１のソースと容量素子１０２の電極の一と素子トランジスタ１０３のゲートで構成されるノードＤはある電位となる。例えば、ノードＤの電位が＋１Ｖと０Ｖの２種類の値をとるものとする。
次に、端子Ｂの電位を０あるいは負とすることにより書き込みトランジスタ１０１をオフとする。すると、容量素子１０２に蓄えられた電荷は書き込みトランジスタ１０１を通ることができず、ノードＤは浮遊状態となる。以上で書き込みが終了する。
データを保持する際には、端子Ａの電位を一定の値（例えば０Ｖ）とする。また、端子Ｂの電位は０あるいは負に維持することにより、書き込みトランジスタ１０１がオンとならないようにする。特に、端子Ｂの電位を、端子Ａの電位よりも１Ｖ以上低くすると、書き込みトランジスタ１０１のリーク電流を十分に低くできるので好ましい。
次に読み出しについて説明する。読み出し時には、端子Ｅと端子Ｆの間に電位差を与え、端子Ｃに適切な負の電位を与える。例えば、ノードＤの電位が０Ｖであれば、素子トランジスタ１０３をオフ状態とし、ノードＤの電位が＋１Ｖであれば、素子トランジスタ１０３をオン状態とできるような電位を端子Ｃに与える。
素子トランジスタ１０３がオン状態であるかオフ状態であるかは、端子Ｅと端子Ｆの間を流れる電流あるいは端子Ｅや端子Ｆの電位の変動により判定することができるので、素子トランジスタ１０３の状態を知ることにより、ノードＤの電位、すなわち、書き込まれたデータを知ることができる。通常、素子トランジスタ１０３の状態を知るために端子Ｅ（あるいは端子Ｆ）は読み出し回路に接続される。
なお、他のメモリセルを読み出す場合には、端子Ｃの電位は、ノードＤの電位に関わらず、素子トランジスタ１０３がオンあるいはオフとなるような電位とする。消費電力を減らすためには、ＮＯＲ型メモリ装置では素子トランジスタ１０３は、当該メモリセルの読出し時以外はオフ状態であることが好ましい。一方、ＮＡＮＤ型メモリ装置ではＮＡＮＤ回路内の当該メモリセル以外のメモリセルはすべてオン状態であることが求められる。
以上は１つのメモリセルに２種類（２値）のデータのいずれかを記憶する例であるが、書き込みの際の端子Ａの電圧を３段階以上とすることにより、３種類以上（多値）のデータのいずれかを記憶させることもできる。１つのメモリセルに多値のデータを記憶できると実質的には集積度を上げたことと同じ効果が得られる。
図１（Ｂ）は本発明で用いることのできる別の半導体メモリ装置のメモリセルの回路図である。図１（Ｂ）に示す回路図では、書き込みトランジスタ１０１、容量素子１０２は図１（Ａ）のものと同じであるが、素子トランジスタをＰチャネル型のトランジスタ１０４とするものである。
なお、本発明に用いることのできる半導体メモリ装置は、図１（Ａ）および図１（Ｂ）に示されるものに限らない。図１（Ａ）あるいは図１（Ｂ）に示される回路を改良して、端子数を減らしたものを用いてもよい。また、他の回路構成のメモリセルを用いてもよい。本発明に用いるのに好ましい構成は、メモリセルが容量素子を有していることと、容量素子に蓄積されている電荷の量を非破壊で計量できることである。
なお、上記に示したように、書き込みトランジスタはオフ状態であっても微量のオフ電流が流れるため、容量素子に蓄積された電荷が時間とともに減少する。その程度はオフ電流の大きさや容量素子の容量によって決定される。また、それ以外の経路を通じたリーク電流も要因となる。
例えば、上述のように、図１（Ａ）の書き込みトランジスタ１０１等に由来するオフ電流が１×１０−１８Ａで容量素子１０２の容量が１×１０−１３Ｆであれば、データの保存期間は３時間程度である。しかしながら、データが失われてしまう前にリフレッシュをおこなえば、より長期にわたりデータを保存できる。
あるいは、リフレッシュをおこなうことにより、より容量素子１０２の容量を少なくできる。容量を小さくすることでメモリセルの面積を縮小できる。また、容量素子の容量を小さくすることは消費電力を削減する上でも効果がある。上記の例であれば、容量素子１０２の容量を２桁小さい、１×１０−１５Ｆとすると、データの保存期間は２分程度であるが、データが失われてしまう前にリフレッシュをおこなえば、より長期にわたりデータを保存できる。
なお、２値の場合であれば、メモリセルに蓄積された電荷の７５％が失われても、データは失われない（データを読み出すことができる）が、４値のデータを書き込む場合には、当初の電荷の２５％が失われるとデータは消失してしまう（データを読み出すことができなくなる）。したがって、その分、リフレッシュの頻度を高めることが好ましい。
もちろん、よりオフ電流を小さくすることにより、リフレッシュの間隔をより長くできる。
例えば、書き込みトランジスタ１０１等に由来するオフ電流が１×１０−２１Ａで容量素子１０２の容量が１×１０−１５Ｆであれば２値のデータの保存期間は１０日程度となり、書き込みトランジスタ１０１等に由来するオフ電流が１×１０−２４Ａで容量素子１０２の容量が１×１０−１５Ｆであればデータの保存期間は３０年程度となる。データの保存期間に応じて、リフレッシュの間隔が長くできる。
例えば、保存期間が３０年程度であれば、まったくリフレッシュを必要としないように思えるが、電荷の保存状態がメモリセルごとに異なる場合があるため、定期的あるいは非定期的にリフレッシュをおこなうことによりデータを安定して保持できる。
例えば、１つの半導体メモリ装置で、データの書き込みから一定の期間が経過した段階で、あるメモリセルでは、リフレッシュを必要とするほど、電荷が減少しているが、別のメモリセルでは、十分に電荷が保持されている、ということが起こりえる。
その要因はさまざまである。例えば、保持されている電荷量が要因の一となる。図１（Ａ）の回路において、ノードＤの電位が端子Ａの電位よりも高い（すなわち、容量素子１０２に保持されている電荷量が多い）場合には、電位差以上に書き込みトランジスタのオフ電流が増加する傾向がある。このようなばらつきはデータ依存のばらつきである。
また、書き込みトランジスタ間のオフ電流のばらつきが要因となることもある。この場合、例えば、トランジスタの大きさや形状が異なることが要因となることが多い。同様に、容量素子の面積が異なるために、容量がばらつくことも要因の一である。さらには、トランジスタのしきい値のばらつきも要因のひとつである。このようなばらつきはメモリセル依存のばらつきである。
例えば、トランジスタに用いられている半導体の結晶化の程度にばらつきがあれば、トランジスタの電流輸送特性（電界効果移動度等）やしきい値がばらつく要因となる。
また、ドナー濃度が１×１０１４ｃｍ−３というような不純物濃度が極めて低い半導体を用いる場合には、トランジスタを微小化して、チャネルのサイズを１００ｎｍ×１００ｎｍ×１０ｎｍ＝１×１０−１６ｃｍ−３とすると、１つのトランジスタに含まれるドナー原子の数は０．０１個である。すなわち、９９個のトランジスタのチャネルはドナーが全く存在しない真性半導体であるが、１個のトランジスタには１つのドナー原子が存在するＮ型半導体である。その濃度は１×１０１６ｃｍ−３であり、当然、トランジスタのしきい値が他のものと異なる。
厄介なのは、この程度の差異であれば、精密な測定をおこなわない限り、良品との区別がつかないことである。酸化物半導体を用いたトランジスタではサブスレショールド値が０．１Ｖ／ｄｅｃであるため、しきい値が０．１ボルト変動すると、オフ電流が１桁程度変動することが有り得る。
また、半導体メモリ装置を使用中にドナー原子が外部からチャネルに移動して、真性半導体からＮ型半導体となることもある。特に、酸化物半導体においては水素がドナーとなることが知られているが、水素イオン（陽子）は極めて小さいため、移動が容易である。
平均的なメモリセルのデータの保存期間が３０年であるような半導体メモリ装置において、半導体メモリ装置が製造された直後の検査で動作が不十分なメモリセルは不良ビットとして判断できる。しかし、オフ電流が１桁大きいメモリセルであれば、データの保存期間は３年であるので、それが不良であるかどうかを数時間データを保存しただけで判断することは困難である。
もし、不良か否かを確実に判断するのであれば、加速試験で数日間あるいはそれ以上の期間、データを保存するテストをおこなう必要があるため現実的でない。また、出荷後にドナーが移動することによりもたらされる変動については、対処できない。
このような通常の検査では排除できない潜在的な不良メモリセルを含んだまま、すべてのメモリセルを良品として出荷し、データを１０年保存すると、データの多くが失われてしまうこととなる。すなわち、半導体メモリ装置としての信頼性が低下する。しかしながら、定期的あるいは非定期的にリフレッシュをおこなうことにより半導体メモリ装置の信頼性を向上させることができる。
なお、通常のＤＲＡＭであれば、メモリセルの電荷の保存状態に関わらず、すべてのメモリセルをリフレッシュするが、その場合は、リフレッシュが不要なメモリセルまでリフレッシュするため消費電力を増大させることとなる。特にリフレッシュの周期は、特性の悪いメモリセルに合わせることが必要であるので、他の正常なメモリセルまで不要なリフレッシュを必要とする。
また、この方法においては、リフレッシュ動作をおこなう時点での読み出し結果を再度、メモリセルに書き込むため、もし、リフレッシュ動作時点において、すでにデータが失われている場合には、そのデータは失われたままとなる。
一方、本発明に用いる半導体メモリ装置のメモリセルでは、非破壊で電荷量を知ることができる。さらに、その状態が正常値からどの程度ずれているのかも知ることができる。それらの情報をもとにすれば、リフレッシュが不要な行のメモリセルまでリフレッシュする必要はない。従来、リフレッシュが必要なメモリはＤＲＡＭのみでかつ、ＤＲＡＭでは、蓄積されている電荷量を、電荷を取り出さずに知ることができなかったので、このような技術思想は存在しなかった。
また、多値のデータを書き込み・読み出しする場合には、２値の場合よりも電荷の減少量は可能な限り早期に知ることが好ましい。上記の技術思想によれば、それが可能となる。
すなわち、適切なときにメモリセルのデータの保存状態をチェックし、必要であれば、リフレッシュをおこない、あるいは、そのメモリセルが使用するにふさわしくない場合には、予備のメモリセルで置き換えることで、より長期の信頼性を確保できる。
メモリセルの検査は以下の方法でおこなう。図１（Ａ）のメモリセルを例に取れば、端子Ｃに通常の読み出しに用いる第１の電位を与え、そのときの素子トランジスタ１０３の状態を判定する（第１の判定）。次に端子Ｃに第１の電位よりも低い第２の電位を与え、そのときの素子トランジスタ１０３の状態を判定する（第２の判定）。第１の判定および第２の判定は、通常、オンかオフのいずれかとなる。
第１の判定と第２の判定で結果が異なった場合には、メモリセルが蓄えている電荷が低下していると判断しリフレッシュをおこなう。同じ場合にはリフレッシュをおこなわない。このような操作により、不必要なリフレッシュ動作を行なわずに長期間データの保持が可能な半導体メモリ装置を提供することができる。
あるいは端子Ｃに、第１の電位よりも高い第３の電位を与えて、素子トランジスタ１０３の状態を判定する（第３の判定）。第３の判定が第１の判定と異なった場合には、メモリセルが蓄えている電荷がデータ変動を起こすほど低下していると判断しリフレッシュをおこなう。このとき、該当するメモリセルのオフ電流が規定値よりも大きいと判断できるため、不良メモリセルとして予備のメモリセルに差し替えても良い。
以上、本発明の態様として、いくつかの例を示したが、本発明の技術思想によれば、上記の例に限られず、その他の態様も可能であることは、以下の実施の形態に示される例を見れば明らかであろう。
上記の態様のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。特に上記の態様の半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない上、書き換え回数の制限がない。また、リフレッシュ間隔も従来のＤＲＡＭよりもはるかに長く、かつ、必要な行のみリフレッシュできるので、消費電力の削減に役立つ。また、用いるトランジスタを５つ以下とでき、また、適度なリフレッシュをおこなうことにより容量素子の面積を削減できるので、集積度を高める上でも有利である。
また、上記に示された態様は、これまでの技術思想にない新規の半導体装置（特に、半導体メモリ装置）であり、また、これまでの技術思想にない新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）である。それらは、省電力や高い集積度といった特徴を呈する。
上記に示した態様のそれぞれは、上記に示した効果の少なくとも１つを奏する。いうまでもなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。
本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 電子機器の例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。
（実施の形態１）
本実施の形態の半導体メモリ装置の動作を図２（Ａ）を用いて説明する。図２（Ａ）は図１（Ａ）で示したメモリセル１００に読み出し回路２００、読み出した値を保持するレジスタ２１０を加えたものである。
読み出し回路２００は、Ｐチャネル型の読み出しトランジスタ２０２とインバータ２０１を含み、レジスタ２１０には、第１のレジスタ２１０Ａおよび第２のレジスタ２１０Ｂを有する。図２（Ａ）に示すように、図１（Ａ）のメモリセル１００のＮチャネル型の素子トランジスタ１０３のソースを接地し、そのドレインを読み出しトランジスタ２０２のドレインと接続する。
また、読み出しトランジスタ２０２のソースを電源電位ＶＤＤに接続し、ゲートを接地する。素子トランジスタ１０３のドレインと読み出しトランジスタ２０２のドレインには、インバータ２０１の入力端子を接続する。これらの交点を以下ではノードＥと呼ぶ。また、インバータ２０１の出力はレジスタ２１０に接続される。なお、読み出しトランジスタ２０２のオン電流は、同じ条件（ゲート電位、ドレイン電位等）での素子トランジスタ１０３のオン電流よりも低くなるように設計するとよい。
読み出し回路２００を用いた読み出し動作について簡単に説明する。端子Ｃに読み出しのための電位を与えると、メモリセルのノードＤの電位に応じて、素子トランジスタ１０３が何らかの状態となる。そのときの状態に応じて、読み出し回路２００のノードＥの電位が変動する。この電位が電源電位ＶＤＤと接地電位の中間値（平均値）よりも高ければインバータ２０１の出力は接地電位となり、中間値よりも低ければインバータ２０１の出力は電源電位ＶＤＤとなる。このような動作により、素子トランジスタがオン状態であるかオフ状態であるかを判断できる。
通常の読み出し操作では、素子トランジスタがＮチャネル型であるので、Ｈのデータが書き込まれている場合には、ノードＥの電位は接地電位となり、したがって、インバータ２０１の出力は電源電位ＶＤＤとなる。また、Ｌのデータが書き込まれている場合には、ノードＥの電位は電源電位ＶＤＤとなり、したがって、インバータ２０１の出力は接地電位となる。以下では、インバータ２０１の出力が、接地電位のときはＦ（Ｆａｌｓｅ、偽）、電源電位ＶＤＤのときはＴ（Ｔｒｕｅ、真）と呼ぶ。
リフレッシュ動作をおこなうのに先立ち、該当するメモリにリフレッシュ動作が必要であるかを判定する。これは、端子Ｃに２種類の読み出し電位を与えて読み出し動作を行ない、そのときの読み出し結果を比較することでおこなわれる。具体的には、通常の読み出し電位Ｖ１を与えて読み出し動作をおこない、その結果を第１のレジスタ２１０Ａに格納する。
さらに、通常の読み出し電位よりも低い電位Ｖ２を与えて読み出し動作を行い、その結果を第２のレジスタ２１０Ｂに格納する。そして、第１のレジスタに格納されたデータと第２のレジスタに格納されたデータを比較することで読み出し結果を比較する。なお、レジスタ２１０Ａおよびレジスタ２１０Ｂは上記の目的にかなうものであればよく、その種類は問わない。
図３（Ａ）は、図１（Ａ）のメモリセル１００にＨとＬという２つの信号が書き込まれた場合の、端子Ｃの電位ＶＣと素子トランジスタ１０３のドレイン電流（端子Ｅと端子Ｆ間の電流）ＩＥＦの関係を示す。曲線３０１はＨの信号が書き込まれた場合の、曲線３０２はＬの信号が書き込まれた場合のものである。
また、Ｉ０は読み出しトランジスタ２０２のドレインの電位を電源電位ＶＤＤに、ゲートとソースの電位を接地電位とした場合のドレイン電流である。端子Ｃの電位ＶＣをある値としたときに、素子トランジスタ１０３の電流の曲線がＩ０を上回っている場合は、図２（Ａ）のノードＥの電位は、電源電位ＶＤＤと接地電位の中間値よりも低くなる。したがって、インバータ２０１の出力はＴである。逆に素子トランジスタ１０３の電流の曲線がＩ０を下回っている場合はインバータ２０１の出力はＦである。
曲線３０１、曲線３０２がＩ０となるときのＶＣの値を、それぞれ、Ｖｔｈ＿Ｈ、Ｖｔｈ＿Ｌとする。例えば、ＶＣがＶｔｈ＿Ｈよりも低ければ、書き込まれたデータに関わらず、常に、インバータ２０１の出力はＦとなり、ＶＣがＶｔｈ＿Ｌよりも高ければ、書き込まれたデータに関わらず、常に、インバータ２０１の出力はＴとなる。例えば、読み出しをおこなわないメモリセルには、ＶＣをＶｔｈ＿Ｈより低い電位（例えば、ＶＡ）か、Ｖｔｈ＿Ｌより高い電位（例えば、ＶＢ）を与えるとよい（図３（Ｂ）参照）。
Ｖ１は、通常の読み出しの際に端子Ｃに与える電位である。この電位では、Ｌのデータが書き込まれた場合は、ＩＥＦがＩ０よりも小さく、したがって、インバータ２０１の出力はＦである。また、Ｈのデータが書き込まれた場合は、ＩＥＦがＩ０よりも大きく、したがって、インバータ２０１の出力はＴとなる。Ｖ１が上記のような条件を満たすためには、Ｖ１をＶｔｈ＿Ｈを超え、Ｖｔｈ＿Ｌより小さい電位とするとよい。
さて、時間の経過とともに容量素子１０２に蓄積された電荷は変動する。一般に、ノードＤの電位が端子Ａの電位よりも高ければ電荷量は減少し、ノードＤの電位は低下する。その場合には、図３（Ｃ）に示すように電位ＶＣとドレイン電流ＩＥＦの関係は曲線３０１から曲線３０３に変動する。
しかし、この段階では読み出しにおいて異常は感知されない。というのも、まだ、この段階では、端子Ｃに通常の読み出し電位Ｖ１を与えると、書き込み直後と同様に素子トランジスタのドレイン電流ＩＥＦがＩ０よりも大きいため、書き込み時と同じくＨのデータが読み出されるためである。
しかしながら、この状態を放置すると、やがて、曲線３０４に示されるようになる。この段階では、端子Ｃに通常の読み出し電位Ｖ１を与えると、素子トランジスタのドレイン電流ＩＥＦがＩ０よりも小さいため、書き込み時とは逆にＬのデータが読み出されてしまう。したがって、曲線３０３の段階でデータが失われようとしていることを事前に知ることが望まれる。
そこで、端子Ｃの電位を通常の読み出し電位Ｖ１よりも低く、かつ、Ｖｔｈ＿Ｈよりも高い電位Ｖ２とすることで、データの保存状態を調べる。データの書き込み直後（曲線３０１）では、端子Ｃの電位をＶ２としても、ドレイン電流がＩ０以上であるので、通常の読み出し電位Ｖ１を与えた場合と同じくＨのデータが読み出される。
しかしながら、書き込み後、時間が経過して曲線３０３となった状態では、通常の読み出し電位Ｖ１を与えた場合はＨのデータが読み出されるものの、電位をＶ２とすると、ドレイン電流がＩ０より低いため、Ｌのデータが読み出される。このように電位をＶ１とした場合とＶ２とした場合で読み出されるデータが異なる場合は、メモリセルに蓄積されている電荷が減少しつつあることを示す。このような場合には、リフレッシュをおこなうことで当初の状態（曲線３０１）に戻すことでデータを失うリスクを減らせる。
なお、Ｖ２よりも高くＶ１よりも低い別の電位Ｖ３を与えて、メモリセルのデータの状況を調べてもよい。例えば、曲線３０３で示される状態は、電位Ｖ３であっても、ドレイン電流がＩ０よりも小さいため、通常の読み出し電流で得られるデータとは逆のＬのデータが読み出される。このようなメモリセルはデータの失われるリスクが高いメモリセルであると判断して、予備のメモリセルに差し替えるとよい。
また、Ｖ１よりも高くＶｔｈ＿Ｌよりも低い別の電位Ｖ４を与えて、メモリセルのデータの状況を調べてもよい。図２（Ａ）の端子Ａの電位は書き込み時には変動するが、データを保存している状態では一定の値となる。Ｌのデータを書き込んだときのノードＤの電位が、端子Ａの平均の電位と実質的に同じ場合には、容量素子１０２から電荷が流出することはなく、また、電荷が流入することもない。上記の条件の下では、Ｌのデータが書き込まれたメモリセルの特性を示す曲線３０２は時間が経過してもほとんど変化しない。
さて、Ｈのデータを書き込まれたメモリセルのリーク電流がはなはだしく大きく、電位ＶＣとドレイン電流ＩＥＦの関係が曲線３０４のようになった場合を考える。このようなメモリセルにおいて、端子Ｃに電位Ｖ１およびＶ４を与えて、読み出されるデータを比較すると、それぞれ、Ｌ、Ｈという結果が得られる。
一方、Ｌのデータが書き込まれたメモリセルでは、電荷の変動が無視できるので、電位ＶＣとドレイン電流ＩＥＦの関係が曲線３０２のままであり、読み出されるデータはいずれもＬである。また、データが正常あるいは許容範囲内に保存されているメモリセル（曲線３０１、曲線３０３）においては、読み出されるデータはいずれもＨである。
このように端子Ｃに電位Ｖ１およびＶ４を与えて、読み出されるデータが異なる場合には、そのメモリセルはデータの失われるリスクが極めて高いメモリセルであると判断して、予備のメモリセルに差し替えるとよい。また、そのメモリセルに保存されていたデータはＨであると判断されるので、差し替えられた予備のメモリセルにはＨのデータを書き込むとよい。
このようなメモリセルのデータの保存状態のチェックは、標準的なメモリセルの保存期間の１／１００００乃至１／１０の間隔でおこなってもよい。例えば、１０年間のデータの保存を保証する半導体メモリ装置においては、１年に一度以上の頻度で、上記のようなチェックおよび必要であればリフレッシュをおこなう。
上記のように通常の読み出し電位Ｖ１以外の電位Ｖ２、Ｖ３、Ｖ４を用いて読み出し操作をおこなうことで、その期間内における電荷の流出状況を判定でき、そのデータをもとに、各メモリセルの信頼性を知り、また、信頼性を高める措置を取ることができる。
すなわち、信頼性の低いメモリセルは、より頻繁にデータの保存状態をチェックし、また、リフレッシュをおこなうとよいし、あるいは、そのメモリセルを使用しないようにして、予備のメモリセルに置き換える処置をおこなってもよい。
（実施の形態２）
本実施の形態の半導体メモリ装置の動作を図２（Ｂ）を用いて説明する。図２（Ｂ）は図１（Ｂ）で示したメモリセル１００に読み出し回路２００、読み出した値を保持するレジスタ２１０を加えたものである。図２（Ａ）との違いは、素子トランジスタおよび読み出しトランジスタの極性がともに逆であるという点である。なお、読み出しトランジスタ２０３のオン電流は、同じ条件（ゲート電位、ドレイン電位等）での素子トランジスタ１０４のオン電流よりも低くなるように設計するとよい。
なお、通常の読み出し操作では、メモリセルにＨのデータが書き込まれている場合には、インバータ２０１の出力は電源電位ＶＤＤとなる。また、Ｌのデータが書き込まれている場合には接地電位となる。以下では、インバータ２０１の出力が接地電位のときはＦ（Ｆａｌｓｅ、偽）、電源電位のときはＴ（Ｔｒｕｅ、真）ということとする。
リフレッシュ動作をおこなうのに先立ち、該当するメモリにリフレッシュ動作が必要であるかを判定する。これは、実施の形態１と同様に、端子Ｃに２種類の読み出し電位（通常の読み出し電位Ｖ１およびそれより低い電位Ｖ２）を与えて読み出し動作をおこない、それぞれの結果を第１のレジスタ２１０Ａ、第２のレジスタ２１０Ｂに格納する。そして、第１のレジスタに格納されたデータと第２のレジスタに格納されたデータを比較することで読み出し結果を比較する。なお、レジスタ２１０Ａおよびレジスタ２１０Ｂは上記の目的にかなうものであればよく、その種類は問わない。
図４（Ａ）は、図１（Ｂ）のメモリセル１００にＨとＬという２つの信号が書き込まれた場合の、端子Ｃの電位ＶＣと素子トランジスタ１０４のドレイン電流（端子Ｅと端子Ｆ間の電流）ＩＥＦの関係を示す。曲線４０１はＨの信号が書き込まれた場合の、曲線４０２はＬの信号が書き込まれた場合のものである。
また、Ｉ０は読み出しトランジスタ２０３のドレインの電位を電源電位ＶＤＤに、ゲートとソースの電位を接地電位とした場合のドレイン電流である。端子Ｃの電位ＶＣをある値としたときに、素子トランジスタ１０４の電流の曲線が、この値を上回っている場合は、図２（Ｂ）のノードＥの電位は、電源電位ＶＤＤと接地電位の中間値よりも高くなる。したがって、インバータ２０１の出力はＦである。逆に、素子トランジスタ１０４の電流の曲線がＩ０を下回っている場合はインバータ２０１の出力はＴである。
Ｖ１は、通常の読み出しの際に端子Ｃに与える電位である。この電位では、Ｌのデータが書き込まれた場合は、ＩＥＦがＩ０よりも大きく、したがって、インバータ２０１の出力はＦである。また、Ｈのデータが書き込まれた場合は、ＩＥＦがＩ０よりも小さく、したがって、インバータ２０１の出力はＴである。
曲線４０１、曲線４０２がＩ０となるときのＶＣの値を、それぞれ、Ｖｔｈ＿Ｈ、Ｖｔｈ＿Ｌとする。例えば、ＶＣがＶｔｈ＿Ｈよりも低ければ、書き込まれたデータに関わらず、常に、インバータ２０１の出力はＦとなり、ＶＣがＶｔｈ＿Ｌよりも高ければ、書き込まれたデータに関わらず、常に、インバータ２０１の出力はＴとなる。例えば、読み出しをおこなわないメモリセルには、ＶＣをＶｔｈ＿Ｈより低い電位（例えば、ＶＡ）か、Ｖｔｈ＿Ｌより高い電位（例えば、ＶＢ）を与えるとよい（図４（Ｂ）参照）。
さて、時間の経過とともに容量素子１０２に蓄積された電荷は変動する。一般に、ノードＤの電位が端子Ａの電位よりも高ければ電荷量は減少し、ノードＤの電位は低下する。その場合には、図４（Ｃ）に示すように電位ＶＣとドレイン電流ＩＥＦの関係は曲線４０１から曲線４０３に変動する。
この段階では、端子Ｃに通常の読み出し電位Ｖ１を与えると、書き込み直後と同様に素子トランジスタのドレイン電流ＩＥＦがＩ０よりも小さいため、書き込み時と同じくＨのデータが読み出される。一方、端子Ｃの電位を通常の読み出し電位Ｖ１よりも低く、かつ、Ｖｔｈ＿Ｈよりも高い電位Ｖ２として、データの保存状態を調べると、ドレイン電流がＩ０より高いため、Ｌのデータが読み出される。
このように電位をＶ１とした場合とＶ２とした場合で読み出されるデータが異なる場合は、メモリセルに蓄積されている電荷が減少しつつあるので、リフレッシュをおこない、当初の状態（曲線４０１）に戻すことでデータを失うリスクを減らせる。
なお、書き込み直後は、曲線４０１、曲線４０２から明らかなように、端子Ｃに通常の読み出し電位Ｖ１を与えた場合と、Ｖ２を与えた場合とで読み出されるデータが変わることはない。
また、実施の形態１の電位Ｖ３に相当する電位、すなわち、Ｖ１よりも低く、Ｖ２よりも高い電位でメモリセルのデータの保存状態を調べてもよい。
また、Ｖ１よりも高くＶｔｈ＿Ｌよりも低い別の電位Ｖ４を与えて、メモリセルのデータの状況を調べてもよい。図２（Ｂ）のノードＤの電位が、端子Ａの平均の電位と実質的に同じ場合には、容量素子１０２から電荷が流出することはなく、また、電荷が流入することもない。例えば、端子Ａの電位が、多くの期間で、メモリセルにＬのデータが書き込まれたときのノードＤの電位と同じであるならば、Ｌのデータが書き込まれたメモリセルの特性を示す曲線４０２は時間が経過してもほとんど変化しない。
一方、Ｈのデータを書き込まれたメモリセルのリーク電流がはなはだしく大きく、電位ＶＣとドレイン電流ＩＥＦの関係が曲線４０４のようになった場合を考える。このようなメモリセルにおいて、端子Ｃに電位Ｖ１およびＶ４を与えて、読み出されるデータを比較すると、それぞれ、Ｌ、Ｈという結果が得られる。
一方、Ｌのデータが書き込まれたメモリセルでは、上述のとおり電荷の変動が無視できるので、電位ＶＣとドレイン電流ＩＥＦの関係は曲線４０２のままであり、読み出されるデータはいずれもＬである。また、データが正常あるいは許容範囲内に保存されているメモリセル（曲線４０１、曲線４０３）においては、読み出されるデータはいずれもＨである。
このように端子Ｃに電位Ｖ１およびＶ４を与えて、読み出されるデータが異なる場合には、そのメモリセルはデータの失われるリスクが極めて高いメモリセルであると判断して、予備のメモリセルに差し替えるとよい。また、そのメモリセルに保存されていたデータはＨであると判断されるので、差し替えられた予備のメモリセルにはＨのデータを書き込むとよい。
（実施の形態３）
実施の形態１および２では、通常の読み出しに用いる電位Ｖ１以外の電位（Ｖ２、Ｖ３、Ｖ４）を用いて、メモリセルのデータの保存状態をチェックする例を示したが、電源電位ＶＤＤを変化させることによっても同様なことをおこなえる。その原理を図５（Ａ）および図５（Ｂ）を用いて説明する。
ここでは、実施の形態２で用いたのと同じ、図２（Ｂ）の回路を用いて説明する。図５（Ａ）において、曲線４０１、曲線４０２、曲線４０３は、それぞれ、Ｈのデータが書き込まれた直後、Ｌのデータが書き込まれた直後、および、Ｈのデータが書き込まれてしばらくしてからの素子トランジスタ１０３のドレイン電流の端子Ｃの電位に対する依存性を示す。図中のＩ０、Ｖｔｈ＿Ｈ、Ｖｔｈ＿Ｌ、Ｖ１は実施の形態２で説明したものである。
ここで、電源電位ＶＤＤを低下させたとき、ゲートの電位とドレインの電位が電源電位ＶＤＤに、また、ソースの電位が接地電位に保たれた読み出しトランジスタ２０３のドレイン電流は減少し、図５（Ａ）に示すようにＩ１（＜Ｉ０）となる。曲線４０１、曲線４０２、曲線４０３が、Ｉ１を上回る場合には、インバータ２０１の出力は接地電位となる。
図５（Ａ）から明らかなように、読み出し電位Ｖ１においては曲線４０１はＩ１を下回り、曲線４０２はＩ１を上回るので、それぞれインバータ２０１の出力は電源電位（以下、Ｔという）、接地電位（以下、Ｆという）となる。これは、通常の読み出し（すなわち、Ｉ０を用いた読み出し）と同じ結果である。
しかしながら、電荷量が減少したメモリセル（曲線４０３）においては、通常の読み出し（Ｉ０を用いた読み出し）ではインバータ２０１の出力はＴであるものの、Ｉ１を用いた読み出しではＦとなる。このように結果が異なるのは、電荷量が初期の値から減少しているためであり、このままでは、データが失われるリスクが大きい。したがって、このようなメモリセルにはリフレッシュを実行し、電荷量を初期の値とするとよい。
また、図５（Ｂ）は、電源電位ＶＤＤを上昇させたときの場合を示す。ゲートの電位とドレインの電位が電源電位ＶＤＤに、また、ソースの電位が接地電位に保たれた読み出しトランジスタ２０３のドレイン電流は増加し、図５（Ｂ）に示すようにＩ２（＞Ｉ０）となる。
図５（Ｂ）から明らかなように、読み出し電位Ｖ１においては曲線４０１はＩ２を下回り、曲線４０２はＩ２を上回るので、インバータ２０１の出力は、それぞれＴ、Ｆとなる。これは、通常の読み出し（すなわち、Ｉ０を用いた読み出し）と同じ結果である。
しかしながら、電荷量が著しく減少したメモリセル（曲線４０４）においては、通常の読み出し（Ｉ０を用いた読み出し）では、インバータ２０１の出力はＦであるものの、Ｉ２を用いた読み出しではＴとなる。このように結果が異なるのは、電荷量が初期の値から減少しているためであり、このままでは、データが失われるリスクが非常に大きい。したがって、このようなメモリセルにはリフレッシュを実行し、電荷量を初期の値とするか、予備のメモリセルと置き換える操作を実行するとよい。
また、図２（Ｂ）のノードＤの電位が、端子Ａの平均の電位と実質的に同じ場合には、容量素子１０２から電荷が流出することはなく、また、電荷が流入することもなく、曲線４０２は時間が経過してもほとんど変化しない。例えば、Ｌが書き込まれたメモリセルは、十分な時間が経過しても、通常の読み出し、Ｉ２を用いた読み出しともインバータ２０１の出力はＦとなる。
したがって、曲線４０４のように、通常の読み出し、Ｉ２を用いた読み出しで結果が異なるのは、Ｈのデータの書き込まれたメモリセルから電荷が多量に流出したためであると考えられるので、リフレッシュを実行する際、あるいは予備のメモリセルに書き込む際にはＨのデータを書き込むとよい。
上記の例では、読み出しトランジスタ２０３がＮチャネル型であったが、読み出しトランジスタがＰチャネル型である場合であっても、電源電位ＶＤＤを変動させると、そのトランジスタのドレイン電流が変動することは同じである。したがって、図２（Ａ）の回路であっても同様に実施できる。
（実施の形態４）
実施の形態１乃至３においては、メモリセルに記憶されるデータはＨとＬの２値であったが、３値以上のデータを記憶させる場合においても同様に実施できる。本実施の形態では、３値のデータを扱う例について、図６を用いて説明する。同様に４値以上のデータを扱うこともできる。用いる回路は、図２（Ａ）に示されるものである。
本実施の形態では、Ｈ、Ｍ、Ｌという３種類のデータのいずれかを１つのメモリセルに記憶させる場合である。図６（Ａ）に示す曲線５０１、曲線５０２、曲線５０３は図１（Ａ）の素子トランジスタ１０３のドレイン電流の端子Ｃの電位ＶＣに対する依存性（ソース（端子Ｆ）の電位は接地電位、ドレイン（端子Ｅ）の電位は電源電位ＶＤＤ）を示す。曲線５０１はＨのデータが書き込まれた場合であり、曲線５０２はＭのデータが書き込まれた場合であり、曲線５０３はＬのデータが書き込まれた場合である。
Ｉ０は、ゲートの電位とドレインの電位が接地電位、ソースの電位が電源電位ＶＤＤとしたときの読み出しトランジスタ２０２のドレイン電流である。実施の形態１で説明したように、曲線５０１乃至曲線５０３がＩ０を上回っている場合は、インバータ２０１の出力は電源電位ＶＤＤとなり、下回っている場合は接地電位となる。本実施の形態では、インバータ２０１の出力が電源電位ＶＤＤの場合をＴ（Ｔｒｕｅ、真）、接地電位の場合をＦ（Ｆａｌｓｅ、偽）ということとする。
曲線５０１、曲線５０２、曲線５０３がＩ０と等しくなる電位ＶＣは、それぞれＶｔｈ＿Ｈ、Ｖｔｈ＿Ｍ、Ｖｔｈ＿Ｌと称する。一般に、Ｎ値のデータの読み出しの際には端子Ｃには、（Ｎ−１）種類の電位を与える必要がある。本実施の形態ではＮ＝３であるので、２種類の電位を用いる必要がある。一方、実施の形態１乃至３では、Ｎ＝２であるので、１種類の電位で判断できる。
本実施の形態で、読み出しの際に与える電位の１つはＶｔｈ＿ＨとＶｔｈ＿Ｍの間の電位Ｖ１＿Ｈであり、他の１つはＶｔｈ＿ＭとＶｔｈ＿Ｌの間の電位Ｖ１＿Ｌである。図６（Ａ）から明らかなように、電位Ｖ１＿Ｈでは、セルにＨのデータが書き込まれた場合には、インバータの出力はＴとなるが、ＭあるいはＬのデータが書き込まれた場合には、インバータの出力はＦとなる。したがって、端子Ｃに電位Ｖ１＿Ｈを与えて、インバータの出力がＴとなった場合には、書き込まれたデータはＨであると判断できる。
インバータの出力がＦとなった場合には、書き込まれたデータはＭかもしれないし、Ｌかもしれない。そこで、第２の電位Ｖ１＿Ｌを用いて判断する。図６（Ａ）から明らかなように、電位Ｖ１＿Ｌでは、セルにＭのデータの書き込まれた場合には、インバータの出力はＴとなるが、Ｌのデータの書き込まれた場合には、インバータの出力はＦとなる。
したがって、端子Ｃに電位Ｖ１＿Ｈを与えて、インバータの出力がＦとなり、さらに、電位Ｖ１＿Ｌを与えて、インバータの出力がＴとなった場合には、書き込まれたデータはＭであると判断できる。また、端子Ｃに電位Ｖ１＿Ｈを与えても電位Ｖ１＿Ｌを与えても、いずれもインバータの出力がＦとなった場合には、書き込まれたデータはＬであると判断できる。
なお、読み出しをおこなわないメモリセルの端子Ｃの電位はＶｔｈ＿Ｈ以下あるいはＶｔｈ＿Ｌ以上のいずれかとするとよい。例えば、端子Ｃの電位をＶｔｈ＿Ｈ以下とするとメモリセルに記憶されたデータに関わらず、インバータの出力がＦとなり、また、端子Ｃの電位をＶｔｈ＿Ｌ以上とするとメモリセルに記憶されたデータに関わらず、インバータの出力がＴとなる。
さて、データを書き込んだ後、時間の経過とともに容量素子１０２の電荷は、実施の形態１乃至３に示したように変動する。例えば、当初、Ｈのデータが書き込まれたメモリセルの電荷が減少し、図６（Ｂ）に曲線５０４で示されるような特性を示すとなったとする。この段階では、通常の読み出しに使用する電位Ｖ１＿Ｈを用いて、読み出しても、書き込み直後と同じく、インバータの出力はＴとなるので、そのままでは電荷の減少を把握できない。
しかし、電位Ｖ１＿ＨとＶｔｈ＿Ｈの間の適切な電位Ｖ２を端子Ｃに与えて読み出しをおこなうと、図６（Ｂ）から明らかなように、インバータの出力はＦとなる。このようにインバータの出力が電位Ｖ１＿Ｈと電位Ｖ２で異なる場合は、データを失うリスクが高くなっているので、そのようなメモリセルに対してはリフレッシュをおこなうとよい。
また、容量素子１０２の電荷の減少が著しくて、図６（Ｃ）に曲線５０５で示されるような特性を示すとなったとする。この段階では、通常の読み出しに使用する電位Ｖ１＿Ｈを用いて、読み出すと、書き込み直後と異なって、インバータの出力はＦとなる。
しかし、電位Ｖ１＿ＨとＶｔｈ＿Ｍの間の適切な電位Ｖ４を端子Ｃに与えて読み出しをおこなうと、図６（Ｃ）から明らかなように、インバータの出力はＴとなる。このようにインバータの出力が電位Ｖ１＿Ｈと電位Ｖ４で異なる場合は、データを失うリスクが非常に高くなっているので、そのようなメモリセルに対してはリフレッシュをおこなう。あるいは、そのメモリセルにデータを記憶させないような措置を取るとともに、予備のメモリセルに置き換える措置を取るとよい。
なお、インバータの出力が電位Ｖ１＿Ｈと電位Ｖ４で異なる場合は、本来、記憶されていたデータはＨであると判断できるので、リフレッシュをおこなう、あるいは予備のメモリセルにデータを書き込むに際しては、Ｈのデータを書き込むとよい。メモリセルにＭのデータやＬのデータが書き込まれていた場合も同様にチェックできる。
なお、図６（Ｂ）および図６（Ｃ）においては、曲線５０１、曲線５０２、曲線５０４、曲線５０５は、図３（Ｂ）および図３（Ｃ）の、曲線３０１、曲線３０２、曲線３０３、曲線３０４に対応する。また、図６（Ｂ）および図６（Ｃ）の電位Ｖ１＿Ｈ、電位Ｖｔｈ＿Ｍは、ぞれぞれ、図３（Ｂ）および図３（Ｃ）の電位Ｖ１、電位Ｖｔｈ＿Ｌと読み替えることもできる。
したがって、図２（Ｂ）の回路を用いて３値以上のデータが記憶される場合であっても、実施の形態２で示した方法が適用できる。また、実施の形態３で示したように、電源電位ＶＤＤを変動させてメモリセルのデータの保存状況を知る方法も本実施の形態で示すような３値以上のデータが記憶される場合に適用できる。
（実施の形態５）
半導体メモリ装置のマトリクスでの駆動の例を図７を用いて説明する。図７に示されるのは、半導体メモリ装置の一部であり、第ｎ行第ｍ列から第（ｎ＋２）行第（ｍ＋１）列（ｎ、ｍは自然数）までの６つのメモリセルが示されている。また、各メモリセルには、Ｐチャネル型の素子トランジスタ１０４＿ｎ＿ｍ、１０４＿ｎ＿ｍ＋１、１０４＿ｎ＋１＿ｍ、１０４＿ｎ＋１＿ｍ＋１、１０４＿ｎ＋２＿ｍ、１０４＿ｎ＋２＿ｍ＋１が設けられている。各メモリセルには、その他にも書き込みトランジスタ、容量素子が設けられているが、詳細は図１（Ｂ）を参照すればよい。
書き込みの例を以下に示す。まず、読み出しワード線６０１＿ｎ、読み出しワード線６０１＿ｎ＋１、読み出しワード線６０１＿ｎ＋２を含むすべての読み出しワード線の電位、および、読み出しビット線６０４＿ｍ、読み出しビット線６０４＿ｍ＋１を含むすべての読み出しビット線の電位を接地電位とする。
また、ビット線６０３＿ｍ、ビット線６０３＿ｍ＋１を含むすべての書き込みビット線に接続される読み出しトランジスタ（読み出しトランジスタ２０３＿ｍ、読み出しトランジスタ２０３＿ｍ＋１を含む）のゲートが接続する配線６０５は接地電位として、すべての読み出しトランジスタがオフとなるようにする。
この状態で、第ｎ行の書き込みワード線６０２＿ｎの電位を選択電位とし、６０２＿ｎ＋１や６０２＿ｎ＋２を含むその他の行の書き込みワード線の電位は非選択電位とする。さらに、ビット線６０３＿ｍ、ビット線６０３＿ｍ＋１を含むすべての書き込みビット線に、それぞれの第ｎ行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により、第ｎ行の書き込みトランジスタのみがオンとなり、第ｎ行のメモリセルにデータが書き込まれる。
次に、第（ｎ＋１）行の書き込みワード線６０２＿ｎ＋１以外の全ての書き込みワード線に非選択の電位を与え、書き込みワード線６０２＿ｎ＋１のみに選択の電位を与える。さらに、ビット線６０３＿ｍ、ビット線６０３＿ｍ＋１を含むすべての書き込みビット線に、それぞれの第（ｎ＋１）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋１）行のメモリセルにデータが書き込まれる。
さらに、第（ｎ＋２）行の書き込みワード線６０２＿ｎ＋２以外の全ての書き込みワード線に非選択の電位を与え、書き込みワード線６０２＿ｎ＋２のみに選択の電位を与える。さらに、ビット線６０３＿ｍ、ビット線６０３＿ｍ＋１を含むすべての書き込みビット線に、それぞれの第（ｎ＋２）行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第（ｎ＋２）行のメモリセルにデータが書き込まれる。
以上のような操作をおこなうことにより全てのメモリセルにデータが書き込まれる。上記の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行にのみ書き込みをおこなう操作や特定の行には書き込みをおこなわない操作をおこなってもよい。
なお、データの保存時には、全ての書き込みワード線に非選択の電位を与える。
次にリフレッシュが必要かどうかを判定する操作について説明する。以下では、メモリセルに２値のデータが保存されている場合について説明するが、多値以上のデータが保存されている場合であっても同様に実施できる。
まず、書き込みワード線６０２＿ｎ、書き込みワード線６０２＿ｎ＋１、書き込みワード線６０２＿ｎ＋２を含むすべての書き込みワード線に非選択の信号を与える。また、ビット線６０３＿ｍ、ビット線６０３＿ｍ＋１を含むすべての書き込みビット線の電位を浮遊電位とする。
配線６０５に適切な電位（例えば、電源電位）を与える。この操作により、読み出しトランジスタ（読み出しトランジスタ２０３＿ｍ、読み出しトランジスタ２０３＿ｍ＋１を含む）のゲートの電位が上記電位となる。
次に、第ｎ行の読み出しワード線６０１＿ｎ以外の全ての読み出しワード線に、それらの行の素子トランジスタがオフとなるような電位ＶＡを与える。以下の操作は実施の形態２で示されるものと同様となる。第ｎ行の読み出しワード線６０１＿ｎには、通常の読み出しに使う電位Ｖ１を与え、その結果、得られるインバータ２０１＿ｍ、インバータ２０１＿ｍ＋１を含む全てのインバータの出力（第１の結果）をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１を含む）に格納する。
続いて、第ｎ行の読み出しワード線６０１＿ｎに、通常の読み出しに使う電位Ｖ１より高い電位Ｖ４を与え、得られるインバータ２０１＿ｍ、インバータ２０１＿ｍ＋１を含む全てのインバータの出力（第２の結果）をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１を含む）に格納する。
そして、第１の結果と第２の結果を比較し（第１の判定）、第ｎ行のメモリセルに結果が異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメモリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。
続いて、第ｎ行の読み出しワード線６０１＿ｎに、通常の読み出しに使う電位Ｖ１より低い電位Ｖ２を与え、得られるインバータ２０１＿ｍ、インバータ２０１＿ｍ＋１を含む全てのインバータの出力（第３の結果）をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１を含む）に格納する。
そして、第１の結果と第３の結果を比較し（第２の判定）、第１の判定で劣化していると判定されたメモリセル以外の第ｎ行のメモリセルに結果が異なるものが１つでもあれば、第ｎ行の全てのメモリセルに対してリフレッシュをおこなう。この場合は、第１の結果をもとに、前記に示した書き込み操作をおこなえばよい。なお、この際には、第１の判定で劣化していると判定されたメモリセルにはデータを書き込まず、予備のメモリセルにＨのデータを書き込む。
以上で、第ｎ行のメモリセルのリフレッシュ操作が完了する。なお、第１の判定で、第ｎ行のメモリセルに著しく特性が悪いものが１つでもあった場合には、第ｎ行のメモリセル全てを、予備の同数のメモリセルに置き換えてもよい。第（ｎ＋１）行以降のメモリセルのリフレッシュ操作についても同様におこなえばよい。
なお、データの保存されたメモリセルのリフレッシュの前に、予備のメモリセルのデータの保存状態のチェックおよびリフレッシュをおこなうとよい。上述のように、不良メモリセルを予備のメモリセルに置き換えるという操作に際しては、予備のメモリセルが良品であることが前提である。しかしながら、予備のメモリセルが良品であるか不良であるかは、出荷時の検査だけでは必ずしも明らかとならないことは、先に述べたとおりである。
具体的には、すべての予備のメモリにＨのデータを書き込み、リフレッシュの必要とされるタイミングで、データの保存されたメモリセルのリフレッシュの前に、上述のようなメモリセルのデータの保存状態のチェックをおこなう。そのチェックにおいて、不良であると判断されたメモリセルは使用しないような措置を取り、良品であるメモリセルのみを、予備のメモリセルとする。このメモリセルは、データの保存されたメモリセルのデータの保存状態のチェックによって、不良とされたメモリセルを置き換えるのに使用できる。
（実施の形態６）
ＮＡＮＤ型半導体メモリ装置の駆動の例を図８を用いて説明する。図８に示されるのは、ＮＡＮＤ半導体メモリ装置の一部であり、図では、第１行第ｍ列から第４行第（ｍ＋１）列（ｍは自然数）までの８つのメモリセルが示されている。また、各メモリセルには、Ｎチャネル型の素子トランジスタ、書き込みトランジスタ、容量素子が設けられているが、詳細は図１（Ａ）を参照すればよい。
本実施の形態の半導体メモリ装置はＮＡＮＤ型であるので、図７に示した半導体メモリ装置とは異なる回路構成となっており、同じ列の第１行乃至第４行の書き込みトランジスタおよび第１行乃至第４行の素子トランジスタが直列に接続されている。
また、各行の書き込みトランジスタのドレインは容量素子の電極の一と素子トランジスタのゲートと接続する。さらに、第１行の書き込みトランジスタとビット線６０３＿ｍ、６０３＿ｍ＋１の間には選択トランジスタ６１０＿ｍ、６１０＿ｍ＋１を第４行の素子トランジスタとソース線６０８の間に選択トランジスタ６１１＿ｍ、６１１＿ｍ＋１を、それぞれ直列に設ける。
選択トランジスタ６１０＿ｍ、６１０＿ｍ＋１のゲートは配線６０６に接続し、選択トランジスタ６１１＿ｍ、６１１＿ｍ＋１のゲートは配線６０７に接続する。また、各メモリセルの書き込みトランジスタのゲートは書き込みワード線６０２＿１、６０２＿２、６０２＿３、６０２＿４に接続する。
なお、ソース線６０８は図８に示すように、書き込みワード線に平行に設けると、集積化を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線６０８は、常に接地電位としておいてもよい。以下の説明では、ソース線６０８は常に接地電位とする。
また、本実施の形態では、読み出し回路は実施の形態１と同様であるが、レジスタには少なくとも５個のデータを格納することが必要である。
書き込みの例を以下に示す。まず、読み出しワード線６０１＿１、６０１＿２、６０１＿３、６０１＿４の電位を非選択電位とする。また、書き込みワード線６０２＿１、６０２＿２、６０２＿３、６０２＿４の電位を選択電位とする。その結果、図８に示されるメモリセルの書き込みトランジスタはオン状態となる。
また、配線６０９を接地電位、配線６０５を適切な正の電位として、読み出しトランジスタ２０２＿ｍ、２０２＿ｍ＋１がオフとなるようにする。さらに、配線６０６に選択の電位を与え、第１の選択トランジスタ行の選択トランジスタ６１０＿ｍ、６１０＿ｍ＋１をオンとする。
この状態で、ビット線６０３＿ｍ、６０３＿ｍ＋１に、それぞれの第４行のメモリセルに書き込むデータに応じた信号を与える。信号は２値でも多値でもよい。この操作により第１行乃至第４行のメモリセルにデータが書き込まれる。続いて、第４行の書き込みワード線６０２＿４に非選択の電位を与え、第４行の書き込みトランジスタをオフとする。この結果、第４行のメモリセルにデータが保存される。
さらに、ビット線６０３＿ｍ、６０３＿ｍ＋１に、それぞれの第３行のメモリセルに書き込むデータに応じた信号を与える。この操作により第１行乃至第３行のメモリセルにデータが書き込まれる。そして、第３行の書き込みワード線６０２＿３に非選択の電位を与え、第３行の書き込みトランジスタをオフとする。この結果、第３行のメモリセルにデータが保存される。
以下、同様にビット線６０３＿ｍ、６０３＿ｍ＋１に、順次、第２行、第１行のメモリセルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に非選択の電位を与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第１行乃至第４行のメモリセルにデータが保存される。その後、配線６０６に非選択の電位を与え、第１の選択トランジスタ行の選択トランジスタ６１０＿ｍ、６１０＿ｍ＋１をオフとする。
次にリフレッシュが必要かどうかを判定する操作について説明する。以下では、メモリセルに２値のデータが保存されている場合について説明するが、多値以上のデータが保存されている場合であっても同様に実施できる。以下の操作は、多くの部分で実施の形態１で示されるものと同様となる。
まず、書き込みワード線６０２＿１、６０２＿２、６０２＿３、６０２＿４の電位を非選択の電位とする。また、ビット線６０３＿ｍ、６０３＿ｍ＋１の電位を浮遊電位とする。また、配線６０７に選択の電位を与え、第２の選択トランジスタ行の選択トランジスタ６１１＿ｍ、６１１＿ｍ＋１がオンとなるようにする。
次に、配線６０５に適切な電位（例えば、接地電位）を与える。この操作により、読み出しトランジスタ２０２＿ｍ、２０２＿ｍ＋１のゲートの電位が上記電位となる。また、配線６０９には適切な正の電位（例えば、電源電位）を与える。
次に、第１行乃至第３行の読み出しワード線６０１＿１、６０１＿２、６０１＿３に、それらの行の素子トランジスタがオンとなるような電位ＶＢを与える。一方、第４行の読み出しワード線６０１＿４には、通常の読み出しに使う電位Ｖ１を与え、その結果、得られるインバータ２０１＿ｍ、２０１＿ｍ＋１の出力（第１の結果）をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１）に格納する。
続いて、第４行の読み出しワード線６０１＿４に、通常の読み出しに使う電位Ｖ１より高い電位Ｖ４を与え、得られるインバータ２０１＿ｍ、インバータ２０１＿ｍ＋１の出力（第２の結果）をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１）に格納する。
そして、第１の結果と第２の結果を比較し（第１の判定）、第４行のメモリセルに結果が異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメモリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。この段階で第２の結果は削除してもよいが、レジスタには第１の結果を残しておくことが求められる。
続いて、第１行、第２行、第４行の読み出しワード線６０１＿１、６０１＿２、６０１＿４に電位ＶＢを与える。一方、第３行の読み出しワード線６０１＿３には、通常の読み出しに使う電位Ｖ１を与え、その結果、得られるインバータ２０１＿ｍ、２０１＿ｍ＋１の出力（第３の結果）をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１）に格納する。
さらに、第３行の読み出しワード線６０１＿３に、通常の読み出しに使う電位Ｖ１より高い電位Ｖ４を与え、得られるインバータ２０１＿ｍ、２０１＿ｍ＋１の出力（第４の結果）をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１）に格納する。
そして、第３の結果と第４の結果を比較し、第３行のメモリセルに結果が異なるものがあれば、そのメモリセルは著しく特性が悪いものであるので、今後はそのメモリセルを使用せず、予備のメモリセルに置き換える操作をおこなう。この段階で第４の結果は削除してもよい。
同様にして、第２行、第１行のメモリセルに対してもチェックをおこない、特性の著しく悪いメモリセルは使用しないような操作をおこなう。この段階で、各列のレジスタには第１行乃至第４行のメモリセルの通常の読み出し操作で得られる４つの結果が残されている。
続いて、第４行の読み出しワード線６０１＿４に、通常の読み出しに使う電位Ｖ１より低い電位Ｖ２を与え、また、その他の行の読み出しワード線には電位ＶＢを与え、インバータ２０１＿ｍ、２０１＿ｍ＋１の出力をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１）に格納する。
そして、第４行のメモリセルの中の１つでも、通常の読み出しに使う電位Ｖ１で得られた結果と電位Ｖ２で得られた結果が異なれば、第１行乃至第４行の全てのメモリセルのリフレッシュをおこなう。リフレッシュ後は、当然のことながら、第１乃至第３行のメモリセルのチェックの必要はない。
第４行のメモリセルのチェックでリフレッシュの必要がなかった場合には、第３行のメモリセルのチェックをおこなう。第３行の読み出しワード線６０１＿３に、通常の読み出しに使う電位Ｖ１より低い電位Ｖ２を与え、また、その他の行の読み出しワード線には電位ＶＢを与え、インバータ２０１＿ｍ、２０１＿ｍ＋１の出力をそれぞれのレジスタ（レジスタ２１０＿ｍ、レジスタ２１０＿ｍ＋１）に格納する。
そして、第３行のメモリセルの中の１つでも、通常の読み出しに使う電位Ｖ１で得られた結果と電位Ｖ２で得られた結果が異なれば、第１行乃至第３行の全てのメモリセルのリフレッシュをおこなう。リフレッシュ後は、当然のことながら、第１乃至第２行のメモリセルのチェックの必要はない。
第３行のメモリセルのチェックでリフレッシュの必要がなかった場合には、以後、同様にして、第２行、第１行のチェックをおこない、リフレッシュの必要を検討する。以上は、説明をわかりやすくするために小規模なマトリクスを用いて説明したが、より大規模なマトリクスであっても同様におこなえる。
（実施の形態７）
上記の実施の形態においては、図２（Ａ）あるいは図２（Ｂ）における読み出し回路２００に、インバータ２０１を設ける構成としたが、図９（Ａ）あるいは図９（Ｂ）のようにセンスアンプ２０４を用いてもよい。ノードＥの電位と参照電位ＶＲＥＦの大小に応じて、センスアンプ２０４の出力が変化し、メモリセルに保持されているデータを知ることができる。図９（Ａ）あるいは図９（Ｂ）に示す回路を用いても、実施の形態１乃至６で示されるのと同等なメモリセルのデータの保存状態のチェックをおこなうことができる。
なお、読み出し回路２００の回路構成を図２（Ａ）、図２（Ｂ）、図９（Ａ）あるいは図９（Ｂ）以外のものとすることも可能である。すなわち、素子トランジスタ１０３あるいは素子トランジスタ１０４の導通状態を判断できるものであればよい。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１５（Ａ）は、ノート型のパーソナルコンピュータ７００であり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１５（Ｂ）は、電子ペーパーを実装した電子書籍７１０であり、筐体７１１と筐体７１２の２つの筐体で構成されている。筐体７１１および筐体７１２には、それぞれ表示部７１３および表示部７１４が設けられている。筐体７１１と筐体７１２は、軸部７１５により接続されており、該軸部７１５を軸として開閉動作をおこなうことができる。また、筐体７１１は、操作キー７１６、電源ボタン７１７、スピーカー７１８などを備えている。筐体７１１、筐体７１２の少なくとも一には、先の実施の形態に示す半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１５（Ｃ）は、テレビジョン装置７２０であり、筐体７２１、表示部７２２、スタンド７２３などで構成されている。筐体７２１には、先の実施の形態に示す半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
上記の電子機器においては、通常、何らかの予備電源が設けられる。例えば、図１５（Ａ）に示すパーソナルコンピュータ７００においては、主として使用される電池（大抵は充電池）が取り外された状態であってもクロック信号を出すために予備の電源が内蔵されている。実施の形態１乃至７で説明した半導体メモリ装置は定期的（例えば、１ヶ月に一度や１年に一度というように半導体メモリ装置で設定されるデータ保存期間に依存する間隔）にリフレッシュ操作をおこなうことが求められる。
リフレッシュをおこなうタイミングに常に電子機器の電源が入っているとは限らないので、リフレッシュが必要なタイミングにおいては、上記の予備の電源を使用してリフレッシュをおこなうように設計してもよい。そのためには、半導体メモリ装置にリフレッシュを制御する演算回路を内蔵するとよい。
また、可能な限り主たる電源が投入されているときにリフレッシュをおこなうように設計してもよい。例えば、１年に１度リフレッシュをおこなうように設計された半導体メモリ装置であれば、１０ヶ月が経過して、最初に主たる電源が投入されたときにリフレッシュをおこない、１０ヶ月から１年の間に主たる電源が投入されることがなかった場合には、１年経過した時点で、上記の予備の電源を用いてリフレッシュをおこなうように設計してもよい。
図１５（Ａ）乃至（Ｃ）に示した電子機器はいずれも使用頻度が高く、１年以上も使用されないまま放置されることはまれであるので、予備の電源を使用する可能性は十分に少ない。一方、各種メモリカードは何年も放置される可能性が高い。そのような電子機器については、内部にリフレッシュ用の電源を設けるとよい。
図１５（Ｄ）に示すのは、ＵＳＢコネクタを有するメモリカード（通称、ＵＳＢメモリ、あるいはＵＳＢ Ｓｔｉｃｋ、Ｐｅｎ Ｄｒｉｖｅ等とも言う）７３０である。このメモリカードは主たる筐体７３１とキャップ７３２を有する。筐体７３１には、基板７３３とＵＳＢコネクタ７３７が設けられる。基板７３３には、本実施の形態１乃至７で示した半導体メモリ装置７３５と、その制御回路７３４と電源７３６を設ける。
電源７３６は各種一次電池、二次電池、あるいは電気二重層キャパシタ、各種イオンキャパシタ（リチウムイオンキャパシタ等）を用いるとよい。リフレッシュの間隔が１年以上で、半導体メモリ装置の保証期間が１０年であれば、リフレッシュは１０回以下ですむ。そのために使用する電力は微々たるものであるので、電源は十分に小さくすることが可能である。
なお、制御回路７３４は、メモリカード７３０を電子機器に挿入してデータのやりとりをおこなう際に使用される回路のみならず、リフレッシュをおこなうための回路も内蔵する。さらには、クロックを発生させる回路をも有して、電源７３６を用いて、電子機器に接続されていない状態であっても時刻を記録し、次のリフレッシュのタイミングを知らせる機能を有する。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図１５に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。
１１ 下地絶縁物
１２ 埋め込み絶縁物
１３ａ 半導体領域
１３ｂ 半導体領域
１３ｃ 半導体領域
１４ ゲート絶縁物
１５ ゲート
１６ａ 側壁絶縁物
１６ｂ 側壁絶縁物
１７ 絶縁物
１８ａ ソース
１８ｂ ドレイン
１００ メモリセル
１０１ 書き込みトランジスタ
１０２ 容量素子
１０３ 素子トランジスタ
１０４ 素子トランジスタ
２００ 読み出し回路
２０１ インバータ
２０２ 読み出しトランジスタ
２０３ 読み出しトランジスタ
２０４ センスアンプ
２１０Ａ レジスタ
２１０Ｂ レジスタ
２１０ レジスタ
３０１ Ｈのデータが書き込まれたメモリセルの特性を示す曲線
３０２ Ｌのデータが書き込まれたメモリセルの特性を示す曲線
３０３ Ｈのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
３０４ Ｈのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
４０１ Ｈのデータが書き込まれたメモリセルの特性を示す曲線
４０２ Ｌのデータが書き込まれたメモリセルの特性を示す曲線
４０３ Ｈのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
４０４ Ｈのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
５０１ Ｈのデータが書き込まれたメモリセルの特性を示す曲線
５０２ Ｍのデータが書き込まれたメモリセルの特性を示す曲線
５０３ Ｌのデータが書き込まれたメモリセルの特性を示す曲線
５０４ Ｈのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
５０５ Ｈのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
６０１ 読み出しワード線
６０２ 書き込みワード線
６０３ ビット線
６０４ 読み出しビット線
６０５ 配線
６０６ 配線
６０７ 配線
６０８ ソース線
６０９ 配線
６１０ 選択トランジスタ
６１１ 選択トランジスタ
７００ パーソナルコンピュータ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１０ 電子書籍
７１１ 筐体
７１２ 筐体
７１３ 表示部
７１４ 表示部
７１５ 軸部
７１６ 操作キー
７１７ 電源ボタン
７１８ スピーカー
７２０ テレビジョン装置
７２１ 筐体
７２２ 表示部
７２３ スタンド
７３０ メモリカード
７３１ 筐体
７３２ キャップ
７３３ 基板
７３４ 制御回路
７３５ 半導体メモリ装置
７３６ 電源
７３７ ＵＳＢコネクタ

Claims (8)

  1. 少なくとも１つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を、電荷の流出を伴わずに検査する工程と、電荷量が第１の値から一定の基準以上に変動していると判定されたメモリセルの電荷量を第２の値にする工程と、を有する半導体メモリ装置の駆動方法。
  2. 少なくとも１つの容量素子を有するメモリセルを複数有する半導体メモリ装置において、定期的あるいは不定期的にメモリセルに蓄えられた電荷量を、電荷の流出を伴わずに検査する工程と、電荷量が第１の値から一定の基準以上に変動していると判定されたメモリセルを、メモリセルとして使用しないようにメモリセルの駆動回路を設定する工程と、を有する半導体メモリ装置の駆動方法。
  3. 第１のトランジスタと第２のトランジスタと容量素子とを有する複数のメモリセルと読み出し回路を有する半導体メモリ装置において、
    第１のメモリセルは、第１のトランジスタのドレインと、第２のトランジスタのゲートと、容量素子の電極の１が互いに接続し、第１のトランジスタのゲートは第１の配線に、第２のトランジスタのソースは第２の配線に、第２のトランジスタのドレインは第３の配線に、容量素子の電極の他は第４の配線に接続し、
    読み出し回路は、第３のトランジスタを有し、
    第３のトランジスタのドレインは第３の配線に接続し、
    第４の配線に第１の電位を与えたときの第３の配線の電位が、第３のトランジスタのソースの電位と第２の配線の電位の平均値より高く、かつ、第４の配線に第１の電位より低い第２の電位を与えたときの第３の配線の電位が、第３のトランジスタのソースの電位と第２の配線の電位の平均値より低い場合に、第１のメモリセルのリフレッシュをおこなうことを特徴とする半導体メモリ装置の駆動方法。
  4. 第１のトランジスタと第２のトランジスタと容量素子とを有する複数のメモリセルと読み出し回路を有する半導体メモリ装置において、
    第１のメモリセルは、第１のトランジスタのドレインと、第２のトランジスタのゲートと、容量素子の電極の１が互いに接続し、第１のトランジスタのゲートは第１の配線に、第２のトランジスタのソースは第２の配線に、第２のトランジスタのドレインは第３の配線に、容量素子の電極の他は第４の配線に接続し、
    読み出し回路は、第３のトランジスタを有し、
    第３のトランジスタのドレインは第３の配線に接続し、
    第４の配線に第１の電位を与えたときの第３の配線の電位が、第３のトランジスタのソースの電位と第２の配線の電位の平均値より低く、かつ、第４の配線に第１の電位より高い第２の電位を与えたときの第３の配線の電位が、第３のトランジスタのソースの電位と第２の配線の電位の平均値より高い場合に、第１のメモリセルのリフレッシュをおこなうことを特徴とする半導体メモリ装置の駆動方法。
  5. 第１のトランジスタと第２のトランジスタと容量素子とを有する複数のメモリセルと読み出し回路を有する半導体メモリ装置において、
    第１のメモリセルは、第１のトランジスタのドレインと、第２のトランジスタのゲートと、容量素子の電極の１が互いに接続し、第１のトランジスタのゲートは第１の配線に、第２のトランジスタのソースは第２の配線に、第２のトランジスタのドレインは第３の配線に、容量素子の電極の他は第４の配線に接続し、
    読み出し回路は、第３のトランジスタを有し、
    第３のトランジスタのドレインは第３の配線に接続し、
    第４の配線に第１の電位を与えたときの第３の配線の電位が、第３のトランジスタのソースの電位と第２の配線の電位の平均値より低く、かつ、第４の配線に第１の電位より高い第２の電位を与えたときの第３の配線の電位が、第３のトランジスタのソースの電位と第２の配線の電位の平均値より高い場合に、第１のメモリセルを予備のメモリセルで置き換えることを特徴とする半導体メモリ装置の駆動方法。
  6. 請求項１乃至５において、ＮＡＮＤ型であることを特徴とする半導体メモリ装置の駆動方法。
  7. 請求項１乃至６において、第１のトランジスタのオフ電流が１×１０−１８Ａ以下であることを特徴とする半導体メモリ装置の駆動方法。
  8. 請求項１乃至７において、第１のメモリセルには、３値以上のデータが保存されることを特徴とする半導体メモリ装置の駆動方法。
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