JPS62128097A - 不揮発生メモリ装置 - Google Patents
不揮発生メモリ装置Info
- Publication number
- JPS62128097A JPS62128097A JP60268423A JP26842385A JPS62128097A JP S62128097 A JPS62128097 A JP S62128097A JP 60268423 A JP60268423 A JP 60268423A JP 26842385 A JP26842385 A JP 26842385A JP S62128097 A JPS62128097 A JP S62128097A
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- Japan
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- memory
- voltage
- sense
- vgs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
揮発生メモリに関するものでちる。
従来電気的に消去・書き込みが可能な不揮発生メモリと
してＭＮＯ８（５ｅｔａｔＳｉＬｉｃｏｎｒ４ｉｔｒｉ
ｄｅ−８ｉＬｉｃｏｎ ｄｉｏｘｉｄｅ ５ｉＬｉ
ｃｏｎ）メモリが一般に知られている。
してＭＮＯ８（５ｅｔａｔＳｉＬｉｃｏｎｒ４ｉｔｒｉ
ｄｅ−８ｉＬｉｃｏｎ ｄｉｏｘｉｄｅ ５ｉＬｉ
ｃｏｎ）メモリが一般に知られている。
ＭＮＯＳメモリの動作原理は、ＭＯＳ （Ｒｑｅ ｔ
ａｔ２Ｘｉｄｅ ５ｉＬｉｃｏｎ））ランジスタのゲ
ート絶縁膜としてシリコン酸化膜とシリコン窒化膜との
二重膜を用い、この二重膜の境界面またはその近傍のシ
リコン窒化膜中に電荷（キャリア）を蓄積させることに
より、トランジスタのしきい電圧（スレッショルド電圧
）を変化させて情報を記憶させるものである。
ａｔ２Ｘｉｄｅ ５ｉＬｉｃｏｎ））ランジスタのゲ
ート絶縁膜としてシリコン酸化膜とシリコン窒化膜との
二重膜を用い、この二重膜の境界面またはその近傍のシ
リコン窒化膜中に電荷（キャリア）を蓄積させることに
より、トランジスタのしきい電圧（スレッショルド電圧
）を変化させて情報を記憶させるものである。
例として、ＰチャネルＭＯＳメモリについて述べる。メ
モリトランジスタに一定のドレイン電圧をかけたときゲ
ート電圧（ＶＧ）とドレイン電流（ＩＤ）との関係は第
２図に示すようになる。第２図において、横軸はゲート
電圧（ｖＧ）、縦軸はドレイン電流（ＩＤ）であり、曲
線Ｉは消去された状態即ち正の電荷がメモリゲートから
追い出され通常のＰチャネルさ、（Ｏ８）ランジスタの
しきい電圧Ｖｃｔｔ有する場合の特性を示す。曲線■は
書き込まれた状態即ち正の電荷がメモリゲートの絶縁膜
中に蓄積された時の特性で、ＭＯＳトランジスタのしき
い電圧ｖＧ、がｖＧｌより低くなっている。
モリトランジスタに一定のドレイン電圧をかけたときゲ
ート電圧（ＶＧ）とドレイン電流（ＩＤ）との関係は第
２図に示すようになる。第２図において、横軸はゲート
電圧（ｖＧ）、縦軸はドレイン電流（ＩＤ）であり、曲
線Ｉは消去された状態即ち正の電荷がメモリゲートから
追い出され通常のＰチャネルさ、（Ｏ８）ランジスタの
しきい電圧Ｖｃｔｔ有する場合の特性を示す。曲線■は
書き込まれた状態即ち正の電荷がメモリゲートの絶縁膜
中に蓄積された時の特性で、ＭＯＳトランジスタのしき
い電圧ｖＧ、がｖＧｌより低くなっている。
基本的なメモリの読み出し回路を第３図に示す。
第３図において、４１はメモリトランジスタ、４２は負
荷抵抗、４３はセンス電圧印加回路、４４はセンス回路
である。
荷抵抗、４３はセンス電圧印加回路、４４はセンス回路
である。
センス電圧印加回路４３から印加されるセンス電圧Ｖａ
ｓｔ”第３図のＶＧＩとｖａｎの間に選ぶと、書き込ま
れているときはトランジスタ４１はオフ（ＯＦＦ）にな
り、図中Ａ点の電圧は電源電圧になる。
ｓｔ”第３図のＶＧＩとｖａｎの間に選ぶと、書き込ま
れているときはトランジスタ４１はオフ（ＯＦＦ）にな
り、図中Ａ点の電圧は電源電圧になる。
一方、消去されている時はトランジスタ４１はオン（Ｏ
Ｎ）になり、Ａ点の電圧はトランジスタ４１０オン抵抗
（ＲＯＮ）と負荷抵抗４２（ＲＬ）との抵抗分割した値
になり、ＲＯＭ ＜＜ ＲＬに選ぶとＱＶ （グランド
電位）になる、この電圧をセンス回路４４は判断し、例
えばメモリトランジスタ４１が書キ込まれている時は１
１′、消去されている時はＪｌを出力する。
Ｎ）になり、Ａ点の電圧はトランジスタ４１０オン抵抗
（ＲＯＮ）と負荷抵抗４２（ＲＬ）との抵抗分割した値
になり、ＲＯＭ ＜＜ ＲＬに選ぶとＱＶ （グランド
電位）になる、この電圧をセンス回路４４は判断し、例
えばメモリトランジスタ４１が書キ込まれている時は１
１′、消去されている時はＪｌを出力する。
しかし、メモリトランジスタ４１が書き込み状態にある
時、ゲート絶縁膜中に蓄積されている電荷は変化しない
のではなく、時間とともに減少していき、メモリトラン
ジスタのしきい電圧が消去されている時のしきい電圧に
近づいていく。そしてこれがセンス電圧Ｖｃｓｔこえる
と、メモリの状態はゝ１“から１０′に変化してしまう
。このｑ″１“から１０＃にメモリの状態が変化するま
での時間を、一般にデータ保持時間と呼び、不揮発生メ
モリの重要な特性である。このようなデータの喪失を防
ぐためには、常時りフレッシュを行なうことが考えられ
るが、この種のメモリはデータの書き換え回数にも制限
があり、むやみにデータをリフレッシュするわけにはい
かない。
時、ゲート絶縁膜中に蓄積されている電荷は変化しない
のではなく、時間とともに減少していき、メモリトラン
ジスタのしきい電圧が消去されている時のしきい電圧に
近づいていく。そしてこれがセンス電圧Ｖｃｓｔこえる
と、メモリの状態はゝ１“から１０′に変化してしまう
。このｑ″１“から１０＃にメモリの状態が変化するま
での時間を、一般にデータ保持時間と呼び、不揮発生メ
モリの重要な特性である。このようなデータの喪失を防
ぐためには、常時りフレッシュを行なうことが考えられ
るが、この種のメモリはデータの書き換え回数にも制限
があり、むやみにデータをリフレッシュするわけにはい
かない。
現在、市場で保証されている保持時間は１０年が最高で
ありこれ以上の保持時間を保証するのは製造上むずかし
いとされているう 本発明は、このような問題を解消するためＫなされたも
ので、メモＩＪ ）ランジスタ単体の保持時間が短くて
もメモリ装置として長い保持時間を有する不揮発生メモ
リ装置を得ることを目的とする。
ありこれ以上の保持時間を保証するのは製造上むずかし
いとされているう 本発明は、このような問題を解消するためＫなされたも
ので、メモＩＪ ）ランジスタ単体の保持時間が短くて
もメモリ装置として長い保持時間を有する不揮発生メモ
リ装置を得ることを目的とする。
本発明に係る不揮発生メモリ装置は、通常のデータ読み
出し時の第１のセンス電圧と書き込み状態のメモリトラ
ンジスタのしきい値電圧に向けて一定の電圧だけシスト
した第２のセンス電圧とを印加し、両者の読み出したデ
ータが異なるときデータの再書き込みを行なうようにし
たものである。
出し時の第１のセンス電圧と書き込み状態のメモリトラ
ンジスタのしきい値電圧に向けて一定の電圧だけシスト
した第２のセンス電圧とを印加し、両者の読み出したデ
ータが異なるときデータの再書き込みを行なうようにし
たものである。
書き込み状態のしきい値電圧が一定以上変化すると、リ
フレッシュが行なわれ、データの破壊を未然に防ぐ。
フレッシュが行なわれ、データの破壊を未然に防ぐ。
以下、本発明の一実施例を図について説明する。
第１図において、１１はメモリアレイ、１２はセンス電
圧印加回路、１３はセンス回路、１４はアドレスデコー
ダ、１５は消去・書き込み制御回路、１６はメモリデー
タ比較回路である。
圧印加回路、１３はセンス回路、１４はアドレスデコー
ダ、１５は消去・書き込み制御回路、１６はメモリデー
タ比較回路である。
まず、データを書き込む場合は、与えられたアドレス入
力に対応したメモリアレイ１１０番地のワード（ｗｏ
ｒｄ ：語）のメモリのデータを消去・書き込み制御回
路１５で消去し、次に与えられたデータ入力の中で％１
″のビットだけを書き込む。
力に対応したメモリアレイ１１０番地のワード（ｗｏ
ｒｄ ：語）のメモリのデータを消去・書き込み制御回
路１５で消去し、次に与えられたデータ入力の中で％１
″のビットだけを書き込む。
データを読み出す場合は与えられたアドレス入力に対応
したメモリアレイ１１０番地のメモリトランジスタにセ
ンス電圧（ｖａｓ）を印加し、センス回路１３でメモリ
の状態を読み出し出力する。このとき、同時にＶＧＳと
メモリトランジスタが書き込まれたときのしきい電圧ｖ
Ｇｎとの間の適当な電圧Ｖａｓ’ｔセンス電圧として印
加しメモリの状態を読み出す。ＶＧＳとＶａｓ’を印加
した時読み出される値が異なるときは、消去・書き込み
制御回路１５により、Ｖｃｓｔ印加した時の出力データ
を書き込む。
したメモリアレイ１１０番地のメモリトランジスタにセ
ンス電圧（ｖａｓ）を印加し、センス回路１３でメモリ
の状態を読み出し出力する。このとき、同時にＶＧＳと
メモリトランジスタが書き込まれたときのしきい電圧ｖ
Ｇｎとの間の適当な電圧Ｖａｓ’ｔセンス電圧として印
加しメモリの状態を読み出す。ＶＧＳとＶａｓ’を印加
した時読み出される値が異なるときは、消去・書き込み
制御回路１５により、Ｖｃｓｔ印加した時の出力データ
を書き込む。
このととにより、メモリの書き込み状態にあるしきい電
圧が消去状態に近づいて来たことあるいはその逆の場合
を感知し、メモリのリフレッシュ全行なうことでメモリ
のデータ保持時間を伸ばすことができる。
圧が消去状態に近づいて来たことあるいはその逆の場合
を感知し、メモリのリフレッシュ全行なうことでメモリ
のデータ保持時間を伸ばすことができる。
上記実施例ではＭＮ ＯＳメモリについて述べたが、本
発明は他の不揮発生メモリ装置、例えばフローティング
ゲートヲ用いた不揮発生メモリ装置にも応用することが
出来る。
発明は他の不揮発生メモリ装置、例えばフローティング
ゲートヲ用いた不揮発生メモリ装置にも応用することが
出来る。
以上説明したように、本発明によれば、読み出し時に所
定の第１のセンス電圧と書き込み状態のメモリトランジ
スタのしきい値電圧側に一定電圧だけシフトした第２の
センス電圧とを印加し、両者の読み出したデータが異な
るときデータの再書き込みを行なうことにより、不揮発
生メモリ装置のメモリの保持特性をメモリ単体の保持特
性よりもはるかに長くすることができるという効果があ
る。その場合、リフレッシュは本当に必要な場合にしか
行なわれないため、書き込み回数の制限の問題も回避で
きる。
定の第１のセンス電圧と書き込み状態のメモリトランジ
スタのしきい値電圧側に一定電圧だけシフトした第２の
センス電圧とを印加し、両者の読み出したデータが異な
るときデータの再書き込みを行なうことにより、不揮発
生メモリ装置のメモリの保持特性をメモリ単体の保持特
性よりもはるかに長くすることができるという効果があ
る。その場合、リフレッシュは本当に必要な場合にしか
行なわれないため、書き込み回数の制限の問題も回避で
きる。
第１図は本発明の一実施例を示すブロック図、第２図は
メモリトランジスタのゲート電圧とドレイン電流との関
係を示す図、第３図は基本的なメモリ読み出し回路の構
成例を示す回路図である。 １１０．・、メモリアレイ、１２ ” １１ ｅ・セン
ス電圧印加回路、１３・・φ拳センス回路、１４・・Φ
・アドレスデコーダ、１５・・・・消去・書き込み制御
回路、１６・・・・メモリデータ比較回路。 代 理 人 大 岩 増 ４第１図 第２図
メモリトランジスタのゲート電圧とドレイン電流との関
係を示す図、第３図は基本的なメモリ読み出し回路の構
成例を示す回路図である。 １１０．・、メモリアレイ、１２ ” １１ ｅ・セン
ス電圧印加回路、１３・・φ拳センス回路、１４・・Φ
・アドレスデコーダ、１５・・・・消去・書き込み制御
回路、１６・・・・メモリデータ比較回路。 代 理 人 大 岩 増 ４第１図 第２図
Claims (1)
- 不揮発生メモリ素子と、上記メモリ素子のゲートにセン
ス電圧を印加し上記メモリの状態を読み出すセンス回路
、上記メモリ素子の消去書き込みを制御する制御回路と
を備え、メモリの読み出し時に、所定の第１のセンス電
圧をメモリ素子のゲートに印加し読み出し動作を行なう
とともに、第１のセンス電圧とメモリが書き込まれた時
のメモリトランジスタのしきい電圧との間にある第２の
センス電圧を印加して読み出し動作を行ない、第１と第
２のセンス電圧を印加したときの上記センス回路より出
力される値が異なつたときに、第１のセンス電圧を印加
したとき出力される値をメモリ素子に書き込むようにし
たことを特徴とする不揮発生メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268423A JPS62128097A (ja) | 1985-11-27 | 1985-11-27 | 不揮発生メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268423A JPS62128097A (ja) | 1985-11-27 | 1985-11-27 | 不揮発生メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128097A true JPS62128097A (ja) | 1987-06-10 |
Family
ID=17458277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268423A Pending JPS62128097A (ja) | 1985-11-27 | 1985-11-27 | 不揮発生メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128097A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724285A (en) * | 1996-03-08 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Flash memory PC card capable of refreshing data a predetermined time after the PC card is removed from a host |
| US6075731A (en) * | 1999-01-21 | 2000-06-13 | Mitsubishi Denki Kabushiki Kaisha | Memory control apparatus having data retention capabilities |
| JP2006338789A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2011070735A (ja) * | 2009-09-28 | 2011-04-07 | Hitachi Ltd | 半導体装置、及び、記憶セルの記憶状態の補正方法 |
| JP2015167063A (ja) * | 2010-08-16 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
-
1985
- 1985-11-27 JP JP60268423A patent/JPS62128097A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724285A (en) * | 1996-03-08 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Flash memory PC card capable of refreshing data a predetermined time after the PC card is removed from a host |
| US6075731A (en) * | 1999-01-21 | 2000-06-13 | Mitsubishi Denki Kabushiki Kaisha | Memory control apparatus having data retention capabilities |
| JP2006338789A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2011070735A (ja) * | 2009-09-28 | 2011-04-07 | Hitachi Ltd | 半導体装置、及び、記憶セルの記憶状態の補正方法 |
| JP2015167063A (ja) * | 2010-08-16 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
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