KR970051349A - 비휘발성 반도체 메모리 및 과소거된 메모리셀의 임계 전압 상승 방법 - Google Patents

비휘발성 반도체 메모리 및 과소거된 메모리셀의 임계 전압 상승 방법 Download PDF

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Abstract

비휘발성 부동 게이트 메모리셀 어레이서, 메모리셀은 그 임게 전압이 거의 0전압이 되거나 심지어 약간 부극성이 될 정도로 과소거(over-srase)될 수 있다. 과소거된 셀을 보정하고 그 임계 전압을 정상 레벨로 상승시키기 위해, 비휘발성 메모리는, 메모리셀 어레이의 비트선에 프로그래밍 전압(약 5V)을 인가하고 메모리셀 어레이의 워드선에 더 낮은 전압(약2V)을 인가하는 제어 회로를 포함한다. 정상셀이 영향을 받지 않도록 상기 더 낮은 전압은 정상셀에서의 임계 전압(예컨대 3V)보다 낮게 선택된다. 그러나, 과소거된 상태의 셀은 상기 더 낮은 임계 전압에 의해 활성 상태가 되어 도통되기 시작할 것이다. 과소거된 메모리셀에는 채널 전류가 흐르고, 이 채널 전류가 메모리셀의 부동 게이트로 흐름에 의해 유발된 채널 열전자는 메모리셀의 임계 전압 (VTM)을 정상 레벨로 상승시킨다.
대표도 : 제1도

Description

비휘발성 반도체 메모리 및 과소거된 메모리셀의 임계 전압 상승 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 과소거된 셀 보정 구조 및 방법을 실현하는 예시적이 ㄴ비휘발성 반도체 메모리의 블록도.

Claims (20)

  1. 행과 열 방향으로 배열된 다수의 메모리셀과; 상기 메모리셀을 열방향으로 접속시키는 다수의 제1의 선과; 상기 메모리셀을 행방향으로 접속시키는 다수의 제2의 선과; 상기 메모리셀에 기록된 데이터를 소거하는 소거 회로 및; 상기 다수의 제2의 선에 제1전압을 인가하고 상기 다수의 제1의 선을 상기 제1의 선이 판독될때 설정되는 전압보다 낮은 제2전압으로 바이어싱하는 제어기를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 제어기는 과소거된 메모리셀을 검출하는 수단을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 제어기는 전압을 인가하기 전게 과소거된 메모리셀을 검출하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 제2항에 있어서, 상기 제어기는 상기 과소거된 메모리셀을 검출하기 전에 상기 과소거된 메모리셀에 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  5. 제1항에 있어서, 상기 제어기는, 상기 메모리셀을 다수이 소정 부분으로 분활하고, 상기 메모리셀의 상기 다수의 소정 부분중 제1의 소정 부분에 전압을 상기 메모리셀의 상기 다수의 소정 부분중 제2의 소정부분에 상기 전압을 인가하기 전에 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  6. 제1항에 있어서, 상기 다수의 메모리셀은 각각 부동 게이트를 갖는 전기적으로 기록 및 소거 가능한 메모리셀을 포함하고, 상기 메모리는, 어드레스 신호를 입력으로 가지고 상기 제1의 선을 선택하는 X-디코더와; 상기 어드레스 신호를 입력으로 가지고 상기 제2의 선을 선택하는 Y-디코더와; 상기 메모리셀에 저장된 데이터를 판톡하는 감지 증폭기 및 ; 입력 데이터에 따라 상기 메모리셀에 데이터를 기록하는 기록 회로를 포함하는데, 상기 제1전압은 약 1볼트인 것을 특징으로 하는 비휘발성 반도체 메모리.
  7. 제1항에 있어서, 상기 제1의 선은 워드선을 포함하고 상기 제2의 선은 비트선을 포함하며, 상기 제2전압은 약 2볼트인 것을 특징으로 하는 비휘발성 반도체 메모리.
  8. 제1항에 있어서, 상기 비휘발성 반도체 메모리는 칩상의 중앙 처리 유닛을 갖는 침에서 실현되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  9. 제1항에 있어서, 상기 비휘발성 반도체 메모리는 외부 중앙 처리 유닛을 갖는 침에서 실현되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  10. 제1항에 있어서, 상기 다수의 제2의 선 모두에 소정 전압을 인가하고, 상기 메모리셀 어레이를 상기 제2의 선방향으로 다수의 블록으로 분할하고, 상기 제1의 선이 동시에 판독될 때 설정되는 전압보다 낮게 상기 제1의 선을 순차적으로 바이어싱하고, 상기 블록내에 존재하는 과소거 상태의 메모리셀을 상기 블록 단위로 복원하는 수단을 더 포함하는 것윽 특징으로 하는 비휘발성 반도체 메모리.
  11. 제1과 제2방향으로 배열된 다수의 메모리셀을 포함하는 메모리 셀 어레이와; 상기 메모리셀을 제1방향으로 접속시키는 다수의 제1의 선과; 상기 메모리셀을 제2방향으로 접속시키는 다수의 제2의 선 및; 과소거 상태의 메모리셀의 임계 전압(VTM)이 과소거되지 않은 메모리셀의 임계 전압으로 상승되도록, 상기 다수의 제2의 선에 제1전압을 인가하고 상기 다수의 제1의 선을 제2전압으로 바이어싱하는 제어기를 포함하는데, 상기 제2전압은 제1의 선을 판독하는데 사용된 전압보다 낮은 것을 특징으로 하는 비휘발성 반도체 메모리.
  12. 제11항에 있어서, 상기 제1의 선은 워드선을 포함하고 상기 제2의 선은 비트선을 포함하며, 어드레스 신호를 입력 신호로 가지고 상기 워드선을 선택하는 X-디코더와; 어드레스 신호를 입력 신호로 가지고 상기 비트선을 선택하는 Y-디코더와; 상기 메모리셀에 저장된 데이터를 판톡하는 감지 증폭기와 ; 입력 데이터에 따라 상기 메모리셀에 데이터를 기록하는 기록 회로 및; 상기 메모리셀에 기록된 데이터를 소거하는 소거 휘로를 더 포함하는데, 상기 제1전압은 약 3 내지 8볼트의 범위에 있는 특징으로 하는 비휘발성 반도체 메모리.
  13. 제11항에 있어서, 상기 제2전압은 약 0 내지 3볼트의 범위에 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
  14. 메모리셀 어레이에서 과소거된 메모리셀의 임계 전압을 상승시키는 방법에 있어서, 상기 메모리셀 어레이의 다수의 제1의 선에 제1전압을 인가하는 단계 및 ; 상기 메모리셀 어레이의 다수의 제2의 선에 과소거되지 않은 상태의 메모리셀의 임계 전압보다 낮은 제2전압을 인가하는 단계를 포함하는 것을 특징으로 하는 과소거된 메모리셀의 임계 전압 상습 방법.
  15. 제14항에 있어서, 상기 제1전압은 약 3 내지 8볼트의 범위에 있는 것을 특징으로 하는 과소거된 메모리셀의 임계 전압 상습 방법.
  16. 제14항에 있어서, 상기 제2전압은 약 0 내지 3볼트의 범위에 있는 것을 특징으로 과소거된 메모리셀의 임계 전압 상습 방법.
  17. 제14항에 있어서, 상기 제1전압은 약 3 내지 8볼트의 범위에 있으며, 상기 제2전압은 약 0 내지 3볼트의 범위에 있는 것을 특징으로 과소거된 메모리셀의 임계 전압 상습 방법.
  18. 제14항에 있어서, 상기 제1전압을 인가하는 단계와 상기 제2전압을 인가하는 단계 이전에, 상기 메모리셀 어레이에 과소거된 셀이 존재하는지의 여부를 결정하지 단계를 더 포함하는 것을 특징으로 하는 과소거된 메모리셀의 임계 전압 상승 방법.
  19. 제14항에 있어서, 상기 제1전압을 인가하는 단계와 상기 제2전압을 인가하는 단계는, 상기 메모리셀 어레이에 과소거된 셀이 존재하는지의 여부를 결정하지 않고 제1전압과 제2전압을 인가하는 것을 특징으로 하는 과소거된 메모리셀의 임계 전압 상승 방법.
  20. 제14항에 있어서, 상기 제2의 선을 제1부분과 제1부분으로 분할하는 단계와; 상기 제2의 선의 상기 제1부분에 소정의 시간 기간 동안 상기 제2전압을 인가하는 단계 및; 상기 제2의 선의 상기 제2부분에 또다른 소정의 시간 기간 동안 상기 제2전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 과소거된 메모리셀의 임계 전압 상승 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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