KR100873539B1 - 비휘발성 반도체 메모리 장치의 임계값 판독 방법 및비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치의 임계값 판독 방법 및비휘발성 반도체 메모리 장치 Download PDF

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Abstract

비휘발성 반도체 메모리 장치의 임계 전압 판독 방법이 개시된다. 이 임계 전압 판독 방법은 선택 게이트를 비도전성 상태로 유지하면서 제1 임계 전압 측정 판독 전압을 워드선에 인가하며, 그 다음, 선택 게이트를 도전성으로 만들어서 상기 제1 데이터의 임계 전압을 판독할 시에 제1 데이터의 임계 전압을 판독한다. 그 다음, 선택 게이트를 도전성 상태로 유지하면서 제2 임계 전압 측정 판독 전압을 워드선에 인가하여 상기 제2 데이터의 임계 전압을 판독할 시에 제2 데이터의 임계 전압을 판독한다.
비휘발성 반도체 메모리 장치, 비휘발성 반도체 메모리 장치의 임계 전압

Description

비휘발성 반도체 메모리 장치의 임계값 판독 방법 및 비휘발성 반도체 메모리 장치{THRESHOLD VALUE READ METHOD OF NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 일 예를 보여주는 블록도.
도 2는 도 1에 도시된 메모리 셀 어레이의 일 예를 보여주는 도.
도 3은 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 임계 전압 판독 동작의 흐름의 일 예를 보여주는 흐름도.
도 4는 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 임계 전압 판독 동작을 보여주는 동작 파형도.
도 5는 메모리 셀의 임계 전압의 분포를 보여주는 도.
도 6은 참조예에 따른 반도체 집적회로 장치의 메모리 셀 어레이를 보여주는 도.
도 7은 참조예에 따른 반도체 집적회로 장치의 검증 판독 동작을 보여주는 동작 파형도.
도 8은 참조예에 따른 반도체 집적회로 장치의 임계 전압 판독 동작을 보여주는 동작 파형도.
도 9는 비트선 전압과 시간 사이의 관계를 보여주는 도.
도 10은 비트선 전압과 시간 사이의 관계를 보여주는 도.
도 11은 비트선 전압과 시간 사이의 관계를 보여주는 도.
도 12는 비트선 전압과 시간 사이의 관계를 보여주는 도.
도 13은 비트선 전압과 시간 사이의 관계를 보여주는 도.
도 14는 비트선 전압과 시간 사이의 관계를 보여주는 도.
도 15는 메모리 셀의 임계 전압 분포를 보여주는 도.
도 16은 비트선 전압과 시간 사이의 관계를 보여주는 도.
도 17은 메모리 셀의 임계 전압 분포를 보여주는 도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 로우 디코더
101 : NAND 플래시 메모리 칩
102 : 메모리 셀
104 : I/O 버퍼
106 : 페이지 버퍼
108 : 제어 회로
110 : 전압 발생 회로
112 : 스위치
118 : 기록 제어 회로
본 출원은 2005년 12월 13일자로 제출된, 종래의 일본 특허출원 제2005-359337호에 기초한 것으로, 그로부터 우선권의 이득을 청구하고, 그 전체 내용은 여기 참고로서 포함된다.
본 발명은 비휘발성 반도체 메모리 장치에 관한 것이며, 더욱 상세하게는 재기록 가능한 비휘발성 반도체 메모리 장치의 임계 전압을 판독하는 임계 전압 판독 방법 및 그 판독 방법을 실행하는데 사용되는 비휘발성 반도체 메모리 장치에 관한 것이다.
최근, 재기록 가능한 비휘발성 반도체 메모리 장치의 메모리 성능, 예를 들어, NAND 플래시 메모리의 메모리 성능이 지속적으로 증가 되고 있다. 메모리 성능을 증가하기 위한 기술로서, 메모리 셀을 소형화하고, 다중레벨 형태로 메모리 데이터를 형성하는 기술이 제공된다. 다중레벨 플래시 메모리의 메모리 셀의 임계 전압의 분포는 바이너리 메모리보다 좁으며, 임계 전압에 대한 제어 동작은 바이너리 메모리에서보다 정확하다. 또한 워드선에 인가된 복수의 판독 전압이 요구되기 때문에, 정확한 임계 전압 제어 동작을 정밀하게 수행할 필요가 있다.
임계 전압 제어 동작을 정밀하게 수행하기 위하여, 예를 들어, 페이지 버퍼와 같은 데이터 기록 회로의 고정밀 회로 설계를 행할 필요가 있다. 고정밀 회로 설계를 행하기 위해서는, 장치 그 자체로부터 실질적인 정보를 얻고 그 실질적인 정보를 그 회로 설계에 피드백하는 것이 바람직하다.
실질적인 정보를 얻는 동작의 일 예로서, "메모리 셀의 임계 전압 분포의 측정" 이라는 항목이 제공된다. 이 항목은, 데이터를 메모리 셀에 실질적으로 기록한 후에, 그 장치 자체로부터 임계 전압 분포의 형태를 실질적으로 판독하고 체크하는 것이다. 이 때 얻어진 정보는, 기록 검증 동작 또는 판독 동작에 사용되는 타이밍 설정값과 같은 임계 전압, 및 워드 및 비트선에 인가된 전압을 제어하기 위한 다양한 제어 파라미터를 결정하기 위하여 사용된다.
그러나, 판독 임계 전압의 정확성이 그리 높지 않다면, 또는 임계 전압 분포를 추정하는 기능이 우수하지 않다면, 이것은 다중레벨 데이터를 저장하는 플래시 메모리의 최적화에 좋지 않은 영향을 미칠 것이다.
선택 게이트 및 각각이 임계 전압에 따른 3개 이상의 데이터 항목을 저장하는 메모리 셀들을 갖는 메모리 셀 유닛을 포함하며, 선택 게이트를 비도전성 상태로 유지하면서 제1 검증 판독 전압을 워드선에 인가하고, 그 다음 그 선택 게이트를 도전성으로 만들어서 상기 3개 이상의 데이터 항목 중에서 제1 데이터를 검증하고, 선택 게이트를 도전성 상태로 유지하면서 제1 검증 판독 전압을 제2 검증 전압으로 변경하여 상기 제1 데이터 이후에 상기 3개 이상의 데이터 항목 중에서 제2 데이터를 검증하는, 본 발명의 제1 측면에 따르는 비휘발성 반도체 메모리 장치의 임계 전압 판독 방법은, 선택 게이트를 비도전성 상태로 유지하면서 상기 워드선에 제1 임계 전압 측정 판독 전압을 인가한 다음 선택 게이트를 도전성으로 만들어서 상기 제1 데이터의 임계 전압을 판독할 시에 제1 데이터의 임계 전압을 판독하는 단계, 및 상기 선택 게이트를 도전성 상태로 유지하면서 상기 워드선에 제2 임계 전압 측정 판독 전압을 인가하여 상기 제2 데이터의 임계 전압을 판독할 시에 제2 데이터의 임계 전압을 판독하는 단계를 포함한다.
본 발명의 제2 측면에 따르는 비휘발성 반도체 메모리 장치는 선택 게이트 및 각각이 임계 전압의 레벨에 따른 3개 이상의 데이터 항목을 저장하는 메모리 셀들을 갖는 메모리 셀 유닛과, 그 메모리 셀에 대이터를 기록하는 기록 동작을 제어하는 기록 제어 회로를 포함하며, 상기 기록 제어 회로는 선택 게이트를 비도전성 상태로 유지하면서 제1 검증 판독 전압을 워드선에 인가하고, 그 다음 선택 게이트를 도전성으로 만들고, 검증 판독 동작시에 상기 선택 게이트를 도전성 상태로 유지하면서 상기 제1 검증 판독 전압을 제2 검증 전압으로 변화시키고, 상기 선택 게이트를 비도전성 상태로 유지하면서 제1 임계 전압 측정 판독 전압을 워드선에 인가한 다음, 제1 데이터의 임계 전압을 판독할 시에 상기 선택 게이트를 도전성으로 만들고, 제2 데이터의 임계 전압을 판독할 시에 상기 선택 게이트를 도전성 상태로 유지하면서 제2 임계 전압 측정 판독 전압을 상기 워드선에 인가한다.
본 발명의 실시예를 설명하기 전에 본 발명의 실시예의 참조예에 따른 반도체 집적회로 장치의 임계 전압 판독 동작이 설명된다.
(참조예)
참조예에 따른 반도체 집적회로 장치는 다중레벨 메모리이다. 이 메모리 셀의 임계 전압의 분포는 도 5에 도시된다. 이 예에서, 소거 상태의 임계 전압은 네 거티브 전압이며, 기록 상태의 임계 전압은 3개의 레벨; "A", "B", 및 "C"를 갖는다.
(검증 판독 동작)
도 7은 참조예에 따른 반도체 집적회로 장치의 검증 판독 동작을 보여주는 동작 파형도이다.
이 경우에, 도 7에 도시된 검증 판독 동작은, "B" 레벨 및 "C" 레벨이 기록될 때 실행된다고 가정된다.
"B" 레벨로 기록된 비트는, 선택된 워드선의 전압이 V_BV로 설정되는 시간 주기에 체크되고, "C" 레벨로 기록된 비트는, 선택된 워드선의 전압이 V_CV로 설정되는 시간 주기에 체크된다. 보다 상세하게는, "B" 레벨로 기록된 비트에 대한 기록 동작의 완료는, 비트선 전위가 시간 T1 내지 시간 T4의 주기 내에서 Vpre에서 Vsen로 낮아졌는지의 여부에 따라서 판단된다. 비트선 전위가 시간 T4에서 Vsen보다 낮다면, 이것은, 임계 전압을 정의하는 미리 설정된 셀 전류보다 큰 셀 전류가 흐른다는 것을 의미한다. 따라서, 대응하는 비트는 기록에 불충분한 것으로 판정되어, 기록 제어가 시간 T4에서 실행되어 Vsen 보다 높은 비트선 전위가 남게 되도록 한다. 유사하게, "C" 레벨로 기록된 비트에 대한 기록 동작의 완료는, 비트선 전위가 시간 T6 내지 시간 T7의 주기에서 Vpre에서 Vsen로 낮아졌는지의 여부에 따라서 판단된다. 또한 "C" 레벨에 대하여, 기록 제어는 시간 T7에서 수행되어, 비트선 전압이 Vsen 보다 높게 되도록 한다.
도 6은 참조예에 따른 반도체 집적회로 장치의 메모리 셀 어레이를 보여주는 도이다. 이 도면은 NAND 플래시 메모리의 메모리 셀과 로우 디코더 사이의 접속 관계를 보여준다.
도 6에 도시된 바와 같이, 워드선(WL)은 로우 디코더(100)에 의해 구동된다. 로우 디코더(100)는 메모리 셀 어레이(102)의 일측에 배열되며, 워드선(WL)의 일측단에 로우 디코더가 접속된다. NAND 플래시 메모리는 고밀도 및 대용량을 위해 특정된 메모리 구조 및 동작을 실현한다. 그러므로, 이것은 예를 들어 2kBytes 또는 4kBytes의 다른 반도체 메모리와 비교하여, 매우 긴 워드선(WL)을 갖는다. 즉, 워드선(WL)은 매우 큰 CR 시상수를 갖는다. 워드선(WL)이 매우 큰 CR 시상수를 갖기 때문에, 로우 디코더(100)에 인접하는 각 워드선(WL)의 단부에서의 전압 증가 속도와 로우 디코더(100)로부터 먼 단부에서의 전압 증가의 속도 사이에서 수 ㎲의 큰 시간차가 발생한다. 도 7에서는, 인접하는 단부에서의 파형을 참조부호 "C_near"로 표시하며, 먼 단부에서의 파형을 참조부호 "C_far"로 표시한다.
"B" 레벨의 검증 판독 동작은, 선택 게이트(SG1)가 도전성으로 되는 시간 T1 이후에 수행된다. 시간 T1은 "B" 레벨 검증 판독 전압(V_BV)을 워드선(WL)으로 인가하는 시간 T0 이후에 온다. 시간 T1에서, 인접 단부 및 먼 단부에서의 양자의 워드선(WL)의 전압은 검증 판독 전압(V_BV)에 도달한다.
이에 반해, "C" 레벨 검증 판독 동작은, 선택 게이트(SG1)을 도전성으로 유지하면서, 워드선(WL)의 전압을 "B" 레벨 검증 판독 전압(V_BV)에서 "C" 레벨 검증 판독 전압(V_CV)으로 증가시킴으로써 수행된다. 워드선(WL)의 전압은 시간 T6에서 전압 V_CV 로 증가된다. 시간 T6에서, 인접 단부에서의 워드선(WL)의 전압은 짧은 시간 주기에 전압 V_CV에 도달하며, 먼 단부에서의 워드선(WL)의 전압은 전압 V_CV에 도달하기 위하여 더 긴 비트가 걸린다. 그러므로, 먼 단부 근처의 비트(이후에는 먼 비트라고 함)의 비트선(BL)의 전압이 낮아지기 시작하는 시간은, 인접 단부 근처의 비트(이후 인접 비트라 함)의 비트선(BL)의 전압이 낮아지기 시작하는 시간에 뒤쳐져 있다. 이 현상은 도 9에서 확대 형태로 도시된다.
먼 비트의 비트선(BL)의 방전 시간에서의 지연의 결과로서, 판독 시간 T7까지의 실질적인 비트선 방전 주기가 어느 정도까지 단축된다. 비트선(BL)에서의 전압이 Vpre에서 Vsen으로 감소되는 이 비트선 방전 상태가, 기록 검증 판정 상태이다.
임계 전압이, 검증 판독 동작에 의하여 각 메모리 셀로 기록될 때, 판독 동작은 유사한 동작 파형을 사용하여 또한 수행된다. 즉, 도 5에 도시된 바와 같은 데이터 판독을 위한 대응 마진(relative margin)은, 도 7에 도시된 타이밍을 사용하여, 선택된 워드선(WL)에서의 전압을, V_BV에서 V_BR로 변화하고 V_CV에서 V_CR로 변화함으로써 확보할 수 있다.
따라서, 전압 V_CV가 워드선(WL)에 인가되는 판독 동작에서, 검증 동작에 의하여 제어된 임계 전압이 "B"의 임계 전압에 매우 가깝지 않다면, 비록 인접 및 먼 비트가 실질적인 비트선 방전 시간이 다르다고 할지라도, 대응 판독 마진은 확보될 수 있다.
(임계값 판독 동작)
도 8은 참조예에 따른 반도체 집적회로 장치의 임계 전압 판독 동작을 보여 주는 동작 파형도이다.
임계 전압 판독 동작은, 반도체 집적회로 장치의 외부로부터 임계 전압 측정 판독 전압(V_cgext)을 워드선(WL)으로 인가함으로써 수행된다.
판독 동작은, 미리 설정된 전압의 단위로 전압 V_cgext를 변화시키면서 반복한다. 이 과정 중에, 전압 V_cgext의 어느 값에서 비트선(BL)에서의 전압이 센스 전압(Vsen) 이하인지 혹은 이상인지를 판단하여 메모리 셀의 임계값 분포를 얻는다.
도 8에서, "C" 레벨 임계 전압의 분포가 체크될 때 실행된 임계 전압 판독 동작이 도시된다.
도 8에 도시된 바와 같이, 이 예의 "C" 레벨 임계 전압 판독 동작은, 선택 게이트(SG1)가 도전성으로 되는 시간 T1 이후에 실행된다. 시간 T1은, 전압 V_cgext가 워드선(WL)에 인가되는 시간 T0 이후에 온다. 시간 T1에서, 인접 단부 및 먼 단부에서의 워드선(WL)의 양자 전압은 전압 V_cgext에 도달한다. 즉, 먼 비트의 비트선(BL)의 전압이 낮아지기 시작하는 시간은, 비록 "C" 레벨 임계 전압 판독 동작이 수행된다고 할지라도, 인접 비트의 비트선(BL)의 전압이 낮아지기 시작하는 시간에 뒤처지지 않을 것이다. 이 현상은 도 10에서 확대된 형태로 도시된다.
"전압이 낮아지기 시작하는 시간이 지연되지 않는다"라는 것은 검증 판독 동작의 조건(condition)과는 다른 조건에서 데이터가 판독된다는 것을 의미한다.
이것은, 실질적으로 검출된 임계 전압 분포가, 이제 설명되는 바와 같이, 일 반 판독 동작 또는 검증 판독 동작 중에 센스 증폭기의 판단에 의하여 얻어진 임계 전압 분포와는 다르게 되는 상황을 야기한다.
도 11 내지 13은 각각 비트선 전압과 시간 사이의 관계를 보여주는 도이다.
도 11 내지 13은 칩 내에서 일반 판독 또는 검증 동작 중에 센스 증폭기에 의하여 얻어진 임계 전압 분포를 시각화한다. 도 11은 인접 비트의 경우를 보여주며, 도 12는 먼 비트의 경우를 보여주며, 도 13은 인접 비트와 먼 비트 양자의 경우를 보여준다.
실제로, 메모리 셀의 임계 전압은 하나의 전압 지점에 분포되어 있는 것이 아니라 임의의 전압 범위에서 분포된다.
도 11 및 12에 도시된 Vtw는 임계 전압 분포에 대응하는 비트선 방전 파형에서의 차를 나타낸다.
임계 전압 분포 Vtw의 하한점은 Vtlow 이며, 상한점은 Vthigh이다. 도 11 내지 13에 도시된 바와 같이, 비트선 전압은 Vtlow의 경우에서 급속하게 낮아지며, 비트선 전압은 Vthigh의 경우에 천천히 낮아진다. 임계값 전압 판독 동작에 있어서, 예를 들어, Vtlow는, 워드선(WL)의 전압 V_cgext를 낮게 유지하면서 비트선(BL)의 전압이 센스 전압(Vsen)에 도달할 때 관찰된다. 또한, Vthigh는, 워드선(WL)의 전압 V_cgext를 높게 유지하면서 비트선(BL)의 전압이 센스전압(Vsen)에 도달할 때 관찰된다.
즉, 도 7을 참조하여 설명된 칩에서의 일반 검증 판독 동작에서, 센스 증폭기는, 메모리 셀의 임계 전압 분포(Vtw_chip)로서, 비트선(BL)에서의 전압 내의 감 소범위(Vtlow 내지 Vthigh)를 감지한다. 사실, 도 13에서의 Vtw_chip는 도 5에서의 임계 전압 분포 Vtw_chip에 대응하는 비트선 방전 파형에서의 차를 나타낸다. 중요한 것은, 인접 및 먼 비트의 비트선 방전 파형 사이의 오버랩의 정도가 비트선 전압이 감지되는 시점 근처에서 높다는 것이다.
도 14는, 먼 비트의 비트선(BL)의 전압이 낮아지기 시작하는 시점이 인접 비트의 비트선(BL)의 전압이 낮아지기 시작하는 시점에 뒤처지지 않는 경우가 도시된다.
도 14에 도시된 바와 같이, "전압이 낮아지기 시작하는 시점이 지연되지 않는다"의 경우에, 비트선(BL)의 전압이 낮아지는 범위가 확대된다.
여기에서는, T6 및 T7 사이에 설정된 비트선 방전 시간은, 임계 전압 판독 중에 T1 내지 T4 사이에 설정된 것과 실질적으로 동일한 것으로 가정한다. 만일 이것이 일반 임계 전압 분포에 도시되어 있다면, 임계 전압 분포의 하한값(Vtlow)은 "C" 레벨 검증 판독 전압(V_CV)보다 낮다. 이것은 도 15에 도시된다.
즉, 이 경우에, 인접 비트의 비트선 방전 시간이 임계 전압 판독을 위한 것과 실질적으로 동일하기 때문에, 인접 비트에서의 임계 전압이 도 15에 도시된 검증 판독 전압(V_CV)과 동일하거나 또는 높다고 판단한다. 반대로, 실제 비트선 방전 시간은, 임계 전압 판독 동작 중의 비트선 방전 시간보다 짧기 때문에, 이것은 먼 비트에 접속된 메모리 셀에서의 임계 전압이 검증 판독 전압 (V_CV)보다 낮은 것으로 판단된다.
이에 반해, T6 내지 T7 사이의 비트선 방전 시간을 길게 설정하면, 즉 먼 비 트의 실제 비트선 방전 시간을 임계 전압 판독 중과 실질적으로 동일하게 설정하면, 인접 비트의 임계 전압은 도 16에 도시된 바와 같이 높게 나타난다. 이러한 경우, "C" 레벨 임계 전압 판독의 결과는, 도 17에 도시된 바와 같이, 높은 레벨에서 넓어진 임계 전압 분포로서 나타난다.
이 상태에서도, 임계 전압 판독 동작이 요구된다. 이것은, 판독 중의 상태가 "B" 레벨 검증 및 "C" 레벨 검증 사이에서 다르기 때문이며, 따라서, 그 비교가 동일한 조건의 판독 방법을 사용하여 수행될 때, 두 분포 사이의 거리가 충분한지 그리고, 충분한 마진이 분포 사이에 존재하는지를 확인할 필요가 있다. 그러나, 상술된 바와 같이, 임계 전압 판독 중의 상태가 다르기 때문에, 그 분포는, 도 15 또는 17에 도시된 바와 같이 낮은 레벨 또는 높은 레벨에서 넓어지는 것으로 나타날 수도 있다. 다시 말하면, 검증 전압(V_CV) 및 임계 전압 분포 사이의 위치 관계를 판단하는 것이 어려우며, 이것은 그 분포를 정확하게 추적하는 것을 불가능하게 한다.
첨부된 도면을 참조하여 본 발명의 일 실시예가 이제 설명될 것이다. 이 설명에 있어서, 도면 전체에 걸쳐 유사한 부분에는 공통의 참조부호가 부여된다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 일 예를 보여주는 블록도이다. 이 예에서, NAND 플래시 메모리가 반도체 집적회로 장치의 일 예로서 도시되지만, 이 발명은 NAND 플래시 메모리 이외의 메모리에 적용될 수 있다.
도 1에 도시된 바와 같이, NAND 플래시 메모리 칩(101)에 있어서, I/O 버 퍼(104), 페이지 버퍼(106), 제어 회로(108), 전압 발생 회로(110) 및 스위치(112)가 참조예에 도시된 로우 디코더(100) 및 메모리 셀(102)에 부가하여 배열되어 있다.
I/O 버퍼(104)는 I/O 패드(114)에 접속되어서 판독 데이터를 출력하고 기록 데이터 및 커맨드 데이터를 입력한다.
페이지 버퍼(106)는 IO 선을 경유하여 I/O 버퍼에 접속되어서 1 페이지의 판독 데이터와 1 페이지의 기록 데이터를 임시로 유지한다.
도 1은 매우 단순화된 도면이기 때문에, 도 1에는 페이지 버퍼가 I/O 버퍼에 직접 접속되어 있는 것으로 나타나있다. 그러나 실질적으로 컬럼 디코더, 데이터 출력 회로 및 데이터 입력 버퍼 회로 등이 그들 사이에 개재된다.
또한, 데이터 래치(센스 증폭기) 회로가 페이지 버퍼(106) 내에 제공된다. 데이터 래치회로는 판독 데이터를 임시로 유지하고 데이터 판독 시간에 그 판독 데이터를 판단한다. 또한, 그 데이터 래치회로는 기록 데이터를 임시로 유지하고 기록 데이터가 데이터 기록 시간에 정확하게 기록되었는지의 여부를 판단한다(검증).
제어 회로(108)는 제어 신호 패드(116) 및 I/O 버퍼에 접속되며 칩(101)의 전체부분을 관리한다. 예를 들어, 제어 회로(108)는 제어신호(CLE,/CE,/WE, ALE, /RE) 및 커맨드 데이터를 I/O 버퍼(104)를 경유하여 수신하고, 판독, 기록, 소거 및 데이터 입력/출력 동작을 관리한다. 도 1에서, 제어 회로(108)의 기록 제어 회로(118)가 도시된다.
전압 발생 회로(110)는 칩(101)에서 사용되는 전압을 발생한다. 일 예에서, 판독 또는 기록시에 로우 선택선(워드선 및 선택 게이트선)에 인가된 전압(V_read, V_BV, V_CV, V_BR, V_CR)이 전압의 일 예로서 도시된다.
스위치(112)는 전압 발생 회로(110)와 로우 디코더(100) 사이에 제공된다. 스위치(112)는, 예를 들어 임계 전압 판독시에 전압 V_BV, V_CV, V_BR, V_CR 대신에 임계 전압 측정전압(V_cgext)이 선택된 워드선에 인가되도록 한다. 임계 전압 측정전압(V_cgext)은 예를 들어, 칩(101)의 외부로부터 스위치(112)로 인가된다. 이 예에서, 임계 전압 측정전압(V_cgext)은 테스트 패드(120)를 경유하여 스위치(112)에 인가된다.
도 2는 도 1에 도시된 메모리 셀 어레이(102)의 일 실시예를 보여주는 도이다.
도 2에 도시된 바와 같이, 메모리 셀 어레이(102)는 복수의 블록, 예를 들어, 1024 블록(BLOCK1 내지 BLOCK23)으로 분할된다. 이 블록은 소거를 위한 최소단위이다. 각 블록(BLOCKi)은 복수의 NAND 메모리 유닛, 예를 들어 33792 NAND 메모리 유닛을 포함한다. 이 예에서, NAND 메모리 유닛은 각각 두 개의 선택 트랜지스터(STD, STS) 및 두 개의 선택 트랜지스터 사이에 직렬로 접속된 복수의 메모리 셀 (M; 이 예에서는 32개 메모리 셀)을 포함한다. 이 메모리 셀(M)은 임계 전압의 레벨에 따라 2 이상의 항목을 저장할 수 있는 메모리 셀이다.
NAND 메모리 유닛의 일단은, 그의 게이트가 선택 게이트선(SG2)에 접속된 선택 트랜지스터(STD)를 경유하여 비트선(BL)에 접속되며, 그의 타단은 그의 게이트가 선택 게이트선(SG1)에 접속된 선택 트랜지스터(STS)를 경유하여 공동 소스 선(CELSRC)에 접속된다. 각 메모리 셀(M)의 게이트는 워드선(WL) 중 대응하는 것에 접속된다. "0"으로부터 카운트된 짝수 비트선(BLe) 및 홀수 비트선(BLo)은 데이터 기록 및 판독 동작이 독립적으로 행해진다. 데이터 기록 및 판독 동작은 예를 들어 하나의 워드선(WL)에 접속된 33792 메모리 셀 중에서, 비트선에 접속된 16896 메모리 셀에 대하여 동시에 수행된다. 1 비트 데이터는 각 메모리 셀(M)에 저장되며 16896 메모리 셀 중 1 비트 데이터 항목은 1 페이지 유닛을 구성하기 위하여 수집된다.
각 페이지는 판독 또는 기록을 위한 최소 유닛이며, I/O 핀의 수가 8일 경우, 페이지 길이는 2112 바이트로 표현된다. 각 메모리 셀(M)이 2 비트 데이터를 저장할 때, 16896 메모리 셀은 2 페이지의 데이터를 저장한다. 유사하게 비트선(BLo)에 접속된 16896 메모리 셀은 다른 2 페이지를 구성하며, 데이터 기록 및 판독 동작은 페이지 내의 메모리 셀에 대하여 동시에 실행된다.
다음, 본 실시예에 따른 반도체 직접회로 장치의 동작이 설명된다.
본 실시예에 따른 반도체 집적회로 장치의 판독 및 소거 동작은 일반적인 NAND 플래시 메모리와 동일하며, 따라서 그 설명은 이 명세서에서 생략한다.
또한, 기록 동작 또한 일반적인 NAND 플래시 메모리와 동일할 수도 있다. 그러나, 검증 판독 동작에 대하여는, 참조예에서 설명된 것과 동일한 동작이 수행된다고 가정한다. 그 설명은 참조예를 참조하여 행해지며 여기서는 생략된다.
(임계값 판독 동작)
도 3은 본 발명의 일 실시예에 따른 반도체 집적회로 장치의 임계 전압 판독 동작의 흐름의 일 예를 보여주는 흐름도이다.
우선, 도 3에 도시된 바와 같이, 동작이 "C" 레벨의 데이터의 임계 전압을 위한 판독 동작인지의 여부(도 5 참조)가 판단된다(ST.1).
그 동작이 "C" 레벨의 데이터의 임계 전압을 위한 판독 동작이 아니라고 결정되면("NO"), 임계 전압 측정전압(V_cgext)은 선택 워드선(WL)에 인가된다(ST.2). 이어서, 선택 게이트(SG1)가 비트선 방전을 시작하기 위하여 턴온된다(ST.3). 간단하게 하기 위하여, 도 3은 선택 게이트(SG2)를 도시하고 있지 않다. 그러나, 선택 게이트(SG2)는 선택 게이트(SG1)가 턴온 되기 전에 턴온 된다고 가정한다. 비트선 방전을 가능하게 하는 상태가 SG1의 턴온과 동시에 설정되기 때문에, "SG1의 턴온"이 중요하다. 이어서, 비트선 전위가 감지되어서 데이터를 래치한 후, 1 페이지 데이터가 페이지 버퍼로부터 칩의 외부로 판독된다(ST.4). 이 동작은, 전압 V_cgext를 변화시키면서 미리 설정된 회수만큼 반복된다(ST.5, ST.6). 예를 들어, 3V의 범위 내에서 10mV 단위로 V_cgext를 변화시키면서 임계 전압을 판독할 때, 위의 동작은 300회 반복된다. V_cgext의 변화 이전 및 이후에 페이지 버퍼로부터 판독된 "0" 데이터 항목의 수의 변화를 Y축을 따라서 배열하고, V_cgext의 변화된 레벨을 X 축을 따라서 배열하면, 도 5에 도시된 바와 같은 임계 전압 분포가 얻어진다. 판독 동작의 회수가 미리 설정된 값에 도달하면(단계 ST.5에서 Yes), 임계 전압을 판독하는 동작이 종료된다.
그 동작이 "C" 레벨의 데이터의 임계 전압을 위한 판독 동작이라고 판정되면("YES"), 전압 V_BR 또는 V_BV 는 선택된 워드선(WL)에 인가된다(ST.7). 그 다 음 선택 게이트(SG1)가 턴온된다(ST.8). 이어서, 임계 전압 측정전압(V_cgext)이 선택된 워드선(WL)에 인가된다(ST.9). V_cgext의 인가 시간은 도 7의 경우와 동일하게 하는 것이 바람직하다. 또한, SG1이 비트선 방전을 인에이블하도록 턴온 된 후에 선택된 워드선(WL)에서의 전압을 V_cgext로 변환하는 것이 중요하다. 이 경우에, 워드선 파형은 칩 내에서의 검증 또는 판독 동작 중에 가정된 것과 가깝게 만들 수 있다. 그 후에, 비트선 전위는 리셋된 시간에 감지되고 페이지 버퍼에 저장된다. 그 다음, 1 페이지의 데이터가 페이지 버퍼에서 칩의 외부로 판독된다(ST.10). 이 동작은, V_cgext를 변화시키면서 미리 설정된 회수만큼 반복된다(ST.11, ST.12). 결과적으로, 비록 SG1이 턴온 되기 이전 및 이후에 선택된 워드선(WL)에서의 전압이, V_cgext가 변화될 때, V_BR 또는 V_BV의 일정한 전압이라고 할지라도, V_cgext가 인가될 때에만 선택된 워드선(WL)에는 그들과 다른 전압이 인가된다. 설정한 회수에 도달하면("YES"), "C" 레벨 임계 전압 판독 동작이 종료된다. 임계 전압 판독 동작의 동작 파형의 일 예가 도 4에 도시된다.
그러므로, 본 실시예에 따른 반도체 집적회로 장치에 따르면, 임계 전압이 판독될 때 임계 전압을 판독하기 위해 검증 판독 동작과 동일한 동작이 수행된다. 그러므로, "C" 레벨 임계 전압이 판독될 때, 워드선(WL)에서의 시간 지연이 반영된다. 도 10에 도시된 바와 같이, 워드선(WL)에서의 시간 지연을 반영함으로써, 판독 임계 전압의 분포가, 임계 전압 판독 동작이 워드선(WL)에서의 시간 지연을 반영하지 않고 수행되는 경우와 비교하여, 센스 증폭기에 의하여 감지된 임계 전압 분포에 가깝게 설정될 수 있다. 그러므로, 본 실시예에 따르면, 고정밀도로 임계 전압을 판독할 수 있는 반도체 집적회로 장치의 임계 전압 판독 방법과 그 판독 방법을 실행하기 위하여 사용되는 반도체 집적회로 장치가 제공된다.
상술된 바와 같이, 본 발명은 일 실시예를 사용하여 설명되었으나, 이 발명의 실시예는 하나의 실시예만이 아니다. 또한, 이 발명은 그의 실현 단계에서 그의 기술적 범위를 벗어나지 않는다면 다양하게 변화될 수 있다.
예를 들어, 도 3에서, 다른 판독 동작 방법이, "C" 레벨의 임계 전압 분포가 추정되었는지의 여부에 의존하여 사용된다. 선택적으로, 임계-전압 분포 추정은 도 4에 도시된 동작 파형을 사용하여 "C" 레벨 및 "B" 레벨 양자에 대하여 수행될 수도 있다. 이 경우에, "C" 레벨 분포가 실질적으로 확인되는 상태에서, "B" 레벨 분포가 어떻게 나타나는지를 확인할 수 있다. 그러므로, "C" 레벨 및 "B" 레벨 분포가 상이한 판독 조건 하에서 조절될 때, 두 분포 및 칩 내에서의 실질적 동작에 의하여 판단된 임계 전압 사이의 전위 관계가 정확하게 판독될 수 있다면, 임계 전압 분포의 획득 이후의 예상은 개선될 수 있으며, 그 분포를 조절하기 위한 다양한 설정 파라미터의 최적화를 위하여 이용될 수 있다.
또한, 상술된 실시예는 다양한 단계의 발명을 포함하며 그 다양한 단계의 발명은 이 실시예에서 설명된 복수의 구성을 적절하게 결합함으로써 추출될 수 있다.
또한, 상술된 실시예는, 본 발명이 NAND 플래시 메모리에 적용된 예에 기초되어 설명되지만, 본 발명은 NAND 플래시 메모리로 제한되지 않으며 예를 들어, NAND 플래시 메모리 이외에 AND 또는 NOR 플래시 메모리 등에 적용될 수 있다. 또한 상술된 플래시 메모리, 예를 들어, 프로세서, 시스템 LSI 등을 포함하는 반도체 집적회로 장치가 또한 본 발명의 범위에 포함된다.
부가적인 장점 및 변형은 당업자에게 용이하게 발생 될 것이다. 그러므로, 좀 더 넓은 측면에서의 본 발명은 여기에서 도시되고 설명된 특정한 설명 및 대표적인 실시예로 한정되지 않는다. 따라서, 첨부된 청구항 및 그 동등 물에 의하여 정의된 것과 같은 일반적인 발명적 개념의 범위 또는 정신으로부터 벗어나지 않는다면 다양한 변형이 행해질 수도 있다.
본 실시예에 따르면, 고정밀도로 임계 전압을 판독할 수 있는 반도체 집적회로 장치의 임계 전압 판독 방법과 그 판독 방법을 실행하기 위하여 사용되는 반도체 집적회로 장치가 제공된다.

Claims (19)

  1. 선택 게이트 및 메모리 셀들을 갖는 메모리 셀 유닛을 포함하며, 상기 선택 게이트를 비도전성 상태로 유지하면서 제1 검증 판독 전압을 워드선에 인가하고, 그 다음 상기 선택 게이트를 도전성으로 만들어서 제1 데이터를 검증하고, 상기 선택 게이트를 도전성 상태로 유지하면서 상기 제1 검증 판독 전압을 제2 검증 전압으로 변경하여 상기 제1 데이터 이후에 제2 데이터를 검증하는, 비휘발성 반도체 메모리 장치의 동작 방법으로서,
    상기 선택 게이트를 비도전성 상태로 유지하면서 상기 워드선에 제1 임계 전압 측정 판독 전압을 인가한 다음 상기 선택 게이트를 도전성으로 만들어서 상기 제1 데이터의 임계 전압을 판독할 시에 상기 제1 데이터의 임계 전압을 판독하는 단계, 및
    상기 선택 게이트를 도전성 상태로 유지하면서 상기 워드선에 제2 임계 전압 측정 판독 전압을 인가하여 상기 제2 데이터의 임계 전압을 판독할 시에 상기 제2 데이터의 임계 전압을 판독하는 단계
    를 포함하는 비휘발성 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 데이터 값들 중 하나의 임계 전압이 판독될 때, 그 동작이 상기 제1 데이터의 임계 전압의 판독 동작인지 또는 상기 제2 데이터의 임계 전압의 판독 동작인지의 여부가 판정되며,
    상기 동작이 상기 제1 데이터의 임계 전압의 판독 동작이라고 판정되면, 상기 선택 게이트를 비도전성 상태로 유지하면서 상기 워드선에 상기 제1 임계 전압 측정 판독 전압을 인가하고, 그 다음 상기 선택 게이트를 도전성으로 만들어서 상기 제1 데이터의 임계 전압이 판독되도록 허용하며,
    상기 제1 데이터의 임계 전압의 판독 동작의 회수가 설정된 회수에 도달했는지의 여부를 판단하고,
    상기 설정된 회수에 도달하지 않았다고 판정되면, 상기 제1 임계 전압 측정 판독 전압을 변화시켜서, 상기 제1 데이터의 임계 전압의 판독 동작을 다시 수행하고, 상기 설정된 회수에 도달했다고 판정되면, 상기 제1 데이터의 임계 전압의 판독 동작을 종료하며,
    상기 동작이 상기 제2 데이터의 임계 전압의 판독 동작이라고 판정되면 상기 선택 게이트를 도전성 상태로 유지하면서 상기 워드선에 상기 제2 임계 전압 측정 판독 전압을 인가하여, 상기 제2 데이터의 임계 전압이 판독되도록 허용하며,
    상기 제2 데이터의 임계 전압의 판독 동작의 회수가 설정된 회수에 도달했는지의 여부를 판단하고,
    상기 설정된 회수에 도달하지 않았다고 판정되면, 상기 제2 임계 전압 측정 전압을 변화시켜서, 상기 제2 데이터의 임계 전압의 판독 동작을 다시 수행하고, 상기 설정된 회수에 도달했다고 판정되면, 상기 제2 데이터의 임계 전압의 판독 동작이 종료되는 비휘발성 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제2 데이터의 임계 전압이 판독되기 전에, 상기 제1 데이터가 검증될 때 수행된 동작과 동일한 동작이 수행되며, 그 다음 상기 제2 데이터의 임계 전압은, 상기 제1 데이터가 검증될 때 수행된 동작과 동일한 동작이 수행된 이후에, 상기 제2 데이터의 임계 전압을 판독할 시에, 판독되는 비휘발성 반도체 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 제2 데이터의 임계 전압이 판독되기 전에, 상기 제1 데이터가 검증될 때 수행된 동작과 동일한 동작이 수행되며, 그 다음 상기 제2 데이터의 임계 전압은, 상기 제1 데이터가 검증될 때 수행된 동작과 동일한 동작이 수행된 이후에, 상기 제2 데이터의 임계 전압을 판독할 시에, 판독되는 비휘발성 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 임계 전압 측정 판독 전압은 상기 장치의 외부로부터 인가되는 비휘발성 반도체 메모리 장치의 동작 방법.
  6. 제2항에 있어서,
    상기 제1 및 제2 임계 전압 측정 판독 전압은 상기 장치의 외부로부터 인가되는 비휘발성 반도체 메모리 장치의 동작 방법.
  7. 제3항에 있어서,
    상기 제1 및 제2 임계 전압 측정 판독 전압은 상기 장치의 외부로부터 인가되는 비휘발성 반도체 메모리 장치의 동작 방법.
  8. 제4항에 있어서,
    상기 제1 및 제2 임계 전압 측정 판독 전압은 상기 장치의 외부로부터 인가되는 비휘발성 반도체 메모리 장치의 동작 방법.
  9. 선택 게이트 및 메모리 셀들을 갖는 메모리 셀 유닛, 및
    상기 메모리 셀에 데이터를 기록하는 기록 동작을 제어하는 기록 제어 회로
    를 포함하며,
    상기 기록 제어 회로는, 상기 선택 게이트를 비도전성 상태로 유지하면서 제1 검증 판독 전압을 워드선에 인가하고, 그 다음 상기 선택 게이트를 도전성으로 만들고, 검증 판독 동작시에 상기 선택 게이트를 도전성 상태로 유지하면서 상기 제1 검증 판독 전압을 제2 검증 전압으로 변화시키고, 상기 선택 게이트를 비도전성 상태로 유지하면서 제1 임계 전압 측정 판독 전압을 워드선에 인가하고 그 다음, 제1 데이터의 임계 전압을 판독할 시에 상기 선택 게이트를 도전성으로 만들고, 제2 데이터의 임계 전압을 판독할 시에 상기 선택 게이트를 도전성 상태로 유지하면서 제2 임계 전압 측정 판독 전압을 상기 워드선에 인가하는 비휘발성 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 기록 제어 회로는, 제1 및 제2 데이터 항목 중 하나의 임계 전압이 판독될 때, 그 동작이 상기 제1 데이터의 임계 전압의 판독 동작인지 또는 상기 제2 데이터의 임계 전압의 판독 동작인지의 여부를 판단하며,
    상기 동작이 상기 제1 데이터의 임계 전압의 판독 동작이라고 판정되면, 상기 선택 게이트를 비도전성 상태로 유지하면서 상기 제1 임계 전압 측정 판독 전압을 상기 워드선에 인가하고, 그 다음 상기 선택 게이트를 도전성으로 만들며,
    상기 제1 데이터의 임계 전압의 판독 동작의 회수가 설정된 회수에 도달했는지의 여부를 판단하며,
    상기 설정된 회수에 도달하지 않았다고 판정되면, 상기 제1 임계 전압 측정 판독 전압을 변화시켜서, 상기 제1 데이터의 임계 전압의 판독 동작을 다시 수행하고, 설정된 회수에 도달했다고 판정되면 상기 제1 데이터의 임계 전압의 판독 동작을 종료하며,
    상기 동작이 상기 제2 데이터의 임계 전압의 판독 동작이라고 판정되면, 상기 선택 게이트를 도전성 상태로 유지하면서 상기 제2 임계 전압 측정 판독 전압을 상기 워드선에 인가하고,
    상기 제2 데이터의 임계 전압의 판독 동작의 회수가 설정된 회수에 도달했는지의 여부를 판단하며,
    상기 설정된 회수에 도달하지 않았다고 판정되면, 상기 제2 임계 전압 측정 판독 전압을 변화시켜서, 상기 제2 데이터의 임계 전압의 판독 동작을 다시 수행하고, 설정된 회수에 도달했다고 판정되면 상기 제2 데이터의 임계 전압의 판독 동작을 종료하는 비휘발성 반도체 메모리 장치.
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  13. 제9항에 있어서, 상기 제1 및 제2 임계 전압 측정 판독 전압은 상기 장치의 외부로부터 인가되는 비휘발성 반도체 메모리 장치.
  14. 제10항에 있어서, 상기 제1 및 제2 임계 전압 측정 판독 전압은 상기 장치의 외부로부터 인가되는 비휘발성 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 메모리 셀들의 각각은 3개 이상의 데이터 값들을 저장할 수 있고, 상기 3개 이상의 데이터 값들 중 하나는 소거 상태인 비휘발성 반도체 메모리 장치의 동작 방법.
  16. 제9항에 있어서, 상기 메모리 셀들의 각각은 임계 전압의 레벨에 따른 3개 이상의 데이터 값들을 저장할 수 있는 비휘발성 반도체 메모리 장치.
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