JP2007164892A - 不揮発性半導体記憶装置のしきい値読み出し方法及び不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 精度の高いしきい値読み出しを可能とする不揮発性半導体記憶装置のしきい値読み出し方法を提供する。
【解決手段】 選択ゲートを遮断した状態でワード線に第１のベリファイ読み出し電圧を与えた後、選択ゲートを導通させて第１のデータをベリファイし、選択ゲートを導通させた状態で第１のベリファイ読み出し電圧を第２のベリファイ電圧に切り替えてベリファイする不揮発性半導体記憶装置のしきい値読み出し方法であって、第１のデータのしきい値を読み出す時（ＳＴ．２〜ＳＴ．６）、選択ゲートを遮断した状態でワード線に第１のしきい値測定用読み出し電圧を与え、選択ゲートを導通させて前記第１のデータのしきい値を読み出し、第２のデータのしきい値を読み出す時（ＳＴ．７〜ＳＴ．１２）、選択ゲートを導通させた状態でワード線に第２のしきい値測定用読み出し電圧を与え、第２のデータのしきい値を読み出す。
【選択図】 図３

Description

この発明は、不揮発性半導体記憶装置に係わり、特に、データ書き換えが可能な不揮発性半導体記憶装置のしきい値を読み出すしきい値読み出し方法と、その読み出し方法を実行する不揮発性半導体記憶装置に関する。

近時、データ書き換えが可能な不揮発性半導体記憶装置の記憶容量、例えば、ＮＡＮＤ型フラッシュメモリの記憶容量は、増加の一途を辿っている。記憶容量を増加するための技術としては、メモリセルの微細化とともに、記憶データの多値化がある。多値化されたフラッシュメモリのメモリセルのしきい値分布は、二値メモリのそれに比較して狭い。そのしきい値制御は、二値メモリに比較して厳しい。しかも、ワード線に与える読み出し電圧は複数必要であるから、厳しいしきい値制御を、正確に行わなければならない。

しきい値制御を正確に行うためには、例えば、データ書き込み回路、例えば、ページバッファの、精度の高い回路設計が重要である。精度の高い回路設計を行うためには、デバイス自体から実際の情報を得て、実際の情報を回路設計にフィードバックすることが良い。

実際の情報を得る一例をあげると、“メモリセルのしきい値分布の測定”、という項目がある。メモリセルに実際にデータを書き込んだ後、そのしきい値分布がどのような分布になっているかを、デバイス自体から実際に読み出して調べる項目である。ここで得た情報は、書き込みベリファイや読み出し動作におけるタイミング設定や、ワード線やビット線に印加する電圧など、しきい値を制御する種々の制御パラメータの決定に役立てられる。

しかしながら、読み出したしきい値の精度が高くない場合や、しきい値分布を評価する機能に乏しい場合には、多値記憶するフラッシュメモリの最適化に影響を与えることとなる。

この発明は、精度の高いしきい値読み出しを可能とする不揮発性半導体記憶装置のしきい値読み出し方法と、その読み出し方法を実行する不揮発性半導体記憶装置を提供する。

この発明の第１態様に係る不揮発性半導体記憶装置のしきい値読み出し方法は、選択ゲートと、３以上のデータをしきい値に応じて記憶可能なメモリセルとを含むメモリセルユニットを有し、前記選択ゲートを遮断した状態でワード線に第１のベリファイ読み出し電圧を与えた後、前記選択ゲートを導通させて前記３以上のデータのうちの第１のデータをベリファイし、前記選択ゲートを導通させた状態で前記第１のベリファイ読み出し電圧を第２のベリファイ電圧に切り替え、前記３以上のデータのうちの第２のデータを前記第１のデータに続いてベリファイする不揮発性半導体記憶装置のしきい値読み出し方法であって、前記第１のデータのしきい値読み出し時、前記選択ゲートを遮断した状態で前記ワード線に第１のしきい値測定用読み出し電圧を与え、前記選択ゲートを導通させて前記第１のデータのしきい値を読み出し、前記第２のデータのしきい値読み出し時、前記選択ゲートを導通させた状態で前記ワード線に第２のしきい値測定用読み出し電圧を与え、前記第２のデータのしきい値を読み出す。

この発明の第２態様に係る不揮発性半導体記憶装置は、選択ゲートと、３以上のデータをしきい値レベルに応じて記憶可能なメモリセルとを含むメモリセルユニットと、前記メモリセルにデータを書き込む書き込み動作を制御する書き込み制御回路と、を備え、前記書き込み制御回路は、ベリファイ読み出し動作時に、前記選択ゲートを遮断した状態でワード線に第１のベリファイ読み出し電圧を与え、前記選択ゲートを導通させ、前記選択ゲートを導通させた状態で前記第１のベリファイ読み出し電圧を第２のベリファイ電圧に切り替え、前記第１のデータのしきい値読み出し時に、前記選択ゲートを遮断した状態で前記ワード線に第１のしきい値測定用読み出し電圧を与え、前記選択ゲートを導通させ、前記第２のデータのしきい値読み出し時に、前記選択ゲートを導通させた状態で前記ワード線に第２のしきい値測定用読み出し電圧を与える。

この発明によれば、精度の高いしきい値読み出しを可能とする不揮発性半導体記憶装置のしきい値読み出し方法と、その読み出し方法を実行する不揮発性半導体記憶装置を提供できる。

実施形態の説明に先立ち、この発明の実施形態の参考例に係る半導体集積回路装置のしきい値読み出しを説明する。

（参考例）
参考例に係る半導体集積回路装置は多値メモリである。そのメモリセルのしきい値の分布図を図５に示す。本例では、消去状態のしきい値は負の電圧とされ、書き込み状態のしきい値には、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの３つがある。

＜ベリファイ読み出し＞
図７は参考例に係る半導体集積回路装置のベリファイ読み出し動作を示す動作波形図である。

ここで、“Ｂ”レベル、及び“Ｃ”レベルを書き込む際、図７に示すベリファイ読み出しを用いた、とする。

“Ｂ”レベルに書き込むべきビットは、選択したワード線の電圧がＶ_ＢＶの期間にチェックされ、“Ｃ”レベルに書き込むべきビットは、選択したワード線の電圧がＶ_ＣＶの期間にチェックされる。具体的には、“Ｂ”レベルに書き込まれるビットの書き込み完了は、時刻Ｔ１から時刻Ｔ４までの期間に、ビット線の電位がＶｐｒｅからＶｓｅｎまで下がるか否かで判定される。時刻Ｔ４においてビット線の電位がＶｓｅｎ未満になった場合には、しきい値電圧を定義する所定のセル電流よりも大きいセル電流が流れている。このため、そのビットは書き込み不十分と判定されて、時刻Ｔ４においてＶｓｅｎ以上のビット線電位が残るように書き込み制御される。同様に、“Ｃ”レベルに書き込まれるビットの書き込み完了は、タイミングＴ６からＴ７までの期間に、ビット線の電位がＶｐｒｅからＶｓｅｎまで下がるか否かで判定される。“Ｃ”レベルに関しても、時刻Ｔ７においてビット線の電圧がＶｓｅｎ以上になるように書き込み制御される。

図６は、参考例に係る半導体集積回路装置のメモリセルアレイを示す図である。これはＮＡＮＤ型フラッシュメモリのメモリセルとロウデコーダの接続関係を示すものである。

図６に示すように、ワード線ＷＬはロウデコーダ１００によって駆動される。ロウデコーダ１００はメモリセルアレイ１０２の片側に配置され、ワード線ＷＬの一端が接続される。ＮＡＮＤ型フラッシュメモリは高密度大容量に特化したメモリ構造および動作を実現している。このため、例えば２ｋＢｙｔｅや４ｋＢｙｔｅという他の半導体メモリ装置に比べて非常に長いワード線ＷＬを有する。つまり、ワード線ＷＬは非常に大きなＣＲ時定数を持つ。ワード線ＷＬが大きなＣＲ時定数を持つ結果、ワード線ＷＬの、ロウデコーダ１００から近い部分ニアエンド（near end）の電圧の上がり方と、遠い部分ファーエンド（far end）の電圧の上がり方には数μｓという大きな差が生ずる。図７中に、ニアエンドの電圧の上がり方を参照符号“Ｃ_near”、ファーエンドの電圧の上がり方を“Ｃ_far”で示す。

“Ｂ”レベルのベリファイ読み出しは、選択ゲートＳＧ１が導通する時刻Ｔ１以後に行われる。時刻Ｔ１は、ワード線ＷＬに、“Ｂ”レベルベリファイ読み出し電圧Ｖ_ＢＶが印加される時刻Ｔ０の後である。時刻Ｔ１においては、ワード線ＷＬの電圧は、ニアエンド、及びファーエンドの双方とも、ベリファイ読み出し電圧Ｖ_ＢＶに達する。

対して、“Ｃ”レベルのベリファイ読み出しは、選択ゲートＳＧ１が導通した状態で、ワード線ＷＬの電圧を、“Ｂ”レベルベリファイ読み出し電圧Ｖ_ＢＶから“Ｃ”レベルベリファイ読み出し電圧Ｖ_ＣＶに上げることで行う。ワード線ＷＬの電圧を電圧Ｖ_ＣＶに上げる時刻はＴ６である。時刻Ｔ６においては、ワード線ＷＬの電圧は、ニアエンドにおいては短時間で電圧Ｖ_ＣＶに達するが、ファーエンドが電圧Ｖ_ＣＶに達するまでには時間がかかる。このため、ファーエンドに近いビット（以下ファービット（far bit））のビット線ＢＬの電圧が下がりだす時刻は、ニアエンドに近いビット（以下ニアビット（near bit））のビット線ＢＬの電圧が下がりだす時刻から遅れる。図９に、この現象を拡大して示す。

このようにファービットにおけるビット線ＢＬの放電タイミングが遅れる結果としては、読み出し時刻Ｔ７までの正味のビット線放電時間がいくらか短縮される。その正味のビット線放電時間でビット線ＢＬの電圧がＶｐｒｅからＶｓｅｎまで低下するビット線放電状態がファービットにおける書き込みベリファイ判定状態となる。

なお、このようなベリファイ読み出し動作でメモリセルのしきい値が書き込まれる場合には、読み出し動作においても同じような動作波形を用いて読み出し動作が行われる。すなわち、図７のタイミングをそのまま用いて、選択ワード線ＷＬの電圧をＶ_ＢＶの代わりにＶ_ＢＲ、Ｖ_ＣＶの代わりにＶ_ＣＲとすることによって、図５に示すようなデータ読み出しのためのマージンを相対的に確保する。

したがって、Ｖ_ＣＶがワード線ＷＬに印加された状態の読み出し動作においては、ニアビットとファービットとでは正味のビット線放電時間がいくらか異なるが、Ｂのしきい値に対して、このベリファイ動作で制御されるしきい値電圧が著しく接近しなければ相対的な読み出しマージンは保たれる。

＜しきい値読み出し＞
図８は参考例に係る半導体集積回路装置のしきい値読み出し動作を示す動作波形図である。

しきい値読み出しは、半導体集積回路装置の外から、ワード線ＷＬに、しきい値測定用読み出し電圧Ｖ_ｃｇｅｘｔを与える。そして、電圧Ｖ_ｃｇｅｘｔの値を所定の電圧刻みで変化させながらこの読み出し動作を繰り返し行う事によって、電圧Ｖ_ｃｇｅｘｔの値がどの値のときにビット線ＢＬの電圧がセンス電圧Ｖｓｅｎ以下、あるいは未満になったかを観測することで、メモリセルのしきい値分布を知ることができる。

図８には、“Ｃ”レベルのしきい値分布を調べるときの、しきい値読み出し動作を示す。

図８に示すように、本例の“Ｃ”レベルしきい値読み出し動作は、選択ゲートＳＧ１が導通する時刻Ｔ１以後に行われる。時刻Ｔ１は、ワード線ＷＬに、電圧Ｖ_ｃｇｅｘｔが印加される時刻Ｔ０の後である。時刻Ｔ１においては、ワード線ＷＬの電圧は、ニアエンド、及びファーエンドの双方とも、電圧Ｖ_ｃｇｅｘｔに達する。つまり、“Ｃ”レベルしきい値読み出し動作であるにも関わらず、ファービットのビット線ＢＬの電圧が下がりだす時刻は、ニアビットのビット線ＢＬの電圧が下がりだす時刻から遅れることがない。図１０に、この現象を拡大して示す。

“下がりだす時間が遅れない”、ということは、ベリファイ読み出し動作とは違う条件によってデータが読み出された、ということである。この影響は、以下説明するように、観測されたしきい値分布と、通常の読み出し動作やベリファイ読み出し動作でセンスアンプが判定するしきい値分布とが違ってしまう、という状況を招く。

図１１〜図１３は、ビット線の電圧と時間との関係を示す図である。図１１〜図１３には、センスアンプが通常のチップ内での読み出し動作やベリファイ動作で読み取っているしきい値分布が目視化される。図１１はニアビットの場合、図１２はファービットの場合、図１３はニアビット、及びファービットの双方の場合を示す。

実際には、メモリセルのしきい値は、ある電圧の一点に分布するのではなく、ある程度の電圧の幅を有して分布する。図１１、１２に示すＶｔｗはそのしきい値分布に対応するビット線放電波形の差をイメージしたものである。

しきい値分布Ｖｔｗの下限はＶｔｌｏｗであり、その上限はＶｔｈｉｇｈである。図１１〜図１３に示すように、Ｖｔｌｏｗはビット線ＢＬの電圧の下がり方が速く、Ｖｔｈｉｇｈはビット線ＢＬの電圧の下がり方が遅い。しきい値読み出しでは、例えば、Ｖｔｌｏｗは、ワード線ＷＬの電圧Ｖ_ｃｇｅｘｔが低いレベルのときに、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎに達することで観測される。対して、Ｖｔｈｉｇｈは、ワード線ＷＬの電圧Ｖ_ｃｇｅｘｔが高いレベルのときに、ビット線ＢＬの電圧がセンス電圧Ｖｓｅｎに達することで観測される。

つまり、前述の図７を使って説明したチップ内の通常のベリファイ読み出し動作においては、センスアンプは、図１１〜図１３に示すビット線ＢＬの電圧の下がり方の範囲（ＶｔｌｏｗからＶｔｈｉｇｈまで）を、メモリセルのしきい値分布Ｖｔｗ_ｃｈｉｐとして感じ取る。実際には図１３のＶｔ_ｃｈｉｐは、図５のしきい値分布Ｖｔｗ_ｃｈｉｐに対応するビット線の放電波形の差をイメージしたものである。ここで重要なことはニアビットとファービットのビット線放電波形の重なり具合が、ビット線電圧をセンスするタイミング付近で大きいということである。

ファービットのビット線ＢＬの電圧が下がりだす時刻が、ニアビットのビット線ＢＬの電圧が下がりだす時刻から遅れることがない場合を、図１４に示す。

“下がりだす時刻が遅れない”場合には、図１４に示すように、ビット線ＢＬの電圧の下がり方の範囲が拡大する。ここで、Ｔ６からＴ７で設定されるビット線放電時間が、しきい値読み出しにおけるＴ１からＴ４で設定されるビット線放電時間にほぼ等しいと仮定して、これを、一般的なしきい値分布図に表すと、しきい値分布の下限Ｖｔｌｏｗが、“Ｃ”レベルベリファイ読み出し電圧Ｖ_ＣＶ未満になることを指す。これを図１５に示す。

すなわち、この場合、ニアビットのビット線放電時間はしきい値読み出しのビット線放電時間とほぼ等しい状態になるため、ニアビットはベリファイ読み出し電圧Ｖ_ＣＶに対応する位置に読み出されるが、ファービットは正味のビット線放電時間がしきい値読み出し動作のビット線放電時間よりも短くなるため、しきい値が低く見えることになる。

逆にＴ６からＴ７で設定されるビット線放電時間が長めに設定されて、すなわち、ファービットの正味のビット線放電時間がしきい値読み出しにおけるビット線放電時間とほぼ等しくなるように設定された場合には、図１６に示すようにニアビットのしきい値が高く見えるようになる。この場合には図１７に示すように、Ｃレベルのしきい値読み出しの結果はしきい値分布が高めに広がるように観測される。

このような状態となってもしきい値読み出し動作は必要である。なぜならば、ＢレベルのベリファイとＣレベルのベリファイは読み出し時の状態が異なるため、同一条件の読み出し方法で比較した場合に、二つの分布の間隔が十分かどうか、分布間のマージンが十分にあるか否かを確認する必要があるためである。しかし、前述のようにしきい値読み出しの状態が異なるために図１５や図１７のように下に広がったり上に広がったりして見えることになり、言い換えると、ベリファイ電圧Ｖ_ＣＶと分布の位置の関係がわかり難く、厳密にしきい値分布の評価をすることができない。

以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１は、この発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図である。本例は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。

図１に示すように、ＮＡＮＤ型フラッシュメモリチップ１０１には、参考例において示したロウデコーダ１００、同じく参考例において示したメモリセルアレイ１０２の他、Ｉ／Ｏバッファ１０４、ページバッファ１０６、制御回路１０８、電圧発生回路１１０、及びスイッチ１１２が配置される。

Ｉ／Ｏバッファ１０４はＩ／Ｏパッド１１４に接続され、読み出しデータの出力、書き込みデータの入力、及びコマンドデータの入力を行う。

ページバッファ１０６は、ＩＯ線を介してＩ／Ｏバッファに接続され、１ページ分の読み出しデータの一時的な保持、及び１ページ分の書き込みデータの一時的な保持を行う。

ここで、ブロック図を非常に簡略化して示したためページバッファとＩ／Ｏバッファが直接接続されているような形になっているが実際には、カラムデコーダやデータ出力経路の回路、およびデータ入力経路のバッファ回路などが介在している。

また、ページバッファ１０６には、データラッチ（センスアンプ）回路が設けられている。データラッチ回路は、読み出しデータの一時的な保持とともに、データ読み出し時には読み出しデータの判別を行う。また、データラッチ回路は、書き込みデータの一時的な保持とともに、データ書き込み時には書き込みデータが正しく書き込まれたか否かの判別を行う（ベリファイ）。

制御回路１０８は制御信号パッド１１６、及びＩ／Ｏバッファに接続され、チップ１０１全体の管理を行う。制御回路１０８は、例えば、制御信号（CLE、/CE、/WE、ALE、/RE）、Ｉ／Ｏバッファ１０４を介してコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。図１には、制御回路１０８のうち、書き込み制御回路１１８を示す。

電圧発生回路１１０は、チップ１０１内で使用される電圧を発生する。本例では、電圧の一例として、読み出し時、及び書き込み時に、行選択線（ワード線、及び選択ゲート線）に与える電圧（V_read、V_BV、V_CV、V_BR、V_CR）を示す。

スイッチ１１２は、電圧発生回路１１０と、ロウデコーダ１００との間に設けられる。スイッチ１１２は、しきい値読み出し時に、選択したワード線に対して、しきい値測定用電圧Ｖ_ｃｇｅｘｔを、例えば、電圧V_BV、V_CV、V_BR、V_CRに代えて与える。しきい値測定用電圧Ｖ_ｃｇｅｘｔは、スイッチ１１２に、例えば、チップ１０１の外から与える。本例では、しきい値測定用電圧Ｖ_ｃｇｅｘｔは、テストパッド１２０を介してスイッチ１１２に与える。

図２は、図１に示すメモリセルアレイ１０２の一例を示す図である。

図２に示すように、メモリセルアレイ１０２は複数のブロック、例えば、1024個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリユニット、例えば、３３７９２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では３２個）を含む。メモリセルＭは、２以上のデータをしきい値レベルに応じて記憶可能なメモリセルである。

ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧ２に繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧ１に繋がる選択ゲートＳＴＳを介して共通ソース線ＣＥＬＳＲＣに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる３３７９２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される１６８９６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが１６８９６個のメモリセル分集まって、ページという単位を構成する。ページは、読み出しや書き込みの最小単位であり、Ｉ／Ｏピン数が８の時、ページ長は２１１２Ｂｙｔｅと表現される。１つのメモリセルＭで２ビットのデータを記憶する場合、１６８９６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される１６８９６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。

次に、一実施形態に係る半導体集積回路装置の動作を説明する。

一実施形態に係る半導体集積回路装置の読み出し動作、及び消去動作は、一般的なＮＡＮＤ型フラッシュメモリと同じで良いので、本明細書では、その説明を省略する。

また、書き込み動作も、一般的なＮＡＮＤ型フラッシュメモリと同じで良いが、ベリファイ読み出しについては参考例で説明した動作を行うものとする。その説明は、参考例を引用することにして、ここでは省略する。

＜しきい値読み出し＞
図３はこの発明の一実施形態に係る半導体集積回路装置のしきい値読み出し動作の流れの一例を示す流れ図である。

まず、図３に示すように、“Ｃ”レベル（図５参照）のデータのしきい値読み出しであるか否かを判断する（ＳＴ１）。

“Ｃ”レベルのしきい値読み出しではないとき（ＮＯ）、選択ワード線ＷＬに、しきい値測定用電圧Ｖ_ｃｇｅｘｔを与える（ＳＴ．２）。次いで、選択ゲートＳＧ１をオンし（ＳＴ．３）ビット線放電を開始する。ここで、図３では選択ゲートＳＧ２に関して簡略化のため記載していないが、選択ゲートＳＧ２はＳＧ１をオンする前に既にオン状態になっているとする。ビット線の放電が可能になる状態を、ＳＧ１をオンさせるタイミングで決めているため、“ＳＧ１オン“が重要である。それから、ビット線の電位をセンスしてラッチにデータを取り込み、続けて、１ページ分のデータをページバッファからチップ外に読み出す（ＳＴ．４）。これを、設定回数まで、電圧Ｖ_ｃｇｅｘｔを変更しながら繰り返す（ＳＴ．５、ＳＴ．６）。例えば、Ｖ_ｃｇｅｘｔを１０ｍＶずつ３Ｖの範囲でしきい値読み出しする場合には、３００回繰り返す。それぞれのＶ_ｃｇｅｘｔの電圧変化の前後で、ページバッファから読み出された”０“データの数の変化量をＹ軸にして、Ｖ_ｃｇｅｘｔをＸ軸にしてグラフを書くと図５のようなしきい値分布を得ることができる。読み出し動作の回数が設定回数に達したら（ＹＥＳ）、このしきい値読み出しは終了する。

“Ｃ”レベルのしきい値読み出しであるとき（ＹＥＳ）、選択ワード線ＷＬに、電圧Ｖ_ＢＲ、もしくはＶ_ＢＶを印加し（ＳＴ．７）、次いで、選択ゲートＳＧ１をオンする（ＳＴ．８）。次いで、ワード線ＷＬに、しきい値測定用電圧Ｖ_ｃｇｅｘｔを与える（ＳＴ．９）。Ｖ_ｃｇｅｘｔが印加されるタイミングは、図７のタイミングと同じになるようにすることが望ましい。また、ＳＧ１をオンにして、ビット線の放電が可能な状態にした後で選択ワード線をＶ_ｃｇｅｘｔに変化させることが重要である。このようにすると、実際のチップ内のベリファイ動作や読み出し動作におけるワード線波形に近づけることができる。それから、所定のタイミングでビット線電位をセンスしてデータをページバッファにラッチに取り込む。続けて、ページバッファから１ページ分のデータをチップ外に読み出す（ＳＴ．１０）。それから、設定回数まで、電圧Ｖ_ｃｇｅｘｔを変更しながら繰り返す（ＳＴ．１１、ＳＴ．１２）。このようにすると、Ｖ_ｃｇｅｘｔを変更した時、ＳＧ１をオンする前後の選択ワード線ＷＬのレベルはＶ_ＢＲあるいはＶ_ＢＶとなっていて一定の電圧であるが、Ｖ_ｃｇｅｘｔが印加されるタイミング期間のみ異なる電圧が選択ワード線に印加されるようになる。

設定回数に達したら（ＹＥＳ）、“Ｃ”レベルのしきい値読み出しは終了する。図４に、しきい値読み出し動作の動作波形の一例を示す。

このように一実施形態に係る半導体集積回路装置によれば、しきい値を読み出すとき、ベリファイ読み出しとほとんど同じ動作を行ってしきい値を読み出す。このため、“Ｃ”レベルのしきい値を読み出す際、ワード線ＷＬにおける遅延が反映される。ワード線ＷＬにおける遅延を反映させることで、図１０に示したように、ワード線ＷＬにおける遅延を反映せずにしきい値を読み出す場合に比較して、読み出したしきい値の分布は、センスアンプが感じ取るしきい値の分布により近くすることができる。従って、一実施形態によれば、精度の高いしきい値読み出しを可能とする不揮発性半導体記憶装置を得ることができる。

以上、この発明を一実施形態により説明したが、この発明の実施形態は、一実施形態が唯一の実施形態ではない。また、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、上記実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

例えば、図３においては、“Ｃ”レベルのしきい値分布の評価であるか否かでしきい値読み出し動作方法を分けているが、“Ｂ”レベル、“Ｃ”レベル両方に対して、図４の動作波形でしきい値分布を評価するようにしてもよい。つまり、“Ｃ”の分布がチップの中で実際にベリファイ動作しているときと同じように読み出されるときの“Ｂ”分布の見え方がどのようになるかを確認することができる。このようにして、“Ｂ”分布と“Ｃ”分布が異なる読み出し条件下で制御される場合に、二つの分布の位置関係や実際にチップ内の動作で判定されているしきい値状態を正しく読み取ることができれば、しきい値分布が得られた後の考察が深められ、これを制御する種々の設定パラメータの最適化に役立てることができる。

また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１は、この発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図 図２は、図１に示すメモリセルアレイの一例を示す図 図３はこの発明の一実施形態に係る半導体集積回路装置のしきい値読み出し動作の流れの一例を示す流れ図 図４はこの発明の一実施形態に係る半導体集積回路装置のしきい値読み出し動作を示す動作波形図 図５はメモリセルのしきい値分布を示す図 図６は、参考例に係る半導体集積回路装置のメモリセルアレイを示す図 図７は参考例に係る半導体集積回路装置のベリファイ読み出し動作を示す動作波形図 図８は参考例に係る半導体集積回路装置のしきい値読み出し動作を示す動作波形図 図９はビット線の電圧と時間との関係を示す図 図１０はビット線の電圧と時間との関係を示す図 図１１はビット線の電圧と時間との関係を示す図 図１２はビット線の電圧と時間との関係を示す図 図１３はビット線の電圧と時間との関係を示す図 図１４はビット線の電圧と時間との関係を示す図 図１５はメモリセルのしきい値分布を示す図 図１６はビット線の電圧と時間との関係を示す図 図１７はメモリセルのしきい値分布を示す図

符号の説明

Ｍ…メモリセル、ＳＴＤ、ＳＴＳ…選択ゲート、１１８…書き込み制御回路

Claims (5)

1. 選択ゲートと、３以上のデータをしきい値に応じて記憶可能なメモリセルとを含むメモリセルユニットを有し、前記選択ゲートを遮断した状態でワード線に第１のベリファイ読み出し電圧を与えた後、前記選択ゲートを導通させて前記３以上のデータのうちの第１のデータをベリファイし、前記選択ゲートを導通させた状態で前記第１のベリファイ読み出し電圧を第２のベリファイ電圧に切り替え、前記３以上のデータのうちの第２のデータを前記第１のデータに続いてベリファイする不揮発性半導体記憶装置のしきい値読み出し方法であって、
   前記第１のデータのしきい値読み出し時、
   前記選択ゲートを遮断した状態で前記ワード線に第１のしきい値測定用読み出し電圧を与え、前記選択ゲートを導通させて前記第１のデータのしきい値を読み出し、
   前記第２のデータのしきい値読み出し時、
   前記選択ゲートを導通させた状態で前記ワード線に第２のしきい値測定用読み出し電圧を与え、前記第２のデータのしきい値を読み出すことを特徴とする不揮発性半導体記憶装置のしきい値読み出し方法。
2. 前記第１、第２のデータのしきい値読み出し時、
   前記第１のデータのしきい値読み出しであるか、前記第２のデータのしきい値読み出しであるかを判断し、
   前記第１のデータのしきい値読み出しである、と判断されたとき、前記選択ゲートを遮断した状態で前記ワード線に前記第１のしきい値測定用読み出し電圧を与え、前記選択ゲートを導通させて前記第１のデータのしきい値を読み出し、
   前記第１のデータのしきい値読み出しの回数が設定回数に達したか否かを判断し、
   前記設定回数に達していない、と判断されたとき、前記第１のしきい値測定用読み出し電圧を変更して前記第１のデータのしきい値読み出しを繰り返し、前記設定回数に達した、と判断されたとき、前記第１のデータのしきい値読み出しを終了し、
   前記第２のデータのしきい値読み出しである、と判断されたとき、前記選択ゲートを導通させた状態で前記ワード線に第２のしきい値測定用読み出し電圧を与え、前記第２のデータのしきい値を読み出し、
   前記第２のデータのしきい値読み出しの回数が設定回数に達したか否かを判断し、
   前記設定回数に達していない、と判断されたとき、前記第２のしきい値測定用読み出し電圧を変更して前記第２のデータのしきい値読み出しを繰り返し、前記設定回数に達した、と判断されたとき、前記第２のデータのしきい値読み出しを終了することを特徴とする請求項１に記載の不揮発性半導体記憶装置のしきい値読み出し方法。
3. 前記第２のデータのしきい値読み出し時、
   前記第２のデータのしきい値を読み出す前に、前記第１のデータをベリファイするときの動作と同じ動作を行い、この動作の後、前記第２のデータのしきい値を読み出すことを特徴とする請求項１及び請求項２いずれかに記載の不揮発性半導体記憶装置のしきい値読み出し方法。
4. 選択ゲートと、３以上のデータをしきい値レベルに応じて記憶可能なメモリセルとを含むメモリセルユニットと、
   前記メモリセルにデータを書き込む書き込み動作を制御する書き込み制御回路と、を備え、
   前記書き込み制御回路は、ベリファイ読み出し動作時に、前記選択ゲートを遮断した状態でワード線に第１のベリファイ読み出し電圧を与え、前記選択ゲートを導通させ、前記選択ゲートを導通させた状態で前記第１のベリファイ読み出し電圧を第２のベリファイ電圧に切り替え、
   前記第１のデータのしきい値読み出し時に、前記選択ゲートを遮断した状態で前記ワード線に第１のしきい値測定用読み出し電圧を与え、前記選択ゲートを導通させ、
   前記第２のデータのしきい値読み出し時に、前記選択ゲートを導通させた状態で前記ワード線に第２のしきい値測定用読み出し電圧を与えることを特徴とする不揮発性半導体記憶装置。
5. 前記書き込み制御回路は、前記第２のデータのしきい値読み出し時に、
   前記第２のデータのしきい値を読み出す前に、前記第１のデータをベリファイするときの動作と同じ動作を行うことを特徴とする請求項４に記載の不揮発性半導体記憶装置。

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