JP5201840B2 - フラッシュメモリ装置のプログラム方法 - Google Patents
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Description
110 行選択回路
120 レジスタブロック
130 列選択回路
140 入出力インターフェース
150 制御ロジック
160 電圧発生回路
Claims (14)
- 複数の状態のうちのいずれか1つを示すマルチビットデータを記憶するための複数のメモリセルが接続された第1及び第2ビットラインを具備したフラッシュメモリ装置のプログラム方法において、
メモリブロック内で選択された行及び前記第2ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階と、
前記選択された行が前記メモリブロックの最後の行であるか否かを判別する段階と、
前記選択された行が前記最後の行であると判別される場合に、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記最後の行として前記選択された行及び前記第1ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階と、
前記選択された行が前記最後の行ではないと判別される場合、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記選択された行に隣接する行及び前記第1ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階と、
前記選択された行に隣接する行及び前記第1ビットラインに接続されたプログラムされたメモリセルに対する再プログラム動作の完了の後、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように前記選択された行に隣接する行及び前記第2ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階とを含み、
前記選択された行及び前記第1ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、
前記複数の状態のいずれかにそれぞれプログラムされたメモリセルのそれぞれのスレッショルド電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、
前記複数の状態のそれぞれについての所定領域は第1検証電圧と読み出し電圧のうちのいずれか1つと第2検証電圧によって選択され、前記第2検証電圧は前記第1検証電圧より高く、前記読み出し電圧は前記第1検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第2検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする段階を更に含むことを特徴とするプログラム方法。 - 前記複数の状態にそれぞれ対応するそれぞれの第1検証電圧は、前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するために用いられることを特徴とする請求項1に記載のプログラム方法。
- 前記複数の状態にそれぞれ対応するそれぞれの第2検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は、前記状態にかかわらず同一であることを特徴とする請求項1に記載のプログラム方法。
- 前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項3に記載のプログラム方法。
- 前記選択された行に隣接する行及び前記第1ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、
前記複数の状態のそれぞれにプログラムされたメモリセルのそれぞれのスレッショルド電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階を含み、
前記複数の状態のそれぞれについての所定領域は第1検証電圧と読み出し電圧のうちのいずれか1つと第2検証電圧によって選択され、前記第2検証電圧は前記第1検証電圧より高く、前記読み出し電圧は前記第1検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第2検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする段階を更に含むことを特徴とする請求項1に記載のプログラム方法。 - 前記複数の状態にそれぞれ対応するそれぞれの第1検証電圧は、前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するのに用いられることを特徴とする請求項5に記載のプログラム方法。
- 前記複数の状態にそれぞれ対応するそれぞれの第2検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は前記状態にかかわらず同一であることを特徴とする請求項5に記載のプログラム方法。
- 前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項7に記載のプログラム方法。
- 前記選択された行に隣接する行及び前記第1ビットラインに接続されたプログラムされたメモリセルに対する再プログラム動作の完了の後、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように前記選択された行に隣接する行及び前記第2ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階をさらに含むことを特徴とする請求項5に記載のプログラム方法。
- 前記選択された行に隣接する行及び前記第2ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階は、
前記複数の状態のそれぞれにプログラムされたメモリセルのそれぞれのスレッショルド電圧分布のうち所定領域に属するプログラムされたメモリセルを検出する段階と、
前記複数の状態のそれぞれについての所定領域は第1検証電圧と読み出し電圧のうちのいずれか1つと第2検証電圧によって選択され、前記第2検証電圧は前記第1検証電圧より高く、前記読み出し電圧は前記第1検証電圧より低く、
前記再プログラムする段階は、
前記複数の状態にそれぞれ対応するそれぞれの第2検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする段階とを含むことを特徴とする請求項9に記載のプログラム方法。 - 前記複数の状態にそれぞれ対応するそれぞれの第1検証電圧は、前記選択されたメモリセルがマルチビットデータにプログラムされたか否かを判別するのに用いられることを特徴とする請求項1に記載のプログラム方法。
- 前記複数の状態にそれぞれ対応するそれぞれの第2検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は、前記状態にかかわらず同一であることを特徴とする請求項10に記載のプログラム方法。
- 前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項12に記載のプログラム方法。
- 前記選択された行及び第1ビットラインに接続されたメモリセルが選択される場合、前記状態のうちのいずれか1つを有するように前記選択された行及び第1ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階をさらに含むことを特徴とする請求項1に記載のプログラム方法。
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