KR20070094706A - 고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는플래시 메모리를 구비한 메모리 시스템 - Google Patents

고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는플래시 메모리를 구비한 메모리 시스템 Download PDF

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KR20070094706A KR1020070080149A KR20070080149A KR20070094706A KR 20070094706 A KR20070094706 A KR 20070094706A KR 1020070080149 A KR1020070080149 A KR 1020070080149A KR 20070080149 A KR20070080149 A KR 20070080149A KR 20070094706 A KR20070094706 A KR 20070094706A
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강상구
임영호
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삼성전자주식회사
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Abstract

여기에 개시되는 메모리 시스템은 플래시 메모리와; 그리고 상기 플래시 메모리를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 프로그램 동작 모드시 호스트로부터 제공된 프로그램 데이터가 상기 플래시 메모리에 모두 저장되었는 지의 여부를 판별하며; 상기 프로그램 데이터가 상기 플래시 메모리에 모두 저장된 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램 데이터가 저장된 최종 워드 라인의 다음 워드 라인에 대한 더미 프로그램 동작을 수행하도록 상기 플래시 메모리를 제어한다.

Description

고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는 플래시 메모리를 구비한 메모리 시스템{MEMORY SYSTEM WITH FLASH MEMORY CAPABLE OF COMPENSATING REDUCTION OF READ MARGIN BETWEEN STATES DUE TO HOT TEMPERATURE STRESS}
도 1은 전계 커플링/F-poly 커플링으로 인한 문턱 전압 분포들의 넓어짐을 설명하기 위한 도면이다.
도 2는 메모리 셀들 사이에 생기는 전계 커플링/F-poly 커플링을 설명하기 위한 도면이다.
도 3은 고온 스트레스로 인한 문턱 전압 분포들이 넓어짐을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 셀 어레이를 보여주는 회로도이다.
도 6a 및 도 6b는 본 발명에 따른 멀티-비트 프로그램 동작을 개략적으로 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 8은 도 7에 도시된 2차 프로그램 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 수행할 때 검증 전압들을 보여주는 도면이다.
도 10은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작이 수행된 후 문턱 전압 분포들을 보여주는 도면이다.
도 11은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 110 : 행 선택 회로
120 : 레지스터 블록 130 : 열 선택 회로
140 : 입출력 인터페이스 150 : 제어 로직
160 : 전압 발생 회로 1000 : 플래시 메모리
2000 : 메모리 컨트롤러 2100 : 호스트 인터페이스
2200 : 플래시 인터페이스 2300 : 상태 머신
2400 : 램
본 발명은 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치를 프로그램하는 방법에 관한 것이다.
최근, 휘발성 메모리들과 불 휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들에 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재상 기능)을 제공하기 위해서 점차적으로 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져오고 있다. 그러한 노력들 중 하나로서 하나의 메모리 셀에 2-비트 데이터 또는 그 보다 많은 데이터 비트들을 저장하는 멀티-비트 메모리 장치가 제안되어 오고 있다. 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 예시적인 멀티-비트 메모리 장치들이 U.S. Patent No. 6,122,188에 "NON - VOLATILE MEMORY DEVICE HAVING MULTI - BIT CELL STRUCTURE AND A METHOD OF PROGRAMMING SAME"라는 제목으로, U.S. Patent No. 6,075,734에 "INTEGRATED CIRCUIT MEMORY DEVICE FOR STORING A MULTI - BIT DATA AND A METHOD FOR READING STORED DATA IN THE SAME"라는 제목으로, 그리고 U.S. Patent No. 5,923,587에 "MULTI - BIT MEMORY CELL ARRAY OF A NON - VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 메모리 셀은 데이터 '1'과 데이터 '0'을 각각 나타내는 2개의 상태들 중 하나를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 하나의 메모리 셀은 데이터 '11', 데이터 '10', 데이터 '00', 그리고 데이터 01'을 각각 나타내는 4개의 상태들 중 하나를 갖는다. 도 1에는 4개의 상태들에 대응하는 문턱 전압 분포들 이 도시되어 있다.
4개의 상태들에 대응하는 문턱 전압 분포들이 각각 정해진 문턱 전압 윈도우 내에 존재하기 위해서는 문턱 전압 분포를 조밀하게 제어하여야 한다. 이를 위해서, ISPP(Incremental Step Pulse Programming) 스킴을 이용한 프로그램 방법이 제안되어 오고 있다. ISPP 스킴에 따르면, 문턱 전압이 프로그램 루프들의 반복에 따라 프로그램 전압의 증가분만큼 이동된다. 프로그램 전압의 증가분을 작게 설정함으로써 문턱 전압 분포를 보다 조밀하게 제어하는 것이 가능하다. 이는 상태들 간의 마진을 충분히 확보하는 것이 가능함을 의미한다. 이에 반해서, 프로그램 전압의 증가분을 작게 설정하는 경우, 메모리 셀을 원하는 상태로 프로그램하는 데 필요한 시간이 증가될 것이다. 따라서, 프로그램 시간을 고려하여 프로그램 전압의 증가분이 결정될 것이다.
그러한 ISPP 스킴에도 불구하고, 각 상태의 문턱 전압 분포는 다양한 원인들로 인해서 원하는 윈도우보다 더 넓게 형성된다. 예를 들면, 도 1의 점선들(10, 11, 12, 13)로 도시된 바와 같이, 문턱 전압 분포는 프로그래밍시 인접한 메모리 셀들 간의 커플링으로 인해 넓어진다. 그러한 커플링은 "전계 커플링(electric field coupling)" 또는 "F-poly 커플링"이라 불린다. 예를 들면, 도 2를 참조하면, 메모리 셀(MCA)은 4개의 상태들 중 어느 하나의 상태를 갖도록 프로그램된 셀이고 메모리 셀은(MCB)은 4개의 상태들 중 어느 하나의 상태를 갖도록 프로그램될 셀이라 가정하자. 이러한 가정에 따르면, 메모리 셀(MCB)이 프로그램됨에 따라 플로팅 게이트(FG)에는 전하들이 축적될 것이다. 이때, 인접한 메모리 셀(MCA)의 플로팅 게이트(FG)의 전위는 메모리 셀(MCB)을 프로그램할 때 메모리 셀(MCB)의 플로팅 게이트(FG)와의 커플링으로 인해 높아질 것이다. 그렇게 증가된 문턱 전압은 프로그래밍 이후에도 플로팅 게이트들 간의 커플링으로 인해 계속해서 유지될 것이다. 여기서, 메모리 셀(MCB)은 메모리 셀(MCA)에 대해 워드 라인 방향 그리고/또는 비트 라인 방향에 위치한 메모리 셀들을 포함한다. 이러한 커플링으로 인해 프로그램된 메모리 셀(MCA)의 문턱 전압이 높아지며, 그 결과 문턱 전압 분포가 도 1의 점선들(10, 11, 12, 13)로 도시된 바와 같이 넓어질 것이다. 각 상태의 문턱 전압 분포가 넓어짐에 따라, 도 1에서 알 수 있듯이, 상태들 간의 마진이 감소하게 된다. 이는 읽기 마진이 감소함을 의미한다.
그러한 커플링 현상으로 인한 문턱 전압 분포의 넓어짐을 해결하기 위한 기술이 U.S. Patent No. 5,867,429에 "HIGH DENSITY NON - VOLATILE FLASH MEMORY WITHOUT ADVERSE EFFECTS OF ELECTRIC FIELD COUPLING BETWEEN ADJACENT FLOATING GATES"라는 제목으로 게재되어 있다.
전계 커플링/F-poly 커플링과 더불어, 상태들 사이의 읽기 마진은 메모리 셀들의 문턱 전압들이 시간이 지남에 따라 낮아지는 현상에 의해서 더욱 감소된다. 그러한 현상은 이하 고온 스트레스(Hot Temperature Stress: HTS)라 칭한다. HTS란 메모리 셀의 플로팅 게이트에 축적된 전하들이 기판으로 빠져나가는 것을 의미한다. 플로팅 게이트의 축적된 전하들이 감소함에 따라, 도 3에서 점선들(20, 21, 22)로 도시된 바와 같이, 각 상태에 속하는 메모리 셀들의 문턱 전압들이 낮아진다. 따라서, 전계 커플링/F-poly 커플링으로 인한 문턱 전압의 증가와 HTS로 인한 문턱 전압의 감소로 인해 상태들 사이의 읽기 마진을 확보하는 것이 어렵다. 이는 메모리 셀이 어느 상태로 프로그램되었는 지의 여부를 판별하는 것이 어려움을 의미한다. 이러한 문제는 제조 공정이 미세화됨에 따라 더욱 심각해지고 있다.
결론적으로, 전계 커플링/F-poly 커플링으로 인한 문턱 전압의 증가와 HTS로 인한 문턱 전압의 감소에도 불구하고 상태들 사이의 읽기 마진을 확보할 수 있는 기술이 요구되고 있다.
본 발명의 목적은 읽기 마진을 안정적으로 확보할 수 있는 플래시 메모리 장치를 포함한 메모리 시스템을 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 메모리 시스템은 플래시 메모리와; 그리고 상기 플래시 메모리를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 프로그램 동작 모드시 호스트로부터 제공된 프로그램 데이터가 상기 플래시 메모리에 모두 저장되었는 지의 여부를 판별하며; 상기 프로그램 데이터가 상기 플래시 메모리에 모두 저장된 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램 데이터가 저장된 최종 워드 라인의 다음 워드 라인에 대한 더미 프로그램 동작을 수행하도록 상기 플래시 메모리를 제어한다.
이 실시예에 있어서, 상기 프로그램 데이터가 상기 플래시 메모리에 모두 저장된 것으로 판별될 때, 상기 메모리 컨트롤러는 더미 프로그램 동작을 위한 더미 프로그램 명령과 어드레스를 상기 플래시 메모리로 출력한다.
이 실시예에 있어서, 상기 플래시 메모리는 상기 어드레스에 대응하는 워드 라인의 메모리 셀들이 소거된 상태를 유지하도록 더미 프로그램 동작을 수행한다.
이 실시예에 있어서, 상기 플래시 메모리는 선택된 워드 라인에 대한 프로그램 동작이 수행된 후 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인에 대한 재프로그램 동작이 수행되도록 구성되며, 복수의 상태들 중 어느 하나를 나타내는 멀티-비트 데이터를 저장하기 위한 복수의 메모리 셀들이 연결된 제 1 및 제 2 비트 라인들을 구비한다.
이 실시예에 있어서, 상기 재프로그램 동작은 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 1 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계와, 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 2 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계를 포함하며, 이것에 의해서 고온 스트레스로 인해 감소되는 인접한 상태들 사이의 읽기 마진이 증가된다.
이 실시예에 있어서, 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 1 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계는 상기 각 상태의 프로그램된 메모리 셀들이 분포된 문턱 전압 분포의 소정 영역에 속하는 프로그램된 메모리 셀들을 검출하는 단계와; 그리고 상기 각 상태의 소정 영역은 제 1 검증 전압과 읽기 전압 중 어느 하나와 제 2 검증 전압에 의해서 선택되되, 상기 제 2 검증 전압은 상기 제 1 검증 전압보다 높고, 상기 읽기 전압 은 상기 제 1 검증 전압보다 낮으며; 상기 각 상태에 대응하는 제 2 검증 전압과 같거나 그보다 높은 문턱 전압을 갖도록 상기 검출된 메모리 셀들을 프로그램하는 단계를 포함한다.
이 실시예에 있어서, 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 2 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계는 상기 각 상태의 프로그램된 메모리 셀들이 분포된 문턱 전압 분포의 소정 영역에 속하는 프로그램된 메모리 셀들을 검출하는 단계와; 그리고 상기 각 상태의 소정 영역은 제 1 검증 전압과 읽기 전압 중 어느 하나와 제 2 검증 전압에 의해서 선택되되, 상기 제 2 검증 전압은 상기 제 1 검증 전압보다 높고, 상기 읽기 전압은 상기 제 1 검증 전압보다 낮으며; 상기 각 상태에 대응하는 제 2 검증 전압과 같거나 그보다 높은 문턱 전압을 갖도록 상기 검출된 메모리 셀들을 프로그램하는 단계를 포함한다.
이 실시예에 있어서, 상기 메모리 컨트롤러는 상기 호스트로부터 프로그램 데이터가 다시 제공될 때 상기 더미 프로그램 동작이 수행된 워드 라인의 다음 워드 라인의 메모리 셀들에 상기 프로그램 데이터가 프로그램되도록 상기 플래시 메모리를 제어한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번 호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이고, 도 5는 도 4에 도시된 메모리 셀 어레이를 보여주는 회로도이다.
먼저 도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치는 데이터 정보를 저장하기 위한 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 복수의 메모리 블록들을 포함하며, 각 메모리 블록은 도 5에 도시된 바와 같이 구성된 메모리 셀 구조를 갖는다. 도 5에 도시된 바와 같이, 메모리 블록(MB)은 복수의 스트링들(101)로 구성되며, 각 스트링(101)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC31-MC0)을 포함한다. 메모리 셀들 각각은 플로팅 게이트 트랜지스터로 구성될 것이다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해서 제어되며, 대응하는 비트 라인에 연결된 드레인을 갖는다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해서 제어되며, 공통 소오스 라인(CSL)에 연결된 소오스를 갖는다. 메모리 셀들(MC31-MC0)은 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에 직 렬 연결되며, 대응하는 워드 라인들(WL31-WL0)에 의해서 각각 제어된다. 복수의 비트 라인 쌍들(BLe0, BLo0)-(BLe(n-1)-BLo(n-1))이 워드 라인들(WL31-WL0)과 교차하도록 배열되어 있다. 읽기/프로그램 동작시, 각 비트 라인 쌍 중 어느 하나의 비트 라인이 레지스터 블록(120)에 의해서 선택될 것이다. 이는 하나의 워드 라인이 두 개의 페이지들로 구성됨을 의미한다. 이하, "e"로 표기된 비트 라인들은 짝수번째 비트 라인들이라 칭하고, "o"로 표기된 비트 라인들은 홀수번째 비트 라인들이라 칭한다. 이에 반해서, 하나의 워드 라인이 하나의 페이지로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
다시 도 4를 참조하면, 행 선택 회로(110)(도면에는 "X-SEL"로 표기됨)는 제어 로직(150)에 의해서 제어된다. 행 선택 회로(110)는 입출력 인터페이스(140)를 통해 제공되는 어드레스(ADD)에 응답하여 메모리 블록들 중 하나를 선택하고 선택된 메모리 블록의 행들(워드 라인들 및 선택 라인들을 포함함)을 제어한다. 레지스터 블록(120)은 제어 로직(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작한다. 레지스터 블록(120)은, 비록 도면에는 도시되지 않았지만, 페이지 버퍼들로 구성될 것이다. 각 페이지 버퍼는 하나의 비트 라인 또는 한 쌍의 비트 라인들 중 어느 하나에 전기적으로 연결되며, 비트 라인을 통해 메모리 셀로부터 데이터를 읽거나 비트 라인을 통해 메모리 셀에 데이터를 저장할 것이다. 열 선택 회로(130)(도면에는 "Y-SEL"로 표기됨)는 제어 로직(150)에 의해서 제어되며, 입출력 인터페이스(140)를 통헤 제공되는 어드레스(ADD)에 응답하여 레지스터 블록(120)에 저장된 데이터를 입출력 인터페이 스(140) 또는 제어 로직(150)으로 출력한다. 예를 들면, 정상 읽기 동작시, 열 선택 회로(130)는 레지스터 블록(120)에 저장된 데이터를 입출력 인터페이스(140)로 출력한다. 검증 읽기 동작시, 열 선택 회로(130)는 레지스터 블록(120)에 저장된 데이터를 제어 로직(150)으로 출력하며, 제어 로직(150)은 열 선택 회로(130)로부터 제공되는 데이터가 패스 데이터인 지의 여부를 판별한다. 프로그램 동작의 데이터 로드 구간시, 열 선택 회로(130)는 입출력 인터페이스(140)를 통해 전달되는 프로그램 데이터를 레지스터 블록(120)으로 출력한다. 제어 로직(150)은 플래시 메모리 장치의 전반적인 동작들을 제어하도록 구성된다. 전압 발생 회로(160)는 제어 로직(150)에 의해서 제어되며, 플래시 메모리 장치의 프로그램/소거/읽기 동작들에 필요한 전압들(예를 들면, 워드 라인 전압, 벌크 전압, 읽기 전압, 패스 전압 등을 포함함)을 발생하도록 구성된다.
이후 설명되는 바와 같이, 본 발명에 따른 플래시 메모리 장치는 메모리 셀들이 전계 커플링/F-poly 커플링과 HTS을 받더라도 인접한 상태들 사이의 읽기 마진을 충분히 확보하기 위한 새로운 프로그램 기술을 채용한다. 개략적으로 설명하면, 먼저, 메모리 셀들을 원하는 상태들 각각의 목표 문턱 전압으로 프로그램하기 위해서 2-비트 데이터가 선택된 페이지의 메모리 셀들에 각각 저장된다. 이는 이후 "1차 프로그램 동작"이라 칭한다. 1차 프로그램 동작이 완료된 후, 각 상태에 속하는 메모리 셀들 중 소정의 문턱 전압 영역에 속하는 메모리 셀들을 검출하기 위한 읽기 동작들이 수행된다. 그렇게 검출된 메모리 셀들은 각 상태의 목표 문턱 전압보다 높은 문턱 전압을 갖도록 프로그램될 것이다. 이는 이후 "2차 프로그램 동작" 이라 칭한다.
2-비트 데이터를 저장하기 위한 1차 프로그램 동작은 레지스터 블록(120)의 구조에 따라 다양하게 수행될 수 있다. 예를 들면, LSB 및 MSB 데이터 비트들을 모두 레지스터 블록(120)에 로드한 후, 1차 프로그램 동작이 수행될 수 있다. 또는, LSB 데이터 비트를 프로그램하고(이하, "LSB 프로그램 동작"이라 칭함) 그 다음에 MSB 데이터 비트를 프로그램하는(이하, "MSB 프로그램 동작"이라 칭함) 방식으로 1차 프로그램 동작이 수행될 수 있다. 예시적인 프로그램 방법으로서 후자의 프로그램 방법이 도 6a 및 도 6b을 참조하여 개략적으로 설명될 것이다.
하나의 메모리 셀은 "11", "10", "00" 및 "01" 상태들 중 어느 하나를 갖도록 프로그램된다. 편의상, "11", "10", "00" 및 "01" 상태들은 각각 ST0, ST1, ST2, ST3에 대응한다고 가정하자. "11" 상태를 갖는 메모리 셀은 소거된 메모리 셀이며, "10" 상태를 갖는 메모리 셀의 문턱 전압은 "11" 상태의 메모리 셀의 문턱 전압보다 높다. "00" 상태를 갖는 메모리 셀의 문턱 전압은 "10" 상태의 메모리 셀의 문턱 전압보다 높고, "01" 상태를 갖는 메모리 셀의 문턱 전압은 "00" 상태의 메모리 셀의 문턱 전압보다 높다. 이러한 조건 하에서, LSB 프로그램 동작이 수행되면, 도 6a에 도시된 바와 같이, 메모리 셀은 소거된 상태 또는 "10" 상태를 갖는다. LSB 프로그램 동작 다음에 이어지는 MSB 프로그램 동작이 수행되면, 도 6b에 도시된 바와 같이, "11" 상태를 갖는 메모리 셀은 소거된 상태 또는 "01" 상태를 갖는 반면에, "10" 상태의 메모리 셀은 "10" 상태 또는 "00" 상태를 갖는다.
본 발명에 있어서, 임의의 워드 라인이 선택될 때, 선택된 워드 라인과 짝수 번째 비트 라인들(BLe0-BLe(n-1))에 연결된 메모리 셀들에 대한 프로그램 동작이 먼저 수행되고, 그 다음에 선택된 워드 라인과 홀수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 메모리 셀들에 대한 프로그램 동작이 수행될 것이다. 편의상, 이러한 순서로 본 발명에 따른 프로그램 동작이 설명될 것이다. 하지만, 선택된 워드 라인과 홀수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 메모리 셀들에 대한 프로그램 동작이 먼저 수행되고, 그 다음에 선택된 워드 라인과 짝수번째 비트 라인들(BLe0-BLe(n-1))에 연결된 메모리 셀들에 대한 프로그램 동작이 수행될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 7은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다. 이후, 본 발명에 따른 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
프로그램 동작이 시작되면, 제어 로직(150)은 선택된 워드 라인(예를 들면, N번째 워드 라인)의 짝수번째 비트 라인들(BLe0-BLe(n-1))이 선택되었는 지의 여부를 판별한다(S100). 이는 입출력 인터페이스(140)를 통해 제공되는 어드레스 정보에 의거하여 제어 로직(150)에 의해서 판별될 것이다. 짝수번째 비트 라인들(BLe0-BLe(n-1))이 선택된 경우, 선택된 워드 라인(WLn) 및 짝수번째 비트 라인들(BLe0-BLe(n-1))에 연결된 메모리 셀들에 대한 1차 프로그램 동작이 제어 로직(150)의 제어 하에 수행될 것이다(S120). 1차 프로그램 동작은 도 6a 및 도 6b를 참조하여 설명된 프로그램 방법에 따라 수행될 것이다. 1차 프로그램 동작이 수행되는 동안, 선택된 메모리 셀들은 도 9의 상태들(ST1, ST2, ST3) 중 어느 하나의 상태로 각각 프로그램될 것이다. 메모리 셀들이 각 상태로 프로그램되었는 지의 여부는 상태들(ST1, ST2, ST3)에 대응하는 검증 전압들(Vvfy11, Vvfy21, Vvfy31)을 기준으로 판별될 것이다. 예를 들면, 메모리 셀이 ST1 상태로 프로그램되었는 지의 여부는 검증 전압(Vvfy11)을 사용하여 판별되고, 메모리 셀이 ST2 상태로 프로그램되었는 지의 여부는 검증 전압(Vvfy21)을 이용하여 판별되며, 메모리 셀이 ST3 상태로 프로그램되었는 지의 여부는 검증 전압(Vvfy31)을 이용하여 판별될 것이다. 이후, 프로그램 절차는 종료될 것이다.
만약 홀수번째 비트 라인들(BLo0-BLo(n-1))이 선택된 경우, 선택된 워드 라인(WLn) 및 홀수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 메모리 셀들에 대한 1차 프로그램 동작이 제어 로직(150)의 제어 하에 수행될 것이다(S120). 제 1 프로그램 동작은 앞서 설명된 것과 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 선택된 워드 라인(WLn) 및 홀수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 메모리 셀들에 대한 프로그램 동작이 완료되면, 선택된 워드 라인(WLn)의 바로 아래에 위치한 워드 라인(WL(n-1))에 대한 프로그램 동작(즉, 2차 프로그램 동작)이 수행될 것이다. 먼저, 워드 라인(WL(n-1)) 및 짝수번째 비트 라인들(BLe0-BLe(n-1))에 연결된 메모리 셀들에 대한 2차 프로그램 동작(또는 재프로그램 동작)이 수행될 것이다(S160). 그 다음에, 워드 라인(WL(n-1)) 및 홀수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 메모리 셀들에 대한 2차 프로그램 동작(또는 재프로그램 동작)이 수행될 것이다(S180). 이후 설명되는 바와 같이, 2차 프로그램 동작에 의해서 각 상태의 문턱 전압 영역 중 소정 영역에 속하는 메모리 셀들이 보 다 높은 문턱 전압을 갖도록 재-프로그램될 것이다. 도 7에 도시된 것과 달리, 워드 라인(WL(n-1)) 및 홀수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 메모리 셀들에 대한 2차 프로그램 동작이 수행되고, 그 다음에 워드 라인(WL(n-1)) 및 짝수번째 비트 라인들(BLe0-BLe(n-1))에 연결된 메모리 셀들에 대한 2차 프로그램 동작이 수행될 수 있다.
도 8은 본 발명에 따른 플래시 메모리 장치의 2차 프로그램 동작을 설명하기 위한 흐름도이고, 도 9는 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 수행할 때 검증 전압들을 보여주는 도면이다.
도 7에서 설명된 바와 같이, 일단 2-비트 데이터에 대한 1차 프로그램 동작이 완료되면, 선택된 워드 라인(WLn)의 바로 아래에 위치한 워드 라인(WL(n-1))에 연결된 메모리 셀들에 대한 2차 프로그램 동작이 수행된다. 먼저, 워드 라인(WL(n-1)) 및 짝수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 프로그램된 메모리 셀들에 대한 2차 프로그램 동작을 설명하면 다음과 같다.
먼저, 선택된 워드 라인(WLn-1)에 검증 전압(Vvfy11)(또는 읽기 전압(Vread1))이 인가된 상태에서 레지스터 블록(120)을 통해 읽기 동작이 수행된다(S200). 그 다음에, 선택된 워드 라인(WLn-1)에 검증 전압(Vvfy11)보다 높은 검증 전압(Vvfy12)이 인가된 상태에서 레지스터 블록(120)을 통해 읽기 동작이 수행된다(S210). 2번의 읽기 동작들을 통해 검증 전압들(Vvfy11, Vvfy12)(또는 읽기 및 검증 전압들(Vread1, Vvfy12))(도 9 참조) 사이에 존재하는 문턱 전압들을 갖는 메모리 셀들이 검출될 것이다. 검증 전압들(Vvfy11, Vvfy12)(또는 읽기 및 검증 전압 들(Vread1, Vvfy12)) 사이에 존재하는 문턱 전압들을 갖는 메모리 셀들을 검출하는 방법들은 레지스터 블록(120)의 구조에 따라 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
일단 검증 전압들(Vvfy11, Vvfy12)(또는 읽기 및 검증 전압들(Vread1, Vvfy12)) 사이에 존재하는 문턱 전압들을 갖는 메모리 셀들이 검출되면, 검출된 메모리 셀들에 대한 프로그램 동작(즉, 2차 프로그램 동작)이 실행될 것이다(S220). 프로그램 동작이 수행된 후, 읽기 전압으로서 검증 전압(Vvfy12)이 선택된 워드 라인(WLn-1)에 인가된 상태에서 검증 읽기 동작이 수행된다(S230). 그 다음에, 검출된 메모리 셀들이 검증 전압(Vvfy12)에 상응하는 문턱 전압을 갖도록 프로그램되었는 지의 여부가 판별될 것이다(S240). 만약 검출된 메모리 셀들이 모두 요구되는 문턱 전압으로 프로그램되지 않은 것으로 판별되면, 선택된 워드 라인(WLn-1)으로 인가될 프로그램 전압이 정해진 증가분만큼 증가된다(S250). 이후, 절차는 S220 단계로 진행하며, 상술한 단계들(S220-S250)로 구성된 프로그램 루프가 정해진 횟수만큼 반복될 때까지 또는 프로그램 루프가 검출된 메모리 셀들이 모두 프로그램될 때까지 반복될 것이다.
만약 검출된 메모리 셀들이 모두 요구되는 문턱 전압으로 프로그램된 것으로 판별되면, 선택된 워드 라인(WLn-1)에 검증 전압(Vvfy21)(또는 읽기 전압(Vread2))이 인가된 상태에서 레지스터 블록(120)을 통해 읽기 동작이 수행된다(S260). 그 다음에, 선택된 워드 라인(WLn-1)에 검증 전압(Vvfy21)보다 높은 검증 전압(Vvfy22)이 인가된 상태에서 레지스터 블록(120)을 통해 읽기 동작이 수행된 다(S270). 2번의 읽기 동작들을 통해 검증 전압들(Vvfy21, Vvfy22)(또는 읽기 및 검증 전압들(Vread2, Vvfy22))(도 9 참조) 사이에 존재하는 문턱 전압들을 갖는 메모리 셀들이 검출될 것이다. 일단 검증 전압들(Vvfy21, Vvfy22)(또는 읽기 및 검증 전압들(Vread2, Vvfy22)) 사이에 존재하는 문턱 전압들을 갖는 메모리 셀들이 검출되면, 검출된 메모리 셀들에 대한 프로그램 동작(즉, 2차 프로그램 동작)이 실행될 것이다(S280). 프로그램 동작이 수행된 후, 읽기 전압으로서 검증 전압(Vvfy22)이 선택된 워드 라인(WLn-1)에 인가된 상태에서 검증 읽기 동작이 수행된다(S290). 그 다음에, 검출된 메모리 셀들이 검증 전압(Vvfy22)에 상응하는 문턱 전압을 갖도록 프로그램되었는 지의 여부가 판별될 것이다(S300). 만약 검출된 메모리 셀들 모두 요구되는 문턱 전압으로 프로그램되지 않은 것으로 판별되면, 선택된 워드 라인으로 인가될 프로그램 전압이 정해진 증가분만큼 증가된다(S310). 이후, 절차는 S280 단계로 진행하며, 상술한 단계들(S280-S310)로 구성된 프로그램 루프가 정해진 횟수만큼 반복될 때까지 또는 프로그램 루프가 검출된 메모리 셀들이 모두 프로그램될 때까지 반복될 것이다.
만약 검출된 메모리 셀들 모두 요구되는 문턱 전압으로 프로그램된 것으로 판별되면, 선택된 워드 라인(WLn-1)에 검증 전압(Vvfy31)(또는 읽기 전압(Vread3))이 인가된 상태에서 레지스터 블록(120)을 통해 읽기 동작이 수행된다(S320). 그 다음에, 선택된 워드 라인(WLn-1)에 검증 전압(Vvfy31)보다 높은 검증 전압(Vvfy32)이 인가된 상태에서 레지스터 블록(120)을 통해 읽기 동작이 수행된다(S330). 2번의 읽기 동작들을 통해 검증 전압들(Vvfy31, Vvfy32)(또는 읽기 및 검증 전압들(Vread3, Vvfy32))(도 9 참조) 사이에 존재하는 문턱 전압들을 갖는 메모리 셀들이 검출될 것이다. 일단 검증 전압들(Vvfy31, Vvfy32)(또는 읽기 및 검증 전압들(Vread3, Vvfy32)) 사이에 존재하는 문턱 전압들을 갖는 메모리 셀들이 검출되면, 검출된 메모리 셀들에 대한 프로그램 동작(즉, 2차 프로그램 동작)이 실행될 것이다(S340). 프로그램 동작이 수행된 후, 읽기 전압으로서 검증 전압(Vvfy32)이 선택된 워드 라인에 인가된 상태에서 검증 읽기 동작이 수행된다(S350). 그 다음에, 검출된 메모리 셀들이 검증 전압(Vvfy32)에 상응하는 문턱 전압을 갖도록 프로그램되었는 지의 여부가 판별될 것이다(S360). 만약 검출된 메모리 셀들 모두 요구되는 문턱 전압으로 프로그램되지 않은 것으로 판별되면, 선택된 워드 라인(WLn-1)으로 인가될 프로그램 전압이 정해진 증가분만큼 증가된다(S370). 이후, 절차는 S340 단계로 진행하며, 상술한 단계들(S340-S370)로 구성된 프로그램 루프가 정해진 횟수만큼 반복될 때까지 또는 프로그램 루프가 검출된 메모리 셀들이 모두 프로그램될 때까지 반복될 것이다.
만약 검출된 메모리 셀들이 모두 요구되는 문턱 전압으로 프로그램된 것으로 판별되면, 도 7에 도시된 바와 같이, 워드 라인(WL(n-1))과 홀수번째 비트 라인들(BLo0-BLo(n-1))에 연결된 프로그램된 메모리 셀들에 대한 2차 프로그램 동작이 수행될 것이다. 이는 앞서 설명된 것과 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명에 따른 프로그램 절차가 종료된 후의 문턱 전압 분포들을 보여주는 도 10를 참조하면, 상태(ST1)에 대응하는 문턱 전압 분포에 있어서, 검증 전압 들(Vvfy11, Vvfy12)(또는 읽기 및 검증 전압들(Vread1, Vvfy12)) 사이에 존재하는 메모리 셀들은 검증 전압(Vvfy12) 또는 그보다 높은 전압을 갖도록 프로그램되었다. 도 10 및 도 3을 참조하면, 상태들(ST0, ST1) 사이의 마진이 증가되었음을 알 수 있다. 상태(ST2)에 대응하는 문턱 전압 분포에 있어서, 검증 전압들(Vvfy21, Vvfy22)(또는 읽기 및 검증 전압들(Vread2, Vvfy22)) 사이에 존재하는 메모리 셀들은 검증 전압(Vvfy22) 또는 그보다 높은 전압을 갖도록 프로그램되었다. 도 10 및 도 3을 참조하면, 상태들(ST1, ST2) 사이의 마진이 증가되었음을 알 수 있다. 마찬가지로, 상태(ST3)에 대응하는 문턱 전압 분포에 있어서, 검증 전압들(Vvfy31, Vvfy32)(또는 읽기 및 검증 전압들(Vread3, Vvfy32)) 사이에 존재하는 메모리 셀들은 검증 전압(Vvfy32) 또는 그보다 높은 전압을 갖도록 프로그램되었다. 도 10 및 도 3을 참조하면, 상태들(ST2, ST3) 사이의 마진이 증가되었음을 알 수 있다. 다시 말해서, 인접한 상태들 사이의 읽기 마진이 도 3에 도시된 읽기 마진과 비교하여 볼 때 증가된다. 따라서, 비록 전계 커플링/F-poly 커플링과 HTS로 인해 문턱 전압 분포가 넓어지더라도, 본 발명에 따른 프로그램 방법을 통해 인접한 상태들 사이의 읽기 마진을 충분히 확보하는 것이 가능하다.
도 11은 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 11을 참조하면, 본 발명에 따른 메모리 시스템은 플래시 메모리(1000)와 메모리 컨트롤러(2000)를 포함한다. 플래시 메모리(1000)는 도 4에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 게다가, 플래시 메모리(1000)는 앞서 설명된 프로그램 방법에 따라 프로그램 동작을 수행하도록 구성될 것이다.
본 발명에 따른 메모리 시스템의 메모리 컨트롤러(2000)는 호스트 인터페이스(2100), 플래시 인터페이스(2200), 상태 머신(2300), 그리고 램(2400)을 포함한다. 호스트 인터페이스(2100)는 호스트(미도시됨)와의 인터페이스를 제공하도록 구성되며, 플래시 인터페이스(2200)는 플래시 메모리(1000)와의 인터페이스를 제공하도록 구성될 것이다. 호스트로부터 제공되는 프로그램 데이터는 호스트 인터페이스(2100)를 통해 램(2400)에 임시 저장되고, 램(2400)에 저장된 프로그램 데이터는 상태 머신(2300)의 제어하에 플래시 인터페이스(2200)를 통해 플래시 메모리(1000)로 전송될 것이다.
상태 머신(2300)은 호스트로부터 제공된 프로그램 데이터가 모두 플래시 메모리(1000)에 저장되었는 지의 여부를 판별하도록 구성될 것이다. 프로그램 데이터가 복수의 페이지 데이터를 포함하는 경우, 페이지 데이터는 선택된 메모리 블록의 행들에 순차적으로 프로그램될 것이다. 이후, 마지막 페이지의 데이터(이하, 최종 프로그램 데이터)가 저장되는 페이지 또는 워드 라인을 "최종 워드 라인"이라 칭한다. 여기서, 최종 워드 라인이 메모리 블록의 마지막 워드 라인을 나타내는 것이 아님에 주의해야 한다. 최종 워드 라인은 선택된 메모리 블록의 워드 라인들 중 어느 하나일 것이다. 프로그램 데이터가 모두 플래시 메모리(1000)에 저장된 경우, 상태 머신(2300)은 최종 워드 라인의 바로 위에 위치한 워드 라인에 대한 1차 프로그램 동작을 수행하도록 플래시 메모리(1000)를 제어한다. 예를 들면, 프로그램 데이터가 모두 플래시 메모리(1000)에 저장된 경우, 상태 머신(2300)은 더미 프로그 램 명령 및 어드레스를 플래시 인터페이스(2200)를 통해 플래시 메모리(1000)로 출력할 것이다. 상태 머신(2300)으로부터 출력되는 어드레스는 최종 워드 라인의 바로 위에 위치한 워드 라인을 지정하기 위한 어드레스이다. 플래시 메모리(1000)는 메모리 컨트롤러(2000)로부터의 더미 프로그램 명령 및 어드레스에 응답하여 입력된 어드레스에 대응하는 워드 라인(즉, 최종 워드 라인의 바로 위에 위치한 워드 라인)의 메모리 셀들(예를 들면, 짝수번 페이지의 메모리 셀들)에 대한 1차 프로그램 동작을 수행할 것이다. 1차 프로그램 동작이 완료되면, 플래시 메모리(1000)는 앞서 설명된 것과 동일한 방법에 따라 최종 워드 라인의 메모리 셀들에 대한 2차 프로그램 동작을 수행할 것이다.
동작 설명에 있어서, 플래시 메모리(1000)에 저장될 프로그램 데이터가 메모리 컨트롤러(2000)의 제어하에 저장될 것이다. 이때, 플래시 메모리(1000)는 앞서 언급된 방법에 따라 1차 및 2차 프로그램 동작들을 자동적으로 수행할 것이다. 1차 및 2차 프로그램 동작들은 앞서 언급된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 일단 프로그램 데이터가 플래시 메모리(1000)에 모두 저장되면, 메모리 컨트롤러(2000)는 더미 프로그램 명령 및 어드레스를 플래시 메모리(1000)로 출력할 것이다. 더미 프로그램 명령과 함께 제공된 어드레스는 최종 워드 라인의 바로 위에 위치한 워드 라인을 선택하기 위한 어드레스이다.
플래시 메모리(1000)는 메모리 컨트롤러(2000)로부터 제공된 더미 프로그램 명령에 응답하여 입력된 어드레스에 대응하는 워드 라인에 대한 1차 프로그램 동작을 수행할 것이다. 이때, 더미 프로그램 명령에 따른 1차 프로그램 동작은 메모리 셀들 각각의 소거된 상태가 유지되도록 수행될 것이다. 즉, 레지스터 블록(120)의 페이지 버퍼들이 초기화된 상태하에서 프로그램 동작이 수행될 것이다. 이는 선택된 워드 라인의 메모리 셀들이 소거된 상태를 유지하도록 프로그램 동작이 수행됨을 의미한다. 이러한 경우, 단일의 프로그램 루프를 통해 1차 프로그램 동작이 종료될 것이다. 일단 더미 프로그램 명령에 따른 1차 프로그램 동작이 완료되면, 플래시 메모리(1000)는 최종 워드 라인(또는 최종 워드 라인의 짝수번 페이지 또는/그리고 짝수번 및 홀수번 페이지들)에 대한 2차 프로그램 동작을 수행할 것이다. 최종 워드 라인에 대한 2차 프로그램 동작은 앞서 언급된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
이후, 호스트로부터 전송된 프로그램 데이터는 더미 프로그램 명령에 따라 1차 프로그램 동작이 수행된 워드 라인의 바로 위에 위치한 워드 라인의 메모리 셀들에 저장될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 1차 프로그램 동작 이후 각 상태의 특정 영역에 속하는 메모리 셀들을 1차 프로그램 동작의 검증 전압과 같거나 그 보다 높은 문턱 전압을 갖도록 2차 프로그램함으로써 전계 커플링/F-poly 커플링과 HTS로 인한 인접한 상태들 사이의 읽기 마진을 충분히 확보하는 것이 가능하다. 또한, 최종 워드 라인에 대한 2차 프로그램 동작을 수행하는 것이 가능하다. 이는 모든 프로그램된 셀들에 대한 읽기 마진이 충분히 확보될 수 있음을 의미한다.

Claims (8)

  1. 플래시 메모리와; 그리고
    상기 플래시 메모리를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 프로그램 동작 모드시 호스트로부터 제공된 프로그램 데이터가 상기 플래시 메모리에 모두 저장되었는 지의 여부를 판별하며; 상기 프로그램 데이터가 상기 플래시 메모리에 모두 저장된 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램 데이터가 저장된 최종 워드 라인의 다음 워드 라인에 대한 더미 프로그램 동작을 수행하도록 상기 플래시 메모리를 제어하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 프로그램 데이터가 상기 플래시 메모리에 모두 저장된 것으로 판별될 때, 상기 메모리 컨트롤러는 더미 프로그램 동작을 위한 더미 프로그램 명령과 어드레스를 상기 플래시 메모리로 출력하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 플래시 메모리는 상기 어드레스에 대응하는 워드 라인의 메모리 셀들이 소거된 상태를 유지하도록 더미 프로그램 동작을 수행하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 플래시 메모리는 선택된 워드 라인에 대한 프로그램 동작이 수행된 후 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인에 대한 재프로그램 동작이 수행되도록 구성되며, 복수의 상태들 중 어느 하나를 나타내는 멀티-비트 데이터를 저장하기 위한 복수의 메모리 셀들이 연결된 제 1 및 제 2 비트 라인들을 구비한 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 재프로그램 동작은 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 1 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계와, 상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 2 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계를 포함하며, 이것에 의해서 고온 스트레스로 인해 감소되는 인접한 상태들 사이의 읽기 마진이 증가되는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 1 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계는
    상기 각 상태의 프로그램된 메모리 셀들이 분포된 문턱 전압 분포의 소정 영역에 속하는 프로그램된 메모리 셀들을 검출하는 단계와; 그리고
    상기 각 상태의 소정 영역은 제 1 검증 전압과 읽기 전압 중 어느 하나와 제 2 검증 전압에 의해서 선택되되, 상기 제 2 검증 전압은 상기 제 1 검증 전압보다 높고, 상기 읽기 전압은 상기 제 1 검증 전압보다 낮으며;
    상기 각 상태에 대응하는 제 2 검증 전압과 같거나 그보다 높은 문턱 전압을 갖도록 상기 검출된 메모리 셀들을 프로그램하는 단계를 포함하는 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 선택된 워드 라인의 바로 아래에 위치한 워드 라인과 상기 제 2 비트 라인들에 연결된 프로그램된 메모리 셀들을 재프로그램하는 단계는
    상기 각 상태의 프로그램된 메모리 셀들이 분포된 문턱 전압 분포의 소정 영역에 속하는 프로그램된 메모리 셀들을 검출하는 단계와; 그리고
    상기 각 상태의 소정 영역은 제 1 검증 전압과 읽기 전압 중 어느 하나와 제 2 검증 전압에 의해서 선택되되, 상기 제 2 검증 전압은 상기 제 1 검증 전압보다 높고, 상기 읽기 전압은 상기 제 1 검증 전압보다 낮으며;
    상기 각 상태에 대응하는 제 2 검증 전압과 같거나 그보다 높은 문턱 전압을 갖도록 상기 검출된 메모리 셀들을 프로그램하는 단계를 포함하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 프로그램 데이터가 다시 제공될 때 상기 더미 프로그램 동작이 수행된 워드 라인의 다음 워드 라인의 메모리 셀들 에 상기 프로그램 데이터가 프로그램되도록 상기 플래시 메모리를 제어하는 메모리 시스템.
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