JP4270832B2 - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ Download PDF

Info

Publication number
JP4270832B2
JP4270832B2 JP2002281205A JP2002281205A JP4270832B2 JP 4270832 B2 JP4270832 B2 JP 4270832B2 JP 2002281205 A JP2002281205 A JP 2002281205A JP 2002281205 A JP2002281205 A JP 2002281205A JP 4270832 B2 JP4270832 B2 JP 4270832B2
Authority
JP
Japan
Prior art keywords
data
storage unit
data storage
memory cell
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002281205A
Other languages
English (en)
Other versions
JP2004118940A5 (ja
JP2004118940A (ja
Inventor
智晴 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002281205A priority Critical patent/JP4270832B2/ja
Priority to US10/373,920 priority patent/US6850435B2/en
Priority to DE60314068T priority patent/DE60314068T2/de
Priority to EP03004334A priority patent/EP1403877B1/en
Priority to TW092125748A priority patent/TWI247427B/zh
Priority to KR10-2003-0066492A priority patent/KR100515867B1/ko
Priority to CNB031598439A priority patent/CN1295794C/zh
Priority to US10/796,157 priority patent/US6885583B2/en
Publication of JP2004118940A publication Critical patent/JP2004118940A/ja
Publication of JP2004118940A5 publication Critical patent/JP2004118940A5/ja
Application granted granted Critical
Publication of JP4270832B2 publication Critical patent/JP4270832B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関し、特に、多値ＮＡＮＤセル型フラッシュメモリ（Multi-level NAND cell type flash memory）、例えば、４値ＮＡＮＤセル型フラッシュメモリに使用される。
【０００２】
【従来の技術】
フラッシュメモリは、フローティングゲート電極及びコントロールゲート電極を有するメモリセルから構成され、データプログラム／イレーズは、フローティングゲート電極内の電荷量の調節により実現される。この電荷量は、メモリセルの閾値電圧を決定し、例えば、メモリセルが負の閾値電圧を有している場合を“１”状態、メモリセルが正の閾値電圧を有している場合を“０”状態とする。
【０００３】
近年、１ビット当りの価格（ビット単価）を下げること、又は、１メモリチップが持つ記憶容量を増やすことを目的として、１メモリセルが複数ビットデータを記憶する多値フラッシュメモリの研究、開発が進められている。
【０００４】
ここで、１メモリセルがｎ（ｎは、２以上の自然数）ビットデータ、即ち、２ｎ値を記憶する場合、そのメモリセルは、２ｎ通りの状態（２ｎの閾値帯）を持つことになる。例えば、１メモリセルが２ビットデータを記憶する場合、そのメモリセルは、４つのの閾値帯を有する。
【０００５】
この閾値帯の数は、１メモリセルに記憶するビット数の増加に比例して増加する一方、フラッシュメモリの内部電源電圧は、低下する傾向にある。つまり、１メモリセルに記憶するビット数が増加するにつれて、閾値帯の数が増え、１つの閾値帯の幅は、狭くなる。従って、多値フラッシュメモリにおいては、メモリセルの閾値電圧の制御を精度よく行い、信頼性を向上させることが重要となる。
【０００６】
メモリセルの閾値電圧を高い精度で制御するための技術としては、例えば、ライト（書き込み）回数に応じて、ライト電圧を一定の割合でステップアップさせる方法（ステップアップ法）が知られている（例えば、非特許文献１参照）。
【０００７】
この方法について簡単に説明すると、ライト電圧のステップアップは、連続する複数のライトパルスの大きさを変えることにより実現される。例えば、これらライトパルスの大きさは、０．２Ｖ／１０μｓｅｃの割合で、次第に大きくする。ライトパルスをライト動作の対象となる複数のメモリセルに印加するごとに、これらメモリセルの閾値電圧を確認（ベリファイ）し、例えば、これら全てのメモリセルの閾値電圧が所定のベリファイレベルに達したら、ライトパルスの印加を終了する。
【０００８】
【非特許文献１】
Fast and Accurate Programming Method for Multi-level NAND EEPROMs, pp.129-130, Digest of 1995 Symposium on VLSI Technology
【０００９】
【発明が解決しようとする課題】
多値フラッシュメモリにおいても、１メモリチップが持つ記憶容量を増やすことを目的として、メモリセルの微細化が進行している。この微細化に伴い、メモリセル同士の間隔が狭まり、様々な問題を引き起こしている。
【００１０】
特に、メモリセルのフローティングゲート電極同士の間隔が狭まると、互いに隣接する複数のフローティングゲート電極の間の静電容量が増加する。その結果、選択された１メモリセルに所定のデータを書き込むと、その１メモリセルに隣接する非選択のメモリセルのフローティングゲート電極の電位が変化する。これは、非選択のメモリセルの閾値電圧が、ライト動作とは別に、変動することを意味し、多値フラッシュメモリの信頼性を低下させる。
【００１１】
このような問題に対応できる技術としては、１メモリセルに対して、２回のライトルーチンによりライト動作を実行する方法（２度書き法）が知られている。各ルーチンでは、それぞれ、例えば、上述のステップアップ法が適用される。これにより、フローティングゲート電極間の静電容量の増加に起因するメモリセルの閾値電圧の変動に影響を受けない高精度の閾値制御を実現できる。
【００１２】
しかし、いわゆる２度書き法を採用する場合、１回目のライトルーチンの開始から２回目のライトルーチンの終了まで、ライトデータをどこかに保持しておかなければならない。なぜなら、ライトデータの値に応じて、フローティングゲート電極に電荷を注入するか否かが決定されるからである。
【００１３】
従って、多値フラッシュメモリでは、ライトデータを記憶しておくための記憶回路の分だけ、チップサイズが増大し、また、これが製造コストの増大を招く原因ともなる。
【００１４】
本発明の目的は、メモリセルに記憶するデータを多値化しても、チップ面積が極端に増加することがなく、また、メモリセルの閾値電圧を高精度に制御できる２度書き法を適用できる多値フラッシュメモリのデータ回路（ライト／リード時に多値データを一時的に記憶しておく記憶回路）を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体メモリは、メモリセルと、前記メモリセルの一端に接続されるビット線と、前記ビット線に接続され、前記メモリセルに関するプログラムデータ又はリードデータを一時的に記憶するデータ回路とを備え、前記データ回路は、第１、第２及び第３データ記憶部と、前記第１及び第３データ記憶部の間に接続される第１データ転送回路と、前記第２及び第３データ記憶部の間に接続される第２データ転送回路とを有し、前記第１データ記憶部は、前記ビット線に接続され、前記第２データ記憶部は、自らが記憶するデータに基づいて、前記第１データ記憶部のデータを強制的に変更する機能を有する。
【００１６】
前記第１及び第２データ記憶部は、キャパシタにより構成される。前記第１データ記憶部は、ＭＯＳキャパシタにより構成される。前記第２データ記憶部は、ゲートが前記第２データ転送回路に接続されるＭＯＳトランジスタにより構成され、前記ＭＯＳトランジスタのドレインと前記第１データ記憶部との間には、第３データ転送回路が接続される。
【００１７】
前記第３データ記憶部は、ラッチ回路により構成される。前記ラッチ回路は、ＣＭＯＳフリップフロップ回路により構成される。
【００１８】
前記データ回路は、カラム選択スイッチを経由してデータ線に接続される第４データ記憶部と、前記第１及び第４データ記憶部の間に接続される第４データ転送回路とをさらに有する。
【００１９】
前記第４データ記憶部は、ラッチ回路により構成される。前記ラッチ回路は、ＣＭＯＳフリップフロップ回路により構成される。
【００２０】
前記データ回路は、前記ビット線と前記第１データ記憶部との間に接続されるクランプ回路と、前記第１データ記憶部に接続されるプリチャージ回路とをさらに有する。
【００２１】
本発明の不揮発性半導体メモリは、前記第３データ記憶部に記憶されたデータに基づいて、前記メモリセルに対するプログラムの完了の有無を判断する検知回路をさらに備える。
【００２２】
前記第１及び第２データ転送回路は、ＭＯＳトランジスタにより構成される。前記第３及び第４データ転送回路は、ＭＯＳトランジスタにより構成される。前記メモリセルは、２ビット以上のデータを記憶する。前記メモリセルは、フローティングゲート電極とコントロールゲート電極とを有する不揮発性メモリセルである。
【００２３】
本発明の不揮発性半導体メモリは、前記データ回路内における前記リードデータの移動を制御する制御回路をさらに備える。
【００２４】
前記メモリセルが４つの状態を持つ場合に、前記制御回路は、第１リード電位で前記メモリセルから読み出した第１リードデータを前記第３データ記憶部に記憶させる手段と、前記第１リードデータを前記３データ記憶部から前記第２データ記憶部に転送させる手段と、第２リード電位で前記メモリセルから読み出した第２リードデータを前記第１データ記憶部に記憶させる手段と、前記第２データ記憶部に記憶された前記第１リードデータに基づいて、前記第１データ記憶部に記憶された前記第２リードデータの値を強制的に変更させる手段と、前記第２リードデータを前記１データ記憶部から前記第４データ記憶部に転送させる手段とを備える。
【００２５】
本発明の不揮発性半導体メモリは、前記データ回路内における前記プログラムデータの移動を制御する制御回路をさらに備える。
【００２６】
前記制御回路は、前記プログラムデータを前記第４データ記憶部に記憶させる手段と、前記プログラムデータを前記第４データ記憶部から前記第３データ記憶部に転送させる手段と、前記プログラムデータを前記第３データ記憶部から前記第２データ記憶部に転送させる手段とを備える。
【００２７】
前記メモリセルが２ビットデータを記憶する機能を有し、かつ、そのうちの１ビットデータが既に前記メモリセルに記憶されている場合に、前記制御回路は、前記プログラムデータを前記第４データ記憶部から前記第３データ記憶部に転送させた後に、前記第４データ記憶部の状態をリセットする手段と、前記メモリセルに記憶された前記１ビットデータを前記第４データ記憶部に読み出す手段とを備える。
【００２８】
前記制御回路は、ライト動作時に、前記第３データ記憶部に記憶された前記プログラムデータの値に基づいて、前記メモリセルの閾値電圧を変動させるか否かを決定する手段を備える。
【００２９】
前記第３データ記憶部に記憶された前記プログラムデータの値は、ベリファイリードにより前記メモリセルから読み出されたデータにより変更される。前記第２データ記憶部に記憶された前記プログラムデータの値は、常に、変化しない。
【００３０】
前記制御回路は、前記メモリセルに対するプログラムが完了した後、前記第３データ記憶部の状態をリセットする手段と、前記第２データ記憶部に記憶された前記プログラムデータを前記第３データ記憶部に転送する手段とを備える。
【００３１】
前記第２及び第３データ記憶部に前記プログラムデータが記憶され、ライト動作時に、前記第３データ記憶部に記憶された前記プログラムデータの値に基づいて、前記メモリセルの閾値電圧を変動させるか否かを決定する場合に、前記制御回路は、ベリファイリードにより前記リードデータを前記第１データ記憶部に記憶させる手段と、前記第２データ記憶部に記憶された前記プログラムデータの値に応じて、前記第１データ記憶部に記憶された前記リードデータの値を強制的に変更させる手段と、前記第１データ記憶部に記憶された前記リードデータを、前記プログラムデータとして前記第３データ記憶部に記憶させる手段とを備える。
【００３２】
前記制御回路は、ベリファイリードにより前記リードデータを前記第１データ記憶部に記憶させる手段と、前記第４データ記憶部に記憶された前記１ビットデータの値に応じて、前記第１データ記憶部に記憶された前記リードデータの値を強制的に変更させる手段と、前記第１データ記憶部に記憶された前記リードデータを、前記プログラムデータとして前記第３データ記憶部に記憶させる手段とを備える。
【００３３】
本発明の不揮発性半導体メモリは、電気的に書換可能な不揮発性半導体メモリセルと、前記メモリセルに繋がるビット線と、前記メモリセルのデータを読み出すための読み出し回路とを備える。さらに、前記読み出し回路は、ビット線と繋がる第１のデータ記憶部と、前記第１のデータ記憶部のデータを自身が記憶しているデータに従って書換える機能を有する第２のデータ記憶部と、前記第１のデータ記憶部のデータを読み出す機能を有する第３のデータ記憶部と、前記第３のデータ記憶部のデータを前記第２のデータ記憶部に転送するデータ転送回路とを備える。
【００３４】
さらに、本発明の不揮発性半導体メモリは、前記メモリセルのデータを前記ビット線を介して前記第１のデータ記憶部に読み出し、前記第２のデータ記憶部のデータに従って前記第１のデータ記憶部の読み出しデータを書換え、その後、前記第３のデータ記憶部のデータを前記第２のデータ記憶部に転送し、さらに、その後、前記第３のデータ記憶部で前記第１のデータ記憶部のデータを読み出す読み出し制御回路を備える。
【００３５】
前記第１及び第２のデータ記憶部は、キャパシタに電荷を蓄えることでデータを記憶する。
【００３６】
前記データ転送回路は、第１のＭＯＳトランジスタで構成され、前記前記第２のデータ記憶回路は、第２のＭＯＳトランジスタで構成され、前記第２のＭＯＳトランジスタのソースは、第３のＭＯＳトランジスタを介して前記第１のデータ記憶回路のキャパシタの第１の電極に繋がり、前記第２のＭＯＳトランジスタのゲートは、前記第１のＭＯＳトランジスタのソースに繋がる。
【００３７】
前記第３のデータ記憶回路は、２つのＣＭＯＳフリップフロップで構成され、前記第１のＭＯＳトランジスタのドレインに接続され、また、第４のＭＯＳトランジスタを介して前記第１のデータ記憶回路のキャパシタの第１の電極に繋がる。
【００３８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の不揮発性半導体メモリについて詳細に説明する。
【００３９】
１． 前提
まず、以下の説明を分かり易くするため、前提条件について次のように規定する。但し、この前提条件は、説明を分かり易くするために設定するものであり、本発明は、この前提条件以外の条件の場合にも成り立つものである。
【００４０】
本発明は、１メモリセルに、ｎ（ｎは、２以上の自然数）ビットデータ、即ち、２ｎ値が記憶される多値フラッシュメモリを対象とするが、以下の実施の形態では、その代表例として、４値ＮＡＮＤセル型フラッシュメモリについて説明する。
【００４１】
メモリセルには、４種類のデータ“００”，“０１”，“１０”，“１１”が記憶されるものとする。メモリセルの閾値電圧が最も低い状態、例えば、閾値電圧が負で、第１閾値帯に属する状態を、データ“１１”が記憶された状態とし、メモリセルの閾値電圧が２番目に低い状態、例えば、閾値電圧が正で、第２閾値帯に属する状態を、データ“１０”が記憶された状態とし、メモリセルの閾値電圧が３番目に低い状態、例えば、閾値電圧が正で、第３閾値帯に属する状態を、データ“００”が記憶された状態とし、メモリセルの閾値電圧が最も高い状態、例えば、閾値電圧が正で、第４閾値帯に属する状態を、データ“０１”が記憶された状態とする。
【００４２】
また、メモリセルには、４種類のデータ、即ち、４値データが記憶されることにしたため、例えば、データプログラム／リード時には、論理下位ページデータに対するプログラム／リード動作と、論理上位ページデータに対するプログラム／リード動作とが必要になる。ここで、データ“＊＊”のうち、右側の＊を、論理下位ページデータとし、左側の＊を、論理上位ページデータとする。
【００４３】
また、メモリセルに関しては、データ“１１”が記憶されている状態を、イレーズ状態とし、データ“１０”，“００”，“０１”が記憶されている状態を、ライト状態とする。
【００４４】
２． 概要
(1) 全体構成例
図１は、本発明の一例に関わる４値ＮＡＮＤセル型フラッシュメモリの主要部を示している。
【００４５】
１は、メモリセルアレイである。メモリセルアレイ１は、例えば、直列接続された複数のメモリセルとその両端に１つずつ接続された２つのセレクトトランジスタとから構成されるＮＡＮＤセルユニットを有する。メモリセルアレイ１の回路例及び構造例については、後述する。
【００４６】
データ回路２は、複数の記憶回路を含んでいる。データ回路２の回路例については、後述する。ここでは、データ回路２の機能について簡単に述べる。
【００４７】
データ回路２は、ライト時に、２ビット（４値）のライトデータを、リード時に、２ビット（４値）のリードデータを、それぞれ、一時的に記憶する。このため、ライト／リード動作の対象となる選択されたメモリセルに接続される１本のビット線に対して、最低、２個の記憶回路が設けられる。２個の記憶回路のうちの一つは、論理下位ページデータを記憶し、他の一つは、論理上位ページデータを記憶する。
【００４８】
ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。ワード線制御回路３は、動作モード（ライト、イレーズ、リードなど）とロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ１内の複数のワード線の電位を制御する。ワード線制御回路３の回路例については、後述する。
【００４９】
カラムデコーダ４は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。
【００５０】
プログラム時、ライトデータは、データ入出力バッファ７及びＩ／Ｏセンスアンプ６を経由して、選択されたカラムに属するデータ回路２内の記憶回路内に入力される。また、リード時、リードデータは、選択されたカラムに属するデータ回路２内の記憶回路内に一時的に記憶され、この後、Ｉ／Ｏセンスアンプ６及びデータ入出力バッファ７を経由して、メモリチップ１１の外部へ出力される。
【００５１】
ロウアドレス信号は、アドレスバッファ５を経由してワード線制御回路３に入力される。カラムアドレス信号は、アドレスバッファ５を経由して、カラムデコーダ４に入力される。
【００５２】
ウェル／ソース線電位制御回路８は、動作モード（ライト、イレーズ、リードなど）に基づいて、メモリセルアレイ１を構成する複数のブロックに対応する複数のウェル領域（例えば、ｎウェルとｐウェルからなるダブルウェル領域）の電位、並びに、ソース線の電位を、それぞれ制御する。
【００５３】
電位発生回路（昇圧回路）９Ａは、例えば、ライト時に、ライト電位（例えば、約２０Ｖ）Ｖｐｐや、転送電位（例えば、約１０Ｖ）Ｖｐａｓｓなどを発生する。これらの電位Ｖｐｐ，Ｖｐａｓｓは、切替回路９Ｂにより、例えば、メモリセルアレイ１を構成する複数のブロックのうち、選択されたブロック内の複数本のワード線に振り分けられる。
【００５４】
また、電位発生回路９Ａは、例えば、イレーズ時に、イレーズ電位（例えば、約２０Ｖ）ＶｐｐＥを発生し、この電位ＶｐｐＥを、メモリセルアレイ１を構成する複数のブロックのうち、１つ又は２つ以上の選択されたブロックに対応する１つ又は２つ以上のウェル領域（ｎウェルとｐウェルの双方）に与える。
【００５５】
一括検知回路 (batch detection circuit) １０は、プログラム時に、メモリセルに正確に所定のデータが書き込まれたか否かを検証し、イレーズ時に、メモリセルのデータがきちんと消去されたか否かを検証する。
【００５６】
コマンドインターフェイス回路１２は、メモリチップ１１とは別のチップ（例えば、ホストマイコン）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがホストマイコンから提供されたコマンドデータであるか否かを判断する。データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２は、コマンドデータをステートマシーン（制御回路）１３に転送する。
【００５７】
ステートマシーン１３は、コマンドデータに基づいて、フラッシュメモリの動作モード（ライト、イレーズ、リードなど）を決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作、具体的には、データ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路９Ａ、切替回路９Ｂ及び一括検知回路１０の動作を制御する。
【００５８】
(2) メモリセルアレイの構成例
図２は、メモリセルアレイの構成例を示している。図３は、図２に示される複数のブロックのうちの１つＢＬＯＣＫｉの回路例である。
メモリセルアレイ１は、複数（本例では、１０２４個）のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３から構成される。複数のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３は、Ｙ方向に並んで配置される。ブロックとは、イレーズの最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。
【００５９】
１つのブロックＢＬＯＣＫｉは、Ｘ方向に並んだ複数（本例では、８５１２個）のＮＡＮＤセルユニットＵから構成される。１つのＮＡＮＤセルユニットＵは、直列接続される４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４からなるＮＡＮＤ列と、ＮＡＮＤ列の一端に接続されるセレクトゲートトランジスタＳ１と、ＮＡＮＤ列の他端に接続されるセレクトゲートトランジスタＳ２とから構成される。
【００６０】
本例では、ＮＡＮＤ列は、４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４から構成されるが、１つ又は２つ以上のメモリセルから構成されていればよく、特に、４つに限定されるものではない。
【００６１】
セレクトゲートトランジスタＳ１は、ビット線ＢＬｅｋ又はビット線ＢＬｏｋに接続され（ｋ＝０，１，・・・４２５５）、セレクトゲートトランジスタＳ２は、ソース線Ｃ−ｓｏｕｒｃｅに接続される。
【００６２】
ワード線（コントロールゲート線）ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉは、Ｘ方向に延び、Ｘ方向の複数のメモリセルに共通に接続される。セレクトゲート線ＳＧＤ−ｉは、Ｘ方向に延び、Ｘ方向の複数のセレクトゲートトランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＳ−ｉも、Ｘ方向に延び、Ｘ方向の複数のセレクトゲートトランジスタＳ２に共通に接続される。
【００６３】
本例では、ライト／リード動作時において、ブロックＢＬＯＣＫｉの一端側から数えて偶数番目 (even) に位置する複数のビット線ＢＬｅ０，ＢＬｅ１，・・・ＢＬｅ４２５５と、その一端側から数えて奇数番目 (odd) に位置する複数のビット線ＢＬｏ０，ＢＬｏ１，・・・ＢＬｏ４２５５とは、互いに独立に駆動される。但し、ビット線は、０から数えるものとする。
【００６４】
つまり、１本のワード線、例えば、ワード線ＷＬ３−ｉに接続される８５１２個のメモリセルのうち、偶数番目に位置する複数のビット線ＢＬｅ０，ＢＬｅ１，・・・ＢＬｅ４２５５に接続される４２５６個のメモリセル（△で示す）に対して、同時に、ライト／リード動作が実行される。また、ワード線ＷＬ３−ｉに接続される８５１２個のメモリセルのうち、奇数番目に位置する複数のビット線ＢＬｏ０，ＢＬｏ１，・・・ＢＬｏ４２５５に接続される４２５６個のメモリセル（○で示す）に対して、同時に、ライト／リード動作が実行される。
【００６５】
１メモリセルが１ビットデータを記憶する場合、１本のワード線、例えば、ワード線ＷＬ３−ｉと偶数番目の複数のビット線ＢＬｅ０，ＢＬｅ１，・・・ＢＬｅ４２５５との交点に位置する４２５６個のメモリセル（△で示す）は、ページと呼ばれる単位を構成する。同様に、ワード線ＷＬ３−ｉと奇数番目の複数のビット線ＢＬｏ０，ＢＬｏ１，・・・ＢＬｏ４２５５との交点に位置する４２５６個のメモリセル（○で示す）も、ページと呼ばれる単位を構成する。
【００６６】
また、本例のように、１メモリセルが２ビットデータを記憶する場合、４２５６個のメモリセル（△で示す）は、２ページ分のデータを記憶し、４２５６個のメモリセル（○で示す）も、２ページ分のデータを記憶する。
【００６７】
(3) デバイス構造例
▲１▼ ウェル構造例
図４は、ＮＡＮＤセル型フラッシュメモリのウェル構造の例を示している。
【００６８】
ｐ型シリコン基板（ｐ−ｓｕｂ）１１−１内には、ｎ型ウェル領域（Ｃｅｌｌｎ−ｗｅｌｌ）１１−２及びｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３から構成されるいわゆるダブルウェル領域、ｎ型ウェル領域（ｎ−ｗｅｌｌ）１１−４、並びに、ｐ型ウェル領域（ｐ−ｗｅｌｌ）１１−５が形成される。
【００６９】
ダブルウェル領域は、メモリセルアレイ部に形成され、ｎ型ウェル領域１１−４及びｐ型ウェル領域１１−５は、周辺回路部に形成される。
【００７０】
メモリセルは、ｎチャネルＭＯＳトランジスタから構成され、ｐ型ウェル領域１１−３内に配置される。ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３は、同電位に設定される。
【００７１】
電源電圧よりも高い電圧が印加される高電圧ｎチャネルＭＯＳトランジスタは、Ｐ型シリコン基板（ｐ−ｓｕｂ）１１−１内に形成される。電源電圧が印加される低電圧ｐチャネルＭＯＳトランジスタは、ｎ型ウェル領域（ｎ−ｗｅｌｌ）１１−４内に形成され、電源電圧が印加される低電圧ｎチャネルＭＯＳトランジスタは、ｐ型ウェル領域（ｐ−ｗｅｌｌ）１１−５内に形成される。
【００７２】
▲２▼ セルアレイ構造例
図５は、ＮＡＮＤセル型フラッシュメモリのメモリセルアレイ部のＹ方向の断面構造の例を示している。
【００７３】
ｐ型シリコン基板１１−１内には、ｎ型ウェル領域１１−２及びｐ型ウェル領域１１−３から構成されるダブルウェル領域が形成される。
【００７４】
直列接続された４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４は、ｐ型ウェル領域１１−３内に配置される。４つのメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４は、それぞれ、ＮチャネルＭＯＳトランジスタから構成され、かつ、フローティングゲート電極ＦＧとコントロールゲート電極ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉからなるスタックゲート構造を有する。
【００７５】
直列接続されたメモリセルＭ１，Ｍ２，Ｍ３，Ｍ４からなるＮＡＮＤ列の一端には、セレクトゲートトランジスタＳ１が接続され、その他端には、セレクトゲートトランジスタＳ２が接続される。セレクトゲートトランジスタＳ１，Ｓ２は、ＮチャネルＭＯＳトランジスタから構成され、メモリセルＭ１，Ｍ２，Ｍ３，Ｍ４に近似する構造、即ち、二重構造のセレクトゲート線ＳＧＳ−ｉ，ＳＧＤ−ｉを有する。
【００７６】
ＮＡＮＤセルユニットの一端、即ち、セレクトゲートトランジスタＳ１の拡散層（ドレイン拡散層）１４は、コンタクトプラグＣＢ１を経由して、第１メタル配線層Ｍ０に接続される。また、第１メタル配線層Ｍ０は、ビアプラグＶ１を経由して、ビット線ＢＬとしての第２メタル配線層Ｍ１に接続される。ビット線ＢＬは、データ回路に接続される。
【００７７】
ＮＡＮＤセルユニットの他端、即ち、セレクトゲートトランジスタＳ２の拡散層（ソース拡散層）１５は、コンタクトプラグＣＢ２を経由して、ソース線Ｃ−ｓｏｕｒｃｅとしての第１メタル配線層Ｍ０に接続される。ソース線Ｃ−ｓｏｕｒｃｅは、ソース電位制御回路に接続される。
【００７８】
ｎ型ウェル領域（Ｃｅｌｌ ｎ−ｗｅｌｌ）１１−２は、ｎ型拡散層１６を経由して、Ｃ−ｐ−ｗｅｌｌ電位設定線１８に接続され、ｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３は、ｐ型拡散層１７を経由して、Ｃ−ｐ−ｗｅｌｌ電位設定線１８に接続される。つまり、ｎ型ウェル領域１１−２とｐ型ウェル領域１１−３は、同電位に設定される。Ｃ−ｐ−ｗｅｌｌ電位設定線１８は、ウェル電位制御回路に接続される。
【００７９】
なお、フローティングゲート電極ＦＧ、コントロールゲート電極ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ２−ｉ，ＷＬ３−ｉ及びセレクトゲート線ＳＧＳ−ｉ，ＳＧＤ−ｉは、例えば、不純物を含む導電性ポリシリコンから構成される。また、第１及び第２メタル配線層Ｍ０，Ｍ１は、例えば、アルミニウム、銅、これらの合金などから構成される。
【００８０】
図６は、メモリセルのＸ方向の断面構造の例を示し、図７は、セレクトゲートトランジスタのＸ方向の断面構造の例を示している。
【００８１】
Ｘ方向の複数のメモリセル（ＦＧ＋ＷＬ）は、ＳＴＩ (Shallow Trench Isolation) 構造の素子分離層１９によって、互いに電気的に分離されている。Ｐ型ウェル領域１１−３上には、非常に薄いトンネル酸化膜２０を経由して、フローティングゲート電極ＦＧが配置される。フローティングゲート電極ＦＧ上には、ＯＮＯ (oxide/nitride/oxide) 膜２１を経由して、コントロールゲート電極ＷＬが配置される。
【００８２】
セレクトゲート線ＳＧＳ／ＳＧＤは、二重構造になっている。下側のセレクトゲート線ＳＧＳ／ＳＧＤと上側のセレクトゲート線ＳＧＳ／ＳＧＤとは、メモリセルアレイの端部において互いに電気的に接続されると共に、メモリセルアレイ内においても、一定間隔、例えば、５１２本のビット線ごとに、互いに電気的に接続される。
【００８３】
(4) 一括検知回路の構成例
図８は、一括検知回路の構成例を示している。
【００８４】
一括検知回路１０は、ベリファイリードの後、選択された全てのメモリセルに対して、きちんとライト又はイレーズが行われたか否かを調べる機能を有する（ Program / Erase completion detection ）。
【００８５】
本例では、メモリセルアレイの構成例でも説明したように、ライト／リード動作時に、偶数番目の複数のビット線と奇数番目の複数のビット線とが互いに独立に駆動されることを前提とする。このため、偶数番目の１本のビット線と奇数番目の１本のビット線とからなる合計２本のビット線に対して、１個のサブデータ回路が設けられる。
【００８６】
具体的には、８５１２本のビット線ＢＬｅｋ，ＢＬｏｋ（ｋ＝０，１，・・・４２２５）が存在するため、データ回路２は、４２５６個のサブデータ回路から構成される。なお、データ回路２内の各サブデータ回路の構成例については、後述する。
【００８７】
本例では、４２５６個のサブデータ回路のうち、８個のサブデータ回路ＲＥＧＲ１−０，ＲＥＧＲ１−１，ＲＥＧＲ１−２，ＲＥＧＲ１−３，ＲＥＧＲ２−０，ＲＥＧＲ２−１，ＲＥＧＲ２−２，ＲＥＧＲ２−３のみを示している。
【００８８】
サブデータ回路ＲＥＧＲ１−ｙは、２本のビット線ＢＬｅｊ＋ｙ，ＢＬｏｊ＋ｙに接続されると共に、Ｉ／Ｏ線対ＩＯｊ＋ｙ，ｎＩＯｊ＋ｙに接続される。また、サブデータ回路ＲＥＧＲ２−ｙは、２本のビット線ＢＬｅｊ＋ｙ＋４，ＢＬｏｊ＋ｙ＋４に接続されると共に、Ｉ／Ｏ線対ＩＯｊ＋ｙ＋４，ｎＩＯｊ＋ｙ＋４に接続される。但し、ｙ＝０，１，２、３である。
【００８９】
第１乃至第４サブデータ回路ＲＥＧＲ１−０，ＲＥＧＲ１−１，ＲＥＧＲ１−２，ＲＥＧＲ１−３の出力ノードＲＣＤ１は、共通接続され、その接続ノードＲＣＤ１は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接続される。同様に、第５乃至第８サブデータ回路ＲＥＧＲ２−０，ＲＥＧＲ２−１，ＲＥＧＲ２−２，ＲＥＧＲ２−３の出力ノードＲＣＤ２も、共通接続され、その接続ノードＲＣＤ２は、ＰチャネルＭＯＳトランジスタＴＰ３のゲートに接続される。
【００９０】
ＰチャネルＭＯＳトランジスタＴＰ１３，ＴＰ１４は、 Program / Erase completion detection 時に、制御信号ＣＯＭＨｎに基づいて、ノードＲＣＤ１，ＲＣＤ２をプリチャージする機能を有する。即ち、制御信号ＣＯＭＨｎを“Ｌ”にして、ノードＲＣＤ１，ＲＣＤ２を電源電位Ｖｄｄに設定した後、制御信号ＣＯＭＨｎを“Ｌ”にして、ノードＲＣＤ１，ＲＣＤ２をフローティング状態にする。この時、ＰチャネルＭＯＳトランジスタＴＰ２，ＴＰ３は、オフ状態となる。
【００９１】
ＮチャネルＭＯＳトランジスタＴＮ１５は、 Program / Erase completion detection 時に、ノードＮＣＯＭを、接地電位Ｖｓｓに設定した後、フローティング状態にする機能を有する。ＭＯＳトランジスタＴＮ１５は、制御信号ＮＣＯＭＬにより制御される。
【００９２】
Program / Erase completion detection 時、ライト／イレーズが十分に行われていないメモリセルに対応するサブデータ回路は、共通ノードＲＣＤ１又は共通ノードＲＣＤ２の電位レベルを“Ｈ”から“Ｌ”に低下させる。
【００９３】
従って、ライト／イレーズが十分に行われていないメモリセルが少なくとも１つ存在する場合には、ＰチャネルＭＯＳトランジスタＴＰ２又はＰチャネルＭＯＳトランジスタＴＰ３がオン状態となり、ノードＮＣＯＭが“Ｌ”から“Ｈ”になり、ＦＬＡＧが“Ｌ”になる。
【００９４】
一方、全てのメモリセルに対して、ライト／イレーズが十分に行われている場合には、全てのサブデータ回路は、共通ノードＲＣＤ１，ＲＣＤ２の電位レベルを“Ｈ”に維持する。従って、ノードＮＣＯＭは、“Ｌ”のままであり、ＦＬＡＧは、“Ｈ”となる。
【００９５】
このように、ＦＬＡＧの電位レベルを検出することにより、選択された全てのメモリセルに対して、きちんとライト／イレーズが行われたか否かを調べることができる。
【００９６】
本例では、８個のサブデータ回路を１つにまとめ、これら８個のサブデータ回路ごとに、Program / Erase completion detection 、即ち、ＦＲＡＧの電圧レベルの検出を行っている。
【００９７】
このように、８個のサブデータ回路を一まとめにしたのは、これら８個のサブデータ回路に対応する８カラム単位で、リダンダンシイ回路によるメモリセルの置き換えを行っているためである。つまり、ヒューズ素子（破線で囲んだ部分）を切断すると、これら８個のサブデータ回路に接続されるメモリセルは、常に非選択状態になり、これに代わって、リダンダンシイ領域の予備のメモリセルが選択される。
【００９８】
従って、リダンダンシイ回路によるメモリセルの置き換えをｎ（ｎは、自然数）個のサブデータ回路に対応するｎカラム単位で行う場合には、ｎ個のサブデータ回路を一まとめにする。
【００９９】
なお、ＦＲＡＧは、全てのカラムに対応する共通ノードとなっている。例えば、データ回路２が４２５６個のサブデータ回路から構成される場合、８個のサブデータ回路をリダンダンシイ置き換えの１単位とすると、チップ内には、図８に示す回路が、５３２個存在することになる。そして、これら５３２個の回路は、共通ノードＦＲＡＧに接続される。
【０１００】
(5) データ回路の構成例
図９は、データ回路内のサブデータ回路の構成例を示している。
本例では、データ回路は、複数個（例えば、４２５６個）のサブデータ回路から構成され、各サブデータ回路は、図９のような構成を有している。
【０１０１】
サブデータ回路ＲＥＧＲは、４個のデータ記憶部ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４を有している。これらデータ記憶部ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４を使用して、選択された１メモリセルに対して、２ビットデータのリード動作及びプログラム動作を実行する。プログラム動作には、ライト動作やベリファイ動作などが含まれる。
【０１０２】
また、サブデータ回路は、偶数番目の１本のビット線と奇数番目の１本のビット線とからなる合計２本のビット線に対して１個設けられる。偶数番目のビット線ＢＬｅｋは、ＮチャネルＭＯＳトランジスタＱｎ１を経由して、サブデータ回路ＲＥＧＲに接続され、奇数番目のビット線ＢＬｏｋは、ＮチャネルＭＯＳトランジスタＱｎ２を経由して、サブデータ回路ＲＥＧＲに接続される。
【０１０３】
制御信号ＢＬＳｅが“Ｈ”、制御信号ＢＬＳｏが“Ｌ”のとき、ＮチャネルＭＯＳトランジスタＱｎ１がオン状態となるため、偶数番目のビット線ＢＬｅｋは、サブデータ回路ＲＥＧＲに電気的に接続される。また、制御信号ＢＬＳｅが“Ｌ”、制御信号ＢＬＳｏが“Ｈ”のとき、ＮチャネルＭＯＳトランジスタＱｎ２がオン状態となるため、奇数番目のビット線ＢＬｏｋは、サブデータ回路ＲＥＧＲに電気的に接続される。
【０１０４】
なお、制御信号ＢＬＳｅは、偶数番目のビット線ＢＬｅｋに接続されるＭＯＳトランジスタＱｎ１のゲートに共通に入力され、制御信号ＢＬＳｏは、奇数番目のビット線ＢＬｏｋに接続されるＭＯＳトランジスタＱｎ２のゲートに共通に入力される。
【０１０５】
図１０は、図９のサブデータ回路の回路例を示している。
【０１０６】
本例では、図９に対応させて、１カラム分（２本のビット線ＢＬｅｋ，ＢＬｏｋに対応）のサブデータ回路を示す。
【０１０７】
サブデータ回路ＲＥＧＲは、４つのデータ記憶部ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４を有している。
【０１０８】
データ記憶部ＤＳ１は、ディプレッションタイプＮチャネルＭＯＳキャパシタＣ１から構成される。データ記憶部ＤＳ２は、ＮチャネルＭＯＳトランジスタＱｎ８から構成される。データ記憶部ＤＳ３は、クロック同期式インバータＣＩ１，ＣＩ２を有するＣＭＯＳフリップフロップ回路から構成され、データ記憶部ＤＳ４は、クロック同期式インバータＣＩ３，ＣＩ４を有するＣＭＯＳフリップフロップ回路から構成される。
【０１０９】
ＭＯＳキャパシタＣ１の一端は、ＮチャネルＭＯＳトランジスタＱｎ５，Ｑｎ１，Ｑｎ２を経由して、ビット線ＢＬｅｋ，ＢＬｏｋに接続され、その他端は、接地点Ｖｓｓに接続される。ＭＯＳトランジスタＱｎ５は、ビット線Ｑｎ１，Ｑｎ２側のノードＮ１とＭＯＳキャパシタＣ１側のノードＮ２との電気的接続／切断を行うクランプトランジスタである。
【０１１０】
制御信号ＢＬＣＬＡＭＰが“Ｈ”のとき、ＭＯＳトランジスタＱｎ５は、オン状態となり、例えば、偶数番目のビット線ＢＬｅｋがＭＯＳキャパシタＣ１の一端に電気的に接続される。この時、制御信号ＢＬＳｅは、“Ｈ”、制御信号ＢＬＳｏは、“Ｌ”に設定されている。また、この時、制御信号ＢＩＡＳｅは、“Ｌ”、制御信号ＢＩＡＳｏは、“Ｈ”に設定され、バイアス電位（例えば、接地電位）ＢＬＣＲＬが、奇数番目のビット線ＢＬｏｋに供給される。
【０１１１】
また、奇数番目のビット線ＢＬｏｋがＭＯＳキャパシタＣ１の一端に電気的に接続される場合、制御信号ＢＬＳｅは、“Ｌ”、制御信号ＢＬＳｏは、“Ｈ”に設定される。また、この時、制御信号ＢＩＡＳｅは、“Ｈ”、制御信号ＢＩＡＳｏは、“Ｌ”に設定され、バイアス電位（例えば、接地電位）ＢＬＣＲＬが、偶数番目のビット線ＢＬｅｋに供給される。
【０１１２】
制御信号ＢＬＣＬＡＭＰが“Ｌ”のときは、ＭＯＳトランジスタＱｎ５は、オフ状態となるため、ビット線Ｑｎ１，Ｑｎ２側のノードＮ１とＭＯＳキャパシタＣ１側のノードＮ２とは、電気的に切断される。
【０１１３】
ＮチャネルＭＯＳトランジスタＱｎ６は、ＭＯＳキャパシタＣ１の一端に接続される。ＭＯＳトランジスタＱｎ６は、ＭＯＳキャパシタＣ１の一端を、プリチャージ電位ＶＰＲＥに充電するための素子である。制御信号ＢＬＰＲＥが“Ｈ”のとき、ＭＯＳキャパシタＣ１の一端は、プリチャージ電位ＶＰＲＥに充電される。
【０１１４】
ＮチャネルＭＯＳトランジスタＱｎ８は、ＮチャネルＭＯＳトランジスタＱｎ７を経由して、ＭＯＳキャパシタＣ１の一端に接続される。制御信号ＲＥＧが“Ｈ”、即ち、ＭＯＳトランジスタＱｎ７がオン状態のとき、ＭＯＳトランジスタＱｎ８は、データ記憶部ＤＳ２に記憶されたデータの値に基づいて、ＭＯＳキャパシタＣ１の一端の電位を、強制的に、ＶＲＥＧにする。
【０１１５】
例えば、データ記憶部ＤＳ２に記憶されたデータが“１”、即ち、ＭＯＳトランジスタのゲートのレベルが“Ｈ”のときは、制御信号ＲＥＧが“Ｈ”になると、ＭＯＳキャパシタＣ１の一端が強制的にＶＲＥＧに設定される。また、データ記憶部ＤＳ２に記憶されたデータが“０”、即ち、ＭＯＳトランジスタのゲートのレベルが“Ｌ”のときは、ＭＯＳキャパシタＣ１の一端の電位は、ＶＲＥＧに影響されることはない。
【０１１６】
データ記憶部ＤＳ３，ＤＳ４は、上述のように、共に、ＣＭＯＳフリップフロップ回路から構成される。
【０１１７】
ＮチャネルＭＯＳトランジスタＱｎ１１は、データ記憶部ＤＳ３内のＣＭＯＳフリップフロップ回路の２つの入力端子、即ち、クロック同期式インバータＣＩ１，ＣＩ２の入力端子の電位をイコライズするための素子である。また、ＮチャネルＭＯＳトランジスタＱｎ１３は、データ記憶部ＤＳ４内のＣＭＯＳフリップフロップ回路の２つの入力端子、即ち、クロック同期式インバータＣＩ３，ＣＩ４の入力端子の電位をイコライズするための素子である。
【０１１８】
ＭＯＳトランジスタＱｎ１１は、制御信号ＥＱ１により制御され、ＭＯＳトランジスタＱｎ１３は、制御信号ＥＱ２により制御される。
【０１１９】
クロック同期式インバータＣＩ１は、クロック信号ＳＥＮ１，ＳＥＮ１ｎに同期して動作し、クロック同期式インバータＣＩ２は、クロック信号ＬＡＴ１，ＬＡＴ１ｎに同期して動作し、クロック同期式インバータＣＩ３は、クロック信号ＬＡＴ２，ＬＡＴ２ｎに同期して動作し、クロック同期式インバータＣＩ４は、クロック信号ＳＥＮ２，ＳＥＮ２ｎに同期して動作する。
【０１２０】
なお、信号“＊＊＊ｎ”は、信号“＊＊＊”のレベルを反転した反転信号を意味している。また、クロック同期式インバータＣＩ１，ＣＩ２，ＣＩ３，ＣＩ４の構成例としては、例えば、図１１に示すようになる。
【０１２１】
図１１のクロック同期式インバータは、クロック信号ＣＬＫが“Ｈ”、クロック信号ＣＬＫｎが“Ｌ”のとき、ＣＭＯＳインバータとして動作する。クロック信号ＣＬＫが“Ｌ”、クロック信号ＣＬＫｎが“Ｈ”のときには、入力信号ＩＮと出力信号ＯＵＴとは、無関係になる。
【０１２２】
データ記憶部ＤＳ１とデータ記憶部ＤＳ３との間、即ち、ＣＭＯＳキャパシタＣ１の一端（ノードＮ２）とクロック同期式インバータＣＩ１の入力端子（ノードＮ３）との間には、スイッチ素子としてのＮチャネルＭＯＳトランジスタＱｎ１０が接続される。ＭＯＳトランジスタＱｎ１０は、制御信号ＢＬＣ１により制御され、データ記憶部ＤＳ１とデータ記憶部ＤＳ３との間におけるデータの転送を実行するために使用される。
【０１２３】
データ記憶部ＤＳ２とデータ記憶部ＤＳ３との間、即ち、ＮチャネルＭＯＳトランジスタＱｎ８のゲートとクロック同期式インバータＣＩ１の入力端子との間には、スイッチ素子としてのＮチャネルＭＯＳトランジスタＱｎ９が接続される。ＭＯＳトランジスタＱｎ９は、制御信号ＤＴＧにより制御され、データ記憶部ＤＳ３に記憶されたデータを、データ記憶部ＤＳ２に転送するために使用される。
【０１２４】
データ記憶部ＤＳ１とデータ記憶部ＤＳ４との間、即ち、ＣＭＯＳキャパシタＣ１の一端（ノードＮ２）とクロック同期式インバータＣＩ４の入力端子（ノードＮ４）との間には、スイッチ素子としてのＮチャネルＭＯＳトランジスタＱｎ１２が接続される。ＭＯＳトランジスタＱｎ１２は、制御信号ＢＬＣ２により制御され、データ記憶部ＤＳ１とデータ記憶部ＤＳ４との間におけるデータの転送を実行するために使用される。
【０１２５】
ＮチャネルＭＯＳトランジスタＱｎ１４は、データ記憶部ＤＳ４のデータをリセットするための素子である。例えば、ライト動作時、ＭＯＳトランジスタＱｎ１４は、ライトデータがデータ記憶部ＤＳ４に入力する前に、データ記憶部ＤＳ４の状態を“１”−データ保持の状態、即ち、ノードＮ４を“Ｈ”の状態に設定する。
【０１２６】
具体的には、制御信号ＰＲＳＴが“Ｈ”になると、クロック同期式インバータＣＩ４の出力端子は、“Ｌ”になり、ノードＮ４は、“Ｈ”になる。
【０１２７】
データ記憶部ＤＳ４は、カラム選択スイッチとしてのＮチャネルＭＯＳトランジスタＱｎ１５，Ｑｎ１６を経由して、Ｉ／Ｏ線（データ線）ＩＯ，ｎＩＯに接続される。
【０１２８】
カラムアドレス信号により選択されたカラムでは、カラム選択信号ＣＳＬｋ（Ｋ＝０、１，・・・４２５５）が“Ｈ”になるため、その選択されたカラム内のデータ記憶部ＤＳ４とＩ／Ｏ線ＩＯ，ｎＩＯとが電気的に接続される。
【０１２９】
ＮチャネルＭＯＳトランジスタＱｎ１７は、データ記憶部ＤＳ３に記憶されたデータに基づいて、共通ノードＰＣＤのレベルを決定するための素子である。
【０１３０】
例えば、“０”−プログラミング時、“０”−データは、データ記憶部ＤＳ３に記憶される。つまり、ノードＮ４が“Ｌ”、ノードＮ５が“Ｈ”の状態であるため、ＮチャネルＭＯＳトランジスタＱｎ１７は、オン状態となり、共通ノードＰＣＤのレベルを“Ｌ”にする。ベリファイリード時、メモリセルにきちんと“０”−データがライトされていれば、リードデータは、“１”になるため、データ記憶部ＤＳ４に、“１”−データが記憶される。つまり、ノードＮ４が“Ｈ”、ノードＮ５が“Ｌ”の状態に変化するため、ＮチャネルＭＯＳトランジスタＱｎ１７は、オフ状態となり、共通ノードＰＣＤのレベルを“Ｈ”にする。
【０１３１】
なお、詳しい動作については、後述する。
【０１３２】
上述の説明においては、データに関しては、“０”と“１”が存在し、ノードのレベルに関しては、“Ｌ”と“Ｈ”が存在するが、両者の関係は、“０”が“Ｌ”に相当し、“１”が“Ｈ”に相当する。
【０１３３】
また、本例では、１カラム内に２本のビット線ＢＬｅｋ，ＢＬｏｋが配置され、この２本のビット線ＢＬｅｋ，ＢＬｏｋに１個のサブデータ回路が接続される。このように、１個のサブデータ回路に２本のビット線ＢＬｅｋ，ＢＬｏｋを接続する理由は、▲１▼ 読み出し時において、互いに隣接するビット線間に容量結合によるノイズが生じることを防止する（シールドビット線読み出し手法の採用）、▲２▼ データ回路の数を減らし、チップ面積の縮小を図る、などの目的を達成することにある。
【０１３４】
(6) ワード線制御回路の構成例
図１２は、ワード線制御回路の構成例を示している。
【０１３５】
メモリセルアレイ１は、Ｙ方向に配置された複数個のメモリセルブロックから構成される。各々のメモリセルブロックは、Ｘ方向に配置された複数のＮＡＮＤセルユニットを有する。メモリセルアレイ及びＮＡＮＤセルユニットの回路例については、図３に示す通りである。
【０１３６】
但し、本例では、１ブロック内のワード線ＷＬ１，…ＷＬ１６の数は、１６本を前提としており、上述の例（図３）とは異なっている。しかし、この点は、特に、重要な点ではないので、そのまま説明する。
【０１３７】
本例では、１個のメモリセルブロックに対応して、１個のロウアドレスデコーダと１個のワード線ドライバが設けられる。
【０１３８】
例えば、第１のメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、第１のワード線ドライバＲＭＡＩＮ１に接続され、第１のワード線ドライバＲＭＡＩＮ１は、第１のメモリセルブロックの選択／非選択を決める第１のロウアドレスデコーダＲＡＤＤ１の出力信号（デコード結果）を受ける。
【０１３９】
このように、第ｉ（ｉ＝１，２，…）のメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、第ｉのワード線ドライバＲＭＡＩＮｉに接続され、第ｉのワード線ドライバＲＭＡＩＮｉは、第ｉのメモリセルブロックの選択／非選択を決める第ｉのロウアドレスデコーダＲＡＤＤｉの出力信号（デコード結果）を受ける。
【０１４０】
ここで、本例では、ワード線ドライバを、メモリセルアレイ１の両側（Ｘ方向の２つの端部）に配置している。
【０１４１】
具体的には、奇数番目のメモリセルアレイブロックに対応するワード線ドライバＲＭＡＩＮ１，ＲＭＡＩＮ３，…は、メモリセルアレイ１のＸ方向の２つの端部のうちの一方（左側）に配置され、偶数番目のメモリセルアレイブロックに対応するワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…は、メモリセルアレイ１のＸ方向の２つの端部のうちの他方（右側）に配置される。
【０１４２】
このように、ワード線ドライバＲＭＡＩＮｉを、メモリセルアレイ１の両端に配置することにより、ワード線ドライバＲＭＡＩＮｉの設計を容易にする（又はレイアウトの自由度を大きくする）ことができる。つまり、本例の場合、１個のワード線ドライバは、Ｙ方向に関して、メモリセルブロック２個分のレイアウトスペースを確保できる。
【０１４３】
また、１つのメモリセルブロック内のワード線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，ＳＧ２は、このメモリセルブロックに対応するワード線ドライバにより、常に、メモリセルアレイ１の一方側（又は他方側）から駆動されるため、選択されたブロック内の所定の１個のＮＡＮＤセルユニット内のメモリセル及びセレクトトランジスタに関して、駆動信号が供給されるのタイミングのずれは生じない。
【０１４４】
一方、ロウアドレスデコーダＲＡＤＤｉ（ｉ＝１，２，…）は、メモリセルアレイ１のＸ方向の２つの端部のうちの一方（片側）のみに配置される。この場合、ロウアドレス信号をロウアドレスデコーダＲＡＤＤｉに供給するための信号線（アドレスバス）をメモリセルアレイ１の片側のみに配置すればよいため、アドレスバスの面積を減らすことができ、結果として、チップ面積の縮小に貢献できる。
【０１４５】
つまり、仮に、ワード線ドライバＲＭＡＩＮｉと同様に、ロウアドレスデコーダＲＡＤＤｉを、メモリセルアレイ１のＸ方向の２つの端部のそれぞれに配置すると、アドレスバスについても、メモリセルアレイ１のＸ方向の２つの端部のそれぞれに配置しなければならず、チップ面積の縮小に関しては、不利となる。
【０１４６】
ロウアドレスデコーダＲＡＤＤｉを、メモリセルアレイ１のＸ方向の２つの端部のうちの一方（片側）のみに配置した結果、本例では、信号線２２がメモリセルアレイ１上に配置される。信号線２２は、偶数番目のメモリセルアレイブロックに対応するロウアドレスデコーダＲＡＤＤ２，ＲＡＤＤ４，…の出力信号（デコード結果）ＲＤＥＣＡＤＳを、ワード線ドライバＲＭＡＩＮ２，ＲＭＡＩＮ４，…に供給するために使用される。
【０１４７】
この信号線２２には、通常動作時において、信号ＲＤＥＣＡＤＳが伝わる。従って、通常動作時、この信号線２２の電位がメモリセルの動作に悪影響を与えないようにする必要がある。なお、信号線２２の電位がメモリセルの動作に悪影響を与えないようなロウアドレスデコーダＲＡＤＤｉ及びワード線ドライバＲＭＡＩＮｉについては、後述する。
【０１４８】
電位発生回路９Ａは、昇圧回路（チャージポンプ回路）を有し、例えば、ライト動作時に使用するライト電位Ｖｐｐや転送電位Ｖｐａｓｓを生成する。電位発生回路９Ａは、切替回路９Ｂに接続される。切替回路９Ｂは、ライト電位Ｖｐｐ、転送電位Ｖｐａｓｓ、チップ内電源電位Ｖｄｄ、接地電位Ｖｓｓなどの電位を、ワード線ＷＬ１，…ＷＬ１６に対応する信号線ＣＧ１，…ＣＧ１６に振り分ける機能を有する。
【０１４９】
信号線ＣＧ１，…ＣＧ１６は、ワード線ドライバＲＭＡＩＮｉに接続される。即ち、信号線ＣＧ１，…ＣＧ１６は、ワード線ドライバＲＭＡＩＮｉ内の電位転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６（後述する）を経由して、ワード線ＷＬ１，…ＷＬ１６に接続される。
【０１５０】
(7) ロウアドレスデコーダ及びワード線ドライバの回路例
図１３は、奇数番目のメモリセルブロックに対応して設けられるロウアドレスデコーダの主要部を示している。
【０１５１】
このロウアドレスデコーダＲＡＤＤ１は、正確には、ブロックデコーダとして機能する。即ち、例えば、第１のメモリセルブロックが選択されるとき、ロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊの全てが“Ｈ”となり、出力信号ＲＤＥＣＡＤが“Ｈ”となる。
【０１５２】
図１４は、奇数番目のメモリセルブロックに対応して設けられるワード線ドライバの主要部を示している。
【０１５３】
ワード線ドライバＲＭＡＩＮ１の主な構成要素は、高電圧スイッチング回路２６と転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６である。
【０１５４】
高電圧スイッチング回路２６は、ＭＯＳキャパシタＤＨＮ４及びＭＯＳトランジスタＩＨＮ１からなる第１の昇圧ユニットと、ＭＯＳキャパシタＤＨＮ５及びＭＯＳトランジスタＩＨＮ２からなる第２の昇圧ユニットを備える。
【０１５５】
ＭＯＳトランジスタＨＮ３のゲートは、ＭＯＳトランジスタＩＨＮ１，ＩＨＮ２の接続ノードＢに接続される。この場合、ＭＯＳトランジスタＨＮ３のゲートとソースの電位レベルが逆相を維持しつつ、クロック信号Ｏｗｃに同期して、次第に各ノードＡ，Ｂ，ＴｒａｎｓｆｅｒＧ１の電位が上昇するため、昇圧効率が向上する。
【０１５６】
高電圧スイッチング回路２６は、ロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤが“Ｈ”のとき、動作状態となる。即ち、出力信号ＲＤＥＣＡＤが“Ｈ”のとき、ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、クロック信号Ｏｗｃと逆相のクロック信号となる。ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、ＭＯＳキャパシタＤＨＮ４，ＤＨＮ５の一端に印加される。
【０１５７】
その結果、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６のゲートに昇圧電位が印加され、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６は、オン状態となる。
【０１５８】
ロウアドレスデコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤが“Ｈ”のとき、ＭＯＳトランジスタＨＮ７，ＨＮ８は、オフ状態となる。この時、信号線ＳＧＤ，ＳＧＳは、例えば、チップ内電源電位Ｖｄｄとなり、このＶｄｄは、転送用ＭＯＳトランジスタＨＮ５，ＨＮ６を経由して、セレクトゲート線ＳＧ１，ＳＧ２に供給される。
【０１５９】
また、信号線ＣＧ１，ＣＧ２，…ＣＧ１６は、切替回路９Ｂ（図１参照）により、それぞれ動作モードに応じて所定の電位に設定される。そして、信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、転送用ＭＯＳトランジスタＨＮｔ１，…ＨＮｔ１６を経由して、ワード線ＷＬ１，ＷＬ２，…ＷＬ１６に供給される。
【０１６０】
図１５は、偶数番目のメモリセルブロックに対応して設けられるロウアドレスデコーダの主要部を示している。
【０１６１】
ロウアドレスデコーダＲＡＤＤ２は、図１３のロウアドレスデコーダＲＡＤＤ１と同じ回路を含んでいる。即ち、破線Ｘ１で囲んだ部分の回路は、図１３のロウアドレスデコーダＲＡＤＤ１と同じである。なお、図１５において、図１３と同じ部分には、同じ符号が付してある。
【０１６２】
このロウアドレスデコーダＲＡＤＤ２は、インバータＩ４、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４及びデプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ６，ＤＨＮ７を有している。
【０１６３】
クロックドインバータＣＩＮＶ４は、イレーズ時に、選択されたメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ（図１２の信号線２２の電位）を接地電位Ｖｓｓにし、非選択のメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳをチップ内電源電位Ｖｄｄにする機能を有する。
【０１６４】
ＭＯＳトランジスタＤＨＮ６は、後述する図１６のトランジスタＤＨＮ９と共に、信号線２２（図１２参照）をフローティング状態にする機能を有する。
【０１６５】
イレーズ時、選択されたメモリセルブロックでは、信号ＲＤＥＣＡＤＳ１は、“Ｈ（Ｖｄｄ）”となり、非選択のメモリセルブロックでは、信号ＲＤＥＣＡＤＳ１は、“Ｌ（Ｖｓｓ）”となる。
【０１６６】
仮に、この信号ＲＤＥＣＡＤＳ１を、メモリセルアレイ上の信号線２２（図１２参照）に与えると、非選択のメモリセルブロックでは、メモリセルアレイ上の信号線２２（図１２参照）が“Ｌ（Ｖｓｓ）”となる。
【０１６７】
この場合、セルウェルとワード線の容量カップリングにより、セルウェルにイレーズ電位Ｖｅｒａを与えたときに、非選択のメモリセルブロック内のワード線の電位を上昇させようとすると、接地電位Ｖｓｓである信号線２２（図１２）の影響により、ワード線の電位が十分に上昇しなくなる。
【０１６８】
本例では、クロックドインバータＣＩＮＶ４を設けているため、イレーズ時、選択されたメモリセルブロックでは、出力信号ＲＤＥＣＡＤＳは、“Ｌ（Ｖｓｓ）”となり、非選択のメモリセルブロックでは、信号ＲＤＥＣＡＤＳは、“Ｈ（Ｖｄｄ）”となる。
【０１６９】
即ち、非選択のメモリセルブロックでは、メモリセルアレイ上の信号線２２（図１２参照）は、“Ｈ（Ｖｄｄ）”となり、かつ、ＭＯＳトランジスタＤＨＮ６とＭＯＳトランジスタＤＨＮ９（図１６）のカットオフによりフローティング状態となる。
【０１７０】
従って、セルウェルとワード線の容量カップリングにより、非選択のメモリセルブロック内のワード線の電位を上昇させる場合、チップ内電源電位Ｖｄｄである信号線２２（図１２）の影響は少なくなり、ワード線の電位が十分に上昇する。
【０１７１】
図１６は、偶数番目のメモリセルブロックに対応して設けられるワード線ドライバの主要部を示している。
【０１７２】
ワード線ドライバＲＭＡＩＮ２の主な構成要素のうち、高電圧スイッチ回路２６と転送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６に関しては、図１４に示すワード線ドライバＲＭＡＩＮ１と同じである。即ち、破線Ｘ２で囲んだ部分の回路は、図１４のロウアドレスデコーダＲＡＤＤ１とほぼ同じである。なお、図１６において、図１４と同じ部分には、同じ符号が付してある。
【０１７３】
ワード線ドライバＲＭＡＩＮ２は、クロックドインバータＣＩＮＶ５，ＣＩＮＶ６，ＣＩＮＶ７、デプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ８，ＤＨＮ９及びエンハンスメント型ＰチャネルＭＯＳトランジスタＴＰ６，ＴＰ７を有している。
【０１７４】
クロックドインバータＣＩＮＶ７は、イレーズ時に、選択されたメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ（図１２の信号線２２の電位）を接地電位Ｖｓｓからチップ内電源電位Ｖｄｄに戻し、非選択のメモリセルブロックに対応するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳをチップ内電源電位Ｖｄｄから接地電位Ｖｓｓに戻した後に、破線Ｘ２内の回路に、信号ＲＤＥＣＡＤＳ２として与える機能を有する。
【０１７５】
ＭＯＳトランジスタＤＨＮ９は、図１５のトランジスタＤＨＮ６と共に、信号線２２（図１２参照）をフローティング状態にする機能を有する。
【０１７６】
このように、図１５のロウアドレスデコーダＲＡＤＤ２内のインバータＩ４、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４及びデプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ６，ＤＨＮ７と、図１６のワード線ドライバＲＭＡＩＮ２内のクロックドインバータＣＩＮＶ５，ＣＩＮＶ６，ＣＩＮＶ７、デプレッション型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ８，ＤＨＮ９及びエンハンスメント型ＰチャネルＭＯＳトランジスタＴＰ６，ＴＰ７は、同一の目的を達成するために、ペアで使用される。
【０１７７】
なお、図１３乃至図１６では、これらの回路に電源電位としてＶｄｄ（外部電源電位Ｖｃｃよりも低いチップ内電源電位）を供給したが、これに代えて、例えば、外部電源電位Ｖｃｃを供給してもよい。
【０１７８】
(8) 信号線２２の電位レベルに関して
次に、各動作モードにおいて、信号線２２（図１２参照）の電位レベルがどのようになるかについて説明する。なお、ここでは、信号線２２の電位レベルについてのみ説明する。
【０１７９】
本例では、信号線２２（図１２）は、偶数番目のメモリセルブロックに対応するロウアドレスデコーダ（図１５）とワード線ドライバ（図１６）を接続する。従って、図１５及び図１６を参照しつつ、信号線２２（図１２）を伝わるワード線ドライバ選択信号ＲＤＥＣＡＤＳの電位レベルについて説明する。
【０１８０】
ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳの電位レベルは、動作モードによって異なる。
【０１８１】
イレーズ動作以外の動作（ライト、リード、ベリファイリード）では、ＲＯＷＥＲＡＳＥ１Ｂ、ＲＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲＡＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ電源電位Ｖｄｄ（外部電源電位Ｖｃｃよりも低いチップ内電源電位。但し、外部電源電位Ｖｃｃでもよい。）に設定し、ＲＯＷＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、ＲＯＷＥＲＡＳＥ２を、それぞれ接地電位Ｖｓｓに設定する。
【０１８２】
この時、クロックドインバータＣＩＮＶ３，ＣＩＮＶ５，ＣＩＮＶ６が動作状態になり、クロックドインバータＣＩＮＶ４，ＣＩＮＶ７が非動作状態になる。また、ＭＯＳトランジスタＴＰ６は、オフ状態になる。
【０１８３】
選択されたメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳも、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
【０１８４】
一方、非選択のメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳも、“Ｌ”、即ち、接地電位Ｖｓｓになる。
【０１８５】
従って、イレーズ動作以外の動作では、非選択のメモリセルブロック内のメモリセルアレイ上に配置される信号線２２（図１２参照）は、接地電位Ｖｓｓ、非選択のメモリセルブロック内のセレクトゲート線ＳＧ１，ＳＧ２も、接地電位Ｖｓｓとなり、これらの信号線２２，ＳＧ１，ＳＧ２は、ビット線とワード線の間のシールド線として機能する。結果として、ビット線を伝わるデータに生じるカップリングノイズを低減できる。
【０１８６】
イレーズ動作では、ＲＯＷＥＲＡＳＥ１Ｂ、ＲＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲＡＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ接地電位Ｖｓｓに設定し、ＲＯＷＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、ＲＯＷＥＲＡＳＥ２を、それぞれチップ内電源電位Ｖｄｄ（電源電位Ｖｃｃでもよい。）に設定する。
【０１８７】
この時、クロックドインバータＣＩＮＶ４，ＣＩＮＶ７が動作状態になり、クロックドインバータＣＩＮＶ３，ＣＩＮＶ５，ＣＩＮＶ６が非動作状態になる。また、ＭＯＳトランジスタＴＰ６は、オン状態になる。
【０１８８】
選択されたメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、“Ｌ”、即ち、接地電位Ｖｓｓになる。
【０１８９】
一方、非選択のメモリセルブロックでは、破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
【０１９０】
また、ＲＯＷＧＡＴＥが接地電位Ｖｓｓであるため、非選択のメモリセルブロック内の信号線２２（図１２参照）は、その電位（ＲＤＥＣＡＤＳの電位）が１〜１．５Ｖ程度になると、ＭＯＳトランジスタＤＨＮ６，ＤＨＮ９がカットオフすることにより、フローティング状態になる。
【０１９１】
このように、イレーズ動作では、非選択のメモリセルブロック内のメモリセルアレイ上に配置される信号線２２（図１２参照）は、１〜１．５Ｖで、かつ、フローティング状態となる。つまり、セルウェルにイレーズ電位Ｖｅｒａを与えたときに、信号線２２（図１２）の電位も、ワード線と同様に、容量カップリングにより上昇するため、信号線２２（図１２）がワード線の電位の上昇を抑えることがない。
【０１９２】
従って、セルウェルにイレーズ電位Ｖｅｒａを与えたときに、セルウェルとワード線の間の容量カップリングにより、非選択のメモリセルブロック内のワード線の電位が上昇し易くなるという効果を得ることができる。
【０１９３】
また、これに伴い、非選択のメモリセルブロック内のメモリセルのトンネル酸化膜に大きな電界がかかることがないため、非選択のメモリセルブロックにおける誤消去を防止できる。
【０１９４】
ところで、図１５の破線Ｘ内のヒューズ素子（図１３のヒューズ素子も同じ）は、そのヒューズ素子（ロウアドレスデコーダ）に対応するメモリセルブロックをユーザ用の通常のメモリ領域とする場合には、切断されない。
【０１９５】
しかし、そのヒューズ素子（ロウアドレスデコーダ）に対応するメモリセルブロックを、例えば、デバイス・コードを記憶するＲＯＭ・ＢＬＯＣＫ領域とする場合には、そのヒューズ素子を切断し、ユーザが、ＲＯＭ・ＢＬＯＣＫ領域に対して、自由に、ライト／イレーズを行えないようにしている。
【０１９６】
このＲＯＭ・ＢＬＯＣＫ領域は、以下の意義がある。
近年、ＮＡＮＤ型フラッシュメモリは、様々な電子機器のメモリに使用されている。しかし、電話通信により音楽情報を記憶するためのメモリなど、ＮＡＮＤ型フラッシュメモリは、著作権に関わるデータのメモリとして使用される場合がある。
【０１９７】
そこで、ＮＡＮＤ型フラッシュメモリには、不正コピーを防止するために、チップの番号、即ち、デバイス・コードが記憶される。
【０１９８】
このデバイス・コードは、個々のＮＡＮＤ型フラッシュメモリに固有のものであるが、仮に、ユーザがこのデバイス・コードを自由に書き換えられるようでは、デバイス・コードの本来の目的を達成することができない。
【０１９９】
このため、デバイス・コードは、製品の出荷前に、ＮＡＮＤ型フラッシュメモリのＲＯＭ・ＢＬＯＣＫ領域に書き込まれ、ＲＯＭ・ＢＬＯＣＫ領域に対しては、ユーザがライト／イレーズを行えないようにしている。つまり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックでは、ヒューズ素子が切断される。
【０２００】
これにより、例えば、情報提供側のＮＡＮＤ型フラッシュメモリから情報受け取り側のＮＡＮＤ型フラッシュメモリに音楽情報をコピーしようとする場合、情報提供側のＮＡＮＤ型フラッシュメモリからデバイス・コードを読み出し、これが、情報受け取り側のＮＡＮＤ型フラッシュメモリのデバイス・コードと異なる場合には、コピーができないようにしている。
【０２０１】
ヒューズ素子は、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックにデバイス・コードをプログラムした直後に切断する。
【０２０２】
仮に、ヒューズ素子を切断しない状態で、出荷前試験を行うと、この試験で、デバイス・コードが消去されてしまうためである。
【０２０３】
即ち、出荷前試験では、試験時間の短縮のために、全ブロックを同時に選択して、ライト／イレーズを行う。つまり、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になるため、ヒューズ素子が切断されていないと、ＣＭＤ ＲＯＭＢＡが“Ｌ”であっても、ＲＤＥＣＡＤＳ１が“Ｈ”（図１３では、ＲＤＥＣＡＤが“Ｈ”）となり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックが選択されてしまう。
【０２０４】
一方、出荷前試験において、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になっても、ヒューズ素子が切断されていれば、ＣＭＤ ＲＯＭＢＡが“Ｌ”であるため、ＲＤＥＣＡＤＳ１が“Ｌ”（図１３では、ＲＤＥＣＡＤが“Ｌ”）となり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックは、選択されない。
【０２０５】
ヒューズ素子を切断しても、ＲＯＭ・ＢＬＯＣＫ領域に記憶されたデバイス・コードを読み出す必要がある。
【０２０６】
ＲＯＭ・ＢＬＯＣＫ領域に対するデータ読み出しは、ＣＭＤ ＲＯＭＢＡを“Ｈ”にすることにより達成できる。つまり、ＣＭＤ ＲＯＭＢＡが“Ｈ”、ＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になると、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセルブロックが選択される。
【０２０７】
また、ヒューズ素子を切断した後においても、特殊なコマンドを入力することで、ＣＭＤ ＲＯＭＢＡ及びＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…ＡＲＯＷｊを“Ｈ”にすることにより、ＲＯＭ・ＢＬＯＣＫ領域内のデータを書き換えることも可能である。この場合には、ＣＭＤ ＲＯＭＢＡを“Ｈ”にするコマンドは、一般のユーザには非公開にし、不正に、ＲＯＭ・ＢＬＯＣＫ領域内のデータが書き換えられないようにする。
【０２０８】
なお、本例では、ＲＯＭ・ＢＬＯＣＫ領域のヒューズを切断する場合を説明したが、図１３のヒューズや図１５の破線Ｘ内のヒューズは、メモリセルブロックが不良ブロックである場合にも、切断される。この場合、この不良ブロックは、リダンダンシイ回路により、予備のブロックに置き換えられる。
【０２０９】
３． 基本動作の説明
以下では、リード、プログラムなどの各動作モードにおける本発明の４値ＮＡＮＤセル型フラッシュメモリ（図１）の主要部、特に、データ回路（図１０）の動作について詳細に説明する。
【０２１０】
動作の説明を行う前に、まず、メモリセルの閾値電圧とプログラミング／リード方法の一例について簡単に説明する。
【０２１１】
(1) メモリセルの閾値電圧とプログラミング／リード方法
図１７は、４値ＮＡＮＤセル型フラッシュメモリのメモリセルの閾値電圧（Ｖｔｈ）の分布を示している。
【０２１２】
１つのメモリセルには、２ビットデータ（４値データ）が記憶される。本例では、上述したように、２ビットデータを、“１１”、“１０”、“００”、“０１”とする。２ビットデータのうちの１ビットは、論理下位ページデータ（□で示す）として、また、他の１ビットは、論理上位ページデータ（○で示す）として、同一のメモリセルに記憶される。
【０２１３】
２ビットデータ（“１１”、“１０”、“００”、“０１”）とメモリセルの閾値電圧との関係は、図１７に示す関係になる。
【０２１４】
“１１”は、イレーズ状態である。イレーズ状態では、論理下位ページデータの値及び論理上位ページデータの値が、共に、“１”となっている。イレーズ状態のメモリセルは、負の閾値電圧Ｖｔｈを有する。
【０２１５】
“１０”、“００”、“０１”は、ライト状態である。ライト状態のメモリセルは、正の閾値電圧Ｖｔｈを有する。また、ライト状態のうち、“１０”状態は、最も低い閾値電圧を有し、“０１”状態は、最も高い閾値電圧を有し、“００”状態は、“１０”状態と“０１”状態の間の閾値電圧を有する。
【０２１６】
２ビットデータは、上述のように、論理下位ページデータと論理上位ページデータとからなり、２回の書き込み動作により、メモリセルに書き込まれる。
【０２１７】
まず、論理下位ページデータのプログラミングが行われる。
当初、全てのメモリセルは、イレーズ状態、即ち、“１１”状態にあるものとする。この後、図１８に示すように、論理下位ページデータのプログラミングを行うと、メモリセルの閾値電圧Ｖｔｈの分布は、ライトデータ（論理下位ページデータ）の値（“１”，“０”）に応じて、２つに分けられる。
【０２１８】
即ち、論理下位ページデータが“１”の場合には、ビット線を“Ｈ”にすることで（ワード線はライト電位）、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、メモリセルは、イレーズ状態（“１１”状態）を維持する（論理下位ページデータ“１”のプログラミング）。
【０２１９】
一方、論理下位ページデータが“０”の場合には、ビット線を“Ｌ”にすることで（ワード線はライト電位）、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、メモリセルは、ライト状態（“１０”状態）に変化する（論理下位ページデータ“０”のプログラミング）。
【０２２０】
この後、論理上位ページデータのプログラミングが行われる。
論理上位ページデータのプログラミングは、チップの外部から入力されるライトデータ（即ち、論理上位ページデータ）と、既に、メモリセルにプログラミングされている論理下位ページデータとに基づいて行われる。
【０２２１】
なお、論理下位ページデータについては、論理上位ページデータのプログラミング前に、メモリセルからデータ回路に読み出し、かつ、保持しておく（ Internal data load ）。
【０２２２】
図１９に示すように、論理上位ページデータが“１”の場合には、ビット線を“Ｈ”にすることで（ワード線はライト電位）、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、論理下位ページデータが“１”である“１１”状態（イレーズ状態）のメモリセルは、“１１”状態をそのまま維持する（論理上位ページデータ“１”のプログラミング）。また、論理下位ページデータが“０”である“１０”状態のメモリセルは、“１０”状態をそのまま維持する（論理上位ページデータ“１”のプログラミング）。
【０２２３】
一方、図１９に示すように、論理上位ページデータが“０”の場合には、ビット線を“Ｌ”にすることで、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、論理下位ページデータが“１”である“１１”状態（イレーズ状態）のメモリセルは、“０１”状態に変化する（論理上位ページデータ“０”のプログラミング）。また、論理下位ページデータが“０”である“１０”状態のメモリセルは、“００”状態に変化する（論理上位ページデータ“０”のプログラミング）。
【０２２４】
つまり、本例では、論理下位ページデータが“１”、論理上位ページデータが“１”のとき、データ“１１”がメモリセルに書き込まれ、論理下位ページデータが“０”、論理上位ページデータが“１”のとき、データ“１０”がメモリセルに書き込まれる。また、論理下位ページデータが“１”、論理上位ページデータが“０”のとき、データ“０１”がメモリセルに書き込まれ、論理下位ページデータが“０”、論理上位ページデータが“０”のとき、データ“００”がメモリセルに書き込まれる。
【０２２５】
このように、２回のプログラミング動作により、メモリセルの閾値電圧Ｖｔｈの分布は、４つ（“１１”，“１０”，“００”，“０１”）に分けられる。
【０２２６】
本例では、論理上位ページデータが“０”のとき、“１１”状態のメモリセルは、“０１”状態に変化し、“１０”状態のメモリセルは、“００”状態に変化する（図１９参照）。
【０２２７】
ここで、図１９から明らかなように、“１１”状態を“０１”状態に変える場合の閾値電圧の変動量は、“１０”状態を“００”状態に変える場合の閾値電圧の変動量よりも大きい。つまり、“００”−プログラミングを行うメモリセル及び“０１”−プログラミングを行うメモリセルに対して、ライトパルスは、同一条件で与えられるため、“００”−プログラミングは、“０１”−プログラミングよりも早く終了する。
【０２２８】
この場合、“００”−プログラミング終了後の“００”−ベリファイリードを省略し、この後、“０１”−ベリファイリードのみを行うようにして、プログラム時間の短縮を図ることもできる。
【０２２９】
なお、図１７において、Ｖｃｇｖ１０は、“１０”−ベリファイリードに用いるリード電位であり、例えば、０．４Ｖとなる。Ｖｃｇｖ００は、“００”−ベリファイリードに用いるリード電位（例えば、１．４Ｖ）であり、Ｖｃｇｖ０１は、“０１”−ベリファイリードに用いるリード電位（例えば、２．４Ｖ）である。Ｖｒｅａｄは、非選択のワード線に与える転送電位である。
【０２３０】
メモリセルの閾値電圧がＶｃｇｒ１０未満であれば、メモリセルのデータは、“１１”であり、メモリセルの閾値電圧が、Ｖｃｇｒ１０を超え、Ｖｃｇｒ００を下回る場合には、メモリセルのデータは、“１０”であり、メモリセルの閾値電圧が、Ｖｃｇｒ００を超え、Ｖｃｇｒ０１を下回る場合には、メモリセルのデータは、“００”であり、メモリセルの閾値電圧がＶｃｇｒ０１を超える場合には、メモリセルのデータは、“０１”となる。
【０２３１】
論理下位ページデータの通常の読み出しは、２回のリード動作（“ＲＥＡＤ０１”，“ＲＥＡＤ１０”）により実現できる。ＲＥＡＤ０１は、リード電位として、Ｖｃｇｒ０１（例えば、２Ｖ）を用いたリード動作のことであり、ＲＥＡＤ１０は、リード電位として、Ｖｃｇｒ１０（例えば、０Ｖ）を用いたリード動作のことである。また、論理上位ページデータの読み出しは、１回の読み出し動作（ＲＥＡＤ“００”）により実現できる。ＲＥＡＤ００は、リード電位として、Ｖｃｇｒ００（例えば、１Ｖ）を用いたリード動作のことである。
【０２３２】
このように、本例では、合計３回のリード動作により、２ビットデータを読み出すことができ、リード時間の短縮又はリード動作の高速化を達成できる。
【０２３３】
(2) リード動作
まず、リード動作について説明する。
【０２３４】
▲１▼ アルゴリズム
図２０は、リード動作のアルゴリズムを示している。
【０２３５】
まず、コマンドインターフェイス回路が、ホストマイコンから提供されるリードコマンドを確認すると、これを受けて、リードコマンドが、ステートマシン（制御回路）内に設定される（ステップＳ１）。
【０２３６】
また、アドレス信号が、ホストマイコンからメモリチップ内に供給されると、これを受けて、リードページを選択するためのアドレスが、ステートマシン内に設定される（ステップＳ２）。
【０２３７】
ステートマシン内に、リードコマンド及びアドレス信号が設定されると、ステートマシンによる制御の下で、ステップＳ３からステップＳ６までの動作が、自動的に実行される。
【０２３８】
論理下位ページデータのリードを行う場合には、上述のように、２回のリード動作（“ＲＥＡＤ０１”，“ＲＥＡＤ１０”）が実行される（ステップＳ３〜Ｓ５）。後に詳しく説明するが、ＲＥＡＤ０１（Ｖｃｇｒ０１＝２Ｖ）により読み出されたリードデータは、データ記憶部ＤＳ１を経由して、データ記憶部ＤＳ３に記憶される。ＲＥＡＤ１０（Ｖｃｇｒ１０＝０Ｖ）では、リードデータ及びデータ記憶部ＤＳ３のデータに依存するデータが、データ記憶部ＤＳ１からデータ記憶部ＤＳ４に転送される。
【０２３９】
論理上位ページデータのリードを行う場合には、１回の読み出し動作（ＲＥＡＤ“００”）が実行される（ステップＳ３，Ｓ６）。後に詳しく説明するが、ＲＥＡＤ００（Ｖｃｇｒ００＝１Ｖ）により読み出されたリードデータは、データ記憶部ＤＳ１を経由して、データ記憶部ＤＳ４に転送される。
【０２４０】
データ記憶部４に記憶されたリードデータは、Ｉ／Ｏ線ＩＯ，ｎＩＯ、センスアンプ、及び、データ入出力バッファを経由して、メモリチップの外部へ出力される。
【０２４１】
▲２▼ 動作波形による動作説明
以下、図２１の動作タイミング図を用いて、具体的な動作説明を行う。
【０２４２】
リード動作は、論理下位ページデータのリード動作と論理上位ページデータのリード動作とからなる。
【０２４３】
なお、図２１の動作タイミング図において、特に示されていない限り、“Ｌ”レベルは、Ｖｓｓ（例えば、０Ｖ）、“Ｈ”レベルは、Ｖｄｄ（例えば、３Ｖ）である。また、この動作タイミング図では、１つのブロックＢＬＯＣＫｉが選択され、そのブロックＢＬＯＣＫｉ内のワード線ＷＬ２−ｉと奇数番目のビット線ＢＬｅｋが選択されるものとする（図３参照）。
【０２４４】
[1] 論理下位ページデータのリード動作
論理下位ページデータのリード動作は、２回のリード動作、即ち、“ＲＥＡＤ０１”と“ＲＥＡＤ１０”とからなる。まず、“ＲＥＡＤ０１”が行われ、引き続き、“ＲＥＡＤ１０”が行われる。
【０２４５】
“ＲＥＡＤ０１”及び“ＲＥＡＤ１０”は、それぞれ、これら２つのリード動作に共通のデータリードに関する部分（ RCLK 1-E, SCLK 1-E, RRCV 1-E ）と、各リード動作で固有のデータトランスファに関する部分（ EXCLK ルーティン）とから構成される。
【０２４６】
[1]-1 “ＲＥＡＤ０１”
“ＲＥＡＤ０１”動作は、リード電位（選択されたワード線ＷＬ２−ｉの電位）をＶｃｇｒ０１（例えば、２Ｖ）に設定し、メモリセルのデータが“０１”であるか、又は、それ以外のデータ“１１”，“１０”，“００”であるかを認識する動作である。
【０２４７】
[1]-1-1 データリード
まず、ビット線側のセレクトゲート線ＳＧＤ及び非選択のワード線ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ３−ｉに、それぞれ、転送電位Ｖｒｅａｄ（例えば、４．５Ｖ）が与えられ、選択されたワード線ＷＬ２−ｉに、リード電位Ｖｃｇｒ０１が与えられる（ RCLK 1-2 ）。
【０２４８】
制御信号ＢＬＰＲＥが“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱｎ６（図１０）がオン状態となる。また、制御信号ＢＬＣＬＡＭＰが、Ｖｃｌａｍｐ（例えば、２Ｖ）となり、制御信号ＢＬＳｅが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となることで、奇数番目のビット線ＢＬｅｋが、所定電位（例えば、１Ｖ程度）にプリチャージされる。一方、制御信号ＢＩＡＳｏが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となるため、偶数番目のビット線ＢＬｏｋは、Ｖｓｓ（例えば、０Ｖ）に固定され、シールドビット線として機能するようになる（ RCLK 2-4 ）。
【０２４９】
この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｓ（例えば、０Ｖ）、制御信号ＢＬＰＲＥが“Ｌ”となり、奇数番目のビット線ＢＬｅｋは、フローティング状態となる（ RCLK 5-7 ）。
ソース線側のセレクトゲート線ＳＧＳの電位が、転送電位Ｖｒｅａｄに設定されると、選択されたメモリセルの状態、即ち、そのメモリセルに記憶されたデータの値に応じて、ビット線ＢＬｅｋの電位に影響が表れる。
【０２５０】
即ち、選択されたメモリセルのデータが、“１１”、“１０”、“００”の場合には、リード電位Ｖｃｇｒ０１により、この選択されたメモリセルは、オン状態になる。このため、ビット線ＢＬｅｋの電荷が放電され、ビット線ＢＬｅｋの電位は、０．８Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である。）。
【０２５１】
一方、選択されたメモリセルのデータが、“０１”の場合には、リード電位Ｖｃｇｒ０１によっては、この選択されたメモリセルは、オン状態にならない。このため、ビット線ＢＬｅｋの電荷が放電されることはなく、ビット線ＢＬｅｋは、プリチャージ電位（約１Ｖ）を維持する（ RCLK 6-E ）。
【０２５２】
制御信号ＢＬＰＲＥが、４．５Ｖ程度になり、制御信号ＶＰＲＥが、Ｖｄｄ（例えば、３Ｖ）になることによって、データ記憶部ＤＳ１のキャパシタＣ１の一端、即ち、ノードＮ２は、Ｖｄｄに充電される。この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｅｎｓｅ（例えば、１．８Ｖ）になると、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、以下のように変化する。
【０２５３】
即ち、ビット線ＢＬｅｋの電位がプリチャージ電位（約１Ｖ）のままである場合（メモリセルのデータが“０１”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オフ状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、Ｖｄｄ（“Ｈ”）に維持される。
【０２５４】
一方、ビット線ＢＬｅｋの電位が０．８Ｖ以下である場合（メモリセルのデータが“１１”、“１０”、“００”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オン状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電荷は、ビット線ＢＬｅｋに放電され、その電位は、Ｖｄｄよりも低い値（“Ｌ”）に低下する（ SCLK 4-5 ）。
【０２５５】
その結果、データ記憶部ＤＳ１（キャパシタＣ１の一端）には、リード電位Ｖｃｇｒ０１によるリードデータが記憶される。即ち、メモリセルのデータが“１１”、“１０”、“００”の場合には、“Ｌ”、つまり、“０”−データが記憶され、メモリセルのデータが“０１”の場合には、“Ｈ”、つまり、“１”−データが記憶される。
【０２５６】
[1]-1-2 データトランスファ
“ＲＥＡＤ０１”動作では、メモリセルのデータをデータ記憶部ＤＳ１に読み出した後、このデータ記憶部ＤＳ１に記憶されたリードデータを、データ記憶部ＤＳ３に転送するデータトランスファが実行される。この動作は、図２２に示すＥＸＣＬＫルーティンに従う。
【０２５７】
まず、制御信号ＳＥＮ１，ＬＡＴ１が、共に、“Ｌ”となり（ EXCLK 6 ）、かつ、制御信号ＥＱ１が“Ｈ”になることで（ EXCLK 7-8 ）、データ記憶部ＤＳ３を構成するフリップフロップ回路（図１０）の状態がリセットされる。
【０２５８】
この後、制御信号ＢＬＣ１が、４．５Ｖとなり（ EXCLK 9 ）、ＮチャネルＭＯＳトランジスタＱｎ１０がオン状態となる。その結果、データ記憶部ＤＳ１とデータ記憶部ＤＳ３は、互いに電気的に接続される（図１０）。
【０２５９】
制御信号ＳＥＮ１が“Ｈ”になると（ EXCLK 10 ）、データ記憶部ＤＳ１（キャパシタＣ１の一端）に記憶されたリードデータは、ＭＯＳトランジスタＱｎ１０を経由して、データ記憶部ＤＳ３を構成するクロック同期式インバータＣＩ１によりセンスされる。また、制御信号ＬＡＴ１が“Ｈ”になると（ EXCLK 11 ）、このリードデータは、データ記憶部ＤＳ３に記憶される（図１０）。
【０２６０】
なお、“ＲＥＡＤ０１”動作は、選択されたワード線ＷＬ２−ｉに接続される４２５６個のメモリセルに対して同時に行われる。
【０２６１】
[1]-2 “ＲＥＡＤ１０”
“ＲＥＡＤ１０”動作は、リード電位（選択されたワード線ＷＬ２−ｉの電位）をＶｃｇｒ１０（例えば、０Ｖ）に設定し、メモリセルのデータが“１１”であるか、又は、それ以外のデータ“１０”，“００”，“０１”であるかを認識する動作である。
【０２６２】
[1]-2-1 データリード
まず、ビット線側のセレクトゲート線ＳＧＤ及び非選択のワード線ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ３−ｉに、それぞれ、転送電位Ｖｒｅａｄ（例えば、４．５Ｖ）が与えられ、選択されたワード線ＷＬ２−ｉに、リード電位Ｖｃｇｒ１０が与えられる（ RCLK 1-2 ）。
【０２６３】
制御信号ＢＬＰＲＥが“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱｎ６（図１０）がオン状態となる。また、制御信号ＢＬＣＬＡＭＰが、Ｖｃｌａｍｐ（例えば、２Ｖ）となり、制御信号ＢＬＳｅが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となることで、奇数番目のビット線ＢＬｅｋが、所定電位（例えば、１Ｖ程度）にプリチャージされる。一方、制御信号ＢＩＡＳｏが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となるため、偶数番目のビット線ＢＬｏｋは、Ｖｓｓ（例えば、０Ｖ）に固定され、シールドビット線として機能するようになる（ RCLK 2-4 ）。
【０２６４】
この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｓ（例えば、０Ｖ）、制御信号ＢＬＰＲＥが“Ｌ”となり、奇数番目のビット線ＢＬｅｋは、フローティング状態となる（ RCLK 5-7 ）。
ソース線側のセレクトゲート線ＳＧＳの電位が、転送電位Ｖｒｅａｄに設定されると、選択されたメモリセルの状態、即ち、そのメモリセルに記憶されたデータの値に応じて、ビット線ＢＬｅｋの電位に影響が表れる。
【０２６５】
即ち、選択されたメモリセルのデータが、“１１”の場合には、リード電位Ｖｃｇｒ１０により、この選択されたメモリセルは、オン状態になる。このため、ビット線ＢＬｅｋの電荷が放電され、ビット線ＢＬｅｋの電位は、０．８Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である。）。
【０２６６】
一方、選択されたメモリセルのデータが、“１０”、“００”、“０１”の場合には、リード電位Ｖｃｇｒ１０によっては、この選択されたメモリセルは、オン状態にならない。このため、ビット線ＢＬｅｋの電荷が放電されることはなく、ビット線ＢＬｅｋは、プリチャージ電位（約１Ｖ）を維持する（ RCLK 6-E ）。
【０２６７】
制御信号ＢＬＰＲＥが、４．５Ｖ程度になり、制御信号ＶＰＲＥが、Ｖｄｄ（例えば、３Ｖ）になることによって、データ記憶部ＤＳ１のキャパシタＣ１の一端、即ち、ノードＮ２は、Ｖｄｄに充電される。この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｅｎｓｅ（例えば、１．８Ｖ）になると、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、以下のように変化する。
【０２６８】
即ち、ビット線ＢＬｅｋの電位がプリチャージ電位（約１Ｖ）のままである場合（メモリセルのデータが“１０”、“００”、“０１”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オフ状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、Ｖｄｄ（“Ｈ”）に維持される。
【０２６９】
一方、ビット線ＢＬｅｋの電位が０．８Ｖ以下である場合（メモリセルのデータが“１１”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オン状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電荷は、ビット線ＢＬｅｋに放電され、その電位は、Ｖｄｄよりも低い値（“Ｌ”）に低下する（ SCLK 4-5 ）。
【０２７０】
その結果、データ記憶部ＤＳ１（キャパシタＣ１の一端）には、リード電位Ｖｃｇｒ１０によるリードデータが記憶される。即ち、メモリセルのデータが“１１”の場合には、“Ｌ”、つまり、“０”−データが記憶され、メモリセルのデータが“１０”、“００”、“０１”の場合には、“Ｈ”、つまり、“１”−データが記憶される。
【０２７１】
[1]-2-2 データトランスファ
“ＲＥＡＤ１０”動作では、メモリセルのデータをデータ記憶部ＤＳ１に読み出した後、データ記憶部ＤＳ１のデータを、データ記憶部ＤＳ３のデータ、即ち、“ＲＥＡＤ０１”によりメモリセルから読み出されたリードデータの値に基づいて、維持、又は、強制的に変更する動作、及び、その後、データ記憶部ＤＳ１に記憶されたリードデータを、データ記憶部ＤＳ４に転送するデータトランスファが実行される。この動作は、図２３に示すＥＸＣＬＫルーティンに従う。
【０２７２】
まず、制御信号ＤＴＧが、４．５Ｖになり、ＮチャネルＭＯＳトランジスタＱｎ９（図１０）がオン状態となる。その結果、データ記憶部ＤＳ２とデータ記憶部ＤＳ３が互いに電気的に接続され、データ記憶部ＤＳ３のデータは、データ記憶部ＤＳ２、即ち、ＮチャネルＭＯＳトランジスタＱｎ８のゲートに転送される（ EXCLK 2-4 ）。
【０２７３】
この後、制御信号ＲＥＧが“Ｈ”になると、データ記憶部ＤＳ１に記憶されたリードデータ、即ち、“ＲＥＡＤ１０”によりメモリセルから読み出されたリードデータは、データ記憶部ＤＳ３に記憶されたデータの値に応じて、維持、又は、強制的に変更される（ EXCLK 3-4 ）。
【０２７４】
例えば、データ記憶部ＤＳ３に記憶されているデータが“０”の場合には、ＮチャネルＭＯＳトランジスタＱｎ８のゲートの電位レベルは、“Ｌ”となるため、このＮチャネルＭＯＳトランジスタＱｎ８は、オフ状態となる（図１０）。従って、データ記憶部ＤＳ１は、“ＲＥＡＤ１０”によりメモリセルから読み出されたリードデータの値をそのまま維持する。
【０２７５】
また、データ記憶部ＤＳ３に記憶されているデータが“１”の場合には、ＮチャネルＭＯＳトランジスタＱｎ８のゲートの電位レベルは、“Ｈ”となるため、このＮチャネルＭＯＳトランジスタＱｎ８は、オン状態となる（図１０）。従って、データ記憶部ＤＳ１のデータは、“ＲＥＡＤ１０”によりメモリセルから読み出されたリードデータの値にかかわらず、強制的に、“０”に設定される。
【０２７６】
この後、制御信号ＳＥＮ２，ＬＡＴ２が、共に、“Ｌ”となり（ EXCLK 6 ）、かつ、制御信号ＥＱ２が“Ｈ”になることで（ EXCLK 7-8 ）、データ記憶部ＤＳ４を構成するフリップフロップ回路（図１０）の状態がリセットされる。
【０２７７】
この後、制御信号ＢＬＣ２が、４．５Ｖとなり（ EXCLK 9 ）、ＮチャネルＭＯＳトランジスタＱｎ１２がオン状態となる。その結果、データ記憶部ＤＳ１とデータ記憶部ＤＳ４は、互いに電気的に接続される（図１０）。
【０２７８】
制御信号ＳＥＮ２が“Ｈ”になると（ EXCLK 10 ）、データ記憶部ＤＳ１（キャパシタＣ１の一端）に記憶されたリードデータは、ＭＯＳトランジスタＱｎ１２を経由して、データ記憶部ＤＳ４を構成するクロック同期式インバータＣＩ４によりセンスされる。また、制御信号ＬＡＴ２が“Ｈ”になると（ EXCLK 11 ）、このリードデータは、データ記憶部ＤＳ４に記憶される（図１０）。
【０２７９】
なお、“ＲＥＡＤ１０”動作は、選択されたワード線ＷＬ２−ｉに接続される４２５６個のメモリセルに対して同時に行われる。
【０２８０】
[1]-3 まとめ
図２５は、論理下位ページデータのリード動作におけるリードデータの流れを簡単に示したものである。
【０２８１】
“ＲＥＡＤ０１”では、リード電位としてＶｃｇｒ０１（例えば、２Ｖ）を用いてリード動作を実行し、そのときのリードデータをデータ記憶部ＤＳ１に記憶する。即ち、選択されたメモリセルのデータが“１１”、“１０”、“００”の場合には、キャパシタＣ１の一端（ノードＮ２）の電位は、“Ｌ”となり、選択されたメモリセルのデータが“０１”の場合には、キャパシタＣ１の一端（ノードＮ２）の電位は、“Ｈ”となる（▲１▼）。
【０２８２】
この後、データ記憶部ＤＳ１のデータは、データ記憶部ＤＳ３に転送され、かつ、記憶される（▲１▼）。
【０２８３】
“ＲＥＡＤ０１”が終了した時点では、データ記憶部ＤＳ３のデータが“Ｈ”のときは、メモリセルのデータは、“０１”、即ち、論理下位ページデータは、“１”であることが判明するが、データ記憶部ＤＳ３のデータが“Ｌ”のときは、メモリセルのデータは、“１１”、“１０”、“００”のうちのいずれか１つであり、論理下位ページデータの値を、特定することはできない。
【０２８４】
そこで、“ＲＥＡＤ０１”に引き続き、“ＲＥＡＤ１０”が行われる。
【０２８５】
“ＲＥＡＤ１０”では、リード電位としてＶｃｇｒ１０（例えば、０Ｖ）を用いてリード動作を実行し、そのときのリードデータをデータ記憶部ＤＳ１に記憶する。即ち、選択されたメモリセルのデータが“１１”の場合には、キャパシタＣ１の一端（ノードＮ２）の電位は、“Ｌ”となり、選択されたメモリセルのデータが“１０”、“００”、“０１”の場合には、キャパシタＣ１の一端（ノードＮ２）の電位は、“Ｈ”となる。
【０２８６】
但し、データ記憶部ＤＳ３のデータが“Ｈ”のとき、即ち、メモリセルのデータが“０１”のときに関しては、ＮチャネルＭＯＳトランジスタＱｎ８をオン状態にして、キャパシタＣ１の一端（ノードＮ２）の電位を、強制的に、“Ｌ”に変更する（▲２▼）。
【０２８７】
その結果、選択されたメモリセルのデータが“１１”、“０１”のときには、データ記憶部ＤＳ１のデータは、“Ｌ”となるため、選択されたメモリセルの論理下位ページデータとして、“１”が確認される。また、選択されたメモリセルのデータが“１０”、“００”のときには、データ記憶部ＤＳ１のデータは、“Ｈ”となるため、選択されたメモリセルの論理下位ページデータとして、“０”が確認される（▲２▼）。
【０２８８】
なお、この時点では、“Ｌ”＝“０”及び“Ｈ”＝“１”の関係が逆転している。即ち、“Ｌ”＝“１”及び“Ｈ”＝“０”の関係となっている。
【０２８９】
この後、データ記憶部ＤＳ１のデータは、データ記憶部ＤＳ４に転送され、かつ、記憶される。データ記憶部ＤＳ４のデータは、カラムセレクト信号ＣＳＬｋ（図１０）が“Ｈ”になることで、Ｉ／Ｏ線（ＩＯ，ｎＩＯ）に出力され、かつ、データ入出力バッファを経由して、メモリチップの外部に出力される。
【０２９０】
[2] 論理上位ページデータのリード動作
論理上位ページデータのリード動作は、１回のリード動作、即ち、“ＲＥＡＤ００”からなる。“ＲＥＡＤ００”は、データリードに関する部分（ RCLK 1-E, SCLK 1-E, RRCV 1-E ）と、データトランスファに関する部分（ EXCLK ルーティン）とから構成される。
【０２９１】
[2]-1 “ＲＥＡＤ００”
“ＲＥＡＤ００”動作は、リード電位（選択されたワード線ＷＬ２−ｉの電位）をＶｃｇｒ００（例えば、１Ｖ）に設定し、メモリセルのデータが、“１１”、“１０”（論理上位ページデータが“１”）であるか、又は、“００”，“０１”（論理上位ページデータが“０”）であるかを認識する動作である。
【０２９２】
[2]-1-1 データリード
まず、ビット線側のセレクトゲート線ＳＧＤ及び非選択のワード線ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ３−ｉに、それぞれ、転送電位Ｖｒｅａｄ（例えば、４．５Ｖ）が与えられ、選択されたワード線ＷＬ２−ｉに、リード電位Ｖｃｇｒ００が与えられる（ RCLK 1-2 ）。
【０２９３】
制御信号ＢＬＰＲＥが“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱｎ６（図１０）がオン状態となる。また、制御信号ＢＬＣＬＡＭＰが、Ｖｃｌａｍｐ（例えば、２Ｖ）となり、制御信号ＢＬＳｅが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となることで、奇数番目のビット線ＢＬｅｋが、所定電位（例えば、１Ｖ程度）にプリチャージされる。一方、制御信号ＢＩＡＳｏが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となるため、偶数番目のビット線ＢＬｏｋは、Ｖｓｓ（例えば、０Ｖ）に固定され、シールドビット線として機能するようになる（ RCLK 2-4 ）。
【０２９４】
この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｓ（例えば、０Ｖ）、制御信号ＢＬＰＲＥが“Ｌ”となり、奇数番目のビット線ＢＬｅｋは、フローティング状態となる（ RCLK 5-7 ）。
ソース線側のセレクトゲート線ＳＧＳの電位が、転送電位Ｖｒｅａｄに設定されると、選択されたメモリセルの状態、即ち、そのメモリセルに記憶されたデータの値に応じて、ビット線ＢＬｅｋの電位に影響が表れる。
【０２９５】
即ち、選択されたメモリセルのデータが、“１１”、“１０”の場合には、リード電位Ｖｃｇｒ００により、この選択されたメモリセルは、オン状態になる。このため、ビット線ＢＬｅｋの電荷が放電され、ビット線ＢＬｅｋの電位は、０．８Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である。）。
【０２９６】
一方、選択されたメモリセルのデータが、“００”、“０１”の場合には、リード電位Ｖｃｇｒ００によっては、この選択されたメモリセルは、オン状態にならない。このため、ビット線ＢＬｅｋの電荷が放電されることはなく、ビット線ＢＬｅｋは、プリチャージ電位（約１Ｖ）を維持する（ RCLK 6-E ）。
【０２９７】
制御信号ＢＬＰＲＥが、４．５Ｖ程度になり、制御信号ＶＰＲＥが、Ｖｄｄ（例えば、３Ｖ）になることによって、データ記憶部ＤＳ１のキャパシタＣ１の一端、即ち、ノードＮ２は、Ｖｄｄに充電される。この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｅｎｓｅ（例えば、１．８Ｖ）になると、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、以下のように変化する。
【０２９８】
即ち、ビット線ＢＬｅｋの電位がプリチャージ電位（約１Ｖ）のままである場合（メモリセルのデータが“００”、“０１”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オフ状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、Ｖｄｄ（“Ｈ”）に維持される。
【０２９９】
一方、ビット線ＢＬｅｋの電位が０．８Ｖ以下である場合（メモリセルのデータが“１１”、“１０”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オン状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電荷は、ビット線ＢＬｅｋに放電され、その電位は、Ｖｄｄよりも低い値（“Ｌ”）に低下する（ SCLK 4-5 ）。
【０３００】
その結果、データ記憶部ＤＳ１（キャパシタＣ１の一端）には、リード電位Ｖｃｇｒ００によるリードデータが記憶される。即ち、メモリセルのデータが“１１”、“１０”の場合には、“Ｌ”、つまり、“１”−データが記憶され、メモリセルのデータが“００”、“０１”の場合には、“Ｈ”、つまり、“０”−データが記憶される。
【０３０１】
なお、この時点では、“Ｌ”＝“０”及び“Ｈ”＝“１”の関係が逆転している。即ち、“Ｌ”＝“１”及び“Ｈ”＝“０”の関係となっている。
【０３０２】
[2]-1-2 データトランスファ
“ＲＥＡＤ００”動作では、メモリセルのデータをデータ記憶部ＤＳ１に読み出した後、このデータ記憶部ＤＳ１に記憶されたリードデータを、データ記憶部ＤＳ４に転送するデータトランスファが実行される。この動作は、図２４に示すＥＸＣＬＫルーティンに従う。
【０３０３】
まず、制御信号ＳＥＮ２，ＬＡＴ２が、共に、“Ｌ”となり（ EXCLK 6 ）、かつ、制御信号ＥＱ２が“Ｈ”になることで（ EXCLK 7-8 ）、データ記憶部ＤＳ４を構成するフリップフロップ回路（図１０）の状態がリセットされる。
【０３０４】
この後、制御信号ＢＬＣ２が、４．５Ｖとなり（ EXCLK 9 ）、ＮチャネルＭＯＳトランジスタＱｎ１２がオン状態となる。その結果、データ記憶部ＤＳ１とデータ記憶部ＤＳ４は、互いに電気的に接続される（図１０）。
【０３０５】
制御信号ＳＥＮ２が“Ｈ”になると（ EXCLK 10 ）、データ記憶部ＤＳ１（キャパシタＣ１の一端）に記憶されたリードデータは、ＭＯＳトランジスタＱｎ１２を経由して、データ記憶部ＤＳ４を構成するクロック同期式インバータＣＩ４によりセンスされる。また、制御信号ＬＡＴ２が“Ｈ”になると（ EXCLK 11 ）、このリードデータは、データ記憶部ＤＳ４に記憶される（図１０）。
【０３０６】
なお、“ＲＥＡＤ００”動作は、選択されたワード線ＷＬ２−ｉに接続される４２５６個のメモリセルに対して同時に行われる。
【０３０７】
[2]-3 まとめ
図２６は、論理上位ページデータのリード動作におけるリードデータの流れを簡単に示したものである。
【０３０８】
“ＲＥＡＤ００”では、リード電位としてＶｃｇｒ００（例えば、１Ｖ）を用いてリード動作を実行し、そのときのリードデータをデータ記憶部ＤＳ１に記憶する。即ち、選択されたメモリセルのデータが“１１”、“１０”（論理上位ページデータが“１”）の場合には、キャパシタＣ１の一端（ノードＮ２）の電位は、“Ｌ”となり、選択されたメモリセルのデータが“００”、“０１”（論理上位ページデータが“０”）の場合には、キャパシタＣ１の一端（ノードＮ２）の電位は、“Ｈ”となる。
【０３０９】
なお、この時点では、“Ｌ”＝“０”及び“Ｈ”＝“１”の関係が逆転している。即ち、“Ｌ”＝“１”及び“Ｈ”＝“０”の関係となっている。
【０３１０】
この後、制御信号ＢＬＣ２が４．５Ｖになることにより、データ記憶部ＤＳ１のデータは、データ記憶部ＤＳ４に転送され、かつ、記憶される。データ記憶部ＤＳ４のデータは、カラムセレクト信号ＣＳＬｋ（図１０）が“Ｈ”になることで、Ｉ／Ｏ線（ＩＯ，ｎＩＯ）に出力され、かつ、データ入出力バッファを経由して、メモリチップの外部に出力される。
【０３１１】
(3) プログラム動作
次に、プログラム動作について説明する。
【０３１２】
▲１▼ アルゴリズム
[1] プログラム動作１
図２７乃至図２９は、プログラム動作のアルゴリズムの一例を示している。
この例は、 Pass Write と呼ばれる書き込み原理を採用したときのアルゴリズムとなっている。 Pass Write とは、プログラムベリファイをパスしたメモリセルに対して、再び、プログラム動作を実行し、その閾値電圧を高精度に制御する、即ち、閾値分布の幅を狭くする手法（２度書き）であり、１度目のプログラムと２度目のプログラムとからなる。
【０３１３】
なお、１度目のプログラムは、 1st Pass と呼ばれ、２度目のプログラムは、 2nd Pass と呼ばれる。
【０３１４】
まず、コマンドインターフェイス回路が、ホストマイコンから提供されるデータ入力コマンドを受け取り、これを受けて、データ入力コマンドが、ステートマシン（制御回路）内に設定される（ステップＳ１）。
【０３１５】
また、アドレス信号が、ホストマイコンからメモリチップ内に供給されると、これを受けて、プログラムの対象となるページを選択するためのアドレスが、ステートマシン内に設定される（ステップＳ２）。
【０３１６】
そして、１ページ分のプログラムデータが、データ入出力バッファを経由して、メモリチップ内に入力されると、これら１ページ分のプログラムデータは、データ記憶部ＤＳ４に記憶される（ステップＳ３）。なお、データ記憶部ＤＳ４は、１ページに対応する数だけ存在する。
【０３１７】
この後、コマンドインターフェイス回路が、ホストマイコンから提供されるライトコマンドを確認すると、これを受けて、ライトコマンドが、ステートマシン内に設定される（ステップＳ４）。その結果、ステートマシンによる制御の下で、図２８のステップＳ５から図２９のステップＳ２８までの動作が、自動的に実行される。
【０３１８】
[1]-1 1st Pass
まず、図２８に示される１度目のプログラム (1st Pass) が実行される。
データ記憶部ＤＳ４に記憶されているプログラムデータは、データ記憶部ＤＳ２，ＤＳ３にそれぞれコピーされる（ステップＳ５）。
【０３１９】
この後、もし、プログラムの対象となるページが論理上位ページであるならば、ライト動作に先立って、 Internal Data Load が実行される（ステップＳ６）。Internal Data Load とは、プログラムの対象となる論理上位ページを有する選択されたメモリセルの論理下位ページに記憶されたデータを読み出す動作のことである。
【０３２０】
Internal Data Load が必要である理由は、選択されたメモリセルの論理上位ページに書き込むデータが同じであっても、その選択されたメモリセルの論理下位ページに記憶されたデータの値によって、ライト動作で目標とする閾値電圧が異なってくるためである（図１９参照）。
【０３２１】
Internal Data Load によって読み出された論理下位ページデータは、データ記憶部ＤＳ１を経由して、データ記憶部ＤＳ４に記憶される。
【０３２２】
ここで、注意する点は、論理下位ページデータが“１”の場合には、Internal Data Load によるリードデータは、“０”（＝“Ｌ”）であり、“０”−データがデータ記憶部ＤＳ４（ノードＮ４）に記憶されること、また、論理下位ページデータが“０”の場合には、Internal Data Load によるリードデータは、“１”（＝“Ｈ”）であり、“１”−データがデータ記憶部ＤＳ４（ノードＮ４）に記憶されることである。
【０３２３】
但し、この現象については、動作的に全く問題なく、かえって、後述する 2nd Pass における “Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”を実行するのに好都合となっている。
【０３２４】
この後、論理下位ページに対するプログラムならば、ライト電圧Ｖｐｇｍを１２Ｖに設定し、論理上位ページに対するプログラムならば、ライト電圧Ｖｐｇｍを１３Ｖに設定する。また、ステートマシーン内のプログラムカウンタの値ＰＣを０に設定する（ステップＳ７）。なお、プログラムカウンタの値ＰＣは、ライト動作の回数を表している。
【０３２５】
次に、ライト動作を実行する（ステップＳ８）。
データ記憶部ＤＳ３に記憶されたプログラムデータが“０”の場合には、例えば、基板とフローティングゲート電極との間に高電圧を与え、フローティングゲート電極に電子を注入し、メモリセルの閾値電圧を上げる (“0”-programming)。データ記憶部ＤＳ３に記憶されたプログラムデータが“１”の場合には、例えば、基板とフローティングゲート電極との間に高電圧が与えられないようにし、フローティングゲート電極に対する電子の注入を防止し、メモリセルの閾値電圧を変化させない (“1”-programming)。
【０３２６】
このライト動作を行った後に、プログラムカウンタの値ＰＣに“１”を加える（ステップＳ８）。
【０３２７】
この後、データ記憶部ＤＳ３に記憶されたデータに基づいて、プログラムベリファイが Pass の状態（プログラムが完了している状態）になっているか、又は、NGの状態（プログラムが完了していない状態）になっているかを判定する（ステップＳ９）。
【０３２８】
ここで、最初のライト動作の直後においては、“Ｖｅｒｉｆｙ００ （１ｓｔＰａｓｓ）”及び“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”は、一度も行われていないため、データ記憶部ＤＳ３は、プログラムデータそのものを記憶している。
【０３２９】
全てのカラム内のデータ記憶部ＤＳ３（例えば、４２５６個）が“１”−データを記憶している場合、即ち、論理下位ページ又は論理上位ページに対するプログラムデータが全て“１”の場合には、全てのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オフ状態であり、例えば、図８のＦＬＡＧは、“Ｈ”を維持する。
【０３３０】
従って、プログラムベリファイが Pass の状態（プログラムが完了している状態）になっていると判断され、 2nd Pass へ移行する（ステップＳ１５）。
【０３３１】
これに対して、少なくとも１つのカラム内のデータ記憶部ＤＳ３が“０”−データを記憶している場合、即ち、論理下位ページ又は論理上位ページに対するプログラムデータの少なくとも１つが“０”の場合には、“０”−データを記憶するデータ記憶部ＤＳ３に接続されるＮチャネルＭＯＳトランジスタＱｎ１７（図１０）は、オン状態であり、例えば、図８のＦＬＡＧは、“Ｌ”になる。
【０３３２】
従って、プログラムベリファイが NG の状態（プログラムが完了していない状態）になっていると判断され、“Ｖｅｒｉｆｙ００ （１ｓｔＰａｓｓ）”又は“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”へ移行する。
【０３３３】
論理下位ページに対するプログラムであれば、“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”が実行される（ステップＳ１２）。
【０３３４】
“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ１０（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０３３５】
論理下位ページに対するプログラムの場合、当初は、プログラムの対象となる選択された全てのメモリセルは、“１１”状態になっている。このため、 “1”-programming の対象となるメモリセル（“１”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、閾値電圧の変動はないため、“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”により読み出されるリードデータは、常に、“０”である。
【０３３６】
従って、データ記憶部ＤＳ１には、“０”が記憶される。しかし、後述するように、データ記憶部ＤＳ２に“１”が記憶されている場合には、データ記憶部ＤＳ１のデータは、リードデータにかかわらず、強制的に、“１”に変更させられる。つまり、この“１”−データが、データ記憶部ＤＳ１から、再び、データ記憶部ＤＳ３に記憶される。
【０３３７】
一方、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、ライト動作（ステップＳ８）により十分に閾値電圧が上昇（プログラムが完了）している場合には、“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”により読み出されるリードデータは、“１”となる。
【０３３８】
従って、データ記憶部ＤＳ１には、“１”が記憶される。この“１”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”から“１”に変わる。
【０３３９】
また、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関し、ライト動作（ステップＳ８）により十分に閾値電圧が上昇していない（プログラムが完了していない）場合には、“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”により読み出されるリードデータは、“０”となる。
【０３４０】
従って、データ記憶部ＤＳ１には、“０”が記憶される。この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”を維持する。
【０３４１】
論理上位ページに対するプログラムであれば、“Ｖｅｒｉｆｙ００ （１ｓｔＰａｓｓ）”が実行される（ステップＳ１１）。
【０３４２】
“Ｖｅｒｉｆｙ００ （１ｓｔＰａｓｓ）”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ００（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０３４３】
論理上位ページに対するプログラムの場合、当初は、プログラムの対象となる選択されたメモリセルは、“１１”状態又は“１０”状態になっている。このため、 “1”-programming の対象となるメモリセル（“１”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、閾値電圧の変動はないため、“Ｖｅｒｉｆｙ００ （１ｓｔＰａｓｓ）”により読み出されるリードデータは、常に、“０”である。
【０３４４】
従って、データ記憶部ＤＳ１には、“０”が記憶される。しかし、後述するように、データ記憶部ＤＳ２に“１”が記憶されている場合には、データ記憶部ＤＳ１のデータは、リードデータにかかわらず、強制的に、“１”に変更させられる。つまり、この“１”−データが、データ記憶部ＤＳ１から、再び、データ記憶部ＤＳ３に記憶される。
【０３４５】
一方、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、ライト動作（ステップＳ８）により十分に閾値電圧が上昇（プログラムが完了）している場合には、“Ｖｅｒｉｆｙ００ （１ｓｔＰａｓｓ）”により読み出されるリードデータは、“１”となる。
【０３４６】
従って、データ記憶部ＤＳ１には、“１”が記憶される。この“１”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”から“１”に変わる。
【０３４７】
なお、この段階では、“0”-programming の対象となるメモリセルは、全て、“００”状態となるが、Internal Data Load （ステップＳ６）により読み出された論理下位ページデータ（データ記憶部ＤＳ４に記憶されている）に基づいて、 2nd Pass で、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”を行う（“００”状態と“０１”状態とに分ける）ため、論理下位ページデータを壊すことなく、論理上位ページデータをプログラムすることができる。
【０３４８】
また、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関し、ライト動作（ステップＳ８）により十分に閾値電圧が上昇していない（プログラムが完了していない）場合には、“Ｖｅｒｉｆｙ００ （１ｓｔＰａｓｓ）”により読み出されるリードデータは、“０”となる。
【０３４９】
従って、データ記憶部ＤＳ１には、“０”が記憶される。この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”を維持する。
【０３５０】
この後、もし、プログラムカウンタの値ＰＣが、予め設定された最大ライト回数 ＰＣ ｍａｘ １ｓｔ に達したならば、ステートマシーン内のステータスレジスタに、 Fail （プログラム不良）を設定し、プログラム動作を終了する（ステップＳ１３，Ｓ１６）。
【０３５１】
また、もし、プログラムカウンタの値ＰＣが、予め設定された最大ライト回数ＰＣ ｍａｘ １ｓｔ よりも小さいならば、ライト電圧Ｖｐｇｍを、例えば、０．２Ｖ程度上昇（ステップアップ）させた後、再度、ライト動作を実行する（ステップＳ１３，Ｓ１４，Ｓ８）。
【０３５２】
この後、プログラムベリファイが行われるが（ステップＳ９）、上述したように、“1”-programming の場合には、データ記憶部ＤＳ３のデータは、常に、“１”となっている。また、“0”-programming の場合には、“0”-programming が完了している場合には、データ記憶部ＤＳ３のデータは、“０”から“１”に変更され、“0”-programming が完了していない場合のみに、データ記憶部ＤＳ３のデータは、“０”を維持する。
【０３５３】
従って、プログラムの対象となる選択された全てのメモリセルに対して、プログラミング（“1”-programming 又は “0”-programming ）が完了している場合には、全てのデータ記憶部ＤＳ３が“１”−データを記憶していることになる。つまり、全てのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オフ状態であり、図８のＦＬＡＧが“Ｈ”（プログラムベリファイが Pass の状態）となって、 2nd Pass へ移行する（ステップＳ１５）。
【０３５４】
また、プログラムの対象となる選択されたメモリセルの少なくとも１つに対して、プログラミング（“0”-programming ）が完了していない場合には、少なくとも１つのデータ記憶部ＤＳ３が“０”−データを記憶していることになる。つまり、少なくとも１つのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オン状態となり、図８のＦＬＡＧが“Ｌ”（プログラムベリファイが NG の状態）となって、再び、ベリファイリードとライト動作が繰り返される（ステップＳ１０〜Ｓ１４，Ｓ１６、Ｓ８）。
【０３５５】
このように、データ記憶部ＤＳ３に記憶されたデータに基づいて、プログラムが完了したか否かを判断できる。
【０３５６】
[1]-2 2nd Pass
１度目のプログラム (1st Pass) のステップＳ９において、プログラムベリファイが Pass の場合には、引き続き、２度目のプログラム (2nd Pass) が実行される。
2nd Pass では、まず、データ記憶部ＤＳ２に記憶されているプログラムデータを、データ記憶部ＤＳ３にコピーバックする（ステップＳ１７）。
【０３５７】
このコピーバックは、以下の意義を有する。
当初、プログラムデータは、データ記憶部ＤＳ２，ＤＳ３に記憶される（ステップＳ５）。しかし、1st Pass では、上述したように、データ記憶部ＤＳ３のデータは、“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”又は“Ｖｅｒｉｆｙ００（１ｓｔＰａｓｓ）”の結果によって変わる。最終的、即ち、1st Pass のステップＳ９において、プログラムベリファイが Pass の場合には、全てのデータ記憶部ＤＳ３の値は、“１”となっている。
【０３５８】
そこで、2nd Pass では、データ記憶部ＤＳ３に再びプログラムデータを記憶させるため、データ記憶部ＤＳ２からデータ記憶部ＤＳ３にプログラムデータを転送する。これが、ステップＳ１７のコピーバックの意義である。
【０３５９】
この後、論理下位ページに対するプログラムならば、ライト電圧Ｖｐｇｍを１２Ｖに再設定し、論理上位ページに対するプログラムならば、ライト電圧Ｖｐｇｍを１３Ｖに再設定する。また、ステートマシーン内のプログラムカウンタの値ＰＣを０に再設定する（ステップＳ７）。
【０３６０】
次に、“Ｖｅｒｉｆｙ１０ （２ｎｄＰａｓｓ）”又は“Ｖｅｒｉｆｙ０１”が実行される。
【０３６１】
論理下位ページに対するプログラムであれば、“Ｖｅｒｉｆｙ１０ （２ｎｄＰａｓｓ）”が実行される（ステップＳ１９〜ＳＴ２０）。
【０３６２】
“Ｖｅｒｉｆｙ１０ （２ｎｄＰａｓｓ）”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ１０（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０３６３】
2nd Pass では、“1”-programming の対象となるメモリセル（“１”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、“１１”状態を維持しているため、“Ｖｅｒｉｆｙ１０ （２ｎｄＰａｓｓ）”により読み出されるリードデータも、常に、“０”である。
【０３６４】
従って、データ記憶部ＤＳ１には、“０”が記憶される。また、データ記憶部ＤＳ２に“１”が記憶されているため、データ記憶部ＤＳ１のデータは、リードデータにかかわらず、強制的に、“１”に変更させられる。このため、“１”−データが、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。
【０３６５】
一方、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、1st Pass により、ほぼ“１０”状態になっているものと考えられる。
【０３６６】
十分に閾値電圧が上昇（プログラムが完了）しているメモリセルについては、“Ｖｅｒｉｆｙ１０ （２ｎｄＰａｓｓ）”により読み出されるリードデータは、“１”となる。
【０３６７】
従って、データ記憶部ＤＳ１には、“１”が記憶される。この“１”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”から“１”に変わる。
【０３６８】
十分に閾値電圧が上昇していない（プログラムが完了していない）メモリセルについては、“Ｖｅｒｉｆｙ１０ （１ｓｔＰａｓｓ）”により読み出されるリードデータは、“０”となる。
【０３６９】
従って、データ記憶部ＤＳ１には、“０”が記憶される。この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”を維持する。
【０３７０】
論理上位ページに対するプログラムであれば、“Ｖｅｒｉｆｙ０１”及び“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”が連続して実行される（ステップＳ２１〜Ｓ２２）。
【０３７１】
“Ｖｅｒｉｆｙ０１”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ０１（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０３７２】
“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ００（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とデータ記憶部ＤＳ４のデータ（論理下位ページデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０３７３】
2nd Pass では、“1”-programming の対象となるメモリセル（“１”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、“１１”状態又は“１０”状態を維持しているため、“Ｖｅｒｉｆｙ０１”により読み出されるリードデータも、常に、“０”である。
【０３７４】
従って、データ記憶部ＤＳ１には、“０”が記憶される。また、データ記憶部ＤＳ２に“１”が記憶されているため、データ記憶部ＤＳ１のデータは、リードデータにかかわらず、強制的に、“１”に変更させられる。このため、“１”−データが、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。
【０３７５】
また、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”により読み出されるリードデータも、常に、“０”である。
【０３７６】
従って、データ記憶部ＤＳ１には、“０”が記憶される。しかし、データ記憶部ＤＳ２に“１”が記憶されているため、データ記憶部ＤＳ１のデータは、リードデータ及びデータ記憶部ＤＳ４の論理下位ページデータにかかわらず、強制的に、“１”に変更させられる。このため、“１”−データが、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。
【０３７７】
一方、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、1st Pass により、“００”状態になっているものと考えられる。
【０３７８】
従って、最初のうちは、“Ｖｅｒｉｆｙ０１”により読み出されるリードデータは、“０”となる。このため、データ記憶部ＤＳ１には、“０”が記憶される。この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”を維持する。
【０３７９】
この後、“Ｖｅｒｉｆｙ０１”に引き続き、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”が実行される。
【０３８０】
十分に閾値電圧が上昇（ “00”-programmingが完了）しているメモリセルについては、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”により読み出されるリードデータは、“１”となる。
【０３８１】
従って、データ記憶部ＤＳ１には、“１”が記憶される。
【０３８２】
しかし、ここで、データ記憶部ＤＳ１のデータは、データ記憶部ＤＳ４に記憶された論理下位ページデータに影響を受ける。
即ち、論理下位ページデータが“１”の場合には、データ記憶部ＤＳ４（ノードＮ４）は、“０”（＝“Ｌ”）を記憶している。従って、データ記憶部ＤＳ１のデータは、強制的に、“０”に変更される。これは、論理下位ページデータが“１”のときに、論理上位ページデータとして“０”をプログラムするときは、メモリセルを“０１”状態（図１９参照）にすることを意味する。
【０３８３】
この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”のままである。
【０３８４】
論理下位ページデータが“０”の場合には、データ記憶部ＤＳ４（ノードＮ４）は、“１”（＝“Ｈ”）を記憶している。従って、データ記憶部ＤＳ１のデータは、“１”のままである。
【０３８５】
この“１”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”から“１”に変わる。
【０３８６】
ところで、上述のように、論理上位ページデータとして、“０”をプログラミングするときは、論理下位ページデータが“０”のときは、メモリセルは、“００”状態にし、論理下位ページデータが“１”のときは、メモリセルは、“０１”状態にしなければならない。
【０３８７】
また、 1st Pass が終了した時点では、論理上位ページデータとして、“０”をプログラミングするメモリセルは、論理下位ページデータの値にかかわらず、“００”状態になっている。
【０３８８】
本例のシーケンスでは、“Ｖｅｒｉｆｙ０１”の直後に“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”を連続して行っているため、論理下位ページデータが“１”のメモリセルのみの閾値電圧を、ライト動作及び“Ｖｅｒｉｆｙ０１”により上昇させ、“０１”状態にすることができる。言い換えると、論理下位ページデータが“０”のメモリセルについては、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”により、ライト動作（フローティングゲート電極に対する電子の注入）を、“００”状態になった時点で止めることができる。
【０３８９】
この後、もし、プログラムカウンタの値ＰＣが、予め設定された最大ライト回数 ＰＣ ｍａｘ ２ｎｄ に達したならば、ステートマシーン内のステータスレジスタに、 Fail （プログラム不良）を設定し、プログラム動作を終了する（ステップＳ２３，Ｓ２８）。
【０３９０】
また、もし、プログラムカウンタの値ＰＣが、予め設定された最大ライト回数ＰＣ ｍａｘ ２ｎｄ よりも小さいならば、ライト電圧Ｖｐｇｍを、例えば、０．２Ｖ程度上昇（ステップアップ）させた後、ライト動作を実行する（ステップＳ２３，Ｓ２４，Ｓ２５）。
【０３９１】
データ記憶部ＤＳ３に記憶されたプログラムデータが“０”の場合には、例えば、基板とフローティングゲート電極との間に高電圧を与え、フローティングゲート電極に電子を注入し、メモリセルの閾値電圧を上げる (“0”-programming)。データ記憶部ＤＳ３に記憶されたプログラムデータが“１”の場合には、例えば、基板とフローティングゲート電極との間に高電圧が与えられないようにし、フローティングゲート電極に対する電子の注入を防止し、メモリセルの閾値電圧を変化させない (“1”-programming)。
【０３９２】
このライト動作を行った後に、プログラムカウンタの値ＰＣに“１”を加える（ステップＳ２５）。
【０３９３】
この後、データ記憶部ＤＳ３に記憶されたデータに基づいて、プログラムベリファイを実行し、プログラムベリファイが Pass （プログラムが完了している状態）であるか、又は、NG（プログラムが完了していない状態）であるかを判定する（ステップＳ２６）。
【０３９４】
論理上位ページに対するプログラムデータが“１”（ “1”-programming ）の場合には、データ記憶部ＤＳ３のデータは、常に、“１”となっている。
【０３９５】
また、論理上位ページに対するプログラムデータが“０”で、論理下位ページデータが“０”の場合（ “00”-programming ）の場合には、“00”-programming が完了している場合には、データ記憶部ＤＳ３のデータは、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”により、“０”から“１”に変更される。
【０３９６】
また、論理上位ページに対するプログラムデータが“０”で、論理下位ページデータが“１”の場合（ “01”-programming ）の場合には、“01”-programming が完了している場合には、データ記憶部ＤＳ３のデータは、“Ｖｅｒｉｆｙ０１”により、“０”から“１”に変更される。
【０３９７】
従って、プログラムの対象となる選択された全てのメモリセルに対して、プログラミング（“00”-programming 又は “01”-programming ）が完了している場合には、全てのデータ記憶部ＤＳ３が“１”−データを記憶していることになる。つまり、全てのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オフ状態であり、図８のＦＬＡＧが“Ｈ”（プログラムベリファイが Pass の状態）となる。そして、ステートマシーン内のステータスレジスタに、 Pass （プログラム完了）を設定し、プログラム動作を終了する（ステップＳ２６，Ｓ２７）。
【０３９８】
また、プログラムの対象となる選択されたメモリセルの少なくとも１つに対して、プログラミング（“01”-programming ）が完了していない場合には、少なくとも１つのデータ記憶部ＤＳ３が“０”−データを記憶していることになる。つまり、少なくとも１つのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オン状態となり、図８のＦＬＡＧが“Ｌ”（プログラムベリファイが NG の状態）となって、再び、ベリファイリードとライト動作が繰り返される（ステップＳ１９〜Ｓ２５，Ｓ２８）。
【０３９９】
このように、データ記憶部ＤＳ３に記憶されたデータに基づいて、プログラムが完了したか否かを判断できる。
【０４００】
[2] プログラム動作２
図３０は、プログラム動作のアルゴリズムの他の例を示している。
この例は、 Quick Pass Write (QPW) と呼ばれる書き込み原理を採用したときのアルゴリズムとなっている。 Quick Pass Write とは、Pass Write（２度書き）の改良例であり、 Pass Write における 1st Pass と 2nd Pass を並列処理して、書き込み時間の短縮を図った点に特徴を有する。
【０４０１】
まず、コマンドインターフェイス回路が、ホストマイコンから提供されるデータ入力コマンドを受け取り、これを受けて、データ入力コマンドが、ステートマシン（制御回路）内に設定される（ステップＳ１）。
【０４０２】
また、アドレス信号が、ホストマイコンからメモリチップ内に供給されると、これを受けて、プログラムの対象となるページを選択するためのアドレスが、ステートマシン内に設定される（ステップＳ２）。
【０４０３】
そして、１ページ分のプログラムデータが、データ入出力バッファを経由して、メモリチップ内に入力されると、これら１ページ分のプログラムデータは、データ記憶部ＤＳ４に記憶される（ステップＳ３）。
【０４０４】
この後、コマンドインターフェイス回路が、ホストマイコンから提供されるライトコマンドを確認すると、これを受けて、ライトコマンドが、ステートマシン内に設定される（ステップＳ４）。その結果、ステートマシンによる制御の下、ステップＳ５からステップＳ１７までの動作が、自動的に実行される。
【０４０５】
まず、データ記憶部ＤＳ４に記憶されているプログラムデータは、データ記憶部ＤＳ２，ＤＳ３にそれぞれコピーされる（ステップＳ５）。
【０４０６】
この後、もし、プログラムの対象となるページが論理上位ページであるならば、ライト動作に先立って、 Internal Data Load が実行される（ステップＳ６）。Internal Data Load によって読み出された論理下位ページデータは、データ記憶部ＤＳ１を経由して、データ記憶部ＤＳ４に記憶される。
【０４０７】
論理下位ページデータが“１”の場合には、Internal Data Load によるリードデータは、“０”（＝“Ｌ”）となり、“０”−データがデータ記憶部ＤＳ４（ノードＮ４）に記憶される。論理下位ページデータが“０”の場合には、Internal Data Load によるリードデータは、“１”（＝“Ｈ”）となり、“１”−データがデータ記憶部ＤＳ４（ノードＮ４）に記憶される。
【０４０８】
この後、論理下位ページに対するプログラムならば、ライト電圧Ｖｐｇｍを１２Ｖに設定し、論理上位ページに対するプログラムならば、ライト電圧Ｖｐｇｍを１３Ｖに設定する。また、ステートマシーン内のプログラムカウンタの値ＰＣを０に設定する（ステップＳ７）。なお、プログラムカウンタの値ＰＣは、ライト動作の回数を表している。
【０４０９】
次に、ライト動作を実行する（ステップＳ８）。
データ記憶部ＤＳ３に記憶されたプログラムデータが“０”の場合には、例えば、基板とフローティングゲート電極との間に高電圧を与え、フローティングゲート電極に電子を注入し、メモリセルの閾値電圧を上げる (“0”-programming)。データ記憶部ＤＳ３に記憶されたプログラムデータが“１”の場合には、例えば、基板とフローティングゲート電極との間に高電圧が与えられないようにし、フローティングゲート電極に対する電子の注入を防止し、メモリセルの閾値電圧を変化させない (“1”-programming)。
【０４１０】
このライト動作を行った後に、プログラムカウンタの値ＰＣに“１”を加える（ステップＳ８）。
【０４１１】
この後、データ記憶部ＤＳ３に記憶されたデータに基づいて、プログラムベリファイが Pass の状態（プログラムが完了している状態）になっているか、又は、NGの状態（プログラムが完了していない状態）になっているかを判定する（ステップＳ９）。
【０４１２】
最初のライト動作の直後においては、“Ｖｅｒｉｆｙ０１”、“Ｖｅｒｉｆｙ００”及び“Ｖｅｒｉｆｙ１０”は、一度も行われていないため、データ記憶部ＤＳ３は、プログラムデータそのものを記憶している。
【０４１３】
全てのカラム内のデータ記憶部ＤＳ３（例えば、４２５６個）が“１”−データを記憶している場合、即ち、論理下位ページ又は論理上位ページに対するプログラムデータが全て“１”の場合には、全てのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オフ状態であり、例えば、図８のＦＬＡＧは、“Ｈ”を維持する。
【０４１４】
従って、プログラムベリファイが Pass の状態（プログラムが完了している状態）になっていると判断され、その結果、ステータスレジスタに Pass が設定され、プログラム動作が終了する（ステップＳ１６）。
【０４１５】
これに対して、少なくとも１つのカラム内のデータ記憶部ＤＳ３が“０”−データを記憶している場合、即ち、論理下位ページ又は論理上位ページに対するプログラムデータの少なくとも１つが“０”の場合には、“０”−データを記憶するデータ記憶部ＤＳ３に接続されるＮチャネルＭＯＳトランジスタＱｎ１７（図１０）は、オン状態であり、例えば、図８のＦＬＡＧは、“Ｌ”になる。
【０４１６】
従って、プログラムベリファイが NG の状態（プログラムが完了していない状態）になっていると判断され、その結果、“Ｖｅｒｉｆｙ１０”又は“Ｖｅｒｉｆｙ０１”へ移行する。
【０４１７】
論理下位ページに対するプログラムであれば、“Ｖｅｒｉｆｙ１０”が実行される（ステップＳ１１）。
【０４１８】
“Ｖｅｒｉｆｙ１０”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ１０（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０４１９】
論理下位ページに対するプログラムの場合、当初は、プログラムの対象となる選択された全てのメモリセルは、“１１”状態になっている。このため、 “1”-programming の対象となるメモリセル（“１”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、閾値電圧の変動はないため、“Ｖｅｒｉｆｙ１０”により読み出されるリードデータは、常に、“０”である。
【０４２０】
従って、データ記憶部ＤＳ１には、“０”が記憶される。しかし、データ記憶部ＤＳ２に“１”が記憶されている場合には、データ記憶部ＤＳ１のデータは、リードデータにかかわらず、強制的に、“１”に変更させられる。つまり、この“１”−データが、データ記憶部ＤＳ１から、再び、データ記憶部ＤＳ３に記憶される。
【０４２１】
一方、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、ライト動作（ステップＳ８）により十分に閾値電圧が上昇（プログラムが完了）している場合には、“Ｖｅｒｉｆｙ１０”により読み出されるリードデータは、“１”となる。
【０４２２】
従って、データ記憶部ＤＳ１には、“１”が記憶される。この“１”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”から“１”に変わる。
【０４２３】
また、“0”-programming の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関し、ライト動作（ステップＳ８）により十分に閾値電圧が上昇していない（プログラムが完了していない）場合には、“Ｖｅｒｉｆｙ１０”により読み出されるリードデータは、“０”となる。
【０４２４】
従って、データ記憶部ＤＳ１には、“０”が記憶される。この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”を維持する。
【０４２５】
論理上位ページに対するプログラムであれば、“Ｖｅｒｉｆｙ０１”及び“Ｖｅｒｉｆｙ００”が連続して実行される（ステップＳ１２，Ｓ１３）。
【０４２６】
“Ｖｅｒｉｆｙ０１”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ０１（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０４２７】
“Ｖｅｒｉｆｙ００”とは、プログラムの対象となる選択されたメモリセルに対して、リード電位Ｖｃｇｖ００（図１７参照）を用いてリード動作を実行し、このリード動作により得られるリードデータとデータ記憶部ＤＳ２のデータ（プログラムデータ）とデータ記憶部ＤＳ４のデータ（論理下位ページデータ）とに基づいて、データ記憶部ＤＳ３に新たに記憶するデータの値を決定する動作のことである。
【０４２８】
論理上位ページデータ“１”のプログラミング（“1”-programming）の対象となるメモリセル（“１”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、“１１”状態又は“１０”状態を維持するため、“Ｖｅｒｉｆｙ０１”により読み出されるリードデータも、常に、“０”である。
【０４２９】
従って、データ記憶部ＤＳ１には、“０”が記憶される。また、データ記憶部ＤＳ２に“１”が記憶されているため、データ記憶部ＤＳ１のデータは、リードデータにかかわらず、強制的に、“１”に変更させられる。このため、“１”−データが、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。
【０４３０】
また、“Ｖｅｒｉｆｙ００”により読み出されるリードデータも、常に、“０”である。
【０４３１】
従って、データ記憶部ＤＳ１には、“０”が記憶される。しかし、データ記憶部ＤＳ２に“１”が記憶されているため、データ記憶部ＤＳ１のデータは、リードデータ及びデータ記憶部ＤＳ４の論理下位ページデータにかかわらず、強制的に、“１”に変更させられる。このため、“１”−データが、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。
【０４３２】
一方、論理上位ページデータ“０”のプログラミング（“0”-programming）の対象となるメモリセル（“０”−データを記憶するデータ記憶部ＤＳ３に対応するメモリセル）に関しては、“１１”状態又は“１０”状態から、“００”状態になった後、さらに、“０１”状態に向かって変化する。
【０４３３】
従って、最初のうちは、“Ｖｅｒｉｆｙ０１”により読み出されるリードデータは、“０”となる。このため、データ記憶部ＤＳ１には、“０”が記憶される。この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”を維持する。
【０４３４】
この後、“Ｖｅｒｉｆｙ０１”に引き続き、“Ｖｅｒｉｆｙ００”が実行される。
【０４３５】
十分に閾値電圧が上昇（ “00”-programmingが完了）しているメモリセルについては、“Ｖｅｒｉｆｙ００”により読み出されるリードデータは、“１”となる。
【０４３６】
従って、データ記憶部ＤＳ１には、“１”が記憶される。
【０４３７】
しかし、ここで、データ記憶部ＤＳ１のデータは、データ記憶部ＤＳ４に記憶された論理下位ページデータに影響を受ける。
即ち、論理下位ページデータが“１”の場合には、データ記憶部ＤＳ４（ノードＮ４）は、“０”（＝“Ｌ”）を記憶している。従って、データ記憶部ＤＳ１のデータは、強制的に、“０”に変更される。これは、論理下位ページデータが“１”のときに、論理上位ページデータとして“０”をプログラムするときは、メモリセルの閾値電圧を“０１”状態（図１９参照）まで上昇させることを意味する。
【０４３８】
この“０”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”のままである。
【０４３９】
論理下位ページデータが“０”の場合には、データ記憶部ＤＳ４（ノードＮ４）は、“１”（＝“Ｈ”）を記憶している。従って、データ記憶部ＤＳ１のデータは、“１”のままである。これは、論理下位ページデータが“０”のときに、論理上位ページデータとして“０”をプログラムするときは、メモリセルの閾値電圧を“００”状態（図１９参照）で止めることを意味する。
【０４４０】
この“１”−データは、データ記憶部ＤＳ１からデータ記憶部ＤＳ３に転送される。つまり、データ記憶部ＤＳ３のデータは、“０”から“１”に変わる。
【０４４１】
この後、もし、プログラムカウンタの値ＰＣが、予め設定された最大ライト回数 ＰＣ ｍａｘ に達したならば、ステートマシーン内のステータスレジスタに、 Fail （プログラム不良）を設定し、プログラム動作を終了する（ステップＳ１４，Ｓ１７）。
【０４４２】
また、もし、プログラムカウンタの値ＰＣが、予め設定された最大ライト回数ＰＣ ｍａｘ よりも小さいならば、ライト電圧Ｖｐｇｍを、例えば、０．２Ｖ程度上昇（ステップアップ）させた後、ライト動作を実行する（ステップＳ１４，Ｓ１５，Ｓ８）。
【０４４３】
この後、データ記憶部ＤＳ３に記憶されたデータに基づいて、プログラムベリファイを実行し、プログラムベリファイが Pass （プログラムが完了している状態）であるか、又は、NG（プログラムが完了していない状態）であるかを判定する（ステップＳ９）。
【０４４４】
論理上位ページに対するプログラムデータが“１”（ “1”-programming ）の場合には、データ記憶部ＤＳ３のデータは、常に、“１”となっている。
【０４４５】
また、論理上位ページに対するプログラムデータが“０”で、論理下位ページデータが“０”の場合（ “00”-programming ）の場合には、“00”-programming が完了している場合には、データ記憶部ＤＳ３のデータは、“Ｖｅｒｉｆｙ００”により、“０”から“１”に変更される。
【０４４６】
また、論理上位ページに対するプログラムデータが“０”で、論理下位ページデータが“１”の場合（ “01”-programming ）の場合には、“01”-programming が完了している場合には、データ記憶部ＤＳ３のデータは、“Ｖｅｒｉｆｙ０１”により、“０”から“１”に変更される。
【０４４７】
従って、プログラムの対象となる選択された全てのメモリセルに対して、プログラミング（“00”-programming 又は “01”-programming ）が完了している場合には、全てのデータ記憶部ＤＳ３が“１”−データを記憶していることになる。つまり、全てのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オフ状態であり、図８のＦＬＡＧが“Ｈ”（プログラムベリファイが Pass の状態）となる。そして、ステートマシーン内のステータスレジスタに、 Pass （プログラム完了）を設定し、プログラム動作を終了する（ステップＳ１６）。
【０４４８】
また、プログラムの対象となる選択されたメモリセルの少なくとも１つに対して、プログラミング（“00”-programming，“01”-programming ）が完了していない場合には、少なくとも１つのデータ記憶部ＤＳ３が“０”−データを記憶していることになる。つまり、少なくとも１つのカラムにおいて、図１０のＮチャネルＭＯＳトランジスタＱｎ１７は、オン状態となり、図８のＦＬＡＧが“Ｌ”（プログラムベリファイが NG の状態）となって、再び、ベリファイリードとライト動作が繰り返される（ステップＳ８〜Ｓ１７）。
【０４４９】
このように、データ記憶部ＤＳ３に記憶されたデータに基づいて、プログラムが完了したか否かを判断できる。
【０４５０】
▲２▼ 動作波形による動作説明
以下、動作タイミング図を用いて、具体的な動作説明を行う。
【０４５１】
プログラム動作 (Pass Write) の主要部は、データ記憶部ＤＳ４からデータ記憶部ＤＳ２，ＤＳ３へのプログラムデータのコピー動作、Internal Data Load 動作、データ記憶部ＤＳ２からデータ記憶部ＤＳ３へのプログラムデータのコピー動作、ライト動作 (Write)、及び、ベリファイ動作 (Verify 10/00/01) からなる。
【０４５２】
また、プログラム動作 (Quick Pass Write) の主要部は、データ記憶部ＤＳ４からデータ記憶部ＤＳ２，ＤＳ３へのプログラムデータのコピー動作、Internal Data Load 動作、ライト動作 (Write)、及び、ベリファイ動作 (Verify 10/00/01) からなる。
【０４５３】
そこで、これらの動作について説明する。
【０４５４】
なお、以下に説明する動作タイミング図において、特に示されていない限り、“Ｌ”レベルは、Ｖｓｓ（例えば、０Ｖ）、“Ｈ”レベルは、Ｖｄｄ（例えば、３Ｖ）である。また、この動作タイミング図では、１つのブロックＢＬＯＣＫｉが選択され、そのブロックＢＬＯＣＫｉ内のワード線ＷＬ２−ｉと奇数番目のビット線ＢＬｅｋが選択されるものとする（図３参照）。
【０４５５】
[1] ＤＳ４からＤＳ２，ＤＳ３へのコピー動作
図３１は、データ記憶部ＤＳ４からデータ記憶部ＤＳ２，ＤＳ３へのプログラムデータのコピー動作の動作波形図を示している。図３２は、データ記憶部ＤＳ４からデータ記憶部ＤＳ２，ＤＳ３へのプログラムデータのコピー動作におけるデータの流れを示している。
【０４５６】
このコピー動作は、図２８及び図３０のステップＳ５に相当する。
【０４５７】
まず、タイミング CPCLK1 において、制御信号ＶＰＲＥが“Ｈ”になり、タイミング CPCLK2 において、制御信号ＢＬＰＲＥが４．５Ｖになる。その結果、ＮチャネルＭＯＳトランジスタＱｎ６（図１０）がオン状態となり、データ記憶部ＤＳ１（ノードＮ２）は、“Ｈ”レベル（Ｖｄｄ）に充電される。
【０４５８】
この後、タイミング CPCLK6 において、制御信号ＢＬＣ２が“Ｈ”になると、ＮチャネルＭＯＳトランジスタＱｎ１２は、オン状態となり、データ記憶部ＤＳ１とデータ記憶部ＤＳ４が電気的に接続される。
【０４５９】
そして、もし、データ記憶部ＤＳ４（ノードＮ４）が、プログラムデータとして“１”（＝“Ｈ”）を記憶していれば、データ記憶部ＤＳ１、即ち、キャパシタＣ１の一端（ノードＮ２）は、“Ｈ”レベル（Ｖｄｄ）を維持する。また、もし、データ記憶部ＤＳ４（ノードＮ４）が、プログラムデータとして“０”（＝“Ｌ”）を記憶していれば、データ記憶部ＤＳ１、即ち、キャパシタＣ１の一端（ノードＮ２）の電荷は、放電され、データ記憶部ＤＳ１のデータは、“Ｈ”から“Ｌ”に変化する。
【０４６０】
一方、タイミング CPCLK8 において、制御信号ＳＥＮ１，ＬＡＴ１が“Ｌ”となり、また、タイミング CPCLK9 において、制御信号ＥＱ１が“Ｈ”となることにより、データ記憶部ＤＳ３の状態は、リセットされる。
【０４６１】
タイミング CPCLK11 において、制御信号ＢＬＣ１が“Ｈ”になると、ＮチャネルＭＯＳトランジスタＱｎ１０がオン状態となり、データ記憶部ＤＳ１とデータ記憶部ＤＳ３とが電気的に接続される。また、タイミング CPCLK12 において、制御信号ＳＥＮ１が“Ｈ”になると、データ記憶部ＤＳ１、即ち、キャパシタＣ１の一端（ノードＮ２）のデータは、クロック同期式インバータＣＩ１によりセンスされる。
【０４６２】
この後、タイミング CPCLK13 において、制御信号ＬＡＴ１が“Ｈ”になると、データ記憶部ＤＳ１のデータは、データ記憶部ＤＳ３に記憶される。最後に、タイミング CPCLK14 において、制御信号ＤＴＧが４．５Ｖになると、ＮチャネルＭＯＳトランジスタＱｎ９がオン状態となり、データ記憶部ＤＳ３のデータは、データ記憶部ＤＳ２に転送される。また、タイミング CPCLK15 において、制御信号ＤＴＧが“Ｌ”になると、データ記憶部ＤＳ３のデータは、データ記憶部ＤＳ２に記憶される。
【０４６３】
例えば、データ記憶部ＤＳ１，ＤＳ４のデータが“１”（ノードＮ２，Ｎ４が“Ｈ”）ならば、データ記憶部ＤＳ２，ＤＳ３のデータも、“１”（ノードＮ３，Ｎ６が“Ｈ”）になる。また、データ記憶部ＤＳ１，ＤＳ４のデータが“０”（ノードＮ２，Ｎ４が“Ｌ”）ならば、データ記憶部ＤＳ２，ＤＳ３のデータも、“０”（ノードＮ３，Ｎ６が“Ｌ”）になる。
【０４６４】
なお、ＤＳ４からＤＳ２，ＤＳ３へのコピー動作は、全てのカラム（例えば、４２５６個）のデータ回路において同時に行われる。
【０４６５】
[2] Internal Data Load動作
図３３及び図３４は、Internal Data Load動作の動作波形図を示している。図３５は、Internal Data Load動作におけるデータの流れを示している。
【０４６６】
Internal Data Load動作は、図２８及び図３０のステップＳ６に相当する。
【０４６７】
Internal Data Load動作とは、論理下位ページデータのプログラムを行った後、論理上位ページデータのプログラムを行う場合に、論理上位ページデータのプログラムで目標とする閾値電圧を決定するために、予め、論理下位ページデータを読み出しておく動作のことである。
【０４６８】
具体的には、リード電位（選択されたワード線ＷＬ２−ｉの電位）をＶｃｇｒ１０（例えば、０Ｖ）に設定し、メモリセルのデータが、“１１”（論理下位ページデータが“１”）であるか、又は、“１０”（論理下位ページデータが“０”）であるかを認識する。
【０４６９】
Internal Data Load動作は、データリードに関する部分（ RCLK 1-E, SCLK 1-E, RRCV 1-E ）と、データトランスファに関する部分（ EXCLK ルーティン）とから構成される。
【０４７０】
[2]-1 データリード
まず、ビット線側のセレクトゲート線ＳＧＤ及び非選択のワード線ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ３−ｉに、それぞれ、転送電位Ｖｒｅａｄ（例えば、４．５Ｖ）が与えられ、選択されたワード線ＷＬ２−ｉに、リード電位Ｖｃｇｒ１０（例えば、０Ｖ）が与えられる（ RCLK 1-2 ）。
【０４７１】
制御信号ＢＬＰＲＥが“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱｎ６（図１０）がオン状態となる。また、制御信号ＢＬＣＬＡＭＰが、Ｖｃｌａｍｐ（例えば、２Ｖ）となり、制御信号ＢＬＳｅが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となることで、奇数番目のビット線ＢＬｅｋが、所定電位（例えば、１Ｖ程度）にプリチャージされる。一方、制御信号ＢＩＡＳｏが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となるため、偶数番目のビット線ＢＬｏｋは、Ｖｓｓ（例えば、０Ｖ）に固定され、シールドビット線として機能するようになる（ RCLK 2-4 ）。
【０４７２】
この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｓ（例えば、０Ｖ）、制御信号ＢＬＰＲＥが“Ｌ”となり、奇数番目のビット線ＢＬｅｋは、フローティング状態となる（ RCLK 5-7 ）。
ソース線側のセレクトゲート線ＳＧＳの電位が、転送電位Ｖｒｅａｄに設定されると、選択されたメモリセルの状態、即ち、そのメモリセルに記憶されたデータの値に応じて、ビット線ＢＬｅｋの電位に影響が表れる。
【０４７３】
即ち、選択されたメモリセルのデータが、“１１”の場合には、リード電位Ｖｃｇｒ１０により、この選択されたメモリセルは、オン状態になる。このため、ビット線ＢＬｅｋの電荷が放電され、ビット線ＢＬｅｋの電位は、０．８Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である。）。
【０４７４】
一方、選択されたメモリセルのデータが、“１０”の場合には、リード電位Ｖｃｇｒ１０によっては、この選択されたメモリセルは、オン状態にならない。このため、ビット線ＢＬｅｋの電荷が放電されることはなく、ビット線ＢＬｅｋは、プリチャージ電位（約１Ｖ）を維持する（ RCLK 6-E ）。
【０４７５】
制御信号ＢＬＰＲＥが、４．５Ｖ程度になり、制御信号ＶＰＲＥが、Ｖｄｄ（例えば、３Ｖ）になることによって、データ記憶部ＤＳ１のキャパシタＣ１の一端、即ち、ノードＮ２は、Ｖｄｄに充電される。この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｅｎｓｅ（例えば、１．８Ｖ）になると、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、以下のように変化する。
【０４７６】
即ち、ビット線ＢＬｅｋの電位がプリチャージ電位（約１Ｖ）のままである場合（メモリセルのデータが“１０”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オフ状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、Ｖｄｄ（“Ｈ”）に維持される。
【０４７７】
一方、ビット線ＢＬｅｋの電位が０．８Ｖ以下である場合（メモリセルのデータが“１１”の場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オン状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電荷は、ビット線ＢＬｅｋに放電され、その電位は、Ｖｄｄよりも低い値（“Ｌ”）に低下する（ SCLK 4-5 ）。
【０４７８】
その結果、データ記憶部ＤＳ１（キャパシタＣ１の一端）には、リード電位Ｖｃｇｒ１０によるリードデータが記憶される。即ち、メモリセルのデータが“１１”の場合には、“Ｌ”、つまり、“１”−データが記憶され、メモリセルのデータが“１０”の場合には、“Ｈ”、つまり、“０”−データが記憶される。
【０４７９】
なお、Internal Data Load動作では、“Ｌ”＝“０”及び“Ｈ”＝“１”の関係が逆転している。即ち、“Ｌ”＝“１”及び“Ｈ”＝“０”の関係となっている。
【０４８０】
[2]-2 データトランスファ
Internal Data Load動作では、メモリセルのデータをデータ記憶部ＤＳ１に読み出した後、このデータ記憶部ＤＳ１に記憶されたリードデータを、データ記憶部ＤＳ４に転送するデータトランスファが実行される。この動作は、図３４に示すＥＸＣＬＫルーティンに従う。
【０４８１】
まず、制御信号ＳＥＮ２，ＬＡＴ２が、共に、“Ｌ”となり（ EXCLK 6 ）、かつ、制御信号ＥＱ２が“Ｈ”になることで（ EXCLK 7-8 ）、データ記憶部ＤＳ４を構成するフリップフロップ回路（図１０）の状態がリセットされる。
【０４８２】
この後、制御信号ＢＬＣ２が、４．５Ｖとなり（ EXCLK 9 ）、ＮチャネルＭＯＳトランジスタＱｎ１２がオン状態となる。その結果、データ記憶部ＤＳ１とデータ記憶部ＤＳ４は、互いに電気的に接続される。
【０４８３】
制御信号ＳＥＮ２が“Ｈ”になると（ EXCLK 10 ）、データ記憶部ＤＳ１（キャパシタＣ１の一端）に記憶されたリードデータは、ＭＯＳトランジスタＱｎ１２を経由して、データ記憶部ＤＳ４を構成するクロック同期式インバータＣＩ４によりセンスされる。また、制御信号ＬＡＴ２が“Ｈ”になると（ EXCLK 11 ）、このリードデータは、データ記憶部ＤＳ４に記憶される。
【０４８４】
なお、Internal Data Load動作は、全てのカラム（例えば、４２５６個）のデータ回路において同時に行われる。
【０４８５】
[3] ＤＳ２からＤＳ３へのコピー（コピーバック）動作
図３６は、データ記憶部ＤＳ２からデータ記憶部ＤＳ３へのプログラムデータのコピー動作の動作波形図を示している。図３７は、データ記憶部ＤＳ２からデータ記憶部ＤＳ３へのプログラムデータのコピー動作におけるデータの流れを示している。
【０４８６】
このコピー動作は、図２９のステップＳ１７に相当する。
【０４８７】
まず、タイミング CPCLK3 において、制御信号ＢＬＰＲＥが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＱｎ６（図１０）がオン状態となる。この時、制御信号ＶＰＲＥは、Ｖｓｓ（０Ｖ）のままであるため、データ記憶部ＤＳ１（ノードＮ２）は、“Ｌ”レベル（Ｖｓｓ）に充電される。
【０４８８】
この後、タイミング CPCLK5 において、制御信号ＶＲＥＧが“Ｈ”となる。また、制御信号ＲＥＧが４．５Ｖになると、ＮチャネルＭＯＳトランジスタＱｎ７は、オン状態となり、データ記憶部ＤＳ１とデータ記憶部ＤＳ２が電気的に接続される。
【０４８９】
そして、もし、データ記憶部ＤＳ２（ノードＮ６）が、プログラムデータとして“１”（＝“Ｈ”）を記憶していれば、ＮチャネルＭＯＳトランジスタＱｎ８のゲート電位は、ブートストラップ現象によって、Ｖｄｄ程度から５Ｖ程度にまで上昇する。その結果、ＶＲＥＧ（＝Ｖｄｄ）は、ＮチャネルＭＯＳトランジスタＱｎ７，Ｑｎ８を経由して、データ記憶部ＤＳ１に転送される。つまり、データ記憶部ＤＳ１、即ち、キャパシタＣ１の一端（ノードＮ２）のレベルは、“Ｌ”から“Ｈ”に変化する。
【０４９０】
また、もし、データ記憶部ＤＳ２（ノードＮ６）が、プログラムデータとして“０”（＝“Ｌ”）を記憶していれば、ＮチャネルＭＯＳトランジスタＱｎ８のゲート電位は、Ｖｓｓ（＝０Ｖ）となっている。その結果、ＶＲＥＧ（＝Ｖｄｄ）は、データ記憶部ＤＳ１に転送されることがなく、データ記憶部ＤＳ１、即ち、キャパシタＣ１の一端（ノードＮ２）は、“Ｌ”レベルを維持する。
【０４９１】
タイミング CPCLK8 において、制御信号ＳＥＮ１，ＬＡＴ１が“Ｌ”となり、また、タイミング CPCLK9 において、制御信号ＥＱ１が“Ｈ”となることにより、データ記憶部ＤＳ３の状態は、リセットされる。
【０４９２】
タイミング CPCLK11 において、制御信号ＢＬＣ１が“Ｈ”になると、ＮチャネルＭＯＳトランジスタＱｎ１０がオン状態となり、データ記憶部ＤＳ１とデータ記憶部ＤＳ３とが電気的に接続される。また、タイミング CPCLK12 において、制御信号ＳＥＮ１が“Ｈ”になると、データ記憶部ＤＳ１、即ち、キャパシタＣ１の一端（ノードＮ２）のデータは、クロック同期式インバータＣＩ１によりセンスされる。
【０４９３】
この後、タイミング CPCLK13 において、制御信号ＬＡＴ１が“Ｈ”になると、データ記憶部ＤＳ１のデータは、データ記憶部ＤＳ３に記憶される。
【０４９４】
以上の動作により、データ記憶部ＤＳ２からデータ記憶部ＤＳ３へのプログラムデータのコピー動作、いわゆるコピーバックが終了する。
【０４９５】
なお、ＤＳ２からＤＳ３へのコピー動作は、全てのカラム（例えば、４２５６個）のデータ回路において同時に行われる。
【０４９６】
[4] ライト動作 (Write)
図３８は、ライト動作の動作波形図を示している。図３９は、ライト動作におけるデータの流れを示している。
【０４９７】
なお、図示されていない限り、“Ｌ”レベルは、０Ｖ、“Ｈ”レベルは、Ｖｄｄ（例えば、３Ｖ）である。また、選択されたブロック内において、選択されたワード線は、ＷＬ２であり、選択されたビット線は、ＢＬｅである。
【０４９８】
ライト動作は、図２８及び図３０のステップＳ８、並びに、図２９のステップＳ２５に相当する。
【０４９９】
まず、タイミング PCLK1 において、制御信号ＢＬＣＬＡＭＰ，ＢＬＣ１が４．５Ｖになる。また、タイミング PCLK3 において、ＢＬＳｅが４．５Ｖになると、ビット線ＢＬｅｋとデータ記憶部ＤＳ３とが電気的に接続される。
【０５００】
データ記憶部ＤＳ３（ノードＮ３）のデータが“１”の場合、ビット線ＢＬｅｋは、Ｖｄｄに充電される。また、データ記憶部ＤＳ３（ノードＮ３）のデータが“０”の場合、ビット線ＢＬｅｋは、Ｖｓｓ（０Ｖ）に充電される。
【０５０１】
また、タイミング PCLK3 において、制御信号ＢＬＣＲＬが“Ｈ”になり、制御信号ＢＩＡＳｏが４．５Ｖになる。その結果、ビット線ＢＬｅｏは、Ｖｄｄに充電される。
【０５０２】
この後、タイミング PCLK6 において、非選択のワード線ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ３−ｉに１０Ｖが与えられ、タイミング PCLK7 において、選択されたワード線ＷＬ２−ｉにＶｐｇｍ（最初は、１２Ｖ又は１３Ｖ。ライト回数に応じて、０．２Ｖずつ上昇する。）が与えられる。その結果、メモリセルに対するプログラミングが実行される。
【０５０３】
例えば、データ記憶部ＤＳ３に記憶されているデータが“１”の場合、ビット線ＢＬｅｋは、Ｖｄｄであり、ワード線（コントロールゲート電極）ＷＬ２−ｉとメモリセルのチャネルとの間の電位差は、メモリセルのフローティングゲート電極に電子を注入するのに十分な値とはならない。
【０５０４】
これに対し、データ記憶部ＤＳ３に記憶されているデータが“０”の場合、ビット線ＢＬｅｋは、０Ｖであり、ワード線（コントロールゲート電極）ＷＬ２−ｉとメモリセルのチャネルとの間の電位差は、メモリセルのフローティングゲート電極に電子を注入するのに十分な値となる。
【０５０５】
従って、データ記憶部ＤＳ３に記憶されているデータが“１”の場合には、メモリセルの閾値電圧は、上昇することなく、データ記憶部ＤＳ３に記憶されているデータが“０”の場合には、メモリセルの閾値電圧は、上昇する。
【０５０６】
ＱＰＷ (Quick Pass Write) 時には、タイミング PCLK4 において、制御信号ＶＲＥＧがＶｄｄとなり、タイミング PCLK5 において、制御信号ＢＬＣ１が“Ｌ”になり、タイミング PCLK6 において、制御信号ＲＥＧが２．０Ｖに設定される。
【０５０７】
従って、もし、データ記憶部ＤＳ２のデータ（プログラムデータ）が“１”の場合には、ＮチャネルＭＯＳトランジスタＱｎ８のゲートは、ブートストラップ現象によって、Ｖｄｄ程度から５Ｖ程度にまで上昇する。このため、ＶＲＥＧ（＝Ｖｄｄ）は、制御信号ＲＥＧ（＝２．０Ｖ）に制限されつつ、ビット線ＢＬｅｋに転送される。
【０５０８】
その結果、ビット線ＢＬｅｋの電位は、データ記憶部ＤＳ３に記憶されているデータにかかわらず、例えば、１Ｖ程度になる。
【０５０９】
もし、データ記憶部ＤＳ２のデータ（プログラムデータ）が“０”の場合には、ＮチャネルＭＯＳトランジスタＱｎ８のゲートは、０Ｖであるため、ビット線ＢＬｅｋの電位は、Ｖｄｄ（データ記憶部ＤＳ３のデータが“１”）又は０Ｖ（データ記憶部ＤＳ３のデータが“０”）を維持する。
【０５１０】
なお、ライト動作は、選択されたワード線ＷＬ２−ｉに接続される４２５６個のメモリセルに対して同時に行われる。
【０５１１】
[5] ベリファイ動作 (Verify 10/00/01)
図４０及び図４１は、ベリファイ動作におけるベリファイリードの動作波形図を示している。図４２乃至図４５は、ベリファイリードにおけるデータの流れを示している。
【０５１２】
なお、図示されていない限り、“Ｌ”レベルは、０Ｖ、“Ｈ”レベルは、Ｖｄｄ（例えば、３Ｖ）である。また、選択されたブロック内において、選択されたワード線は、ＷＬ２であり、選択されたビット線は、ＢＬｅである。
【０５１３】
ベリファイ動作は、ベリファイリードと Completion Detection とからなる。Completion Detection とは、ベリファイリードにより読み出されたデータに基づいて、選択された全てのメモリセルに対してデータプログラムが完了したか否かを検出する動作のことである。ここでは、主として、ベリファイリードについて説明する。
【０５１４】
ベリファイリードは、図２８のステップＳ１１，Ｓ１２、図２９のステップＳ２０，Ｓ２１，Ｓ２２、並びに、図３０のステップＳ１１，Ｓ１２，Ｓ１３に相当する。
ベリファイリードは、ライト動作後に行われ、メモリセルの閾値電圧が所定のレベルに達したか否かを判断する (Completion Detection) ためのデータを、メモリセルから読み出す動作のことである。
【０５１５】
本例では、Pass Write (２度書き)を採用する場合のベリファイリードについて説明する。上述したように、１度目のプログラムは、 1st Pass と呼ばれ、２度目のプログラムは、 2nd Pass と呼ばれる。1st Pass と 2nd Pass を並列処理するプログラム方法は、ＱＰＷ (Quick Pass Write) と呼ばれる。ＱＰＷ時には、例えば、ステートマシン（制御回路）内のＱＰＷレジスタが“１”となり、通常のPass Write の場合には、ステートマシン内のＱＰＷレジスタが“０”となる。
【０５１６】
まず、タイミング RCLK 1-2 において、ビット線側のセレクトゲート線ＳＧＤ及び非選択のワード線ＷＬ０−ｉ，ＷＬ１−ｉ，ＷＬ３−ｉに、それぞれ、転送電位Ｖｒｅａｄ（例えば、４．５Ｖ）が与えられ、選択されたワード線ＷＬ２−ｉに、ベリファイリード電位Ｖｃｇｖｘｘが与えられる。
【０５１７】
ベリファイリード電位Ｖｃｇｖｘｘは、ベリファイリードの種類に応じて、例えば、以下のように変わる。
［Pass Write 時］
VERIFY10 1stPass → Vcgvxx = 0.25V 、VERIFY10 2ndPass → Vcgvxx = 0.40V 、VERIFY00 1stPass → Vcgvxx = 1.25V 、VERIFY00 2ndPass → Vcgvxx = 1.40V 、VERIFY01 → Vcgvxx = 2.40V
［QPW 時］
VERIFY10 → Vcgvxx = 0.25V 、VERIFY00 → Vcgvxx = 1.25V 、VERIFY01 → Vcgvxx = 2.25V
タイミング RCLK 2-4 において、制御信号ＢＬＰＲＥが“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱｎ６（図１０）がオン状態となる。また、制御信号ＢＬＣＬＡＭＰが、Ｖｃｌａｍｐ（例えば、２Ｖ）となり、制御信号ＢＬＳｅが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となることで、奇数番目のビット線ＢＬｅｋは、ＶＰＲＥ（＝Ｖｄｄ）に電気的に接続される。
【０５１８】
その結果、ビット線ＢＬｅｋは、ＮチャネルＭＯＳトランジスタＱｎ５の閾値電圧で制限される所定の電位、例えば、１Ｖ程度にプリチャージされる。また、制御信号ＢＩＡＳｏが、Ｖｓｇｈｈ（例えば、４．５Ｖ）となるため、偶数番目のビット線ＢＬｏｋは、Ｖｓｓ（例えば、０Ｖ）に固定され、シールドビット線として機能するようになる。
【０５１９】
原則として、ビット線ＢＬｅｋに対するプリチャージ源は、上述のように、ＶＰＲＥである。しかし、Pass Write 動作における 2nd Pass 時の“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”と、ＱＰＷ動作における“Ｖｅｒｉｆｙ００”とに関しては、ビット線に対するプリチャージ源は、データ記憶部ＤＳ４となる。
【０５２０】
従って、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”及び“Ｖｅｒｉｆｙ００”においては、タイミング RCLK2 で、制御信号ＢＬＣ２が“Ｈ”となる一方、制御信号ＢＬＰＲＥは、タイミング RCLK2-6 で、“Ｌ”のままとなる。
【０５２１】
その結果、ビット線ＢＬｅｋは、データ記憶部ＤＳ４に電気的に接続される。そして、データ記憶部ＤＳ４（ノードＮ３）のデータが“１”の場合には、ビット線ＢＬｅｋは、ＮチャネルＭＯＳトランジスタＱｎ５の閾値電圧で制限される所定の電位、例えば、１Ｖ程度にプリチャージされる。また、データ記憶部ＤＳ４（ノードＮ３）のデータが“０”の場合には、ビット線ＢＬｅｋは、０Ｖにプリチャージされる。
【０５２２】
この後、タイミング RCLK 5-7 において、制御信号ＢＬＣＬＡＭＰが、Ｖｓｓ（例えば、０Ｖ）、制御信号ＢＬＰＲＥが“Ｌ”となり、ビット線ＢＬｅｋは、フローティング状態となる。
ソース線側のセレクトゲート線ＳＧＳの電位が、転送電位Ｖｒｅａｄに設定されると、選択されたメモリセルの状態、即ち、そのメモリセルの現在の閾値電圧に応じて、ビット線ＢＬｅｋの電位に影響が表れる。
【０５２３】
即ち、選択されたメモリセルの閾値電圧が、選択されたワード線ＷＬ２−ｉの電位（ベリファイリード電位）Ｖｃｇｖｘｘよりも低い場合には、このベリファイリード電位Ｖｃｇｖｘｘにより、選択されたメモリセルは、オン状態になる。このため、ビット線ＢＬｅｋの電荷が放電され、ビット線ＢＬｅｋの電位は、０．８Ｖ以下に低下する（選択ブロック内の非選択のメモリセルは、Ｖｒｅａｄにより、オン状態である。）。
【０５２４】
一方、選択されたメモリセルの閾値電圧が、ベリファイリード電位Ｖｃｇｖｘｘよりも高い場合には、このベリファイリード電位Ｖｃｇｖｘｘにより、選択されたメモリセルは、オン状態になることがない。このため、このため、ビット線ＢＬｅｋの電荷が放電されることはなく、ビット線ＢＬｅｋは、プリチャージ電位（約１Ｖ）を維持する。
【０５２５】
なお、“Ｖｅｒｉｆｙ００ （２ｎｄＰａｓｓ）”及び“Ｖｅｒｉｆｙ００”においては、ビット線ＢＬｅｋは、０Ｖにプリチャージされているため、選択されたメモリセルの状態によらず、ビット線ＢＬｅｋは、常に、０Ｖである。
【０５２６】
タイミング RCLK 8-E において、制御信号ＢＬＰＲＥが“Ｈ”になると、データ記憶部ＤＳ１のキャパシタＣ１の一端、即ち、ノードＮ２は、ＶＰＲＥ（＝０Ｖ）に充電される。また、ＱＰＷ動作でなければ（ＱＰＷレジスタの値＝“０”）、この後、図４１に示すＥＸＣＬＫルーティンが実行される (SCLK1-2)。
【０５２７】
まず、タイミング EXCLK 2 において、制御信号ＶＲＥＧが“Ｈ”になる。また、制御信号ＲＥＧが４．５Ｖになると、ＮチャネルＭＯＳトランジスタＱｎ７がオン状態になるため、データ記憶部ＤＳ１のキャパシタＣ１の一端（ノードＮ２）の電位は、データ記憶部ＤＳ２に記憶されたデータに影響を受ける。
【０５２８】
例えば、データ記憶部ＤＳ２に記憶されたデータ（プログラムデータ）が“１”である場合には、ＮチャネルＭＯＳトランジスタＱｎ８のゲート電位は、ブートストラップ現象によって、Ｖｄｄ程度から５Ｖ程度にまで上昇し、ＶＲＥＧ（＝Ｖｄｄ）が、データ記憶部ＤＳ１のキャパシタＣ１の一端（ノードＮ２）に転送される。
【０５２９】
また、データ記憶部ＤＳ２に記憶されたデータ（プログラムデータ）が“０”である場合には、ＮチャネルＭＯＳトランジスタＱｎ８のゲート電位は、０Ｖであるため、ＶＲＥＧ（＝Ｖｄｄ）が、データ記憶部ＤＳ１のキャパシタＣ１の一端（ノードＮ２）に転送されることはない。つまり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、変化しない。
【０５３０】
また、タイミング EXCLK 4-5 において、制御信号ＤＴＧが４．５Ｖになると、データ記憶部ＤＳ３のデータが、データ記憶部ＤＳ２に転送される。
【０５３１】
この後、制御信号ＳＥＮ１，ＬＡＴ１が、共に、“Ｌ”となり（ EXCLK 6 ）、かつ、制御信号ＥＱ１が“Ｈ”になることで（ EXCLK 7-8 ）、データ記憶部ＤＳ３を構成するフリップフロップ回路（図１０）の状態がリセットされる。
【０５３２】
この後、制御信号ＢＬＣ１が、４．５Ｖとなり（ EXCLK 9 ）、ＮチャネルＭＯＳトランジスタＱｎ１０がオン状態となる。その結果、データ記憶部ＤＳ１とデータ記憶部ＤＳ３は、互いに電気的に接続される。
【０５３３】
制御信号ＳＥＮ１が“Ｈ”になると（ EXCLK 10 ）、データ記憶部ＤＳ１（キャパシタＣ１の一端）に記憶されたデータは、ＭＯＳトランジスタＱｎ１０を経由して、データ記憶部ＤＳ３を構成するクロック同期式インバータＣＩ１によりセンスされる。また、制御信号ＬＡＴ１が“Ｈ”になると（ EXCLK 11 ）、このデータは、データ記憶部ＤＳ３に記憶される。
【０５３４】
タイミング SCLK2 において、制御信号ＢＬＰＲＥが、４．５Ｖ程度になり、制御信号ＶＰＲＥが、Ｖｄｄ（例えば、３Ｖ）になることによって、データ記憶部ＤＳ１のキャパシタＣ１の一端、即ち、ノードＮ２は、Ｖｄｄに充電される。この後、制御信号ＢＬＣＬＡＭＰが、Ｖｓｅｎｓｅ（例えば、１．８Ｖ）になると、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、以下のように変化する。
【０５３５】
即ち、ビット線ＢＬｅｋの電位がプリチャージ電位（約１Ｖ）のままである場合（メモリセルの閾値電圧がＶｃｇｖｘｘよりも高い場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オフ状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、Ｖｄｄ（“Ｈ”）に維持される。
【０５３６】
一方、ビット線ＢＬｅｋの電位が０．８Ｖ以下である場合（メモリセルの閾値電圧がＶｃｇｖｘｘよりも低い場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オン状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電荷は、ビット線ＢＬｅｋに放電され、その電位は、Ｖｄｄよりも低い値（“Ｌ”）に低下する（ SCLK 4-5 ）。
【０５３７】
その結果、データ記憶部ＤＳ１（キャパシタＣ１の一端）には、ベリファイリード電位Ｖｃｇｖｘｘによるリードデータが記憶される。即ち、メモリセルの閾値電圧がＶｃｇｖｘｘよりも低い場合には、“Ｌ”、つまり、“０”−データが、データ記憶部ＤＳ１に記憶され、メモリセルの閾値電圧がＶｃｇｖｘｘよりも高い場合には、“Ｈ”、つまり、“１”−データが、データ記憶部ＤＳ１に記憶される。
【０５３８】
この後、図４１に示すＥＸＣＬＫルーティンが実行される (SCLK5-E)。図４１のＥＸＣＬＫルーティンについては、既に、説明したので、ここでは、その説明については、省略する。
【０５３９】
タイミング QPWCLK 1-E における動作については、もし、ＱＰＷ動作でなければ（ＱＰＷレジスタの値＝“０”）、省略される。
【０５４０】
ＱＰＷ動作（ＱＰＷレジスタの値＝“１”）であれば、ステートマシンによって、ＱＰＷＣＬＫルーティンが実行される (QPWCLK1-E)。
【０５４１】
ＱＰＷ時には、タイミング SCLK 6 において、選択されたワード線ＷＬ２−ｉの電位（ベリファイリード電位）Ｖｃｇｖｘｘが、０．１５Ｖ程度上昇させられる。即ち、Ｖｃｇｖｘｘは、４．５Ｖ＋０．１５Ｖとなる。
【０５４２】
タイミング QPWCLK2 において、制御信号ＢＬＰＲＥが、４．５Ｖ程度になり、制御信号ＶＰＲＥが、Ｖｄｄ（例えば、３Ｖ）になることによって、データ記憶部ＤＳ１のキャパシタＣ１の一端、即ち、ノードＮ２は、Ｖｄｄに充電される。この後、タイミング QPWCLK4 において、制御信号ＢＬＣＬＡＭＰが、Ｖｓｅｎｓｅ（例えば、１．８Ｖ）になると、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、以下のように変化する。
【０５４３】
即ち、ビット線ＢＬｅｋの電位がプリチャージ電位（約１Ｖ）のままである場合（メモリセルの閾値電圧がＶｃｇｖｘｘよりも高い場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オフ状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電位は、Ｖｄｄ（“Ｈ”）に維持される。
【０５４４】
一方、ビット線ＢＬｅｋの電位が０．８Ｖ以下である場合（メモリセルの閾値電圧がＶｃｇｖｘｘよりも低い場合）には、ＮチャネルＭＯＳトランジスタ（クランプトランジスタ）Ｑｎ５（図１０）は、オン状態であり、データ記憶部ＤＳ１のキャパシタＣ１の一端の電荷は、ビット線ＢＬｅｋに放電され、その電位は、Ｖｄｄよりも低い値（“Ｌ”）に低下する（ QPWCLK 4-5 ）。
【０５４５】
その結果、データ記憶部ＤＳ１（キャパシタＣ１の一端）には、ベリファイリード電位Ｖｃｇｖｘｘによるリードデータが記憶される。即ち、メモリセルの閾値電圧がＶｃｇｖｘｘよりも低い場合には、“Ｌ”、つまり、“０”−データが、データ記憶部ＤＳ１に記憶され、メモリセルの閾値電圧がＶｃｇｖｘｘよりも高い場合には、“Ｈ”、つまり、“１”−データが、データ記憶部ＤＳ１に記憶される。
【０５４６】
この後、図４１に示すＥＸＣＬＫルーティンが実行される (QPWCLK5-E)。図４１のＥＸＣＬＫルーティンについては、既に、説明したので、ここでは、その説明については、省略する。
【０５４７】
なお、ベリファイ動作は、選択されたワード線ＷＬ２−ｉに接続される４２５６個のメモリセルに対して同時に行われる。
【０５４８】
４． その他
本実施の形態では、多値ＮＡＮＤセル型フラッシュメモリを例として説明したが、本発明は、当然に、他のタイプの多値メモリに適用が可能である。例えば、メモリセルアレイとしては、ＮＯＲ型、ＡＮＤ型(A.Nozoe : ISSCC, Digest of Technichal Papers,1995)、ＤＩＮＯＲ型(S.Kobayashi : ISSCC, Digest of Technichal Papers,1995)、Virtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technichal Papers,1994)、３−ｔｒ ＮＡＮＤ型、４−ｔｒ ＮＡＮＤ型などであってもよい。
【０５４９】
また、本発明は、フラッシュメモリ（Flash memory）に限られず、例えば、マスクＲＯＭ、ＥＰＲＯＭなどの不揮発性半導体メモリにも適用できる。
【０５５０】
【発明の効果】
以上、説明したように、本発明によれば、メモリセルに記憶するデータを多値化しても、チップ面積が極端に増加することがなく、また、メモリセルの閾値電圧を高精度に制御できる２度書き法を適用できる多値フラッシュメモリのデータ回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる不揮発性半導体メモリを示すブロック図。
【図２】本発明に関わる半導体メモリのメモリセルアレイの構成例を示す図。
【図３】本発明に関わる半導体メモリのメモリセルアレイの構成例を示す図。
【図４】本発明に関わる半導体メモリのデバイス構造の例を示す断面図。
【図５】本発明に関わる半導体メモリのデバイス構造の例を示す断面図。
【図６】本発明に関わる半導体メモリのデバイス構造の例を示す断面図。
【図７】本発明に関わる半導体メモリのデバイス構造の例を示す断面図。
【図８】本発明に関わる半導体メモリの一括検知回路の例を示す回路図。
【図９】本発明に関わる半導体メモリのデータ回路の構成例を示す図。
【図１０】本発明に関わる半導体メモリのデータ回路の例を示す回路図。
【図１１】クロック同期式インバータの構成例を示す図。
【図１２】本発明に関わる半導体メモリのワード線制御回路の構成例を示す図。
【図１３】図１２のＲＡＤＤ１の回路例を示す図。
【図１４】図１２のＲＭＡＩＮ１の回路例を示す図。
【図１５】図１２のＲＡＤＤ２の回路例を示す図。
【図１６】図１２のＲＭＡＩＮ２の回路例を示す図。
【図１７】メモリセルのデータと閾値電圧分布との関係を示す図。
【図１８】論理下位ページデータのプログラム時の閾値電圧の変化の様子を示す図。
【図１９】論理上位ページデータのプログラム時の閾値電圧の変化の様子を示す図。
【図２０】リード動作のアルゴリズムを示す図。
【図２１】リード動作の動作波形を示す図。
【図２２】図２１の動作中の EXCLK ルーティンの動作波形を示す図。
【図２３】図２１の動作中の EXCLK ルーティンの動作波形を示す図。
【図２４】図２１の動作中の EXCLK ルーティンの動作波形を示す図。
【図２５】論理下位ページデータの読み出し時のデータの流れを示す図。
【図２６】論理上位ページデータの読み出し時のデータの流れを示す図。
【図２７】 Pass Write によるプログラム動作のアルゴリズムを示す図。
【図２８】 Pass Write によるプログラム動作のアルゴリズムを示す図。
【図２９】 Pass Write によるプログラム動作のアルゴリズムを示す図。
【図３０】ＱＰＷによるプログラム動作のアルゴリズムを示す図。
【図３１】プログラム動作の一ステップにおける動作波形を示す図。
【図３２】図３１におけるステップ時のデータの流れを示す図。
【図３３】 Internal Data Load 動作の動作波形を示す図。
【図３４】図３３の動作中の EXCLK ルーティンの動作波形を示す図。
【図３５】 Internal Data Load 動作時のデータの流れを示す図。
【図３６】プログラム動作の一ステップにおける動作波形を示す図。
【図３７】図３６におけるステップ時のデータの流れを示す図。
【図３８】ライト動作の動作波形を示す図。
【図３９】ライト動作時のデータの流れを示す図。
【図４０】ベリファイリード動作の動作波形を示す図。
【図４１】図４０の動作中の EXCLK ルーティンの動作波形を示す図。
【図４２】ベリファイリード動作時のデータの流れを示す図。
【図４３】ベリファイリード動作時のデータの流れを示す図。
【図４４】ベリファイリード動作時のデータの流れを示す図。
【図４５】ベリファイリード動作時のデータの流れを示す図。
【符号の説明】
１ ：メモリセルアレイ、
２ ：データ回路、
３ ：ワード線制御回路、
４ ：カラムデコーダ、
５ ：アドレスバッファ、
６ ：Ｉ／Ｏセンスアンプ、
７ ：データ入出力バッファ、
８ ：ウェル／ソース線電位制御回路、
９Ａ ：電位生成回路、
９Ｂ ：切替回路、
１０ ：一括検知回路、
１１ ：メモリチップ、
１１−１ ：ｐ型シリコン基板、
１１−２，１１−４ ：ｎ型ウェル領域、
１１−３，１１−５ ：ｐ型ウェル領域、
１２ ：コマンドインターフェイス回路、
１３ ：ステートマシーン、
１４ ：ドレイン拡散層、
１５ ：ソース拡散層、
１６ ：ｎ型拡散層、
１７ ：ｐ型拡散層、
１８ ：電位設定線、
１９ ：素子分離層、
２０，２１ ：絶縁層、
ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４ ：データ記憶部、
Ｑｎ１，・・・Ｑｎ１９ ：ｎチャネルＭＯＳトランジスタ、
Ｑｐ１，Ｑｐ２ ：ｐチャネルＭＯＳトランジスタ、
Ｍ１，Ｍ２，Ｍ３，Ｍ４ ：メモリセル、
Ｓ１，Ｓ２ ：セレクトゲートトランジスタ、
Ｕ ：ＮＡＮＤセルユニット。

Claims (7)

  1. メモリセルと、
    前記メモリセルの一端に接続されるビット線と、
    前記ビット線に接続され、前記メモリセルに関するプログラムデータ又はリードデータを一時的に記憶するデータ回路とを具備し、
    前記データ回路は、第１、第２及び第３データ記憶部と、前記第１及び第３データ記憶部の間に接続される第１データ転送回路と、前記第２及び第３データ記憶部の間に接続される第２データ転送回路とを有し、
    前記第１データ記憶部は、前記ビット線に接続され、前記第２データ記憶部は、ＭＯＳトランジスタのゲート端子から構成され、前記ＭＯＳトランジスタのソース・ドレイン端子の一方は、前記第１データ記憶部に接続され、前記ＭＯＳトランジスタのゲート端子は、前記第２データ転送回路を介して前記第３データ記憶部に接続され、
    ベリファイリード時において、前記第１データ記憶部にはメモリセルからのリードデータが記憶され、前記第２データ記憶部にはプログラムデータが記憶され、前記第２データ転送回路は、前記第２及び第３データ記憶部を切断し、前記第２及び第３データ記憶部が切断された状態で、前記ＭＯＳトランジスタのソース・ドレイン端子の他方を第１レベルからそれよりも高い第２レベルに変更することによって、前記第１データ記憶部内に記憶されたリードデータの値を、前記第２データ記憶部内に記憶された前記プログラムデータの値に基づいて強制的に変更する
    ことを特徴とする不揮発性半導体メモリ。
  2. 前記プログラムデータが前記メモリセルの閾値上昇を禁止することを示す“１”であり、前記リードデータが“０”である場合に、前記第１データ記憶部内に記憶された前記リードデータの値を“０”から“１”に強制的に変更し、この強制的に変更された前記リードデータを前記第３データ記憶部に転送することを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記プログラムデータが前記メモリセルの閾値上昇を許可することを示す“０”である場合には、前記第１データ記憶部に内に記憶された前記リードデータの値を強制的に変更することはせず、前記リードデータが“０”のときは、プログラム未完了として前記リードデータを前記第３データ記憶部に転送し、前記リードデータが“１”であるときは、プログラム完了として前記リードデータを前記第３データ記憶部に転送することを特徴とする請求項１に記載の不揮発性半導体メモリ。
  4. 前記ＭＯＳトランジスタのソース・ドレイン端子の一方と前記第１データ記憶部との間には、第３データ転送回路が接続され、前記第１データ記憶部内に記憶された前記リードデータの値を強制的に変更している間、前記第３データ転送回路は、オン状態になっていることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  5. 前記メモリセルが２ビットデータを記憶し、かつ、そのうちの１ビットデータが既に前記メモリセルに記憶されている場合に、前記プログラムデータを第４データ記憶部から前記第３データ記憶部に転送させた後に前記第４データ記憶部の状態をリセットし、前記メモリセルに記憶された前記１ビットデータを前記第４データ記憶部に読み出すことを特徴とする請求項１記載の不揮発性半導体メモリ。
  6. 前記メモリセルは２ビットデータを記憶し、データリード時において、第１リード電位で前記メモリセルから読み出した第１データを前記第２及び第３データ記憶部に記憶させ、第２リード電位で前記メモリセルから読み出した第２データを、前記第１データ記憶部に記憶させ、かつ、前記第２データ記憶部内に記憶された前記第１データに基づいて強制的に変更した後に第４データ記憶部に転送することを特徴とする請求項１に記載の不揮発性半導体メモリ。
  7. 前記第１データ記憶部と前記第４データ記憶部との間には、第４データ転送回路が接続され、前記第２データを前記第１データ記憶部から前記第４データ記憶部に転送するときに、前記第１データ転送回路をオフ状態にし、前記第４データ転送回路をオン状態にすることを特徴とする請求項６に記載の不揮発性半導体メモリ。
JP2002281205A 2002-09-26 2002-09-26 不揮発性半導体メモリ Expired - Lifetime JP4270832B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2002281205A JP4270832B2 (ja) 2002-09-26 2002-09-26 不揮発性半導体メモリ
US10/373,920 US6850435B2 (en) 2002-09-26 2003-02-27 Nonvolatile semiconductor memory
EP03004334A EP1403877B1 (en) 2002-09-26 2003-02-28 Nonvolatile semiconductor memory
DE60314068T DE60314068T2 (de) 2002-09-26 2003-02-28 Nichtflüchtiger Halbleiterspeicher
TW092125748A TWI247427B (en) 2002-09-26 2003-09-18 Nonvolatile semiconductor memory
KR10-2003-0066492A KR100515867B1 (ko) 2002-09-26 2003-09-25 불휘발성 반도체 메모리
CNB031598439A CN1295794C (zh) 2002-09-26 2003-09-26 非易失性半导体存储器
US10/796,157 US6885583B2 (en) 2002-09-26 2004-03-10 Nonvolatile semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002281205A JP4270832B2 (ja) 2002-09-26 2002-09-26 不揮発性半導体メモリ

Publications (3)

Publication Number Publication Date
JP2004118940A JP2004118940A (ja) 2004-04-15
JP2004118940A5 JP2004118940A5 (ja) 2005-09-02
JP4270832B2 true JP4270832B2 (ja) 2009-06-03

Family

ID=31973305

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002281205A Expired - Lifetime JP4270832B2 (ja) 2002-09-26 2002-09-26 不揮発性半導体メモリ

Country Status (7)

Country Link
US (2) US6850435B2 (ja)
EP (1) EP1403877B1 (ja)
JP (1) JP4270832B2 (ja)
KR (1) KR100515867B1 (ja)
CN (1) CN1295794C (ja)
DE (1) DE60314068T2 (ja)
TW (1) TWI247427B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881681B2 (en) 2002-11-29 2018-01-30 Toshiba Memory Corporation Semiconductor memory device for storing multivalued data

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP3977799B2 (ja) * 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
TWI292914B (ja) * 2002-01-17 2008-01-21 Macronix Int Co Ltd
US6657891B1 (en) 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US7392436B2 (en) * 2003-05-08 2008-06-24 Micron Technology, Inc. Program failure recovery
JP4170952B2 (ja) 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
JP4504138B2 (ja) * 2004-09-03 2010-07-14 株式会社東芝 記憶システム及びそのデータコピー方法
JP4417813B2 (ja) * 2004-10-01 2010-02-17 株式会社東芝 半導体記憶装置及びメモリカード
JP4786171B2 (ja) * 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
US7564713B2 (en) * 2005-04-28 2009-07-21 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device wherein during data write a potential transferred to each bit line is changed in accordance with program order of program data
KR100673703B1 (ko) * 2005-06-14 2007-01-24 주식회사 하이닉스반도체 멀티 레벨 셀들을 포함하는 플래시 메모리 장치의 카피백동작 제어 방법
KR100729355B1 (ko) * 2005-07-04 2007-06-15 삼성전자주식회사 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법
KR100642892B1 (ko) 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
KR100729359B1 (ko) 2005-09-23 2007-06-15 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
JP2007102848A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
US7206235B1 (en) 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7517482B2 (en) * 2005-11-09 2009-04-14 Industrial Technology Research Institute Method for producing polymeric membranes with high-recovery rate
JP2007164892A (ja) * 2005-12-13 2007-06-28 Toshiba Corp 不揮発性半導体記憶装置のしきい値読み出し方法及び不揮発性半導体記憶装置
JP2007280505A (ja) * 2006-04-06 2007-10-25 Toshiba Corp 半導体記憶装置
JP4896569B2 (ja) 2006-04-10 2012-03-14 株式会社東芝 半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法
WO2007126665A1 (en) * 2006-04-12 2007-11-08 Sandisk Corporation Reducing the impact of program disturb during read
US7499326B2 (en) 2006-04-12 2009-03-03 Sandisk Corporation Apparatus for reducing the impact of program disturb
JP2007310936A (ja) * 2006-05-17 2007-11-29 Toshiba Corp 半導体記憶装置
KR100754226B1 (ko) * 2006-08-22 2007-09-03 삼성전자주식회사 비휘발성 데이터 저장장치의 프로그래밍 방법 및 그 장치
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
JP2008111921A (ja) * 2006-10-30 2008-05-15 Renesas Technology Corp 表示制御用半導体集積回路
KR100801035B1 (ko) * 2006-12-14 2008-02-04 삼성전자주식회사 멀티 레벨 셀의 프로그램 방법, 페이지 버퍼 블록 및 이를포함하는 불휘발성 메모리 장치
KR100855971B1 (ko) 2007-01-23 2008-09-02 삼성전자주식회사 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치
KR100885912B1 (ko) 2007-01-23 2009-02-26 삼성전자주식회사 기입된 데이터 값에 기초하여 데이터를 선택적으로검증하는 데이터 검증 방법 및 반도체 메모리 장치
KR100819102B1 (ko) 2007-02-06 2008-04-03 삼성전자주식회사 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7577029B2 (en) 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR100965066B1 (ko) * 2008-03-28 2010-06-21 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 블록 선택 회로
KR20100050789A (ko) * 2008-11-06 2010-05-14 삼성전자주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
JP5193830B2 (ja) 2008-12-03 2013-05-08 株式会社東芝 不揮発性半導体メモリ
JP2010140521A (ja) * 2008-12-09 2010-06-24 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその読み出し方法
JP2011003850A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 半導体記憶装置
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
KR101009751B1 (ko) * 2009-06-24 2011-01-19 주식회사 아이에스시테크놀러지 Ｌｅｄ용 전기적 검사장비
JP5075992B2 (ja) * 2011-02-02 2012-11-21 株式会社東芝 半導体記憶装置
JP5380506B2 (ja) * 2011-09-22 2014-01-08 株式会社東芝 不揮発性半導体記憶装置
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
CN103455440A (zh) * 2012-06-04 2013-12-18 慧荣科技股份有限公司 快闪内存装置及快闪内存的数据存取方法
TWI506630B (zh) * 2012-06-11 2015-11-01 Macronix Int Co Ltd 具有變動壓降的位元線偏壓電路
US9530469B2 (en) * 2013-03-15 2016-12-27 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
CN107370351B (zh) * 2016-05-13 2019-12-27 中芯国际集成电路制造（天津）有限公司 电荷泄放电路
KR102540765B1 (ko) * 2016-09-07 2023-06-08 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002006B1 (ko) 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5357462A (en) 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
JP3421365B2 (ja) * 1992-07-29 2003-06-30 直 柴田 半導体装置
JP3252306B2 (ja) * 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5969985A (en) 1996-03-18 1999-10-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3863330B2 (ja) 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP3784229B2 (ja) * 2000-01-21 2006-06-07 シャープ株式会社 不揮発性半導体記憶装置およびそれを用いたシステムｌｓｉ
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2002207715A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp マイクロコンピュータ及びそれに用いるメモリ制御方法
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881681B2 (en) 2002-11-29 2018-01-30 Toshiba Memory Corporation Semiconductor memory device for storing multivalued data
US10109358B2 (en) 2002-11-29 2018-10-23 Toshiba Memory Corporation Semiconductor memory device for storing multivalued data
US10418117B2 (en) 2002-11-29 2019-09-17 Toshiba Memory Corporation Semiconductor memory device for storing multivalued data
US10636502B2 (en) 2002-11-29 2020-04-28 Toshiba Memory Corporation Semiconductor memory device for storing multivalued data
US10867686B2 (en) 2002-11-29 2020-12-15 Toshiba Memory Corporation Semiconductor memory device for storing multivalued data
US11264108B2 (en) 2002-11-29 2022-03-01 Kioxia Corporation Semiconductor memory device for storing multivalued data

Also Published As

Publication number Publication date
EP1403877B1 (en) 2007-05-30
TWI247427B (en) 2006-01-11
CN1497730A (zh) 2004-05-19
EP1403877A1 (en) 2004-03-31
CN1295794C (zh) 2007-01-17
JP2004118940A (ja) 2004-04-15
US20040174741A1 (en) 2004-09-09
DE60314068D1 (de) 2007-07-12
DE60314068T2 (de) 2008-01-24
US6850435B2 (en) 2005-02-01
TW200409360A (en) 2004-06-01
KR20040027407A (ko) 2004-04-01
US20040062077A1 (en) 2004-04-01
KR100515867B1 (ko) 2005-09-21
US6885583B2 (en) 2005-04-26

Similar Documents

Publication Publication Date Title
JP4270832B2 (ja) 不揮発性半導体メモリ
US10482970B2 (en) Semiconductor memory system including a plurality of semiconductor memory devices
JP4170604B2 (ja) 不揮発性半導体メモリ
JP3863330B2 (ja) 不揮発性半導体メモリ
JP4427361B2 (ja) 不揮発性半導体メモリ
JP3920768B2 (ja) 不揮発性半導体メモリ
KR100715412B1 (ko) 비휘발성 반도체 메모리
JP5065594B2 (ja) 半導体記憶装置
WO2006051917A1 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050223

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081020

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090217

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090224

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4270832

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140306

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term