TWI247427B - Nonvolatile semiconductor memory - Google Patents
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Description
1247427 玖、發明說明： 【發明所屬之技術領域】 本發明係有關於非揮發性半導體記憶體，特別是使用於 夕值 NAND 單元型快閃記憶體（Multi-level NAND cell type flash memoiy) ’例如4值财如單元型快閃記憶體之相關技術。 、 【先前技術】 ·， 快閃記憶體係由具有浮動的閘極電極和控制閘極電極之 記憶胞所構成，且其資料程式/消除係藉由浮動的電極内之 二荷里之剩節而實現。該電荷量係決定記憶胞之臨限值電春 壓，例如將記憶胞具有負的臨限值電壓時作成“丨，，狀態，而 和fe胞具有正的臨限值電壓時作成“〇，，狀態。 近年來，以降低每1位元之價格（位元單價）、或增加工記 憶體晶片所具有之記憶容量為目的，而正發展丨記憶胞能記 憶複數個位元資料之多值快閃記憶體的研究、開發。 此處，當1記憶胞記憶η個（n係2以上之自然數）位元資料 ，亦即記憶2η值時，則該記憶胞即形成2η之狀態（2η之臨限 值Τ域）。例如，當i ?己憶胞係記憶2位元資料時，該記憶胞籲 即具有4個臨限值帶域。 該臨限值帶域之數量係比例於記憶於1記憶胞之位元數量 、曰而土曰加其另一方面，快閃記憶體之内部電源電壓 — 係具有下降之傾向。亦即’隨著記憶於i記憶胞之位元數量、 =柘加，而fe限值帶域之數量亦增加，而丨個臨限值帶域之 寬係^。因此’在多值快閃記憶體當中，精度極佳地 進仃1己憶胞之臨限值電壓的控制，並提升其可靠性係極為 88037 1247427 重要。 作為用以高精度地控制記憶胞的臨限值電壓之技術，係 例如習知之因應於寫入（Write)次數，而以固定的比例使寫 入電壓步升之方法（步升法）(例如參考非專利文獻丨）。 若簡單說明該方法，則寫入電壓之步升係可藉由改變連 續的複數個寫入脈衝之大小而實現。例如，此等寫入脈衝 的大小，係以〇·2 V/10 psec的比例而予以逐漸增大。在每施 加寫入脈衝於構成寫入動作的對象之記憶胞，則確認（驗 證）此等記憶胞之臨限值電壓，例如，當此等全部之記憶胞 夂臨限值電壓達於特定之驗證準位時，則結束寫入脈衝之 施加。 非專利文獻1
Fast and Accurate Programming Method for Multi-level NAND EEPROM s· pp. 129_ 130, Digest of 1995 Symposium on VLSI Technology 在多值快閃1己憶體當中，亦以増加丨記憶體晶片所具有之 記憶容量為目的，而進行記憶胞之細微化。伴隨著該細微 化，則記憶胞之間的間隔係變窄，而產生各種問題。 特別是當記憶胞的浮動的閘極電極之間的間隔變窄時， 則互相妾之複數個浮動的閘極電極之間的靜t容量即增 加。其結果，當寫入特定資料於選擇之丨記憶胞時，則鄰接 於该1記憶胞之非選擇的記憶胞之浮動的閘極電極之電位即 產生變化。此係意味著非選擇之記憶胞的臨限值電壓係有 別於寫入動作而產生變動，並使多值快閃記憶體之可靠性 下降。 非 88037 08? 1247427 作為旎對應於如此的問題之技術，係習知之對丨記憶胞， 藉由2次之寫入程序而執行寫入動作之方法（2次寫入法）。 各程序係分別例如適用上述之步升法。據此，而能實現高 精度 < 臨限值控制，其係能不受起因於浮動的閘極電極間 之靜電答量的增加之記憶胞之臨限值電壓的變動之影響。 其中，採用所謂2次寫入法時，自第丨次寫入程序之開始 土第2/人寫入私序之結束為止，必須將寫入資料保持於某處 。此係因為因應於寫人資料之值*決定是否注人電荷於浮 動的閘極電極之故。 因此，多值快閃記憶體係其用以記憶寫入資料的記憶電 路邛彳刀而增大晶片尺寸，而且，此亦導致製造成本的增大 之原因。 本發明炙目的係提供一種能適用2次寫入法之多值快閃記 憶體的資料電路（在寫人/讀取時暫時性地記憶多值資料之 名U把私路）’其係即使將記憶於記憶胞的資料施以多值化 ，亦能無須極度擴增晶片面積，並且能高精度地控制記憶 胞之臨限值電壓。 【發明内容】 本發明之非揮發性半導體記憶體係具備：記憶胞；位元 線、’ ^係連接^前述記憶胞的-¾;及資料電路，其係連 接、1迟位元泉，並暫時性地記憶有關於前述記憶胞之程 式貝料或㈣取資料；前述資料電路係具有：第i、第2、以 及第3資料記憶部；第1資料傳送電路，其係連接於前述第i 和弟3資料記憶部之間；及第2資料傳送電路，其係連接於 88037 1247427 侧2和第3資料記憶部之間；前述第i資料記 於可述位元線，而前述第2資料記憶部係 身=接 能。 心制性地改•述第1資料記憶部之資料的功 ，則述弟1和弟2資料記憶部係由電容器而構&。前述 料記憶部係由⑽電容器而構成。前述第2 二 閘極為連接於前述第2资祖信… 十Z I- HM系由 w、/ μ "㈣运冑路之刪電晶體所構成， 刖UMOS電晶體之汲極和前丨 接著第3資料傳送電路。 义間係連 前述第3資料記憶部係由問鎖電路而構成。前 係由CMOS正反器電路而構成。 一]鎖电'路 前述資料電路係更具有：第4資料記憶部， 擇開關而連接於资料岣· $& /、系、、二由行選 接万、貝科線，及第4資料傳送電路，立 前和第4資料記憶部之間。 〃係連接於 則述罘4資料讀部係由閃鎖電路 係：CM0S正反器電路而構成。 〗、問鎖電路 述資料電路係更具有：箝位電路，其係連 :、ί:前述第1資料記憶部之間；及前置充電電心：： 接於前述第1資料記憶部。 /、係連 本發明《非揮發性半導體記憶體係更具備檢剛並 、广據記憶於前述第3資料記憶部之資料，而判斷相對於二 述死憶胞之程式之有無結束。 对万；則 二述Ρ和第2資料傳送電路係由刪電日日日體而 义 W 3和第4資料傳送電路係由MOS電晶體而構成。前述^ 88037 1247427 憶胞係記憶2位元以上的資料。前述記憶胞係具有浮動的閉 極電極和控制閘極電極之非揮發性記憶胞。 本發明之非揮發性半導體記憶體係更具備控制電路，其 係控制前述資料電路内之前述讀取資料的移動。
在蓟述记fe胞係具有4個之狀態時，前述控制電路係具 備·將以第1讀取電位而自前述記憶胞所讀出之第丨讀取資 料，予以記憶於前述第3資料記憶部之手段；將前述第 取資料自前述第3資料記憶部而傳送至前述第2資料記憶= 之=段；將以第2讀取電位而自前述記憶胞所讀出之第2讀 取二料，予以記憶於前述第1資料記憶部之手段；依據記憶 η罘2資料記憶部之前述第"賣取資料，而強制性地改 =记於則述第1資料記憶部之前述第2讀取資料的值之手 段，及知則述第2讀取資料自前述第丨資料記憶部而 前述第4資料記憶部之手段。 U 、天月之非揮發性半導體記憶體係更具備控制電路，立 係^制則述資料電路内之前述程式資料的移動。 第備：㈣㈣式資料予料憶於前述 心#<手段，將前述程式資料自前述第4資料々 ’fe 口Ρ而傳送至前述第 -、口 ^ ^ ^ + 、罘3貝枓兒憶部之手段；及將前述程式資 枓自則述第3资料印愔 、征巧貝 段。 ，、十记而傳送至前述第2資料記憶部之手 憶胞係具有記·_元資料之功能，， 備：在將前述^ 述記憶胞時’前述_電路係具 k布式貝枓自W述第4資料記憶部而傳送至前述 88037 1247427 第3資料記憶部之後，重置前述第4資 罘4貝科記憶部的狀態之手 段丄^己㈣前述記憶胞的前述m元資料予以讀出於前 述弟4 <貝料記憶部之手段。 制電路係具備在寫人動作進行時，依據記憶於前 述：_己憶部之前述程式資料之值，而決定是否將前述 記憶胞的臨限值電壓施以變動之手段。 =於前述第3資料記憶部之前述程式資料之值，係藉由 驗邊,貝取並依據自前述記憶胞所讀出之資料而予以改變。 記憶於前述第2資料訪,丨音却 > 铪、+· >』、 不”种以思权削述程式資料之值係怪常未產 生變化。 前述控制^路係具備：在結束相對於前述記憶胞之程式 之後，重置可述第3資料記憶部的狀態之手段，·及將記憶於 前述資料記憶部之前述程式資料予以傳送至前述第讀 料記fe部之手段。 將前述程式資料記憶於前述第2和第3資料記憶部，且在 寫=動作進行時，依據記憶於前述第3資料記憶部之前述程 式貝料之值’而決足是否將前述記憶胞的臨限值電壓施以 變動時，前述控制電路係具備：#由驗證讀取而將前述讀 取資料予以記料前述第1資料記憶部之手段；因應於記憶 於前述第2資料記憶部切述程式資料之值，而強制性地改 變記憶於前述第1資料記憶部的前述讀取資料之值之手段； 及將記憶於前述第1資料記憶部之前述讀取資料作為前述程 式資料’、而予以記憶於前述第3資料記憶部之手段。 前述控制電路係具備：藉由驗證讀取而將前述讀取資料 88037 -11 - 1247427 予以記憶於前述第1資料却愔卸、< ^ 貝村^『思邯又手段；因應於記憶於前述 第4資料記憶部之前述i位元資料之值，而強制性地改變記 憶於前述第i資料記憶部的資述讀取資料之值之手段；及將 記憶於前述第1資料tfM音邬> 4 4、+ π ^ 打^思#足則述讀取資料作為前述程式資 料’而予以記憶於前述第3料記憶部之手段。 、 本發明之非揮發性半導體記憶體係具備：非揮發性半導.. 體記憶胞，其係能電氣性地進行蓋寫；位元線，其係連接 於前述記憶胞；及讀出電路，其係用以讀出前述記憶胞的 資料。 馨 而且前述讀出電路係具備：第1資料記憶部，其係和位元 線相連接；第2資料記憶部，其係具有依據本身所記憶的資 料而將可述第1資料記憶部的資料予以蓋寫之功能；第〕資 料記憶部’其係具有讀出前述第丨資料記憶部的資料之功能 ;及資料傳送電路’其係將前述第3資料記憶部的資料傳送 至前述第2資料記憶部。 十此外’本發明之非揮發性半導體記憶體係具備讀出控制 電路，其係介由前述位元線而在前述第i資料記憶部讀出前φ ^憶，的資料，並依據前述第2資料記憶部之資料，而蓋 舄則迷第1資料記憶部之讀出資料’此後，將前述第3資料 =憶=的資料傳送至前述第2資料記憶部，進而在此後，在' 岫埏第3具料屺憶邵而讀出前述第〗資料記憶部的資料。 ' 則述第1和第2資料記憶部，係藉由蓄積電荷於電容器 記憶資料。 前述資料傳送電路係由第i刪電晶體而構成，前述第2 88037 -12- 1247427 資料1己憶電路# 士 # . 曰觸、、、 ' 罘 〇S黾晶體而構成，前述第2 MOS兩 日印^ <源極，係介由第3 MOS電晶骨#而連接、人、， ^ 記憶電路之雨六抑认斤 兒日曰把而連接於W述第丨資料 接万；則述弟1 ]^08電晶體之源極。 前述第3資料記憶電路係由2個之cm〇s正反 連接於前述第丨河⑽電晶髀之 成且 曰触工土 及極，而且，介由第4 MOS電 日，而連接於前述第1資料記憶電路之電容器的第巧極。 【實施方式】 一 以下，參閱圖式而詳細說明彳關於本發明之非揮發性半 導體記憶體。 1·前提 首先，為了易於理解以下之說曰月，而㈣其前提條件如 下但，4的&條件係為了易於理解說明而設定，而本發 明係在該前提條件以外的條件之情形時亦成立。 本發明雖係以記憶η個（η係2以上之自然數）位元資料，亦 即記憶2η值於1記憶胞之多值快閃記憶體為對象，但，以下 之實施形態則說明有關於4值NAND單元型快閃記憶體而作 為其代表例。 記憶胞係作成能記憶4種資料“00”、“01，，、“10，，、“11，，之 狀態。將記憶胞之臨限值電壓為最低之狀態，例如將臨限 值電壓為負，且屬於第1臨限值帶域之狀態作成能記憶資料 “11”之狀態，將記憶胞之臨限值電壓為第2低之狀態，例如 將臨限值電壓為正，且屬於第2臨限值帶域之狀態作成能記 憶資料“10”之狀態，將記憶胞之臨限值電壓為第3低之狀態 88037 -13- 1247427 ，例如將臨限值電壓為正，且屬於第3臨限值帶域之狀態作 成能記憶資料“00”之狀態，並將記憶胞之臨限值電壓為最 回之狀悲，例如將臨限值電壓為正，且屬於第4臨限值帶域 之狀態作成能記憶資料“01”之狀態。 此外，由於記憶胞係作成能記憶4種資料，亦即4值資料 之狀態，故例如在資料程式/讀取時，相對於邏輯下位頁資 料之程式/讀取動作和相對於邏輯上位頁資料之程式/讀取 動作係有其必要性。此處，在資料“**，，之中，將右側之*作 為邏輯下位頁資料，而將左側之*作為邏輯上位頁資料。 此外，有關於記憶胞，係將記憶資料“u，，之狀態作為消 除狀態，並將記憶資料“10”、“〇〇，，、“01”之狀態作為寫入狀 態。 2 ·概要 (1)全體構成例 圖1係表示有關本發明的一例之4值NAND單元型快閃記憶 體的主要部份。 1係記憶胞陣列。記憶胞陣列1係具有ΝΑΝϋ單元，其係例 如由串接之複數個記憶胞和各連接1個於其兩端之2個選擇 電晶體所構成。有關於記憶胞陣列1之電路例和構造例則容 於後述。 資料電路2係含有複數個記憶電路。有關於資料電路2之 電路例則容於後述。此處係簡單敘述有關於資料電路2之功 能。 資料電路2係在寫入時，分別暫時性地記憶2位元（4值）之 88037 -14- 1247427 烏入資料，而在讀取時，暫時性地記憶2位元（4值）之讀取 貝料。因此，對於連接於構成寫入/讀取動作的對象之被選 擇之€憶胞之1條位元線，係至少設置2個記憶電路。2個記 fe電路之中之一個係記憶邏輯下位頁資料，而另外一個係 記憶邏輯上位頁資料。 丰組線控制電路3係含有列位址解碼器和字組線驅動器。 丰組線控制電路3係依據動作模式（寫入、消除、讀取等）和 列位址信號所指定之位址，而控制記憶胞陣列丨内之複數條 夺組線的電位。有關於字組線控制電路3的電路例則容於後 述。 行解碼器4係依據行位址信號而選擇記憶胞陣列1之行。 在私式執行時，寫入資料係經由資料輸出入緩衝器7和 I/O感測放大器6，而輸入至屬於被選擇的行之資料電路2内 之記憶電路内。此外，在讀取資料時，讀取資料係暫時性 地圮憶於屬於被選擇的行之資料電路2内之記憶電路内，此 後’經由I/O感測放大器6和資料輸出入緩衝器7而輸出至記 憶體晶片11的外部。 列位址信號係經由位址緩衝器5而輸入至字組線控制電路 3。行位址#號係經由位址緩衝器$而輸入至行解碼器4。 阱/源極線電位控制電路8係依據動作模式（寫入、消除、 謂取等），而分別控制對應於構成記憶胞陣列丨之複數個區 塊之複數個阱區域（例如，由n阱和p阱所組成之雙阱區域） 的電位、以及源極線的電位。 電位產生電路（升壓電路）9A係例如在寫入時，產生寫入 88037 -15- 1247427 電位（例如大約20 V)Vpp或傳送電位（例如大約1〇 v)Vpass等。 此等之電位Vpp、Vpass係藉由切換電路9B而分配於例如構 成記憶胞陣列1之複數個區塊之中，所選擇之區塊内之複數 條字組線。 此外，電位產生電路9A係例如在消除資料時，產生消除 -電位（例如大約20 V)VppE，並供應該電位VppE於構成記憶胞·， 陣列1之複數個區塊之中，對應於丨個或2個以上所選擇之區 塊之1個或2個以上之阱區域（n阱和卩阱之雙方）。 批次檢測電路（batch detection circuit) 10，係在程式執行時，_ 檢証是否正確地寫入特定資料於記憶胞，並在消除資料時 ，檢証是否確實地消除記憶胞的資料。 指令介面電路12係依據由和記憶體晶片u不同之晶片（例 如主微電腦）所產生之控制信號，而判斷輸入至資料輸出入 緩衝器7之資料是否為自主微電腦而提供之指令資料。當輸 入至資料輸出入緩衝器7之資料係指令資料時，則指令介面 電路12係將指令資料傳送至狀態機器（控制電路口3。 狀態機器13係依據指令資料而決定快閃記憶體之動作模鲁 式（寫入、消除、讀取等），而且，因應於該動作模式而= 制快閃記憶體之全體的動作，具體而言，係控制資料電路； 、竽組線控制電路3、行解碼器4、位址緩衝器5、ι/〇感叫， 放大器6、資料輸出入緩衝器7、阱"原極線電位控帝〗電路二. 、電位產生電路9A、切換電路犯、以及批次檢測電路 動作。 〇的 (2) 1己憶胞陣列之構成例 88037 -16- 1247427 圖2係表示記憶胞陣列之構成例。圖3係圖2所示之複數個 區塊之中之1個BLOCKi之電路例。 記憶胞陣列1係由複數個（本例係1024個）區塊BLOCKO〜 BLOCK1023而構成。複數個區塊BLOCKO〜BLOCK1023係排列 於Y方向而配置。區塊係意味著消除之最小單位，亦即能 一次消除之最小的記憶胞數。 1個之區塊BLOCKi係由排列於X方向之複數個（本例係8512 個）之NAND單元單位U所構成。1個之NAND單元單位U係由 如下而構成： NAND行，其係由串接之4個記憶胞Ml、M2、M3、M4所 組成； 選擇閘極電晶體S1，其係連接於NAND行的一端；以及 選擇閘極電晶體S2，其係連接於NAND行的另一端。
本例係其NAND行雖由4個記憶胞Ml、M2、M3、M4所構 成，但，亦可由1個或2個以上之記憶胞而構成，並不特別 限定於4個。 選擇閘極電晶體S1係連接於位元線BLek或位元線BloK (K=0，1，…4255)，選擇閘極電晶體S2係連接於源極線C-source。 字組線（控制閘極線）WL0-i、WLl-i、WL2-i、WL3-i係延伸 於X方向，並共通地連接於X方向之複數個記憶胞。選擇閘 極線SGD-i係延伸於X方向，並共通地連接於X方向之複數 個選擇閘極電晶體S1。選擇閘極線SGS-i亦延伸於X方向， 並共通地連接於X方向之複數個選擇閘極電晶體S2。 本例係在寫入/讀取動作時，自區塊BLOCKi的一端算起而 88037 -17- 1247427 位於第偶數個（even)之複數條位元線BLeO、BLel、一:61^4255 和自其一端側算起而位於第奇數個（odd)之複數條位元線 BLoO、BLol、…BLo4255，係互為獨立地驅動。但，位元線 係自0而算起。 亦即，在連接於1條字組線，例如連接於字組線WL3-i之 8512個記憶胞之中，對連接於位於第偶數個之複數條位元 線BLeO、BLel、..^1^4255之4256個記憶胞（以P而表示）’可同 時執行寫入/讀取動作。此外，在連接於字組線13-丨之8512 個記憶胞之中，對連接於位於第奇數個之複數條位元線 BLoO、BLol、."BLo4255之4256個記憶胞（以〇而表示），可同 時執行寫入/讀取動作。 當1記憶胞記憶1位元資料時，位於1條字組線，例如字組 線WL3-i和第偶數個之複數條字組線BLeO、BLel、..^1^4255的 交點之4256個記憶胞（以p而表示）係構成稱為頁之單位。同 樣地，位於字組線WL3-i和第奇數個之複數條位元線BLoO、 BLol、...61^04255的交點之4256個記憶體（以〇而表示），亦構 成稱為頁之單位。 此外，如本例之1記憶胞在記憶2位元資料時，4256個記 憶胞（以p而表示）係記憶2頁份之資料，而4256個記憶胞（以 〇而表示）亦記憶2頁份之資料， (3)裝置構造例 ①阱構造例 圖4係表示NAND單元型快閃記憶體之阱構造之例。 在p型珍基板（p-sub) 11-1内，係形成有由η型阱區域（Cell η- 1247427 well)ll-2和p型阱區域（Cell p-well)ll-3所構成之所謂雙阱區域 、η型胖區域（n_well)ll-4、以及p型牌區域（p-well)ll-5。 雙阱區域係形成於記憶胞陣列部，且η型阱區域11-4和p 型阱區域11-5係形成於週邊電路部。 記憶胞係由η通道MOS電晶體而構成，並配置於ρ型胖區 域11-3内。Ν型阱區域11-2和ρ型阱區域11-3係設定成相同電 位0 施加較電源電壓更南的電壓之南電壓η通道MOS電晶體係 形成於ρ型>5夕基板（p-sub) 11-1内。施加電源電壓之低電壓ρ通 道MOS電晶體係形成於η型畔區域（n-well)ll-4内，而施加電 源電壓之低電壓η通道MOS電晶體係形成於ρ型阱區域（p-well)ll-5 内。 ②單元陣列構造例 圖5係表示N AND單元型快閃記憶體之記憶胞陣列部的Y 方向之截面構造之例。 在P型矽基板11-1内係形成有由η型阱區域11-2和ρ型阱區 域11-3所構成之雙阱區域。 串接之4個記憶胞Ml、M2、M3、Μ4係配置於ρ型阱區域11-3内。4個記憶胞Ml、M2、M3、M4係分別由N通道MOS電晶 體所構成，而且具有由浮動的閘極電極FG和控制閘極電極 WLO-i、WLl-i、WL2-i、WL3-i所組成之堆積閘極構造。 在由串接之記憶胞Μ卜M2、M3、M4所組成之NAND行的一 端係連接著選擇閘極電晶體S1，而在其另一端係連接著選 擇閘極電晶體S2。選擇閘極電晶體SI、S2係由Ν通道MOS電 88037 -19- 1247427 晶體所構成，並具有近似於記憶胞ΝΠ、M2、M3、M4之構造 ，亦即雙重構造之選擇閘極線SGS-i、SGD-i。 NAND單元單位的一端，亦即選擇閘極電晶體S1的擴散層 (汲極擴散層）14，係經由接點插栓CB1而連接於第1金屬配 線層M0。此外，第1金屬配線層M0係經由插栓VI而連接於 作為位元線BL之第2金屬配線層Ml。位元線BL係連接於資 料電路。 NAND單元單位的另一端，亦即選擇閘極電晶體S2的擴散 層（源極擴散層）15，係經由接點插栓CB2而連接於作為源極 線C_source的第1金屬配線層M0。源極線C-source係連接於源 極電位控制電路。 η型胖區域（Cell n-well) 11-2係經由η型擴散層16而連接於C-p-well電位設定線18，而ρ型胖區域（Cell p-well) 11-3係經由ρ型 擴散層17而連接於C-p-well電位設定線18。亦即，η型阱區域 11-2和ρ型味區域11-3係設定成相同電位。C-p-well電位設定 線18係連接於阱電位控制電路。 又，浮動的閘極電極FG、控制閘極電極WLO-i、WLl-i、 WL2-i、WL3-i、以及選擇閘極線SGS-i、SGD-i，係例如由含有 雜質之導電性多晶矽所構成。此外，第1和第2金屬配線層 MO、Ml，係例如由鋁、銅、此等之合金等所構成。 圖6係表示記憶胞的X方向之截面構造之例，圖7係表示 選擇閘極電晶體的X方向之截面構造之例。 X方向的複數個記憶胞（FG+WL)，係藉由STI (Shallow Trench Isolation)構造之元件分離層19而互相作電氣性地分離。在p 1247427 型阱區域11-3上係經由相當薄的通道氧化膜20而配置有浮動 的閘極電極FG。在浮動的閘極電極FG上係經由ONO (oxide/ nitride/oxide)膜21而配置有控制閘極電極WL。 選擇閘極線SGS/SGD係形成雙重構造。下側的選擇閘極線 SGS/SGD和上側的選擇閘極線SGS/SGD，係在記憶胞陣列的 端部當中互相作電氣性地連接，同時在記憶胞陣列内，亦 以固定間隔而例如在512條之各位元線，互相作電氣性地連 接。 (4)批次檢測電路之構成例 圖8係表示批次檢測電路之構成例。 批次檢測電路10係具有在驗證讀取之後，對被選擇之全 部的記憶胞，調查是否確實進行寫入或消除之功能 (Program/Erase completion detection)。 本例係亦如記憶胞陣列之構成例所說明，在寫入/讀取動 作時，以第偶數個之複數條位元線和第奇數個之複數條位 元線係互相獨立地驅動為前提。因此，對由第偶數個之1條 位元線和第奇數個之1條位元線所組成之合計2條位元線， 設置1個副資料電路。 具體而言，由於存在有8512條之位元線BLek、Blok (k=0, 1，…4225)，故資料電路2係由4256個副資料電路而構成。又 ，有關於資料電路2内之各副資料電路的構成例則容於後述。 本例係僅表示4256個副資料電路之中的8個副資料電路 REGR1-0、REGR1-1、REGR1-2、REGR1_3、REGR2-0、REGR2-1、 REGR2-2、以及 REGR2-3 〇 1247427 副資料電路REGRl-y係連接於2條位元線BLej+y、BLoj+y， 並且連接於I/O線對I〇j+y、nIOj+y。此外，副資料電路 REGR2-y係連接於2條位元線BLej+y+4、BLoj+y+4，並且連接 於 I/O線對 I〇j+y+4、nI0j+y+4。其中，y=0、卜 2、3。 第1乃至第4副資料電路REGR1-0、REGR1-1、REGR1-2、 REGR1-3之輸出節點RCD1係共通連接，且該連接節點RCD1 係連接於P通道MOS電晶體TP2的閘極。同樣地，第5乃至第 8 副資料電路 REGR2-0、REGR2-1、REGR2-2、REGR2-3 的輸出 節點RCD2亦共通連接，且該連接點RCD2係連接於P通道 MOS電晶體TP3。 P通道MOS電晶體TP13、TP14係具有在程式/消除完成檢測 時，依據控制信號COMHn而將節點RCD1、RCD2予以前置充 電之功能。亦即，令控制信號COMHn為“L”，且將節點 RCD1、RCD2予以設定成電源電位Vdd之後，令控制信號 COMHn為“L”，而將節點RCD1、RCD2作成浮動的狀態。此 時，P通道MOS電晶體TP2、TP3係呈現非導通狀態。 N通道MOS電晶體TN15係具有在程式/消除完成檢測時， 將節點NCOM設定成接地電位Vss之後，作成浮動的狀態之 功能。MOS電晶體TN15係由控制信號NCOML而控制。 在程式/消除完成檢測時，對應於未充分進行寫入/消除 的記憶胞之副資料電路，係將共通節點RCD1或共通節點 RCD2的電位準位自“η”降低至“l”。 因此’在至少存在有丨個未充分進行寫入/消除之記憶胞 時，P通道MOS電晶體Tp2或p通道MOS電晶體TP3即呈現導 1247427 通狀態’其節點NCOM係自“L”而形成“H”，且FLAG係形成 uL”。 另一万面，在對全部的記憶胞而充分地進行寫人/消除時 ，全部的副資料電路係將共通節點RCD1、RCD2之電位準位 維持於“H”狀態。因此，節點NCOM係保持“L”之原狀， FLAG則形成“η”狀態。 .、 如此，藉由檢測FLAG的電位準位之措施，即能對被選擇 《全體的1己憶胞，調查是否能確實地進行寫入/消除。 本例係將8個副資料電路予以匯整成_，且在此等8個之 =田“料兒路，進行程式’消除完成檢測，亦即肌〇的電 壓準位之檢測。 如此’將8個副資料電路予以匯整成_，係因為以❹ 万；此等8個副資料電路之8行單位，而進行冗餘電路之記^ ::二替f广故。、亦V當切斷保險絲元件(以虛線而圍繞的 °、刀日，’連接於此等8個副資料電路之記憶胞，係怪常來 成非選擇狀態’並選擇冗餘區域的預備記憶胞以取代此。/ 因此，以對應於n(n係自然數）個副資料電路之晴單位而 ==路之記憶胞的替換時，係將n個副資料電路予以 又？㈣係形成對應於全部的行之共通節點之狀 如，咖路2係由鄕個副資料電路 ： 副資料電路作為冗餘替換的1單位時，在晶片：係;= _8所以電路。而且，此等切個之電 郎點FRAG。 ％接万、兴通 88037 -23- 1247427 (5)資料電路之構成例 圖9係表示資料電路内之副資料電路之構成例。 本例係資料電路為由複數個（例如4256個）副資料電路所構 成，且各副資料電路係具有如圖9之構成。 副資料電路REGR係具有4個資料記憶部DS1、DS2、DS3、 DS4。使用此等資料記憶部DS1、DS2、DS3、DS4，並對被 選擇之1記憶胞，執行2位元資料之讀取動作和程式動作。 程式動作係含有寫入動作或驗證動作等。 此外，副資料電路係相對於由第偶數個之1條位元線和第 奇數個之1條位元線所組成之2條位元線而設置1個。第偶數 個之位元線BLek係經由N通道MOS電晶體Qnl而連接於副資 料電路REGR，而第奇數條之位元線BLok係經由N通道MOS 電晶體Qn2而連接於副資料電路REGR。 由於當控制信號BLSe為“H”，且控制信號BLSo為“L”時， 則N通道MOS電晶體Qnl係呈現導通狀態，故第偶數條之位 元線BLek係電氣性地連接於副資料電路REGR。此外，由於 當控制信號BLSe為“L”，且控制信號BLSo為“H”時，則N通 道MOS電晶體Qn2係呈現導通狀態，故第奇數條之位元線 BLok係電氣性地連接於副資料電路REGR。 又，控制信號BLSe係共通地輸入至連接於第偶數條之位 元線BLek之MOS電晶體Qnl的閘極，而控制信號BLSo係共通 地輸入至連接於第奇數條之位元線BLok之MOS電晶體Qn2。 圖10係表示圖9之副資料電路之電路例。 本例係對應於圖9而表示1行份（對應於2條位元線BLek、 88037 -24- 1247427 BLok)之副資料電路。 副資料電路REGR係具有4個資料記憶部DS1、DS2、DS3、 DS4 〇 資料記憶部DS1係由消耗型n通道MOS電容器C1所構成。 資料記憶部DS2係由N通道MOS電晶體Qn8所構成。資料記 憶部DS3係由具有時脈同步式反相器cil、CI2之CMOS正反 咨電路所構成’而資料記憶部DS4係由具有時脈同步式反相 器CI3、CI4之CMOS正反器電路所構成。 MOS電容器C1之一端係經由N通道MOS電晶體Qn5、Qnl、 Qn2而連接於位元線BLek、BLok，而其另一端係連接於接地 點Vss。MOS電晶體Qn5係用以進行位元線Qni、Qn2側的節 點N1和MOS電容器Cl側的節點N2之電氣性連接/切斷之箝位 電晶體。 當控制信號BLCLAMP為“H”時，MOS電晶體Qn5係呈現導 通狀態，例如，第偶數條之位元線BLek係連接於MOS電容 器C1的一端。此時，控制信號BLSe係設定成“H”、而控制 信號BLSo係設定成“L”。此外，此時該控制信號BIASe係設 定成“L”，而控制信號BIASo.設定成“η，，，且偏壓電位（例 如’接地電位）BLCRL係供應於第奇數條之位元線BLok。 此外，當第奇數條之位元線BLok係電氣性地連接於MOS 電容器Cl的一端時，控制信號BLSe係設定成“L，，，而控制信 號BLSo係設定成“η”。此外，此時該控制信號BIASe係設定 成“H”，而控制信號BIASo係設定成“L”，且偏壓電位（例如 ，接地電位）BLCRL係供應於第偶數條之位元線BLek。 88037 -25- 1247427 當控制信號BLCLAMP為“L”時，由於M0S電晶體Qn5係呈 現非導通狀態，故位元線Qn卜Qn2側的節點犯和％…電容 器C1側的節點N2之間，係被電氣性地切斷。 N通道MOS電晶體Qn6係連接於MOS電容器ci的一端。 MOS電晶體Qn6係用以將M〇s電容器c丨的一端予以充電成前 置充電電位VPRE之元件。當控制信號blprh為“η”時，則 MOS電容器C1的一端係充電成前置充電電位^肪。 N通道MOS電晶體Qn8係經由N通道M〇s電晶體你7而連接 於MOS電答器C1的一端。當控制信號j^g為“ H，，，亦即M〇s =晶體Qn7呈導通狀態時，則M〇s電晶體Qn8係依據記憶於 /、料记U 4 DS2之只料之值，而強制性地將M〇s電容器之 一端的電位作成VREG。 例如，§记丨思於資料記憶部DS2的資料為“丨，，，亦即， MOS %曰曰髖〈閘極準位為“H”時，而控制信號係形成 Η時’則MOS電容器C1的一端係強制地被設定成VR£G。 此外，爵圯fe於資料記憶部DS2之資料為“〇,，，亦即M〇s電 晶體之閘極準位為“L”時，則M〇s電容器〇之一端的電位係 不受VREG所影響。 貝料记fe邵DS3、DS4係如上述，均由CM〇s正反器電路所 構成。 N通通MOS電晶體Qnll係用以補償資料記憶部DS3内之 CMOS正反态電路之2個輸入端子，亦即用以補償時脈同步 式反相器CI1、CI2之輸入端子的電位之元件。此外，n通道 M〇S電晶體Qnl3係用以補償資料記憶部DS4内之CMOS正反 88037 -26- 1247427 器電路之2個輸入端子，亦即用以補償時脈同步式反相器 CI3、CI4之輸入端子的電位之元件。 MOS電晶體Qnll係由控制信號EQ1而控制，而MOS電晶體 Qnl3係由控制信號EQ2而控制。 時脈同步式反相器CI1係同步於時脈信號SEN卜SENln而作 動，時脈同步式反相器CI2係同步於時脈信號LAT1、LATln而 作動，時脈同步式反相器CI3係同步於時脈信號LAT2、LAT2n 而作動，時脈同步式反相器CI4係同步於時脈信號SEN2、 SEN2n而作動。 又，信號係意味著將信號“***”之準位施以反轉之 反轉信號。此外，作為時脈同步式反相器CI1、CI2、CI3、 CI4之構成例，係例如圖11所示。 圖11之時脈同步式反相器係當時脈信號CLK為“H”，而時 脈信號CLKn為“L”時，作為CMOS反相器而作動。在時脈信 號CLK為“L”，而時脈信號CLKn為“H”時，則輸入信號IN和 輸出信號OUT係互無關係。 在資料記憶部DS1和資料記憶部DS3之間，亦即CMOS電容 器C1的一端（節點N2)和時脈同步式反相器CI1的輸入端子（節 點N3)之間，係連接著作為開關元件之N通道MOS電晶體 QnlO。MOS電晶體QnlO係由控制信號BLC1而控制，並使用 於用以進行資料記憶部DS1和資料記憶部DS3之間之資料的 傳送。 在資料記憶部DS2和資料記憶部DS3之間，亦即，N通道 MOS電晶體Qn8的閘極和時脈同步式反相器CI1的輸入端子 88037 -27- 1247427 之間，係連接著作為開關元件之N通道MOS電晶體Qn9。 MOS電晶體Qn9係由控制信號DTG而控制，並使用於用以將 記憶於資料記憶部DS3的資料傳送至資料記憶部DS2。 在資料記憶部DS1和資料記憶部DS4之間，亦即，CMOS電 ， 容器C1的一端（節點N2)和時脈同步式反相器CI4的輸入端子 _ * (節點N4)之間，係連接著作為開關元件之N通道MOS電晶體 Qnl2。MOS電晶體Qnl2係由控制信號BLC2而控制，並使用 於用以進行資料記憶部DS1和資料記憶部DS4之間之資料的 φ 傳送。 N通道MOS電晶體Qnl4係用以重置資料記憶部DS4的資料 之元件。例如，寫入動作進行時，MOS電晶體Qnl4係在寫 入資料為輸入至資料記憶部DS4之前，將資料記憶部DS4的 狀態設定成“1”之資料保持之狀態，亦即將節點N4設定成 “H”之狀態。 具體而言，當控制信號PRST形成“H”時，則時脈同步式反 相器CI4的輸出端子係形成“L”，而節點N4係形成“H”狀態。 φ 資料記憶部DS4係經由作為行選擇開關之N通道MOS電晶 體Qnl5、Qnl6而連接於I/O線（資料線）IO、nIO。 由行位址信號所選擇之行係由於行選擇信號CSLK(K=0、1 ^ 、…4255)為形成“Η”狀態，故該選擇之行内的資料記憶部 DS4和I/O線10、nIO係作電氣性地連接。 Ν通道MOS電晶體Qnl7係用以依據記憶於資料記憶部DS3 的資料，而決定共通節點PCD的準位之元件。 例如，程式“0”時，“0”資料係記憶於資料記憶部DS3。亦 88037 -28- 1247427 即，由於節點N4係“ L，，，節點奶係‘见，之狀態，故N通道 MOS私日日體Qni7係呈現導通狀態，並將共通節點pc〇之準位 作成“L”。在驗證讀取時，若確實寫入“〇，，資料於記憶胞， 則由於讀取資料係形成“Γ，，故“，，資料係記憶於資料記憶 部DS4。亦即，由於節點蝌係改變成“Η”狀態，而節點奶係 改變成“L”狀態，故Ν通道M〇s電晶體Qnn係呈現非導通狀 態，並將共通節點PCD之準位作成“ H”。 又’有關於詳細之動作則容於後述。 在上述之說明當中，有關於資料係存在著“〇，，和“丨，，，而 有關於節點之準位係存在著“L”和“H”，其兩者之關係，“〇，， 係相當於“L”，“ 1，，係相當於“η”。 此外’本例係在i行内配置有2條位元線BLek、BL〇k，且 在忒2條位元線BLek、BLok連接著1個副資料電路。如此， 連接2條位元線BLek、BLok於1個副資料電路之理由係為了 達成①防止在讀出時，互相鄰接之位元線間產生因電容結 合之雜訊（遮蔽位元線讀出方法之採用），②減少資料電路 之數量’並達成晶片面積之縮小等目的。 (6)字組線控制電路之構成例 圖丨2係表示字組線控制電路之構成例。 記憶胞陣列1係由配置於γ方向之複數個記憶胞區塊所構 成。各個記憶胞區塊係具有配置於X方向之複數個^^^單 元。有關於記憶胞陣列和NAND單元單位之電路例係如圖3 所示。 ° 但’本例係1區塊内的字組線WL1、…WL16之數量為以16 88037 -29- 1247427 條為前提’而與上述之例（圖3)不同。其中，由於該點並非 特別重要之點，故僅簡略說明。 本例係對應於1個記憶胞區塊而設置1個列位址解碼器和j 個字組線驅動器。 例如，第1記憶胞區塊内之字組線WL1、…WL16和選擇閑 極線SGI、SG2係連接於第1字組線驅動器RMAIN1，而第1字 組線驅動器RMAIN1係接受決定第1記憶胞區塊的選擇/非選 擇之第1列位址解碼器RADD1的輸出信號（解碼結果）。 如此’第i個（i=l、2、…）記憶胞區塊内之字組線^ WU6和選擇閘極線SG1、SG2係連接於第丨個字組線驅動器 RMAINi，而第i個字組線驅動器係接受決定第丨個記 十思胞區塊的選擇/非選擇之第i個列位址解碼器之輸出 信號（解碼結果）。 此處，本例係將字組線驅動器予以配置於記憶胞陣列1的 兩側（X方向之2個端部）。 具體而言，對應於第奇數個記憶胞陣列區塊之字組線驅 動器RMAIN1、RMAIM3、…，係配置於記憶胞陣列i的χ方 向之2個端部之中之一方（左側），而對應於第偶數個記憶胞 陣列區塊之字組線驅動器RMAJN2、_八取4、…，係配置於 記憶胞陣列1的X方向之2個端部之中之另一方（右側）。 ，此，藉由配置字組線驅動器RMAINi於記憶胞陣列1的 兩、场之拓施，即能輕易地進行字組線驅動器的設計 (或增大佈局的自由度）。亦即，本例之情形，1個字組線驅 動器係對有關於γ方向，而能確保記憶胞區塊2個份之佈局
88037 -30- 1247427 空間。 此外，1個記憶胞區塊内之字組線WL1、…WL16和選擇閘 極線SGI、SG2，由於係藉由對應於該記憶胞區塊之字組線 驅動器，而能恆常自記憶胞陣列i的一方側（或另一方侧）進 行驅動，故有關於選擇之區塊内的特定之1個ΝΑΝ〇單元内 之記憶胞和選擇電晶體，不致於產生供應驅動信號之時序 的偏移。 另一方面，列位址解碼器RADDi (i=1、2、…）係僅配置於 記憶胞陣列1的X方向之2個端部之中之一方（單側）。該情形 時’由於僅將用以供應列位址信號於列位址解碼器 <信號線（位址匯流排），予以配置於記憶胞陣列丨的單側即 可，故能減少位址匯流排之面積，其結果，即能對晶片面 積之縮小產生貢獻。 亦即，假設和字組線驅動器同樣地，分別將列位 址解碼器RADDi予以配置於記憶胞陣列Η々χ方向之2個端部 時，則有關於位址匯流排，亦必須分別配置於記憶胞陣列i 的X方向之2個端邵，而不利於晶片面積之縮小。 僅將列位址解碼器RADDi配置於記憶胞陣列1的X方向之2 個场4之中之方（單側）的結果，本例係信號線22為配置 於記憶胞陣m上。信號線22係使用於用以將對應於第偶數 個圯fe、胞陣列區塊之列位址解碼器、···之 輸出信號（解碼結杲）， /L , J bCADS 丁以供應於字組線驅動器 RMAIN2 > RMAIN4 ° 及仏號、、泉22係在通常作f力時，傳送信號。因此 88037 *31- 1247427 ，在通常作動時，必須使該信號線22的電位不致於對記憶 胞的動作產生不良影響。又，有關於能使信號線22的電位 不致於對記憶胞的動作產生不良影響之列位址解碼器 RADDi和字組線驅動器RMAINi，則容於後述。 電位產生電路9A係具有升壓電路（充電泵電路），例如， 產生寫入動作時所使用之寫入電位Vpp或傳送電位Vpass。 電位產生電路9A係連接於切換電路9B。切換電路9B係具有 將寫入電位Vpp、傳送電位Vpass、晶片内電源電位Vdd、以 及接地電位Vss等之電位，予以分配於對應於字組線WL1 、…WL16之信號線CGI、."CG16之功能。 信號線CGI、_"CG16係連接於字組線驅動器RMAINi。亦即 ，信號線CGI、一0016係經由字組線驅動器RMAINi内的電位 傳送用電晶體HNtl、HNt2、…HNtl6(後述）而連接於字組線 WL1、".WL16。 (7)列位址解碼器和字組線驅動器之電路例 圖13係表示對應於第奇數個記憶胞區塊而設置之列位址 解碼器的主要部份。 該列位址解碼器RADD1其正確上係具有區塊解碼器之功 能。亦即，例如選擇第1記憶胞區塊時，則列位址信號 AROWi、…AROWj之全體係形成“H”，而輸出信號RDECAD係 形成“H”狀態。 圖14係表示對應於第奇數個記憶胞區塊而設置之字組線 驅動器的主要部份。 字組線驅動為RMAIN1的主要構成要件係南電壓切換電路 88037 -32- 1247427 26、以及傳送用MOS電晶體HN5、HN6、HNU、…HNtl6。 高電壓切換電路26係具備： 第1升壓單元，其係由MOS電容器DHN4和MOS電晶體IHN1 所組成；以及 弟2升壓單元，其係由m〇s電容器DHN5和MOS電晶體IHN2 所組成。 M〇S電晶體HN3的閘極係連接於M〇s電晶體IHN1、IHN2之 連接節點B。此時，由於MOS電晶體HN3的閘極和源極的電 位準位係持續維持反相，並同步於時脈信號〇wc，而逐漸 使各節點A、B、傳輸器G1的電位上升，故能提升其升壓效 率。 咼電壓切換電路26係在列位址解碼器RADD1的輸出信號 RDECAD為“H”時’即形成作動狀態。亦即，當輸出信號 RDECAD為“H”時，NAND電路NAND1的輸出信號係形成和時 脈信號Owe反相之時脈信號。NAND電路NAND1之輸出信號 係施加於MOS電容器DHN4、DHN5的一端。 其結果’施加升壓電位於傳送用MOS電晶體HN5、HN6、 HNU、…HNtl6的閘極，而傳送用M0S電晶體hn5、 、…ΗΜ16係形成導通狀態。 當列位址解碼器RADD1的輸出信號RDECAD係“H”時，則 MOS電晶體HN7、HN8係形成非導通狀態。此時，信號線 SGD、SGS係例如形成晶片内電源電位vdd，且該vdd係經由 傳送用MOS電晶體丽5、HN6而供應於選擇閘極線SGI、SG2。 此外，仏號線CGI、CG2、…CG16係藉由切換電路9B(參閱 88037 -33- 1247427 圖i) ’分別因應於各動作模式而設定成特定電位。此外， 信號線CGI、CG2、…CG16的電位係經由傳送用M〇s電晶體 HNtl、…HNtl6而供應於字組線wlj、wl2、…WL16。 圖15係表示對應於第偶數個記憶胞區塊而設置之列位址 解碼器之主要部份。 列位址解碼器RADD2係含有和圖π的列位址解碼器radDI 相同的電路。亦即，以虛線Xi所圍繞之部份的電路係和圖 13的列位址解碼器RADD1相同。又，在圖15當中，和圖13相 同的部份係賦予相同的符號。 為列位址解碼為RADD2係具有反相器14、時脈反相器 CINV3、CINV4、以及消耗型高電壓n通道MOS電晶體DHN6、 DHN7 〇 時脈反相器CINV4係具有在消除時，將對應於選擇之記憶 胞區塊之列位址解碼器的輸出信號RDECADS (圖12之信號線 22的電位）作成接地電位Vss，並將對應於非選擇之記憶胞 區塊之列位址解碼器的輸出信號RDECADS作成晶片内電源 電位Vdd之功能。 MOS電晶體DHN6係具有將後述之圖16的電晶體DHN9和信 號線22(參閱圖12)均作成浮動的狀態之功能。 在消除時，被選擇之記憶胞區塊係信號RDECADS1為形成 “H (Vdd)”，而非選擇之記憶胞區塊係信號RDECADS1為形成 “L(Vss)，、 假設，當供應該信號RDECADS1於記憶胞陣列上之信號線 22(參閱圖12)時，則非選擇之記憶胞區塊係記憶胞陣列上的 1247427 信號線22(參閱圖12)為形成“L(Vss)”。 該情形時，藉由單元阱和字組之電容耦合而供應消除電 位Vem於單元阱時，當欲使非選擇之記憶胞區塊的字組線 的電位上升時，則由於接地電位Vss之信號線22(圖12)的影 響，而使字組線的電位無法充分地上升。 本例由於係設置時脈反相器CINV4，故在進行消除時，被 選擇之記憶胞區塊係輸出信號RDECADS為形成“L (Vss)”，而 非選擇之記憶胞區塊係信號RDECADS為形成“H (Vdd)”。 亦即，非選擇之記憶胞區塊中，其記憶胞陣列上之信號 線22(參閱圖12)係形成“H (Vdd)”，而且，藉由MOS電晶體 DHN6和MOS電晶體DHN9(圖16)之截止作用而形成浮動的狀 態。 因此，藉由單元阱和字組線的電容耦合而使非選擇之記 憶胞區塊内之字組線的電位上升時，則晶片内電源電位Vdd 之信號線22(圖12)的影響係變少，且能使字組線的電位充分 上升。 圖16係表示對應於第偶數個記憶胞區塊而設置之字組線 驅動器的主要部份。 在字組線驅動器RMAIN2的主要構成要件之中，有關於高 電壓開關電路26和傳送用MOS電晶體HN5、HN6、HNtl、… HNtl6，係和圖14所示之字組線驅動器RMAIN1相同。亦即， 以虛線X2而圍繞之部份的電路係和圖14的列位址解碼器 RADD1大致相同。又，在圖16當中，和圖14相同的部份係 賦予相同之符號。 88037 -35- 1247427 字組線驅動器RMAIN2係具有時脈反相器CINV5、CINV6、 CINV7、消耗型高電壓N通道MOS電晶體DHN8、DHN9、以及 增強型P通道MOS電晶體TP6、TP7。 時脈反相器CINV7係具有在進行消除時，能將對應於被選 擇之記憶胞區塊之列位址解碼器的輸出信號RDECADS (圖12 之信號線22的電位），自接地電位vss而回復至晶片内電源 電位Vdd，並將對應於非選擇之記憶胞區塊之列位址解碼器 之輸出“號RDECADS ’自晶片内電源電位vdd而回復至接地 電位Vss之後，作為信號RDECADS2而供應於虛線X2内的電 路之功能。 MOS電晶體DHN9係具有將信號線22(參閱圖12)和圖15之 電晶體DHN6均作成浮動的狀態之功能。 如此，圖15之列位址解碼器RADD2内之反相器14、時脈反 相器CINV3、CINV4、以及消耗型高電壓N通道MOS電晶體 DHN6、DHN7，和圖16之字組線驅動器RMAIN2内之時脈反 相器CINV5、CINV6、CINV7、消耗型高電壓N通道MOS電晶 體DHN8、DHN9、以及增強型P通道MOS電晶體TP6、TP7， 係用以達成相同之目的而成對使用。 又’圖13乃至圖16雖係作為電源電位而供應vdd(較外部 電源電位Vcc更低之晶片内電源電位）於此等之電路，但， 例如亦可供應外部電源電位VCC作取代。 (8)有關於信號線22的電位準位 繼之，說明有關於在各動作模式當中，信號線22(參閱圖 12)的電位準位係形成何種情形。又，此處係僅說明有關於 88037 -36- 1247427 信號線22的電位準位。 本例係信號線22(圖12)為將對應於第偶數個記憶胞區塊 之列位址解碼器（圖15)和字組線驅動器（圖16)作連接。因此 ，參閱圖15和圖16而說明有關於傳送信號線22(圖12)之字組 線驅動器選擇信號RDECADS的電位準位。 列位址解碼器RADD2的輸出信號RDECADS之電位準位， 係因動作模式而異。 消除動作以外的動作（寫入、讀取、驗證讀取），係將 R0WERASE1B、R0WPR0G1、R0WERASE2B、ROWERASE3n、 ROWGATE，分別設定成電源電位Vdd(較外部電源電位Vcc更 低之晶片内電源電位。但，外部電源電位Vcc亦可。），並 將 R0WERASE1、R0WPR0G1B、R0WERASE2 分別設定成接地電 位 Vss 〇 此時，時脈反相器CINV3、CINV5、CINV6係形成作動狀態 ，且時脈反相器CINV4、CINV7係形成非作動狀態。此夕卜， MOS電晶體TP6係形成非導通狀態。 被選擇之記憶胞區塊中以虛線XI而圍繞之部份的輸出信 號RDECADS1，係形成“H”，亦即，晶片内電源電位Vdd，且 列位址解碼器RADD2之輸出信號RDECADS亦形成“H”，亦即 形成晶片内電源電位Vdd。 另一方面，非選擇之記憶胞區塊中以虚線XI而圍繞的部 份之輸出信號RDECADS1，係形成“L”，亦即形成接地電位 Vss，且列位址解碼器RADD2的輸出信號RDECADS亦形成“L” ，亦即接地電位Vss。 88037 -37- 1247427 因此，消除動作以外之動作中，係配置於非選擇之記憶 胞區塊内之記憶胞陣列上的信號線22(參閱圖12)係接地電位 Vss、非選擇之記憶胞區塊内之選擇閘極線SGI、SG2亦形成 接地電位Vss，且此等之信號線22、SGI、SG2係具有作為位 元線和字組線之間的遮蔽線之作用。其結果，能減低傳送 位元線的資料所產生之耦合雜訊。
消除動作係將 R0WERASE1B、R0WPR0G1、P0WERASE2B、 R0WERASE3n、ROWGATE分另ij設定成接地電位Vss，並將 ROWERASm、R0WPR0G1B、ROWERASE2 分別設定成晶片内電 源電位Vdd(電源電位Vcc亦可）。 此時，時脈反相器CINV4、CINV7係形成作動狀態，而時 脈反相器CINV3、CINV5、CINV6係形成非作動狀態。此夕卜， MOS電晶體TP6係形成導通狀態。
選擇之記憶胞區塊中係以虛線XI而圍繞之部份的輸出信 號RDECADS1係形成“H”，亦即晶片内電源電位Vdd，且列位 址解碼器RADD2之輸出信號RDECADS係形成“L”，亦即接地 電位Vss。 另一方面，非選擇之記憶胞區塊中以虛線XI而圍繞的部 份之輸出信號RDECADS1係形成“L，，，亦即接地電位Vss，且 列位址解碼器RADD2之輸出信號RDECADS係形成“H”，亦即 晶片内電源電位Vdd。 此外，由於ROWGATE係接地電位Vss，故非選擇之記憶胞 區塊内之信號線22(參閱圖12)，當其電位（RDECADS的電位） 形成1〜1.5 V程度時，則MOS電晶體DHN6、DHN9係藉由耦合 88037 -38- 1247427 而形成浮動的狀態。 如此，消除動作中配置於非選擇之記憶胞區塊内之記體 胞陣列上之信號線22(參閱圖12)係K1.5 v，而且形成浮動的 狀態。亦即，供應消除電位Vera於單元阱時，由於信號線 22(圖12)的電位亦和字組線同樣地，藉由電容耦合而上， 故信號線22(圖12)並無法抑制字組線的電位之上升之情形。 因此，供應消除電位Vera於單元阱時，藉由單元阱和字 組線之間的電容耦合，即能獲得易於使非選擇之記憶胞區 塊内之字組線的電位上升之功效。 此外，伴隨於此，由於並無法產生較大的電場於非選擇 之記憶胞區塊内之記憶胞的通道氧化膜之情形，故能防止 非選擇之記憶胞區塊之錯誤消除。 然而，圖15之虛線X内之保險絲元件（圖13之保險絲元件 亦相同），在將對應於該保險絲元件（列位址解碼器）之記憶 胞區塊作成使用者用所使用之通常的記憶體區域時，則無 法切斷。 但，在將對應於該保險絲元件（列位址解碼器）之記憶胞 區塊’例如作成記憶有裝置·代碼之R〇M · ]5乙〇(：^區域時， 則切斷該保險絲元件，且使用者對於汉〇]^ · BL0CK區域即無 法自由地進行寫入/消除。 該ROM.BLOCK區域係具有如下之意義。 近年來’ NAND型快閃記憶體係被使用於各種電子機器之 記憶體。但，藉由電話通信而用以記憶音樂資訊之記憶體 等之NAND型快閃記憶體，亦有作為著作權相關的資料之記 88037 -39- 1247427 憶體而使用之情形。 因此，NAND型快閃記憶體為了防止不當之複製，而記憶 有晶片之編號，亦即裝置·代碼。 該裝置·代碼雖係各個NAND型快閃記憶體所具有者，但 ^ ，假設，若使用者能自由地將該裝置·代碼予以蓋寫時， 則無法達成裝置·代碼之原本之目的。 β ^ 因此，裝置·代碼係在製品出貨前，寫入至NAND型快閃 · 記憶體之ROM · BLOCK區域，並對ROM · BLOCK區域係作成 φ 使用者無法進行窝入/消除之狀態。亦即，構成ROM · BLOCK區域之記憶胞區塊係切斷保險絲元件。 據此，而作成一種構成，其係例如自資訊提供側之NAND 型快閃記憶體而欲將音樂資訊複製於資訊接收侧之NAND型 快閃記憶體時，則自資訊提供側之NAND型快閃記憶體而讀 出裝置·代碼，而若此情形和資訊接收側之NAND型快閃記 憶體的裝置·代碼相異時，即無法複製。 保險絲元件係在將裝置·代碼程式設計於構成ROM · φ BLOCK區域之記憶胞區塊之正後，立即切斷。 假設，在未切斷保險絲元件之狀態下，若進行出貨前試 驗，則該試驗係能使裝置·代碼被消除。 ，# 亦即，出貨前試驗係為了縮短試驗時間，而同時選擇全 部之區塊，並進行寫入/消除。亦即，由於全部之列位址信 號AROWi、…AROWj係形成“H”，故若未切斷保險絲元件時 ，即使CMDROMBA為“L”，而RDECADS1亦形成“H”（圖13係 RDECAD為“H”），並選擇構成ROM · BLOCK區域之記憶胞區 ί) 4 (：i 88037 -40- 1247427 塊。 另一方面，在出貨前試驗當中，即使全部之列位址信號 AROWi、…AROWj均形成“H”，若切斷保險絲元件時，由於 CMD ROMBA係 “L”，故 RDECADS1 係形成 “L，，（圖 13 係 RDECAD ♦ 為“L”），則構成ROM · BLOCK區域之記憶胞區塊並不被選擇。 即使切斷保險絲元件，亦有必要讀出記憶於ROM · BLOCK ” 區域之裝置·代碼。 · 相對於ROM · BLOCK區域之資料讀出，係能藉由將CMD ❿ ROMBA作成“H”而達成。亦即，當CMD ROMBA係“H”，且 ROM · BLOCK區域内之AROWi、…AROWj係形成“H”時，則選 擇構成ROM · BLOCK區域之記憶胞區塊。 此外，即使在切斷保險絲元件之後，因輸入特殊指令而 將CMD ROMBA、以及ROM · BLOCK區域内之AROWi、… AROWj作成“H”，則亦有可能蓋寫ROM · BLOCK區域内的資 料。該情形時，將CMD ROMBA作成“H”之指令，其對一般 使用者並未公開化，而無法進行不當之ROM · BLOCK區域内 φ 的資料之蓋寫。 又，本例雖說明切斷ROM.BLOCK區域之保險絲之情形， 但，圖13之保險絲或圖15的虛線X内之保險絲，當記憶胞區 ，. 塊有不良之區塊時，則亦被切斷。此時，該不良區塊以由 « · 冗餘電路而替換成預備之區塊。 3.基本動作之說明 以下，詳細說明有關於程式等之各動作模式之本發明的4 值NAND單元型快閃記憶體（圖1)的主要部份，特別是資料 04 ί 88037 -41 - 1247427 電路（圖10)的動作。 在進行動作的說明之前，首先簡單說明有關於記憶胞之 臨限值電壓和程式設計/讀取方法之一例。 (1)記憶胞的臨限值電壓和程式設計/讀取方法 圖17係表示4值NAND單元型快閃記憶體之記憶胞的臨限 值電壓（Vth)的分佈。 在1個記憶胞係記憶著2位元資料（4值資料）。本例係如上 述’將2位元資料作成“11”、“10”、“00”、“01”。2位元資料 之中之1位元係作為邏輯下位頁資料（以□而表示），此外， 另外之1位元係作為邏輯上位頁資料（以〇而表示），而記憶 於相同的記憶胞。 2位元資料（“11”、“10”、“〇〇”、“〇1”）和記憶胞之臨限值電 壓的關係，係形成圖17所示之關係。 11 ’’係消除狀態。消除狀態係邏輯下位頁資料之值和邏 輯上位頁資料之值均形成“1”。消除狀態之記憶胞係具有負 的臨限值電壓Vth。 10 、00 、“〇1 ”係寫入狀態。寫入狀態之記憶胞係具有 正的限值電壓Vth。此外，寫入狀態之中，“ 1〇，，狀態係具 有最低的臨限值電壓，“〇1，，狀態係具有最高的臨限值電壓 ，而“00’’狀態係具有“10”狀態和“01”狀態之間的臨限值電壓。 2位元資料係如上述，由邏輯下位頁資料和邏輯上位頁所 組成’並藉由2次之寫入動作而寫入至記憶胞。 首先’進行邏輯下位頁資料之程式設計。 最初’全邵之記憶胞係作成消除狀態，亦即“ 11，，狀態。 042 88037 -42- 1247427 此後，如圖18所示，當進行邏輯下位頁資料的程式設計時 ，則記憶胞之臨限值電壓Vth的分佈，係因應於窝入資科 (邏輯下位頁資料）之值（“1”、“〇，，）而區分成2個。 亦即，在邏輯下位頁資料為“ ！，，時，因將位元線作成 “H”（字組線係寫入電位），而未施加高電場於記憶胞之通道 氧化膜，而可防止記憶胞的臨限值電壓vth的上升。其結果 ，圮憶胞係維持消除狀態（“U，，狀態）(邏輯下位頁資料“丨，，之 程式設計）。 另一万面，在邏輯下位頁資料為“〇，，時，因將位元線作成 “L”（字組線係窝入電位），而施加高電場於記憶胞之通道氧 化膜，並 >王入電子於浮動的閘極電極，而使特定量的程度 之記憶：的臨限值電壓驚上升。其結果，記憶胞係變化成 寫入狀怨（“ 10”狀態）(邏輯下位頁資料“〇，，之程式設計卜 此後，進行邏輯上位頁資料之程式設計。 邏輯上位頁資料之程式設計，係依據自晶片的外部而輸 入《寫入資料(亦即邏輯上位頁資料)和已施以程式設計於 記憶胞之邏輯下位頁資料而進行。 ^ 關於邏輯下位頁資料，係在施以邏輯上位頁資料 、弋十之則，自記憶胞而讀出至資料電路，而且予以 保持（内部資料下載）。 “Η=Γ，邏輯上位頁資料為“1，，時，因將位元線作 氧化Π 電位)，而未施加高電場於記憶㈣ 止记fe胞的臨限值電壓Vth的上升。立封 ’邏輯下位頁資料為T之™軸线)的讓 Θ43 88037 -43 - 1247427 係維持其“ 11 ”狀悲之原狀（邏輯上位頁資料“ 1 ”之程式設計） 。此外，邏輯下位頁資料為“〇，，之“ 10”狀態的記憶胞，係維 持其10狀怨之原狀（遂輯上位頁資料“ 1 ’’之程式設計）。 另一方面，如圖19所示，邏輯上位頁資料為“〇，，時，因將 位元線作成“L”，而施加高電場於記憶胞之通道氧化膜，並 注入電子於浮動的閘極電極，而使特定量的程度之記憶胞 的臨限值電壓Vth上升。其結果，邏輯下位頁資料為“丨，，之 “11”狀態（消除狀態）之記憶胞係變化成“01，，狀態（邏輯上位 頁資料“0”之程式設計）。此外，邏輯下位頁資料為“〇，，之 10狀悲之圮憶胞係變化成“〇〇”狀態（邏輯上位頁資料“〇，，之 程式設計）。 亦即，本例係當邏輯下位頁資料為“ 1 ”，而邏輯上位頁資 料為1時，則育料‘11”係寫入至記憶胞，而當邏輯下位頁 資料為“0”，而邏輯上位頁資料為“Γ，時，則資料“1〇，，係寫 入至記憶胞。此外，當邏輯下位頁資料為“丨”，且邏輯上位 頁資料為“G”時，資料“G1，，係寫人至記憶胞，而當邏輯下位 頁貝料為0 ，而邏輯上位頁資料為“〇，，時，則資料“〇〇，，係 寫入至記憶胞。 如此，藉由2次的程式設計動作，而記憶胞之臨限值電恩 Vth 的分佈係區分成 4個（“11”、“1〇5,、“〇〇”、“〇1”）。 土 本例係當邏輯上位頁資料為“〇，，時，則“u”狀態之記憶胞 係變化成“G1，，狀態，而“1G，，狀態之記憶胞係變化成“⑻，，狀態 (參閱圖19)。 此處，由圖19可理解，將“u”狀態改變成“〇1，，狀態時之臨 88037 -44、 1247427 限值電壓的變動量，係較將“10”狀態改變成“〇〇”狀態時之 臨限值電壓的變動量更大。亦即，由於對進行“〇〇”之程式 設計之記憶胞和進行“01”之程式設計之記憶胞，其寫入脈 衝係賦予相同的條件，故“00”之程式設計係較“01”之程式 設計更快結束。 該情形將“00”之程式設計結束後之“〇〇”之驗證讀取予以 省略，此後，僅進行“01”之驗證讀取，而亦能達成程式執 行時間之縮短。 又，在圖17當中，VcgvlO係“10”之驗證讀取所使用之讀取 電位，例如0.4 V。VcgvOO係“00”之驗證讀取所使用之讀取電 位（例如1.4 V)，VcgvOl係“01”之驗證讀取所使用之讀取電位 (例如2.4 V)。Vread係供應於非選擇之字組線的傳送電位。 記憶胞之臨限值電壓若未滿VcgrlO，則記憶胞的資料係 “11”，記憶胞之臨限值電壓係超過VcgrlO且低於VcgrOO時， 則記憶胞的資料係“ 10”，記憶胞之臨限值電壓係超過VcgrOO 且低於VcgrOl時，記憶胞的資料係“00”，而記憶胞之臨限值 電壓超過VcgrOl時，記憶胞的資料係形成“01”。 邏輯下位頁資料之通常的讀出，係能藉由2次的讀取動作 (“READ01”、“READ10”）而實現。READ01係作為讀取電位而使 用VcgrOl(例如2 V)之讀取動作，READ10係作為讀取電位而 使用VcgrlO(例如0V)之讀取動作。此外，邏輯上位頁資料之 讀出，係能藉由1次的讀出動作（READ “00”而實現。READ00 係作為讀取電位而使用VcgrOO(例如1 V)之讀取動作。 如此，本例係藉由合計3次之讀取動作，而能讀出2位元 1247427 資料，並能達成讀取時間的縮短或讀取動作的高速化。 (2)讀取動作 首先，說明有關於讀取動作。 ①計算機演算 圖20係表示讀取動作之計算機演算。 首先，當指令介面電路係當確認自主電腦所提供之讀取' 指令之後，則接受此資訊，而讀取指令係設定於狀態機器‘ (控制電路）内（步驟S1)。 此外’當位址信號係自主電腦而供應於記憶體晶片内時 ，則接受此資訊，而用以選擇讀取頁之位址係設定於狀態 機器内（步騾S2)。 當讀取指令和位址信號係設定於狀態機器内時，則在狀 態機器之控制下，步騾S3至步騾86為止之動作係自動地執 行。 進行邏輯下位頁資料的讀取時係如上述，執行2次的讀取 動作（“READ01”、“READ10”）（步驟S3〜S5)。此後雖詳細予以說+ 明，但，由READOi (Vcgr01=2 V)而讀出之讀取資料，係經由1 資料記憶部DS1而記憶於資料記憶部Ds^(Vegd()=() v)之資料雖係依存於讀取資料和資料記憶部ds3的資料， 但，自資料記憶部DS1而傳送至資料記憶部DS4。 . 進行邏輯上位頁資料之讀取時，係執行1;欠的讀出動作· (職D “00”)(步驟S3、S6)。此後雖詳細說明，但由麵〇〇 (VCgr〇㈣V)所讀^之讀取資料，係經由資料記憶部⑽而 傳送至資料記憶部DS4。 88037 -46- 1247427 記憶於資料記憶部DS4之讀取資料係經由I/O線ΙΟ、nl〇、 感測放大器、以及資料輸出入緩衝器而輸出至記憶體晶片 的外部。 ②動作波形之動作說明 以下，使用圖21的動作時序圖而進行具體的動作說明。 讀取動作係由邏輯下位頁資料之讀取動作和邏輯上位頁 資料之讀取動作所組成。 又，在圖21的動作時序圖當中，並無特別表示，“L”準位 係Vss(例如0 V)，“H”準位係Vdd(例如3 V)。此外，該動作時 序圖係作成一選擇1個區塊BLOCKi，並選擇該區塊BLOCKi 内的字組線WL2-i和第奇數條之位元線BLek之狀態（參閱圖3)。 [1]邏輯下位頁資料之讀取動作 邏輯下位頁資料之讀取動作係2次之讀取動作，亦即，由 “READ01”和“READ10”所組成。首先，進行“READ01”，繼而 進行 “READ10”。 “READ01”和“READ10”係分別由如下而構成： 有關於此等2個讀取動作所共通之資料讀取之部份（RCLK 1-E、SCLK 1-E、RRCV 1-E);以及 有關於各讀取動作所既有之資料傳輸之部份（EXCLK程 序）。 [1]-1 “READ01” “READ01”動作係將讀取電位（被選擇之字組線WL2-i之電 位）設定成VcgrOl (例如2 V)，並辨識記憶胞的資料是否為“01” 、或其以外的資料“11”、“10”、“00”之動作。 88037 -47- 1247427 [1]-1-1資料讀取 首先，分別供應傳送電位Vread(例如4.5 V)於位元線侧之 選擇閘極線SGD和非選擇之字組線WLO-i、WLl-i、WL3-i，並 供應讀取電位VcgrOl於被選擇之字組線WL2-i (RCLK 1-2)。 · 控制信號BLPRE係形成“Η”，且N通道MOS電晶體Qn6(圖 m Ψ 10)係呈現導通狀態。此外，藉由使控制信號BLCLAMP形成 ， Vclamp(例如2 V)，並使控制信號BLSe形成Vsghh(例如4.5 V)， · 而使第奇數條之位元線BLek能前置充電成特定電位（例如1 V φ 程度）。另一方面，由於控制信號BIASo係形成Vsghh(例如4.5 V)，故第偶數條之位元線BLok係固定於Vss(例如0 V)，並形 成具有遮蔽位元線之作用之狀態（RCLK 2-4)。 此後，控制信號BLCLAMP係形成Vss(例如0 V)。控制信號 BLPRE係形成“L”，而第奇數條之位元線BLek係形成浮動的 狀態（RCLK 5-7)。 當源極線側之選擇閘極線SGS的電位係設定成傳送電位 Vread時，則因應於被選擇之記憶胞的狀態，亦即因應於記 鲁 憶於該記憶胞之資料之值，而呈現出對位元線BLek的電位 之影響。 亦即，被選擇之記憶胞的資料係“11”、“10”、“00”時，係 _ . _ 依讀取電位VcgrOl而使該選擇之記憶胞形成導通狀態。因此 * 1 ，位元線BLek的電荷即產生放電，且位元線BLek的電位係 下降至0·8 V以下（選擇區塊内之非選擇之記憶胞係依Vread而 呈現導通狀態。）。 另一方面，被選擇之記憶胞的資料係“01”時，依讀取電 88037 -48- 1247427 位VcgrOl而該選擇之記憶胞係未呈導通狀態。因此，位元線 BLek的電荷並未產生放電，而位元線BLek係維持前置充電 電位（大約 1 V)(RCLK6-E)。 控制信號BLPRE係形成4.5 V程度，且藉由使控制信號 VPRE形成Vdd(例如3 V)，而資料記憶部DS1之電容器C1的一 端，亦即節點N2係充電成Vdd。此後，當控制信號BLCLAMP 係形成Vsense(例如1·8 V)時，貝資料記憶部DS1的電容器C1 之一端的電位，即產生如下之變化。 亦即，當位元線BLek的電位係保持前置充電電位（大約1 V)之原狀時（記憶胞的資料為“01”時），N通道MOS電晶體（箝 位電晶體）Qn5(圖10)係非導通狀態，且資料記憶部DS1之電 容器C1之一端的電位係維持於Vdd (“H”）。 另一方面，當位元線BLek的電位係0.8 V以下時（記憶胞的 資料為“11”、“10”、“〇〇”時），N通道MOS電晶體（箝位電晶 體）Qn5(圖10)係導通狀態，且資料記憶部DS1的電容器C1之 一端的電荷，係在位元線Blek產生放電，而其電位係下降 至較Vdd更低之值（“L”）（SCLK4-5)。 其結果，在資料記憶部DS1(電容器C1的一端），係記憶著 讀取電位VcgrOl之讀取資料。亦即，記憶胞的資料為“11”、 “10”、“00”時，係記憶著“L”，亦即“0”之資料，而記憶胞的 資料為“01”時，係記憶著“H”，亦即“1”之資料。 [1]小2資料傳輸 “READ01”動作係在資料記憶部DS1而讀出記憶胞的資料 之後，將記憶於該資料記憶部DS1之讀取資料，施以傳送至 1247427 資料記憶部DS3之資料傳輸。該動作係依據圖22所示之 EXCLK程序。 首先，控制信號SEN1、LAT1係均形成“L，，（EXCLK 6)，而 且，藉由使控制信號EQ1形成“H，，（EXCLK 7-8)，而可重置構 成資料記憶部DS3之反相器電路（圖1〇)之狀態。 此後，控制信號BLC1係形成4.5 V (EXCLK 9)，且N通道 MOS電晶體QnlO係形成導通狀態。其結果，資料記憶部DS1 和資料記憶部DS3係互相作電氣性地連接（圖1〇)。 當控制信號SEN1形成“H”時（EXCLK 10)，則記憶於資料記 憶邵DS1 (電容器C1的一端）之讀取資料，係經由MOS電晶體 QnlO，且藉由構成資料記憶部DS3之時脈同步式反相器CI1 而進行感測。此外，當控制信號LAT1係形成“H”時（EXCLK 11)，則該讀取資料係記憶於資料記憶部DS3(圖10)。 又，“READ01”動作係對連接於被選擇之字組線WL2-i之 4256個之記憶胞而同時進行。 [1]-2 “READ10，， “READ10”動作係將讀取電位（被選擇之字組線WL2-i的電 位）設定成VcgrlO(例如〇 V)，且辨識記憶胞的資料是否為 “11”、或其以外的資料“1〇，，、“〇〇，，、“01”之動作。 [1]-2-1資料讀取 首先，分別供應傳送電位Vread(例如4.5 V)於位元線側之 選擇閘極線SGD、以及非選擇之字組線WLO-i、WLl-i、WL3-i ，並供應讀取電位VcgrlO於被選擇之字組線WL2_I (RCLK1-2)。 控制信號BLPRE係形成“Η”，且N通道MOS電晶體Qn6(圖 1247427 10)係呈現導通狀態。此外，控制信號BLCLAMP係形成 Vclamp(例如2 V)，且因控制信號BLSe係形成Vsghh(例如4.5 V) ，而使第奇數條之位元線BLek前置充電成特定電位（例如1 V 程度）。另一方面，由於控制信號BIASo係形成Vsghh(例如4.5 、 V)，故第偶數條之位元線BLok係固定於Vss(例如0 V)，並形 成具有作為遮蔽位元線之作用之狀態（RCLK 2-4)。 < 此後，控制信號BLCLAMP係形成Vss(例如0 V)，而控制信 ” 號BLPRE係形成“L”，且第奇數條之位元線BLek係形成浮動 φ 的狀態（RCLK 5-7)。 當源極線側之選擇閘極線SGS的電位係設定成傳送電位 Vread時，則因應於選擇之記憶胞的狀態，亦即因應於記憶 於該記憶胞之資料之值，而呈現出對位元線BLek的電位之 影響。 亦即，選擇之記憶胞的資料為“11”時，依讀取電位VcgrlO 而該選擇之記憶胞係形成導通狀態。因此，位元線BLek的 電荷係產生放電，且位元線BLek的電位係下降至0.8 V以下 _ (選擇區塊内的非選擇之記憶胞係依Vread而形成導通狀態）。 另一方面，被選擇之記憶胞的資料為“10”、“00”、“01”時 ，依讀取電位VcgrlO而該選擇之記憶胞係未形成導通狀態。.、 因此，位元線BLek之電荷係未產生放電，而位元線BLek係 • « 維持前置充電電位（大約1 V)(RCLK 6-E)。 控制信號BLPRE係形成4.5 V程度，且控制信號VPRE係因 形成Vdd(例如3 V)，而使資料記憶部DS1的電容器C1之一端 ，亦即節點N2係充電成Vdd。此後，當控制信號BLCLAMP係 88037 -51- 1247427 形成Vsense(例如1.8 V)時，貝資料記憶部DS1之電容器Cl的 一端之電位係產生如下之變化。 亦即，位元線BLek的電位係保持前置充電電位（大約1 V) 之原狀時（記憶胞的資料為“10”、“00”、“01”時），N通道 _ MOS電晶體（箝位電晶體）Qn5(圖10)係非導通狀態，且資料
P 記憶部DS1之電容器C1的一端之電位係維持於Vdd (“H”）。 ·. 另一方面，當位元線BLek的電位係0.8 V以下時（記憶胞的 · 資料為“11”時），N通道MOS電晶體（箝位電晶體）Qn5(圖10)係 · 導通狀態，且資料記憶部DS1之電容器C1之一端的電荷係 在位元線Blek產生放電，其電位則下降至較Vdd更低之值 (“L，，)（SCLK4-5)。 其結果，在資料記憶部DS1(電容器C1的一端）係記憶著讀 取電位VcgrlO之讀取資料。亦即，記憶胞的資料係“11”時係 記憶著“L”，亦即“0”之資料，而記憶胞的資料為“10”、“00” 、“01”時係記憶著“H”，亦即“1”之資料。 [1]-2-2資料傳輸 φ “READ10”動作係在資料記憶部DS1而讀出記憶胞的資料 之後，依據資料記憶部DS3的資料，亦即依“READ01”而自 記憶胞讀出之讀取資料之值，而維持或強制性地改變資料 .、 記憶部DS1的資料之動作、以及此後，將記憶於資料記憶部 · a DS1之讀取資料施以傳送至資料記憶部DS4之資料傳輸。該 動作係依據圖23所示之EXCLK程序。 首先，控制信號DTG係形成4.5 V，且N通道MOS電晶體 Qn9(圖10)係形成導通狀態。其結果，資料記憶部DS2和資 88037 -52- 1247427 料記憶部DS3係互相作電氣性地連接，而資料記憶部DS3的 資料係傳送至資料記憶部DS2，亦即傳送至N通道MOS電晶 體 Qn8之閘極（EXCLK 2-4)。 此後，當控制信號REG形成“H”時，記憶於資料記憶部 DS1之讀取資料，亦即，依“READ10”而自記憶胞所讀出之 ， 0 * 讀取資料，係因應於記憶於資料記憶部DS3的資料之值而維 持或強制性地改變（EXCLK 3-4)。 例如，由於當記憶於資料記憶部DS3之資料為“0”時，則 φ N通道MOS電晶體Qn8之閘極的電位準位係形成“L”，故該N 通道MOS電晶體Qn8係形成非導通狀態（圖10)。因此，資料 記憶部DS1係維持依“READ10”而自記憶胞所讀出之讀取資 料之值的原狀。 此外，由於當記憶於資料記憶部DS3之資料為“1”時，N 通道MOS電晶體Qn8之閘極的電位準位係形成“H”，故該N通 道MOS電晶體Qn8係形成導通狀態（圖10)。因此，資料記憶 部DS1的資料係不論其依”READ10”而自記憶胞所讀出之讀 _ 取資料之值如何，而強制性地設定成“〇”。 此後，控制信號SEN2、LAT2係均形成“L”（EXCLK 6)，而 且藉由使控制信號EQ2形成“H”（EXCLK 7-8)，而重置構成資 · 料記憶部DS4之反相器電路（圖10)之狀態。 _ 此後，控制信號BLC2係形成4.5 V (EXCLK 9)，且N通道 MOS電晶體Qnl2係形成導通狀態。其結果，資料記憶部DS1 和資料記憶部DS4係互相作電氣性地連接（圖10)。 當控制信號SEN2形成“H”時（EXCLK 10)，則記憶於資料記 88037 -53- 1247427 憶部DS1(電容器Cl的一端）之讀取資料，係經由MOS電晶體 Qnl2，並藉由構成資料記憶部DS4之時脈同步式反相器CI4 而進行感測。此外，當控制信號LAT2形成“H”時（EXCLK 11) ，該讀取資料係記憶於資料記憶部DS4(圖10)。 .. 又，“READ10”動作係對連接於被選擇之字組線WL2-i之 、 4256個記憶胞而同時進行。 [1]-3彙總 ^ 圖25係簡單表示邏輯下位頁資料的讀取動作之讀取資料· φ 的流程之圖示。 “READ01”係作為讀取電位，並使用VcgrOl (例如2 V)而執 行讀取動作，並將此時之讀取資料予以記憶於資料記憶部 DS1。亦即，被選擇之記憶胞的資料係“11”、“10”、“00”時 ，電容器C1的一端（節點N2)的電位係形成“L”，而被選擇之 記憶胞的資料係“01”時，則電容器C1之一端（節點N2)的電 位係形成“H”（①）。 此後，資料記憶部DS1的資料係傳送至資料記憶部DS3， φ 並予以記憶（①）。 在結束“READ01”之時點，資料記憶部DS3的資料為“H”時 ，雖能判定記憶胞的資料為“01”，亦即邏輯下位頁資料為 ，\ “1”之情形，但，資料記憶部DS3的資料為“L”時，則記憶胞 的資料係“11”、“10”、“00”之中之任意1個，而無法將邏輯 下位頁資料之值予以特定。 因此，續接於“READ01”而執行“READ10”。 “READ10”係作為讀取電位，並使用VcgrlO(例如0 V)而執 88037 -54- 1247427 行讀取動作，並記憶此時之讀取資料於資料記憶部dsi。亦 即，被選擇之記憶胞的資料為“11”時，電容器〇1之一端（節 點N2)的電位係形成“L，，，而選擇之記憶胞的資料為“1〇，，、 “〇〇”、“οι”時，則電容器C1的一端（節點N2)之電位係形成、 但’當資料記憶部DS3的資料為“H”時，亦即，有關於記· · 憶胞的資料為“01”時，係將^^通道^^〇8電晶體Qn8作成導通 狀悲，並制性地將電容器C1的一端（節點N2)之電位予以 _ 改變成“H”(②）。 其結果，當被選擇之記憶胞的資料為“1Γ，、“ 〇1，，時，由 於貝料圮憶邵DS1的資料係形成“L”，故作為被選擇之記憶 胞的邏輯下位頁資料而被確認為“丨”。此外，當被選擇之記 憶胞的資料為“10”、“〇〇”時，由於資料記憶部DS1的資料係 形成“H” ’故作為被選擇之記憶胞的邏輯下位頁資料而被 確認為“0”(②）。 又，在該時點，“L”=“0”和“H，，=“l”之關係係反相之狀態 _ 。亦即形成和“h，，=“〇，，之關係。 此後’資料記憶部DS1的資料係傳送至資料記憶部DS4， 並施以記憶。資料記憶部DS4的資料係藉由使行選擇信號 ， CSLk(圖10)形成“H”，而輸出至I/O線（1〇、nI0)，並經由資… 料輸出入緩衝器而輸出至記憶體晶片的外部。 [2]邏輯上位頁資料之讀取動作
邏輯上位頁資料之讀取動作係1次之讀取動作，亦即由 “READ00”所形成。“readoo”係由資料讀取之相關部份（RCLK Θ55 88037 -55- 1247427 l-E、SCLK l-E、RRCV l-E)和資料傳輸之相關部份（EXCLK程序） 而構成。 [2]-1 “READOO” “READOO”動作係將讀取電位（被選擇之字組線WL2-i的電 · 位）設定成VcgrOO(例如1 V)，且辨識記憶胞的資料是否為“11” 、 * ， 、“ 10”（邏輯上位頁資料為“1”）、或“00”、“01”（邏輯上位頁 · 資料為“〇”）之動作。 .
[2]小1資料讀取 φ 首先，分別供應傳送電位Vread(例如4.5 V)於位元線側之 選擇閘極線SGD和非選擇之字組線WLO-i、WLl-i、WL3-i，並 供應讀取電位VcgrOO於被選擇之字組線WL2-i (RCLK 1-2)。 控制信號BLPRE係形成“Η”，且N通道MOS電晶體Qn6(圖 10)係呈現導通狀態。此外，控制信號BLCLAMP係形成 Vclamp(例如2 V)，且控制信號BLse係藉由形成Vsghh(例如4.5 V)，而使第奇數條之位元線BLek予以前置充電成特定電位 (例如1 V程度）。另一方面，由於控制信號BIASo係形成 ·
Vsghh(例如4.5 V)，故第偶數條之位元線BLok係固定於Vss(例 如0 V)，並形成具有遮蔽位元線之作用之狀態（RCLK 2-4)。 此後，控制信號BLCLAMP係形成Vss(例如0 V)，且控制信 ， 號BLPRE係形成“L”，而第奇數條之位元線BLek係形成浮動 ^ . 的狀態（RCLK 5-7)。 當源極線側之選擇閘極線SGS的電位係設定成傳送電位 Vread時，則.因應於被選擇之記憶胞的狀態，亦即因應於記 憶於該記憶胞的資料之值而呈現對位元線BLek的電位之影 •56- 88037 656 1247427 響。 亦即，被選擇之記憶胞的資料為“11”、“10”時，依讀取 電位VcgrOO而該被選擇之記憶胞即形成導通狀態。因此，位 元線BLek的電荷係產生放電，且位元線BLek的電位係下降 · 至0.8 V以下（選擇區塊内之非選擇的記憶單元係依Vread而形 ^ 成導通狀態。）。 > 另一方面，當被選擇之記憶胞的資料為“00”、“01”時，· 依讀取電位VcgrOO而該被選擇之記憶胞係形成導通狀態。因 鲁 此，位元線BLek的電荷係未產生放電，且位元線BLek係維 持前置充電電位（大約1 V)(RCLK 6-E)。 控制信號BLPRE係形成4.5 V程度，且控制信號VPRE係藉 由形成Vdd(例如3 V)，而使資料記憶部DS1之電容器C1之一 端，亦即節點N2充電成Vdd。此後，當控制信號BLCLAMP形 成Vsense(例如1.8 V)時，則資料記憶部DS1之電容器C1之一 端的電位係產生如下之變化。 亦即，位元線BLek的電位係維持前置充電電位（大約1 V) φ 之原狀時（記憶胞的資料為“00”、“01”時），N通道MOS電晶 體（箝位電晶體）Qn5(圖10)係非導通狀態，且資料記憶部DS1 之電容器C1之一端的電位係維持於Vdd (“H”）。 ，· » · 另一方面，當位元線BLek的電位係0.8 V以下時（記憶胞的 .. 資料為“11”、“10”時），N通道MOS電晶體（箝位電晶 體）Qn5(圖10)係導通狀態，且資料記憶部DS1之電容器C1之 一端的電荷，係在位元線Blek產生放電，而其電位係下降 至較Vdd更低之值（“L”）（SCLK4-5)。 88037 -57- 1247427 其結果，在資料記憶部DS1(電容器C1之一端），係記憶著 謂取電位VcgrOO之讀取資料。亦即，記憶胞的資料係“ n，，、 10 ’時，即記憶著“L”，亦即“1”之資料，而記憶胞的資料 係00”、“01”時，即$己憶著，亦即“〇，，之資料。 又，在該時點，“L”=“0”和“Η，，=“ι”的關係係反相之狀態 。亦即，形成，“L，，=“l，，和‘Ή，，=“〇，，之關係。 [2]小2資料傳輸 “READ00”動作係在資料記憶部DS1讀出記憶胞的資料之 後，將圮憶於該資料記憶部DS1之讀取資料予以傳送至資料 圮fe邵DS4之資料傳輸。該動作係依據圖24所示之EXCLK程 序。 首先，控制信號SEN2、LAT2係均形成“l，，（EXCLK 6)，而 且，藉由使控制信號EQ2形成“H”（EXCLK 7-8)，而重構成資 料記憶邵DS4之反相器電路（圖1〇)之狀態。 此後，控制信號BLC2係形成4.5 V (EXCLK 9)，且N通道 MOS電晶體Qnl2係呈現導通狀態。其結果，資料記憶部DS1 和資料記憶部DS4係互相作電氣性地連接（圖1〇)。 當控制信號SEN2形成“η”時（EXCLK 1〇)，記憶於資料記憶 邵DS1(電答器C1之一端）之讀取資料，係經由M〇s電晶體 Qnl2，並藉由構成資料記憶部DS4之時脈同步式反相器 而進行感測。此外，當控制信號！^；^形成“H”時（EXCLK n) ’該讀取資料係記憶於資料記憶部DS4(圖1〇)。 又’ READ00’’動作係對連接於被選擇之字組線12_丨之 42兄個記憶胞而同時進行。 88037 -58- 1247427 [2]-3彙總 圖26係簡單地表示邏輯上位頁資料的讀取動作之讀取資 料的流程之圖示。
“READOO’’係作為讀取電位並使用Vcgr〇〇(例如i v)而執行 項取動作，並屺fe此時之讀取資料於資料記憶部DS1。亦即 ，被選擇之記憶胞的資料為“n”、“1〇，，（邏輯上位頁資料為 Τ’）時，電容器C1之一端（節點N2)的電位係形成“L，，，而被 選擇之記憶胞的資料為“00”、“〇1”（邏輯上位頁資料為“〇,，) 時，電客器C1之一端（節點N2)的電位係形成“H”。 又，在該時點，“L”=“〇，，和，，的關係係反相狀態。 亦即，形成“L，，=“l，，和％、“〇，，之關係。
此後，藉由使控制信號BLC2形成4·5 V之措施，而資料記 fe邵DS1的資料係傳送至資料記憶部DS4，並施以記憶。資 料圮憶邵DS4的資料係藉由使行選擇信號CSLk(圖1〇)形成 ‘H’’之措施，而輸出至1/〇線（1〇、nI〇)，而且，經由資料輸 出入緩衝器而輸出至記憶體晶片的外部。 (3)程式動作 繼之，說明有關於程式動作 ①演算 Π]程式動作1 圖27乃至圖29係表示程式動作的演算之一例。 琢例係採用稱為通行寫入（Pass Write)的寫入原理時之計算 /幾/、算通行寫入係指對通過程式驗證之記憶胞而再度執 仃程式動作，並高精度地控制其臨限值電壓，亦即使臨限 88037 -59- 1247427 值二佈的寬幅變笮之方法（2次寫入），其係由第^次之程式 和第2次之程式所組成。 又，第1次之程式係稱為第！次通行（lstPass)，而第2次之 程式係稱為第2次通行（2ndpass)。 ♦ 匕首先，指令介面電路係接受自主電腦而提供之資料輸入· 即接又此扣令且資料輸入指令係設定於狀態機器（控 制電路）内（步騾Si)。 - 此外，當位址信號係自主電腦而供應於記憶體晶片内時 ，即二受此此信號且用以選擇構成程式的對象之頁之位址 係彡又足於狀態機器内（步驟S2) 〇 繼而，當！頁份之程式資料係經由資料輸出入緩衝器而輸 入於記憶體晶片内時，則昝I 、 』丄、「 斤㈣麻+ 1頁份切式資㈣記憶於資 料圮憶邵DS4(步驟S3)。又，次# — & )又貝科記憶部DS4係僅存在對應 於1頁之數量。 此傻 …介面電路係確認自主電腦而提供之寫入指 令時，即接受此指令且人 c/l、甘^ ”、、才曰7係1又疋於狀態機器内（步驟 S4)。/、〜果，在藉由狀態機 疋才工制下，圖28之步驟S5至 圖29之步驟S28為止之動作係自動地執行。 [1]-1 1st Pass 首先、’執行圖28所示之第1次之程式⑽ass)。 屺憶於資料記憶部DS4之程式 、，a 4 狂式只科’係分別複製於資料 記憶部DS2、DS3(步驟S5)。 此後，若構成程式的對象 m龢你一 ]豕〈貝係形成邏輯上位頁時，進 仃寫入動作 < 哥，先執行内邱 内#貝科下载（步騾S6)。内部資 88037 1247427 料下載係指將記憶於具有構成程 選擇印愔旳沾、冤結_ 于象的邏輯上位頁之被 k擇A胞的料下位頁之資料h 必須進行内部資料下載之理由 。 擇之記憶胞之邏輯上位頁的資料為=為即使窝入至被選 選擇之記憶胞的邏輯下位頁的資料^而因記憶於該被 乍j目‘u限值電壓產生不同之故（參_ :二内部資料下載而讀出之邏輯下位頁資料，係經由資 枓名fe邵DS1而記憶於資料記憶部沉4。 此處，應注意之點，係邏輯下位頁資料為“i，，時，内部資 料下載之讀取資料係“〇，，（=“L”）， 、 i1 )且〇又資料係記憶於資 枓記憶邵啊節點叫，此外，邏輯下位頁資料為Τ時， 内邵資料下載之讀取資料們，，（=“Η”），且“i，，之資料係記 憶於資料記憶部DS4(節點N4)。 但’有關於該現象係在動作並無任何問題，反而適合於 執行後述之第 2 次通行（2nd Pass)之‘‘ Verify〇〇 (2nd pass)’，。 此後’若喊相對於邏輯下位頁之程切，係將寫入電 壓Vpgm設定成12 V，而形成相對於邏輯上位頁之程式時， 則將寫入電壓VPgm設定成13 Ve此外，將狀態機器内之程 式计數蓓之值PC設定成〇(步驟S7)。又，程式計數器之值pc 係表示寫入動作之次數。 繼之，執行寫入動作（步驟S8)。 記憶於資料記憶部DS3之程式資料為“〇，，時，係例如施加 高電壓於基板和浮動閘極電極之間，且注入電子於浮動閑 極電極，而提升記憶胞的臨限值電壓（“〇”之程式設計）。記 -61 - 88037 1247427 憶於資料記憶部DS3之程式資料為“丨，，時，係例如作成未施 加高電壓於基板和浮動閘極電極之間之狀態，並防止對於 >于動閘極電極之電子的注入，而使記憶胞之臨限值電壓不 產生變化（“1”之程式設計）。 备 在執行該寫入動作之後，增加“丨，，於程式計數器之值· PC(步驟 S8)。 ^ 此後，依據記憶於資料記憶部DS3的資料，而判定程式-驗證係形成Pass之狀態（結束程式之狀態），或形成NG之狀態 (未結束程式之狀態）（步騾S9)。 此處，在最初之寫入動作的正後，係1次都不曾進行 ‘11^〇〇(14咖)”和“乂01^1〇(14咖），，，故資料記憶部1：)83係 記憶程式資料之内容。 全體之行内的資料記憶部DS3(例如4256個）係記憶“ 1”之資 料時，亦即，相對於邏輯下位頁或邏輯上位頁之程式資料 係全部為“1”時，則在全體之行當中，圖10之N通道MOS電 晶體Qnl7係非導通狀態，例如，圖8之FLAG係維持“H”狀態。 | 因此，當判斷該程式驗證係形成Pass的狀態（結束程式之 狀態）時，則移轉至2ndPass(步驟S15)。 相對於此，當至少1行内的資料記憶部DS3係記憶“0”資料 ·， 時，亦即，相對於邏輯下位頁或邏輯上位頁之程式資料的 、_ 至少1個係“0”時，則連接於記憶“0”之資料之資料記憶部 DS3之N通道MOS電晶體Qnl7(圖10)係導通狀態，例如，圖8 之FLAG係形成“L”狀態。 因此，當判斷該程式驗證係形成NG之狀態（未結束程式 -62- 88037 1247427 之狀態）時，則移轉至‘‘Verify00(istpass)”或“verifyi〇(iStpass),，。 若為相對於邏輯下位頁之程式時，則執行”verifyiG(istpass)” (步.驟 S12)。
VenfylO (1 pass)”係指對構成程式對象所選擇之記憶胞，' 使=讀取電位VCgvl〇(參閱圖17)而執行讀取動作，並依據依， 該=取動作而取得之讀取資料和資料記憶部DS2之資料（程，: 式貝料）’而決定重新記憶於資料記憶部DS3的資料之值的· 動作。 籲 相對於邏輯下位頁之程式時，最初時，構成程式對象所 選擇之全體的記憶胞係形成“H”狀態。因此，有關於構成 1之程式設計的對象之記憶胞（對應於記憶“丨，，之資料之資 料圮憶邵DS3之記憶胞），由於未產生臨限值電壓之變動， 故依‘11^10(1巧咖)，，而讀出之讀取資料，係恆常為‘‘〇，，。 因此，在資料記憶部DS1係記憶著“〇”。但，如後述，當 記憶“1”於資料記憶部DS2時，資料記憶部DS1的資料係無論 是否為讀取資料，均強制性地改變成“ 1，，。亦即，該“丨，，之籲 資料係自資料記憶部DS1而再度記憶於資料記憶部DS3。 另一方面，有關於構成“〇，，之程式設計的對象之記憶胞 (對應於記憶“0”之資料之資料記憶部DS3之記憶胞），當依♦ 寫入動作（步驟S8)而使臨限值電壓充分上升（結束程式）時，· ' 則依“¥611以10(14咖)，，所讀出之讀取資料即形成“1，，。 因此，在資料記憶部DS1係記憶著“ 1”。該“ 1 ”之資料係自 資料記憶邵DS1而傳送至資料記憶部DS3。亦即，資料記憶 部DS3的資料係由“〇”而改變成“ 1 ’’。 88037 -63- 1247427 此外，有關於構成“〇”之程式設計的對象之記憶胞（對應 万、记te 0之貝料的-貝料1己憶邵DS3之記憶胞），當依寫入動 作（步騾S8)而未能使臨限值電壓充分上升（未結束程式）時， 則依“VeritylO (0 Pass)”所讀出之讀取資料即形成“〇”。 因此，在資料記憶邵DS1係記憶著“〇,，。該“〇，，之資料係自 資料記憶部DS1而傳送至資料記憶部DS3 /亦即，資料記憶 郡DS3的資料係維持“〇，，。 若為相對於邏輯上位頁之程式時，則執行“Verify00(ist
Pass)” (步驟S11)。 “ VerifyOO β Pass)”係指對構成程式對象所選擇之記憶胞， 使用頃取電位VegvGG(參閱圖17)而執行讀取動作，並依據依 該讀取動作而取得之讀取資料和資料記憶部]3幻的資料（程 式資料），而決定重新記憶於資料記憶部DS3的資料之值的 動作。 、相對於邏輯上位頁之程式時，最初時，構成程式對象所 選擇< 1己憶胞係形成“11”狀態或“1〇，，狀態。因此，有關於 構成“1”之程式設計的對象之記憶胞（對應於記憶“丨，，之資料 的貝料记k、部DS3之屺憶胞），由於未產生臨限值電壓之變 動，故依“Verify00(1stPass)，，而讀出之讀取資料係恒常為“〇”。 因此，在資料記憶邵DS1係記憶著“〇，，。但，如後述，記 憶“1”於資料記憶部DS2時，資料記憶部DS1的資料係不論是 否為讀取資料，均強制性地改變成“丨”。亦即，該“1”之資 料係自資料記憶邵DS1而^度記憶於資料記憶部⑽。 另一方面，有關於構成“〇，，之程式設計對象之記憶胞（對
88037 -64- 1247427 應於記憶“ο”之資料之資料記憶部DS3之記憶胞），當依寫入 動作（步驟S8)而使臨限值電壓充分上升（結束程式）=，則依 “VerifyOO (1st Pass)”而讀出之讀取資料係形成“丨，，。 因此，在資料記憶部DS1係記憶著“1”。該“丨，，之資料係自 資料記憶部DS1而傳送至資料記憶部DS3。亦即，資料記情 部DS3的資料係由“〇”而改變成“ 1，，。 又，該階段中，構成“0，’之程式設計對象之記憶胞雖全體 形成“〇〇”狀態’但’由於依據自内部資料下載（步驟S6)而讀 出之邏輯下位頁資料（記憶於資料記憶部DS4)，而以2nd Pass 進行“VerifyOO (2nd pass)，，（區分成“〇〇，，狀態和“〇1，，狀態），故能 在不毁損邏輯下位頁資料之情形下，而進行邏輯上位頁^ 料之程式設計。 ' ' 此外，有關於構成“〇”之程式設計對象之記憶胞（對應於 記憶“0”之資料的資料記憶部DS3之記憶胞），當藉由寫入動 作（步驟S8)而無法使臨限值電壓充分上升（未結束程式）時， 則依“ VerifyOO (1st pass)”而讀出之讀取資料係形成“〇”。 因此，在資料記憶部DS1係記憶著“〇，，。該‘‘〇，，之資料係自 資料記憶邵DS1而傳送至資料記憶部DS3。亦即，資料記憶 部DS3的資料係維持“〇，，。 此後’若程式計數器之值PC係達於預先設定之最大寫入 次數PC max 1st時，則設定Fail(程式不佳）於狀態機器内之狀 態暫存器，並結束程式動作（步騾S13、S16)。 此外’若程式計數器之值係較預先設定之最大寫入次數 PC max 1st更小時’則將寫入電壓Vpgm予以例如上升0.2 V# 88037 -65- 1247427 度（步升）之後， 再度執行寫入動作（步驟S13、S14、 S13、S14、S8)。
證（步驟S9)，但係如上述，在“丨，，之程 # DS3的資料係恆常形成“丨，，。此外，
形時，係在結束“〇，，之程式設計時，♦ 料係自“0”而改變成“丨，，，且僅在未結 其資料記憶部DS3的資料係維持“〇，，。 V 因此，對構成程式對象所選擇之全體的記憶胞而結束程 式汉计（1之私式設計或“〇”之程式設計）時，全體之資料記 憶部DS3係形成記憶“i ”之資料之情形。亦即，在全體之行 當中，圖10之N通道MOS電晶體Qni7係非導通狀態，且圖8 之FLAG係形成“H”（程式驗證為Pass之狀態），並移轉至2nd
Pass(步騾 S15) 〇 此外’對至少1個構成程式對象所選擇之記憶胞，而未結 束程式设计（“0”之程式設計）時，至少1個之資料記憶部DS3 係形成記憶“0”之資料之情形。亦即，在至少1行當中，圖 10之N通道MOS電晶體Qnl7係形成導通狀態，且圖8之FLAG 鲁 係形成L (程式驗證係NG之狀態），而再度重覆驗證讀取和 寫入動作（步驟S10〜S14、S16、S8)。 如此，依據記憶於資料記憶部DS3的資料，而能判斷是… 否已結束程式。 _ .
[1]-2 2nd Pass 在第1次的程式（1st Pass)之步驟S9當中’程式驗證係Pass時 ，則繼而執行第2次之程式（2ndPass)。 2ndPaSS係首先將記憶於資料記憶部DS2的程式資料，予以 88037 -66- 1247427 複製於資料記憶部DS3(步驟S17)。 該複製動作係具有如下的意義。
最初，程式資料係記憶於資料記憶部DS2、DS3(步驟S5)。 但’ 1st Pass係如上述，資料記憶部DS3之資料係因“VerifylO (1st Pass)”或“VerifyOO (1st Pass)，，之結果而改變。最後，亦即在 1st Pass的步騾S9當中，程式驗證為pass時，則全體之資料記 憶部DS3之值係形成“1”。 因此，由於2ndPass係再度記憶程式資料於資料記憶部dS3 ’故自資料記憶邵DS2而傳送程式資料至資料記憶部DS3。 此係步騾S17之複製的意義。 此後，若為相對於邏輯下位頁之程式，則將寫入電壓 Vpgm再設定成12 V，若為相對於邏輯上位頁之程式，則將 窝入電壓VPgm再設定成13 V。此外，將狀態機器内之程式 計數器之值PC再設定成〇(步騾S7)。 繼之，執行“VerifylO(2ndPass)，，或“Verify01 ”。 若為相對於邏輯下位頁之程式，則執行“Verifyl〇 (2nd pass)” (步騾S19〜S20)。 “VerifyH) (2加Pass)”係指對構成程式對象之被選擇之記情胞 ，使用讀取電位VcgvH)(參閱W17)而執行讀取動作，並依據 依該讀取動作而取得之讀取資料和資料記憶部防2的資料 (程式資料）’而決定重新記憶於資料記憶部DS3之資料之 的動作。 2nd Pass係有關於構成“1”之程式設計 < 4對象《記憶胞（相對
於記憶“1”之資料的資料記憶部DS3之《 ,卜队、丄A ^—己fe胞），由於係維持 88037 -67- 1247427 “11，，狀態，故依“VerifylO(2ndPass)”而讀出之讀取資料，亦怪 常為。 因此，在資料記憶部DS1係記憶著“0”。此外，由於記憶 “ 1，，於資料記憶部DS2，故資料記憶部DS1的資料係不論是否 ， 為讀取資料，均強制性地改變成“1”。因此，“1”之資料係 ▼ 自資料記憶部DS1而傳送至資料記憶部DS3。 、 Λ 另一方面’有關於構成“ ”之程式設計對象之記憶胞（對 應於記憶“〇”之資料之資料記憶部DS3之記憶胞），則依1st 籲 Pass而可視為大致形成“10”狀態。 有關於使限值電壓充分上升（結束程式）之記憶胞，其 依“ VerifylO (2nd Pass)，，而讀出之讀取資料係形成“ i，，。 因此，在資料記憶部DS1係記憶著“1”。該“丨，，之資料係自 資料記憶邵DS1而傳送至資料記憶部DS3。亦即，資料記憶 部DS3的資料係由“〇，，改變成“丨，，。 有關於未能使臨限值電壓充分上升（未結束程式）之記憶 胞’其依“Verifyu) (p Pass)”而讀出之讀取資料係形成“〇”。 Q此在貝料圮憶邵DS1係記憶著‘‘〇，，。該‘‘〇，，之資料係自 資料記憶部DS1而傳送至資料記憶部腦。亦即，資料記憶 部DS3的資料係維持“〇，，。 “若為相對於邏輯上位頁之程式，則連續執行“VerifyOl”和/
Venfy〇〇 (2ndpass)，，（步驟 S21〜S22)。 · · 钱係指對構成程式對象之被選擇之記憶胞，使用 ^^ν°§ν〇1(參閱圖17)而執行讀取動作，並依據依該讀 而取仵 < 讀取資料和資料記憶部DS2的資料（程式資 88037 -68 - 1247427 料），而決定重新記憶於資料記憶部DS3的資料之值的動作。
VerifylO (2 Pass)”係指對構成程式對象之被選擇之記憶胞 ，使用讀取電位VcgvOO(參閱圖1γ)而執行讀取動作，並依據 依該讀取動作而取得之讀取資料和資料記憶部DS2的資料 (程式資料）和資料記憶部DS4的資料（邏輯下位頁資料），而 — 決定重新記憶於資料記憶部DS3的資料之值的動作。 2nd Pass係有關於構成“1”之程式設計對象之記憶胞（對應· 雩 於記憶“1”之資料的資料記憶部DS3之記憶胞），由於係維持 _ “11”狀態或“10”狀態，故依“Verifyoi，，而讀出之讀取資料，亦 恆常為“0”。 因此，在資料記憶部DS1係記憶著“0”。此外，由於記憶 “1”於資料記憶部DS2，故資料記憶部DS1的資料係不論其是 否為讀取資料，均強制性地改變成“1”。因此，“1”之資料 係自資料記憶部DS1而傳送至資料記憶部DS3。 此外，依“VerifyOO (2nd Pass)”而讀出之讀取資料，亦怪常為 “0，，。 · 因此，在資料記憶部DS1係記憶著“〇”。但，由於記憶“1” 於資料記憶部DS2，故資料記憶部DS1的資料係不論讀取資 料和資料記憶部DS4的邏輯下位頁資料，均強制性地改變成♦‘ “ 1”。因此，“ 1”之資料係自資料記憶部DS1而傳送至資料記· · 憶部DS3。 另一方面，有關於構成“ 〇 ”之程式汉计對象的記憶胞（對 應於記憶“〇”之資料的資料記憶部DS3之1己憶胞），係藉由1st Pass而被視為形成“⑻”狀態。 88037 -69- 1247427 因此，在最初期間，依“Verify01，，而讀出之讀取資料係形 成“〇”。因此，在資料記憶部DS1係記憶著“0，，。該“0，，之資 料係自資料記憶部DS1而傳送至資料記憶部dS3。亦即，資 料記憶部DS3的資料係維持“〇，，。 此後，績接於“VerifyOl”而執行“^帥〇 (2ndpass)，，。 有關於使臨限值電壓充分上升（結束“⑻，，之程式設計）之 記憶胞，其依“ VentyOO (2nd pass)，，而讀出之讀取資料係形成 “1，，〇 因此’在資料記憶邵DS1係記憶著“ 1 ”。 但，此處，資料記憶部DS1的資料係到對記憶於資料記 憶部DS4的邏輯下位頁資料的影響。 亦即，邏輯下位頁資料為“丨，，時，資料記憶部DS4(節點 N4)係記憶“〇’，（=“L”）。因此，資料記憶部出丨的資料係強制 性改變成“0”。此係意味著當邏輯下位頁資料為“丨，，時，作 為邏輯上位頁資料而進行之程式執行時，係將記憶胞作 成“01”狀態（參閱圖19)。 該“0”之資料係自資料記憶部DS1而傳送至資料記憶部DS3 。亦即，資料記憶部DS3的資料係維持“〇”之原狀。 邏輯下位頁資料為“0，，時，資料記憶部DS4(節點N4)係記 憶“1，，（=“11，，）。因*’資料記憶部1)81的資料係維持“1，，之原 狀。 該之資料係自資料記憶部DS1而傳送至資料售己憶部DS3 。亦即，資料記憶部DS3的資料係由“〇，，而改變成“丨”。 然而，如上述，作為邏輯上位頁資料而進行之程式設 88037 -70- 1247427 計時，邏輯下位頁資料為“0”時，記憶胞係必須作成“00”狀 態，且邏輯下位頁資料為“1”時，記憶胞係必須作成“01”狀 態0 此外，在結束1st Pass之時點，作為邏輯上位頁資料而進 行“0”之程式設計之記憶胞，係不論其邏輯下位頁資料之值 ，而均形成“〇〇”狀態。 本例之程序由於係在“ VerifyOl，，之正後，而連續進行“ Verify〇〇 德 (2nd Pass)”，故能依寫入動作和“verify〇1，，而僅使邏輯下位頁籲 賃料為“ 1 ’之兄丨思胞的限值電壓上升，並作成“ 〇 1，，狀態。 換之，有關於邏輯下位頁資料為“〇，，之記憶胞，係能依 “VerifyOO (2nd Pass)’’而使寫入動作（相對於浮動的閘極電極之 電子注入）止於形成“00”狀態之時點。 此後，若程式計數器之值PC係達於預先設定之最大窝入 次數PC max 2nd時，則設定Fail(程式不佳）於狀態機器内之狀 心、暫存备，並結束程式執行動作（步驟S23、S28)。 此外，若程式計數器之值PC係較預先設定之最大寫入次
數PC max 2nd更小時，則例如將寫入電壓Vpgm上升〇2v程 (步升）之後，即執行寫入動作（步驟S23、S24、S25)。 記憶於資料記憶部⑽之程式資料為“〇，,時，係例如施 南電塵於基板和浮動閘極電極之間，並注人電子於浮動 極電極，而使記憶胞的臨限值電恩上升（“〇，，之程式巧，， 當記憶於資料記憶部⑽之程式資料為“ i，，時，係例如未 加高電祕基板和浮動閘極電極之間，且防止相對 閘極私極（$子/£人’並使憶胞之臨限值電I不產生 Θ7! 88037 •71· 增加“1”於程式計數器之值 1247427 化（“i”之程式設計）。 在執行㊂亥寫入動作之後 PC(步驟 S25)。 此後，依據記憶於資料記憶部DS3的資料而執行程式驗 澄，並判足程式驗證係Pass(結束程式之狀態），或士 束程式之狀態）（步騾S26)。 （未、〜 2對於邏輯上位頁之程式資料為之程式設計）時 資料記憶部DS3的資料係恆常形成“Γ，。 此外，相對於邏輯上位頁之程式資料為“〇,，，且邏輯下位 頁資料為“0，，時（“〇〇，，之程式設計）之情形時，結束“⑻”之程 式設計時，資料記憶部DS3的資料係依“Verify〇〇 (2nd Pass)，，而 自“〇”改變成“1，，。 此外，相對於邏輯上位頁之程式資料為“0”，且邏輯下位 頁資料為“1”時（“01”之程式設計）之情形時，則結束“〇〇，，之 私式汉计時，資料記憶部DS3的資料係藉由“VerifyOl，，而自 “0”改變成“1”。 因此，對構成程式對象之被選擇之全體的記憶胞，而結 =程式設計（“〇〇，，之程式設計或“〇1，，之程式設計）時，全體之 資料記憶部DS3係形成記憶“1”之資料之狀態。亦即，在全 彳之仃當中，圖1〇$N通道M〇s電晶體你口係非導通狀態， 圖8( FLAG係形成“H”（程式驗證係pass之狀態）。繼之，將 Pass(結束程式）設定於狀態機器内之狀態暫存器，旅結束程 式執行動作（步驟S26、S27)。 此外對'至少1個構成程式對象之被選擇之記憶胞，而未 88037
-72- 1247427 結束程式設計（“or，之程式設計）時，係形成至少1個之資料 記憶部DS3係記憶“〇，，之資料之情形。亦即，在至少1行當中 ，圖10之N通道MOS電晶體Qnl7係形成導通狀態，且圖8之 FLAG係形成“L”（程式驗證係NG之狀態），而再度重覆驗證 讀取和寫入動作（步驟S19〜S25、S28)。 如此，即能依據記憶於資料記憶部DS3的資料，而判斷 程式是否結束。 [2]程式動作2 圖30係表示程式動作之演算之另外之例。 該例係採用稱為快速通行寫入（Quick Pass WriteXQPW)之寫 入原理時之計算機演算。Quick Pass Write係指Pass Write(2次寫 入）之改良例，將Pass Write之1st pass和2nd Pass予以並排處理 ，而具有能達成寫入時間的縮短之點的特徵。 首先，指令介面電路係接受自主電腦而提供之資料輸入 才曰令，並接焚此指令而資料輸入指令係設定於狀態機器（控 制電路）内（步驟S1)。 於記憶體晶片内時 象之頁之位址係設 此外，當位址信號係自主電腦而供應 ，則接受此信號而用以選擇構成程式對 定於狀態機器内（步騾S2)。 、λ、 ， ι仏田貝科輸出入緩衝器而 入糸圮憶體晶片内時，此等1百# 記憶部咖(步卿）。 3d切料係記憶於資 八：後’當指令介面電路係確認自主電腦而提供入 7時，則接党此指令而窝入指 …、 ν你叹疋於狀態機器内（步 88037 -73- 1247427 S4)。其結果，在狀能 、 L ^ 心、機咨 <控制下，步驟S5至步驟S17為 止的動作係自動地執行。 、人戈 己匕万、貝料圮憶邵DS4之程式資料，係分別複製 万r貝料i己憶部DS2、DM(步驟ss)。 後、右構成私式對象之頁係邏輯上位頁時，則先 入動作之前執行内俞咨i · 円15貝枓下載（步驟S6)。依内部資料下載 而讀出之邏輯下位百資料 ^ L ^ -科’係經由資料記憶部DS1而記幛於 資料記憶部DS4。 ' 邏輯下位頁資料為“i，，時，内部資料下載之 成“〇，，（=“L”）， 次 灯你❿ 〇 <貝料係記憶於資料記憶部DS4(節 N4)。邏輯下位頁資料係“〇 料 （P”，、占 τ 円#貝枓下載 < 讀取資料 係形成“1，，（=“Η，，），且“】，，士、欠u / /十 ; 且1 < <貝料係記憶於資料記情邱 DS4(節點 Ν4)。 U ^ 此後，若為相對於邏輯下位頁之程式，則將寫入電壓 VPgm歧成12V，若為相對於輯上位頁之程式，叫 入電壓Vpgm設定成13 V。此外，將狀態機n内之程式計數 器之㈣定成0(步驟S7)。又’程式計數器 寫入動作之次數。 衣不 繼之，執行寫入動作（步驟S8)。 一記憶於資料記憶部DS3的程式資料為“〇”時，係例如施加 高電壓於基板和浮動的閘極電極之間，並注入電予於… 閉極電極’且使記憶胞的臨限值電壓上升（“〇，，之程n力 。記憶於資料記憶部之程式資料為“ i，，時，係例 未施加咼電壓於基板和浮動閘極電極之間之狀態，並防止 88037 -74- 1247427 相對於浮動閘極電極之電子的注入，而使記憶胞之臨限值 電壓不產生變化（“1”之程式設計）。 在進行該寫入動作之後，增加“1”於程式計數器之值 PC(步驟 S8)。 ， 此後，依據記憶於資料記憶部DS3的資料，而判定程式 · ， - 驗證係形成Pass之狀態（結束程式之狀態）、或形成NG之狀態 (未結束程式之狀態）（步驟S9)。 " 在最初的寫入動作之正後，由於1次均不曾執行“VerifyO〗” _ 、“VerifyOO”和“VerifylO”，故資料記憶部DS3係記憶程式資料 之内容。 全部之行内的資料記憶部DS3(例如4256個）係記憶“丨，，之資 料時，亦即，相對於邏輯下位頁或邏輯上位頁之程式資料 係全部為“1”時，在全體之行當中，圖1〇iN通道Mos電晶 體Qnl7係非導通狀態，例如，圖8之FLAG係維持“H”。 因此，判斷程式驗證係形成Pass之狀態（結束程式之狀態） ，其結果，設定Pass於狀態暫存器，並結束程式執行動作 _ (步驟S16)。 相對於此’在至少1行内之資料記憶部DS3係記憶“〇”之資 料時，亦即，在相對於邏輯下位頁或邏輯上位頁之程式資·： 料之至少1個係“0”時，連接於記憶“〇，，之資料之資料記憶部… DS3之N通道MOS電晶體_7(圖1〇)係導通狀態，例如，圖8 之FAAG係形成“L”。 因此’當判斷程式驗證係形成NG之狀態（未結束程式之 狀悲）時’其結果’移轉至“ Veri_，，或“ Verify〇1，，。 88037 -75- 1247427 右為相對位邏輯下彳^ 、
Qll 卜位頁炙程式時，則執行“VerifylO，，（步驟 b 11) 〇 读‘venfylm對構成程式對象之被選擇之記憶胞，使用 頃取電位vcgvi〇(參閱圖17)而執行讀取動作 ，並依據依該讀 二動作而取得之項取資料和資料記憶部DS2的資料（程式資 料）’而決疋重新简、於資料記憶部㈣㈣料之值的動作。 、，對於邏輯下位頁之程式時，最初，其構成程式對象之 被遠擇 < 全邵的記憶胞係形成“n，，狀態。因此，有關於構 成1 <程式設計的對象之記憶胞（對應於記憶“丨，，之資料之 貝料记丨思邵DS3之記憶胞），由於未產生臨限值電壓之變動 ’故依“VerifyiO”而讀出之讀取資料係恆常為“〇”。 Q此在貝料。己fe邵DS1係|己憶著“ 〇 ”。但，記憶“ 1，，於資 料圮憶部DS2時，資料記憶部DS1的資料係不論是否讀取資 料，均強制性地變更成“1”。亦即，該“丨，，之資料係自資料 記憶部DS1而再度記憶於資料記憶部DS3。 另一方面，有關於構成“〇”之程式設計的對象之記憶胞 (對應於記憶“0”之資料之資料記憶部DS3之記憶胞），係依 寫入動作（步驟S8)而使臨限值電壓充分上升（結束程式）時， 其依“VerifylO”而讀出之讀取資料係形成“1”。 因此，在資料記憶部DS1係記憶著“1”。該“1”之資料係自 資料記憶部DS1而傳送至資料記憶部DS3。亦即，資料記恨 部DS3的資料係自“〇”而改變成“1”。 此外，有關於構成“0，，之程式設計的對象之記憶胞（對應 於記憶“〇，，之資料之資料記憶部DS3之記憶胞），依寫入動作 88037 -76- 1247427 (V)而未成使臨限值電壓充分上升（結束程式）時，依 VenfylO而讀出之讀取資料係形成“〇，’。 因此，在資料記憶部DS1係記憶著“〇，，。該“〇，，之資料係自 資料記憶邵DS1而傳送至資料記憶部DS3。亦即，資料記憶 部DS3的資料係維持“〇”。 若為相對於邏輯上位頁之程式，則連續而執行“ VerifyOl ” 和 “Verify〇〇”（步驟 S12、S13)。
VenfyOl”係指對構成程式對象之被選擇之記憶胞，使用 謂取電位VcgV〇i (參閱圖π)而執行讀取動作，並依據依該讀 取動作而取得之讀取資料和資料記憶部DS2的資料（程式資 料）’而決定重新記憶於資料記憶部DS3的資料之值的動作。 “VerifyOO”係指對構成程式對象之被選擇之記憶胞，使用 讀取電位Vcgv〇〇(參閱圖I”而執行讀取動作，並依據依該讀 取動作而取得之讀取資料和資料記憶部DS2的資料（程式資 料）與資料記憶部DS4的資料（邏輯下位頁資料），而決定新 記憶於資料記憶部DS3的資料之值的動作。 有關於構成邏輯上位頁資料“ 1 ”之程式設計（“ 1，，之程式設 計）的對象之記憶胞（對應於記憶“1”之資料之資料記憶部 DS3之記憶胞），由於係維持“11”狀態或“10”狀態，故依 “VerifyOl”而讀出之讀取資料，亦恆常為“0，’。 因此，在資料記憶部DS1係記憶著“〇”。此外，由於記憶 “Γ於資料記憶部DS2，故資料記憶部DS1的資料係不論是否 讀取資料，均強制性地改變成“1”。因此，“1”之資料係自 資料記憶部DS1而傳送至資料記憶部DS3。 1247427 此外’依Verify〇〇”而讀出之讀取資料，亦恆常為“〇”。 因此，在資料記憶部DS1係記憶著“0，，。但，由於記憶“Γ， 方、貝料記憶部DS2，故資料記憶部Dsi的資料係不論讀取資 料和貝料記憶部DS4之邏輯下位頁資料，均強制性地改變成 1 。因此，“1”之資料係自資料記憶部DS1而傳送至資料記 憶部E)S3。 、 方面’有關於構成邏輯上位頁資料“〇，，之程式設計 (0之心式設計）的對象之記憶胞（對應於記憶“0，，之資料的 只料圮憶邵DS3之記憶胞），係自“u，，狀態或“1〇，，狀態而形成 00狀怨之後’進而朝向“〇1，，狀態而變化。 因此’在最初期，依“ Verify〇1，，而讀出之讀取資料係形成 6‘ 〇，，〇 阴 。因此’在資料記憶部DS1係記憶著“〇，，。該“〇，，之資料 係自貝料圮憶邵DS1而傳送至資料記憶部DS3。亦即，資料 記憶邵DS3的資料係維持“〇，，。 此後，績接於“ VerifyOl，，而執行‘‘Verify〇〇，，。 關於使臨限值電壓充分上升（結束“〇〇，，之程式設計）之記 te胞，其依“Verify〇〇”而讀出之讀取資料係形成“丨”。 因此，在資料記憶部DS1係記憶著“丨”。 但，此處，資料記憶部DS1的資料係受到記憶於資料記 憶部DS4之邏輯下位頁資料的影響。 亦即，邏輯下位頁資料係“1”時，資料記憶部DS4(節點 N4)係記憶“0”（=“l”）。因此，資料記憶部DS1的資料係強制 性地變更成“0，，。此係意味著邏輯下位頁資料為“丨，，時，作 為邏輯上位頁資料而進行“〇，，之程式設計時，將記憶胞的臨 Θ7ο 88037 -78- 1247427 限值電壓予以上升至“Μ，，狀態（參_ %。 該“0，，之資料係、自f料記憶部咖而料至資料記憶部脱 。亦即，資料記憶部DS3的資料係維持“〇，，之原狀。 立,邏，輯下位頁資料為“〇”時’資料記憶部DS4(節點N4)係記 L 1 ( Η )。因此，資料記憶部DS1的資料係“ 1，，之原狀。 此係意味著當邏輯下位頁資料為“Q，，時，作為邏輯上位百資 料而進行“0，’之程式設計時，係將記憶胞之臨限值電愿止於 “00”狀態（參閱圖19)。 該“1”之資料係自資料記憶部DS1而傳送至資料記憶部DS3 亦即男料H思部DS3的資料係自“〇，，而改變成“工，，。 ★此後，若程式計數器之值PC係達於預先設定之最大寫入 人數PC max時，則設定Fail(程式不佳）於狀態機器内之狀態 暫存益，並結束程式執行動作（步驟S14、SP)。 此外，右程式計數器之值Pc係較預先設定之最大寫入次 數PC maX更小時，則在例如將寫入電壓VPgm予以上升〇2^ 程度（步升）之後，執行寫入動作（步驟S14、S15、S8)。 ^此後，依據記憶於資料記憶部DS3之資料而執行程式驗 澄，並判定程式驗證係Pass(結束程式之狀態）、或^〇(未結 束程式之狀態）（步驟S9)。 '" 相對於邏輯上位頁之程式資料為“丨，，^，，之程式設計）時 ，資料記憶部DS3的資料係恆常形成“丨，，。 、 此外，相對於邏輯上位頁之程式資料為“〇,，，且邏輯下俨 頁資料為“〇，，時（“〇〇，，之程式設計），在結束“〇〇，，之程式2計= 貝料记fe邵DS3的資料係依“VerifyOO”而自“〇，，改變成“ 、 88037 -79- 1247427 此外，相對於邂輯上位頁之程式資料為“〇”，且邏輯下位 頁資料為“1，，時（“01，，之程式設計），s結束“〇1”之程式設計 時，資料記憶部DS3的資料係依“VerifyOr，而自“〇，，改變成“i，，。 因此，對構成程式對象之被選擇之全體之記憶胞，而結·· 束私式设计時（‘00”之程式設計或“〇1，，之程式設計），全部的.· 資料記憶部DS3係形成記憶“，，之資料之狀態。亦即，在全-體4行當中，圖ίο之>^通道]^08電晶體氓17係非導通狀態，_ 圖8之FLAG係形成“H”（程式驗證為pass之狀態）。繼而，設鲁 足Pass(結束程式）於狀態機器内之狀態暫存器，並結束程式 執行動作（步騾S16)。 此外’對至少1個構成程式對象之被選擇之記憶胞，在未 結束程式設計（“〇〇”之程式設計、“〇1，，之程式設計）時，至少 1個之資料記憶邵DS3係形成記憶“〇，，之資料之狀態。亦即， 在至少1行當中，圖1〇iN通道M〇s電晶體Qnl7係導通狀態 ’且圖8之FLAG係形成“L”（程式驗證係NG之狀態），並再度 重覆驗證讀取和寫入動作（步驟S8〜sn)。 痛 如此’依據記憶於資料記憶部DS3的資料，而能判斷程 式是否結束。 ②動作波形之動作說明 … 以下’使用動作時序圖而進行具體的動作說明。 .- 程式動作（Pass Write)之主要部份，係由自資料記憶部DS4 往資料記憶部DS2、DS3之程式資料的複製動作、内部資料 下載動作、自資料記憶部DS2往資料記憶部DS3之程式資料 的複製動作、寫入動作（Write)、以及驗證動作（Verify 10/00/01) 880 88037 -80- 1247427 所組成。 此外，程式動作（Quick Pass Write)的主要部份，係由自資料 記憶部DS4往資料記憶部DS2、DS3之程式資料的複製動作 、内部資料下載動作、寫入動作（Write)、以及驗證動作（Verify ·· 10/00/01)所組成。 . 繼而說明有關於此等之動作。 . 又，在如下所說明之動作時序圖當中，若無特別表示時 ，“L”準位係Vss(例如0 V)，‘Ή’’準位係Vdd(例如3 V)。此夕卜 籲 ，該動作時序圖係選擇1個之區塊BLOCKi，並選擇該區塊 BLOCKi内之字組線WL2-i和第奇數條之位元線BLek(參閱圖3)。 [1]自DS4往DS2、DS3之複製動作 圖31係表示自資料記憶部DS4往資料記憶部DS2、DS3之 程式資料之複製動作的動作波形圖。圖32係表示自資料記 憶部DS4往資料記憶部DS2、DS3之程式資料的複製動作之 資料的流程。 該複製動作係相當於圖28和圖30之步驟S5。 _ 首先，在時序CPCLK1當中，控制信號VPRE係形成“H”， 而在時序CPCLK2當中，控制信號BLPRE係形成4.5 V。其結 果，N通道MOS電晶體Qn6(圖10)係形成導通狀態，且資料 ·： 記憶部DS1(節點N2)係充電成“H”準位（Vdd)。 … 此後，在時序CPCLK6當中，當控制信號BLC2係形成“H” 時，則N通道MOS電晶體Qnl2係形成導通狀態，且資料記憶 部DS1和資料記憶部DS4係作電氣性地連接。 繼之，若資料記憶部DS4(節點N4)係作為程式資料而記憶 88037 -81 - 1247427 “1”（=‘Ή”）時，則資料記憶部DSl，亦即電容器Cl的一端（節 點N2)係維持“H”準位（Vdd)。此外，若資料記憶部DS4(節點 N4)係作為程式資料而記憶“0”（=“L”）時，則資料記憶部DS1 ，亦即電容器C1之一端（節點N2)的電荷係產生放電，且資 ·· 料記憶部DS1的資料係自“H”而改變成“L”。 ， 另一方面，藉由在時序CPCLK8當中，使控制信號SEN1、 . LAT1形成“L”，此夕卜，在時序CPCLK9當中，使控制信號EQ1 形成“H”之措施，而重置資料記憶部DS3之狀態。 _ 在時序CPCLK11當中，當控制信號BLC1形成“H”時，則N 通道MOS電晶體QnlO係形成導通狀態，且資料記憶部DS1和 資料記憶部DS3作電氣性地連接。此外，在時序CPCLK12當 中，當控制信號SEN1形成“H”時，資料記憶部DS1，亦即， 電容器C1的一端（節點N2)的資料，係藉由時脈同步式反相 器CI1而進行感測。 此後，在時序CPCLK13當中，當控制信號LAT1係形成“H” 時，則資料記憶部DS1的資料係記憶於資料記憶部DS3。最 · 後，在時序CPCLK14當中，當控制信號DTG形成4.5 V時，貝4 N通道MOS電晶體Qn9係形成導通狀態，且資料記憶部DS3的 資料係傳送至資料記憶部DS2。此外，在時序CPCLK15當中 -: ，當控制信號DTG形成“L”時，則資料記憶部DS3的資料係 -· 記憶於資料記憶部DS2。 例如，若資料記憶部DS1、DS4的資料為“1”（節點N2、N4係 “H”）時，資料記憶部DS2、DS3的資料亦形成“1”（節點N3、 N6係‘Ή”）。此外，若資料記憶部DS1、DS4的資料為“0”（節 88037 -82- 1247427 點 N2、N4 係“L”）時， “〇”（節點 N3、N6係“L，， 資料記憶 )〇 部DS2、DS3的資料亦形成 係在全體之行（例如 又，自DS4往DS2、DS3之複製動作 4256個）的資料電路當中同時進行。 [2]内部資料下載動作 圖33和圖34係表示内部资料 针下載動作的動作波形内。圖 5係表示内部資料下載動作之資料的流程。 内部資料下載動作係相當於圖28和圖3g之步驟％。 〜内#貝料下載動作係指在進行邏輯下位頁資料的程式執 订《後’而進行邏輯上位頁資料的程式執行時，為了決定 以邏輯上位頁資料的程式為目標之臨限值電壓，而預先讀 出邏輯下位頁資料之動作。 具體而言，將讀取電位（被選擇之字組線之電位）設 ^成(例如0V)，並辨識記憶胞的資料為“『（邏輯下 U頁貝料係1”）、或“10”(邏輯下位頁資料係“〇”）。 内4貝料下載動作係由資料讀取之相關部份（rclk丨疋、 CLK 1 E、RRCV 1-E)和資料傳輸之相關部份（EXCLK程序）而 構成。 [2]-1資料讀取 首先，分別供應傳送電位Vread(例如4·5 v)於位元線側之 選擇閘極線SGD和非選擇之字組線、13_丨，並 供應讀取電位VcgrlO(例如〇 v)於被選擇之字組線ni (r〇lk 1-2) 〇 控制信號BLPRE係形成“η，，，且Ν通道MOS電晶體Qn6(圖 88037 -83- 1247427 10)係形成導通狀態。此外，控制信號BLCLAMP係形成 Vclamp(例如2 V)，且藉由使控制信號BLSe形成Vsghh(例如4.5 V)之措施，而使第奇數條之位元線BLek係前置充電成特定 電位（例如1 V程度）。另一方面，由於控制信號BIASo係形成 · Vsghh(例如4.5 V)，故第偶數條之位元線BLok係固定於Vss(例 ， 如0V)，並形成具有遮蔽位元線之作用之狀態（RCLK2-4)。 k 此後，控制信號BLCLAMP係形成Vss(例如0 V)，且控制信 號BLPRE係形成“L”，而第奇數條之位元線BLek係形成浮動 · 狀態（RCLK5-7)。 當源極線側之選擇閘極線SGS的電位係設定成傳送電位 Vread時，則因應於被選擇之記憶胞的狀態，亦即因應於記 憶於記憶胞的資料之值，而呈現對位元線BLek的電位之影 響。 亦即，被選擇之記憶胞的資料係“11”時，依讀取電位 VcgrlO而該被選擇之記憶胞係形成導通狀態。因此，位元線 BLek的電荷係產生放電，且位元線BLek的電位係下降至0.8 · V以下（選擇區塊内之非選擇的記憶胞係依Vread而形成導通 狀態。）。 另一方面，被選擇之記憶胞的資料係“10”時，依讀取電 · \ 位VcgrlO而該被選擇之記憶胞係未形成導通狀態。因此，位 --元線BLek的電荷係未產生放電，且位元線BLek係維持前置 充電電位（大約1 V)(RCLK6-E)。 控制信號BLPRE係形成4.5 V程度，且因使控制信號VPRE 形成Vdd(例如3 V)，而資料記憶部DS1的電容器C1之一端， 88037 -84- 1247427 亦即節點N2，係充電成Vdd。此後，當控制信號BLCLAMP形 成Vsense(例如1·8 V)時，貝資料記憶部DS1的電容器C1之一 端的電位，係產生如下之變化。 亦即，位元線BLek的電位係維持前置充電電位（大約1 V) · 之原狀時（記憶胞的資料係“ 10”時），N通道MOS電晶體（箝位 ， 電晶體）Qn5(圖10)係非導通狀態，且資料記憶部DS1的電容 .. 器C1之一端的電位係維持於Vdd (“H”）。 另一方面，位元線BLek的電位係0.8 V以下時（記憶胞的資 φ 料為“11”時），Ν通道MOS電晶體（箝位電晶體）Qn5(圖10)係導 通狀態，而資料記憶部DS1的電容器C1之一端的電荷係在 位元線Blek產生放電，而其電位係下降至較Vdd更低之值 (“L，，）（SCLK4-5)。 其結果，在資料記憶部DS1(電容器C1之一端）係記憶著讀 取電位VcgrlO之讀取資料。亦即，在記憶胞的資料為“11”時 ，係記憶著“L”，亦即“1”之資料，而記憶胞的資料為“10” 時，係記憶著“H”，亦即“0”之資料。 _ 又，内部資料下載動作係“L’’ = “0”和之關係為反 相。亦即，形成“L”=“l”和“H’’ = “0”之關係。 [2]-2資料傳輸 。 内部資料下載動作係在資料記憶部DS1讀取記憶胞的資 ·- 料之後，將記憶於該資料記憶部DS1的讀取資料予以傳送至 資料記憶部DS4之資料傳輸。該動作係依據圖34所示之 EXCLK程序。 首先，控制信號SEN2、LAT2係均形成“L”(EXCLK 6)，而 0W 88037 •85- 1247427 且，藉由使控制信號EQ2形成“H”(EXCLK 7-8)，而重置構成 資料記憶部DS4之正反器電路（圖10)之狀態。
此後，控制信號BLC2係形成4.5 V (EXCLK 9)，N通道MOS 電晶體Qnl2係形成導通狀態。其結果，資料記憶部DS1和資 、 料記憶部DS4係互相作電氣性地連接。 * _ - 當控制信號SEN2形成“H”時（EXCLK 10)，記憶於資料記憶 “ * 部DS1(電容器C1之一端）之讀取資料，係經由MOS電晶體 Qnl2，並藉由構成資料記憶部DS4之時脈同步式反相器CI4 φ 而進行感測。此外，當控制信號LAT2形成“Η”時（EXCLK 11) ，該讀取資料係記憶於資料記憶部DS4。 又，内部資料下載之動作係在全體之行（例如4256個）的資 料電路當中同時進行。 [3]自DS2往DS3之複製（複製備份）動作 圖36係表示自資料記憶部DS2往資料記憶部DS3之程式資 料的複製動作的動作波形内。圖37係表示自資料記憶部DS2 往資料記憶部DS3之程式資料的複製動作之流程。 _ 該複製動作係相當於圖29之步騾S17。 首先，在時序CPCLK3當中，當控制信號BLPRE形成“H”時 ，則N通道MOS電晶體Qn6(圖10)係形成導通狀態。此時， … 由於控制信號VPRE係Vss(OV)之原狀，故資料記憶部DS1(節 .. 點N2)係充電成“L”準位（Vss)。 此後，在時序CPCLK5當中，控制信號VREG係形成“H”。 此外，當控制信號REG形成4.5V時，N通道MOS電晶體Qn7係 形成導通狀態，且資料記憶部DS1和資料記憶部DS2係作電 9BB 88037 -86- 1247427 氣性地連接。 繼而，若資料記憶部DS2(節點N6)係作為程式資料而記憶 “1”（=‘Ή”）時，則N通道MOS電晶體Qn8之閘極電位，係因引 導現象而自Vdd程度上升至5 V程度。其結果，VREG (=Vdd) ； 係經由N通道MOS電晶體Qn7、Qn8而傳送至資料記憶部DS1 / 。亦即，資料記憶部DS1，亦即電容器C1的一端（節點N2)之 · % 準位係自“L”而改變成“H”。 此外，若資料記憶部DS2(節點N6)係作為程式資料而記憶 _ “0”（=“L”）時，則N通道MOS電晶體Qn8之閘極電位係形成Vss (=0 V)。其結果，VREG (=Vdd)係未傳送至資料記憶部DS1， 而資料記憶部DS1，亦即電容器C1的一端（節點N2)係維持 “L”準位。 在時序CPCLK8當中，使控制信號SEN1、LAT1形成“L”，此 外，在時序CPCLK9當中，使控制信號EQ1形成“H”，據此而 重置資料記憶部DS3之狀態。 在時序CPCLK11當中，當控制信號BLC1形成“H”時，則N · 通道MOS電晶體QnlO係形成導通狀態，且資料記憶部DS1和 資料記憶部DS3係作電氣性地連接。此外，在時序CPCLK12 當中，當控制信號SEN1形成“H”時，資料記憶部DS1，亦即 …· 電容器C1之一端（節點N2)的資料係藉由時脈同步式反相器 ·-CI1而進行感測。 此後，在時序CPCLK13當中，當控制信號LAT1形成“H”時 ，則資料記憶部DS1的資料係記憶於資料記憶部DS3。 藉由如上之動作，而結束自資料記憶部DS2往資料記憶 術 88037 -87- 1247427 部DS3之程式資料的複製動作，即所謂的複製備份。 又，自DS2往DS3之複製動作，係在全體之行（例如4256 個）的資料電路當中同時進行。 [4]寫入動作（Write) ·, 圖38係表示寫入動作的動作波形圖。圖39係表示寫入動 / 作的資料之流程。 ， % 又，雖未圖示，而“L”準位係Ο V，“H”準位係Vdd(例如3 V)。此外，在被選擇之區塊内，被選擇字組線係WL2，被 籲 選擇位元線係BLe。 寫入動作係相當於圖28和圖30之步騾S8、以及圖29之步 騾 S25。 首先，在時序PCLK1當中，控制信號BLCLAMP、BLC1係形 成4.5 V。此外，在時序PCLK3當中，當BLSe形成4.5 V時，貝 位元線BLek和資料記憶部DS3係作電氣性地連接。 資料記憶部DS3(節點N3)的資料為“1”時，位元線BLek係 充電位Vdd。此外，資料記憶部DS3(節點N3)的資料為“0”時 φ ，位元線BLek係充電成Vss (0V)。 此外，在時序PCLK3當中，控制信號BLCRL係形成“H”， . 且控制信號BIASo係形成4.5 V。其結果，位元線BLeo係充電 ….· 成Vdd 〇 … 此後，在時序PCLK6當中，供應10 V於非選擇之字組線 WLO-i、WLl-i、WL3-i，而在時序PCLK7當中，供應Vpgm(最初 係12 V或13 V。因應於寫入次數而每次上升0.2 V)於被選擇 之字組線WL2-i。其結果，執行相對於記憶胞之程式設計。 88037 -88- 1247427 例如，記憶於資料記憶部DS3之資料為“1”時，位元線 BLek係Vdd，而字組線（控制閘極電極）WL2-i和記憶胞的通遒 之間的電位差，其對注入電子於記憶胞之浮動閘極電極係 非充分之值。 ， 相對於位，記憶於資料記憶部DS3之資料為“〇，，時，位元 / 線BLek係0 V，而字組線（控制閘極電極）肌2_丨和記憶胞的通 . % 道之間的電位差，其對注入電子於記憶胞之浮動閘極電極 則形成充分之值。 φ 因此，記憶於資料記憶部DS3的資料為“1”時，記憶胞的 臨限值電壓係未上升，而記憶於資料記憶部DS3的資料為 “〇”時，記憶胞之臨限值電壓係上升。 進行QPW (Quick Pass Write)時，在時序PCLK4當中，控制信 號VREG係形成Vdd，在時序pCLK5當中，控制信號BLC1係形 成“L”，在時序PCLK6當中，控制信號reg係設定成2〇v。 因此，若資料記憶部DS2的資料（程式資料）為“丨，，時，；^通 返MOS電晶體QnS之閘極係因引導現象，自vdd程序而上升春 至5 V程度。因此，VREG (==Vdd)係受限制於控制信號 (=2·〇ν)，並傳送至位元線乩也。 其結果’位元線BLek的電位係不論記憶於資料記憶部DS3 · ' 之資料如何，例如係形成1 V程度。 … 右資料記憶部DS2的資料（程式資料）為“〇”時，由於n通道 M0S %晶體Qn8之閘極係〇 v，故位元線BLek的電位係維持
Vdd(貝料死憶部DS3的資料為“丨”）或〇 v(資料記憶部的資 料為“0，，）。 88037 -89- 1247427 又，寫入動作係對連接於被選擇之字組線WL2-i之4256個 記憶胞同時進行。 [5]驗證動作（Verify 10/00/01) 圖40和圖41係表示驗證動作之驗證讀取的動作波形圖。 ： 圖42乃至圖45係表示驗證讀取之資料的流程。 又，雖未特別圖示，“L”準位係0 V，“H”準位係Vdd(例如 * ^ 3 V)。此外，在被選擇之區塊内，被選擇之字組線係WL2， 被選擇之位元線係BLe。 籲 驗證動作係由驗證讀取和完成檢測所組成。完成檢測係 指依據依驗證讀取而讀出的資料，而對被選擇之全體的記 憶胞予以檢測是否結束資料程式之動作。此處主要係說明 有關於驗證讀取。 驗證讀取係相當於圖28之步騾Sll、S12、圖29之步騾S20、 S21、S22、以及圖 30之步驟 Sll、S12、S13。 驗證讀取係在進行寫入動作之後，自記憶胞而讀出用以 判斷記憶胞之臨限值電壓是否達於特定的準位（完成檢測） 馨 之資料的動作。 本例係說明有關於採用Pass Write(2次寫入）時之驗證讀取 。如上述，第1次之程式係稱為1st Pass，第2次之程式係稱 · · 為2nd Pass。將1st Pass和2nd Pass予以並排處理之程式設計方 * · 法係稱為QPW (Quick Pass Write)。進行QPW時，例如狀態機器 (控制電路）内之QPW暫存器係形成“1”，而通常之Pass Write 時，狀態機器内之QPW暫存器係形成“0”。 首先，在時序RCLK 1-2當中，分別供應傳送電位Vread(例 88037 -90- 1247427 如4·5 V)於位元線側之選擇閘極線SGD、以及非選擇之字組 線WLO-i、WLl-i、WL3-i，並供應驗證讀取電位Vcgvxx於被選 擇之字組線WL2-i。 驗證讀取電位Vcgvxx係因應於驗證讀取的種類，而例如 ： 產生如下之變化。 .' [Pass Write 時] VERIFY10 1st Pass Vcgvxx = 0.25V ^ VERIFY10 2nd Pass Vcgvxx = 0.40V、VERIFYOO 1st Pass + Vcgvxx = 1.25V、VERIFYOO · 2nd Pass Vcgvxx = 1.40V ' VERIFY01 Vcgvxx = 2.40V [QPW 時] VERIFY10 Vcgvxx = 0.25V、VERIFYOO Vcgvxx = 1.25V、
VERIFY。1 + Vcgvxx = 2.25 V
在時序RCLK 2-4當中，控制信號BLPRE係形成“Η”，N通道 MOS電晶體Qn6(圖10)係形成導通狀態。此外，藉由使控制 信號BLCLAMP形成Vclamp(例如2 V)，且使控制信號BLSe形 成Vsghh(例如4.5V)之措施，而使第奇數條之位元線Blek係電 氣性地連接於VPRE (=Vdd)。 其結果，位元線Blek係前置充電成由N通道MOS電晶體 Qn5之臨限值電壓所限制之特定電位，例如1 V程度。此外 ，由於控制信號BIASo係形成Vsghh(例如4·5 V)，故第偶數條 之位元線Blok係固定於Vss(例如0 V)，並形成具有遮蔽位元 線之作用之狀態。 原則上，相對於位元線Blek之前置充電源，係如上述之 VPRE。但，有關於 Pass Write 動作之 2nd Pass 時之 “VerifyOO (2nd 1247427
Pass)”和QPW動作之“VerifyOO”，其相對於位元線之前置充電 源係形成資料記憶部DS4。 因此，在“VerifyOO (2nd Pass)”和“VerifyOO”當中，係為時序 RCLK2且控制信號BLC2形成“H”，另一方面，控制信號 二 BLPRE係時序RCLK 2-6且形成“L”之狀態。 ，_ 其結果，位元線BLek係電氣性地連接於資料記憶部DS4。 .- 而且，在資料記憶部DS4(節點N3)的資料為“1”時，位元線 ” BLek係前置充電成由N通道MOS電晶體Qn5之臨限值電壓所 鲁 限制之特定電位，例如1 V程度。此外，在資料記憶部DS4(節 點N3)的資料為“0”時，位元線BLek係前置充電成0V。 此後，在時序RCLK 5-7當中，控制信號BLCLAMP係Vss(例 如0 V)，控制信號BLPRE係形成“L”，且位元線BLek係形成 浮動狀態。 當源極線側之選擇閘極線SGS的電位係設定成傳送電位 Vread時，則因應於選擇之記憶胞之狀態，亦即該記憶胞之 目前的臨限值電壓，而對位元線BLek的電位呈現影響。 · 亦即，選擇之記憶胞的臨限值電壓係較被選擇之字組線 Hi的電位（驗證讀取電位）Vcgvxx更低時，依該驗證讀取 電位Vcgvxx而被選擇之記憶胞係形成導通狀態。因此，位 ^。 元線BLek的電荷係產生放電，且位元線BLek的電位係下降 · · 至0.8 V以下（選擇區塊内之非選擇之記憶胞，係依Vread而形 成導通狀態。）。 另一方面，選擇之記憶胞的臨限值電壓係較驗證讀取電 位Vcgvxx更高時，依該驗證讀取電位Vcgvxx，而被選擇之記 88037 -92- 1247427 憶胞係未形成導通狀態。因此，位元線BLek的電荷係未產 生放電，且位元線BLek係維持前置充電電位（大約1 V)。 又，在“VerifyOO (2nd Pass)’，和“VerifyOO”當中，由於位元線 BLek係前置充電成0 V，故不因被選擇之記憶胞的狀態，而 ： 位元線BLek係恆常為0 V。 / 在時序RCLK 8-E當中，當控制信號BLPRE形成“H”時，則 . 資料記憶部DS1之電容器C1的一端，亦即節點N2係充電成 VPRE (=0 V)。此外，若非為QPW動作（QPW暫存器之值=“0”） φ ，則此後即執行圖41所示之EXCLK程序（SCLK 1-2)。 首先，在時序EXCLK 2當中，控制信號VREG係形成“Η”。 此外，當控制信號REG係形成4.5 V時，則由於Ν通道MOS電 晶體Qn7係形成導通狀態，故資料記憶部DS1的電容器C1之 一端（節點N2)的電位，係受到記憶於資料記憶部DS2的資料 之影響。 例如，在記憶於資料記憶部DS2的資料（程式資料）為“1” 時，N通道MOS電晶體Qn8之閘極電位係因引導現象，而自 _ Vdd程度上升至5V程度為止，且VREG (=Vdd)係傳送至資料 記憶部DS1的電容器C1之一端（節點N2)。 此外，記憶於資料記憶部DS2的資料（程式資料）為“0”時 •人 ，由於N通道MOS電晶體Qn8之閘極電位係0 V，故VREG … (=Vdd)係未傳送至資料記憶部DS1之電容器C1的一端（節點 N2)。亦即，資料記憶部DS1的電容器C1的一端之電位係未 產生變化。
此外，在時序EXCLK 4-5當中，當控制信號DTG形成4.5 V 88037 -93- 1247427 時，則資料記憶部DS3的資料係傳送至資料記憶部DS2。 此後，控制信號SEN1、LAT1係均形成“L”（EXCLK 6)，而 且，藉由使控制信號EQ1形成“H”（EXCLK 7-8)，而重置構成 資料記憶部DS3之正反器電路（圖10)之狀態。 \ 此後，控制信號BLC1係形成4.5 V (EXCLX 9)，N通道MOS ， 電晶體QnlO係形成導通狀態。其結果，資料記憶部DS1和資 _ -料記憶部DS3係互相作電氣性地連接。 ， 當控制信號SEN1形成“H”時（EXCLK 10)，記憶於資料記憶 · 部DS1(電容器C1的一端）之資料，係經由MOS電晶體QnlO， 並藉由構成資料記憶部DS3之時脈同步式反相器CI1而進行 感測。此外，當控制信號LAT1形成‘Ή’’時（EXCLK 11)，該資 料係記憶於資料記憶部DS3。 在時序SCLK2當中，控制信號BLPRE係形成4.5 V程度，且 藉由使控制信號VPRE形成Vdd(例如3 V)，而資料記憶部DS1 之電容器C1的一端，亦即節點N2係充電成Vdd。此後，當 控制信號BLCLAMP形成Vsense(例如1.8 V)時，則資料記憶部 · DS1之電容器C1之一端的電位係產生如下之改變。 亦即，位元線BLek的電位係前置充電電位（大約1 V)之原 狀時（記憶胞之臨限值電壓係較Vcgvxx更高時），N通道MOS … 電晶體（箝位電晶體）Qn5(圖10)係非導通狀態，且資料記憶 ·-部DS1之電容器C1之一端的電位係維持於Vdd (“H”）。 另一方面，位元線BLek的電位係0.8 V以下時（記憶胞之臨 限值電壓係較Vcgvxx更低時），N通道MOS電晶體（箝位電晶 體）Qn5(圖10)係導通狀態，資料記憶部DS1之電容器C1之一 -94- 88037 094 1247427 端的電荷，係在位元線Blek產生放電，而該電位係下降至 較 Vdd更低之值（“L”）（SCLK4-5)。 其結果，資料記憶部DS1(電容器C1之一端）係記憶著驗證 讀取電位Vcgvxx之讀取資料。亦即，在記憶胞的臨限值電 · 壓係較Vcgvxx更低時，“L”，亦即“0”之資料係記憶於資料 ， 記憶部DS1，而記憶胞之臨限值電壓係較Vcgvxx更高時， “H”，亦即“1”之資料係記憶於資料記憶部DS1。 t 此後，執行圖41所示之EXCLK程序（SCLK 5-E)。有關於圖 修 41之EXCLK程序，由於已作說明，故此處係省略其說明。 有關於時序QPWCLK 1-E之動作，若非為QPW動作（QPW暫 存器之值=“0”），則予以省略。 若為QPW動作（QPW暫存器之值=“1”），則藉由狀態機器而 執行 QPWCLK程序（QPWCLK 1-E)。 進行QPW時，在時序SCLK6當中，被選擇之字組線WL2-i 的電位（驗證讀取電位）Vcgvxx係上升0.15 V程度。亦即，
Vcgvxx係形成 4.5 V+0.15 V。 _ 在時序QPWCLK2當中，控制信號BLPRE係形成4.5V程度， 並藉由使控制信號VPRE形成Vdd(例如3 V)，而使資料記憶 部DS1之電容器C1的一端，亦即節點N2係充電成Vdd。此後 …· ，在時序QPWCLK4當中，當控制信號BLCLAMP形成 … Vsense(例如1.8 V)時，則資料記憶部DS1之電容器C1之一端 的電位係產生如下的變化。 亦即，在位元線BLek的電位係前置充電電位（大約1 V)之 原狀時（記憶胞之臨限值電壓係較Vcgvxx更高時），N通道 88037 -95- 1247427 M〇S電晶體（箝位電晶體）Qn5(圖10)係非導通狀態，且資料 記憶部DS1之電容器C1之一端的電位係維持於Vdd (“H，，）。 另一方面，位元線BLek的電位係〇·8 V以下時（記憶胞之臨 限值電壓係較Vcgvxx更低時），Ν通道MOS電晶體（箝位電晶 · 體）Qn5(圖1〇)係導通狀態，資料記憶部dsi之電容器^之一 / 端的電荷係在位元線Blek產生放電，且該電位係下降至較 ， 磉
Vdd更低之值（“l，，）（QPWCLK4-5)。 其結果，資料記憶部DS1(電容器C1的一端）係記憶驗證讀 鲁 取電位Vcgvxx之讀取資料。亦即，記憶胞之臨限值電壓係 較Vcgvxx更低時，“L”，亦即“〇，，之資料係記憶於資料記憶 部DS1，而記憶胞之臨限值電壓係較vCgVxx更高時，“η”， 亦即“1”之資料係記憶於資料記憶部DS1。 此後，執行圖41所示之EXCLK程序（QPWCLK 5-E)。有關於 圖41之EXCLK程序，由於已作說明，故此處係省略其說明。 又，驗證動作係對連接於被選擇之位元線WL2-i之4256個 記憶胞而同時進行。 4·其他 本實施形態雖以多值NAND單元型快閃記憶體為例而說明 ，本發明當然係能適用於另外之形態之多值記憶體。例如 ·： ，作為記憶胞陣列係NOR型、AND型（A · Nozoe: ISSCC· Digest … of Technichal Papers，1995)、DINOR型（S. Kobayashi: ISSCC. Digest of Technichal Papers，1995)、Virtual Ground Array 型（Lee.et al·: Symposium on VLSI Circuits，Digest of Technichal papers，1994)、3-tr NAND 型、4- tr NAND型等亦可。 -96- Θ9& 88037 、、此外，本發明並不自限於快閃記憶體（Flashmem0Iy)，亦能 % | KOM ' EPRGM等之非揮發性半導體記憶體。 如以上所，兒明’根據本發明，即能提供多值快閃記憶體 勺員料包路’其係即使將記憶於記憶胞的資料予以多值化. ’亦能無須極度擴增晶片面積，而且能採用可高精度控制. 1已憶胞的臨限值電壓之2次寫入法。 . 【圖式簡單說明】 圖1表不有關本發明之實施形態之非揮發性半導體記憶體 之區塊圖。 響 圖2表不有關本發明之半導體記憶體之記憶胞陣列的構成 例之圖示。 圖3表不有關本發明之半導體記憶體之記憶胞陣列的構成 例之圖示。 « 4表不有關本發明之半導體記憶體之裝置構造之例之截 面圖。 圖5表不有關本發明之半導體記憶體之裝置構造之例之截囊 面圖。 圖6表不有關本發明之半導體記憶體之裝置構造之例之截 面圖。 鼻 · 圖7表干古 百關本發明之半導體記憶體之裝置構造之例之截· · 曲圖。 圖8表示有關 、 剛本發明之半導體記憶體之批次檢測電路之例 < %路圖。 圖9表示有防 '、 關本發明之半導體記憶體之資料電路的構成例- 1247427 之圖示。 圖10表示有關本發明之半導體記憶體之資料電路之例之 電路圖。 圖11表示時脈同步式反相器之構成例之圖示。 圖12表示有關本發明之半導體記憶體之字組線控制電路 的構成例之圖示。 圖13表示圖12之RADD1的電路例之圖示。 圖14表示圖12之RMAIN1的電路例之圖示。 圖15表示圖12之RADD2的電路例之圖示。 圖16表示圖12之RMAIN2的電路例之圖示。 圖17表示記憶胞的資料和臨限值電壓分佈的關係之圖示。 圖18表示邏輯下位頁資料之程式執行時之臨限值電壓的 變化情形之圖示。 圖19表示邏輯上位頁資料之程式執行時之臨限值電壓的 變化情形之圖示。 圖20表示讀取動作的計算機演算之圖示。 圖21表示讀取動作的動作波形之圖示。 圖22表示圖21之動作中之EXCLK程序的動作波形之圖示。 圖23表示圖21之動作中之EXclk程序的動作波形之圖示。 圖24表示圖21之動作中之EXCLK程序的動作波形之圖示。 圖25表示邏輯下位頁資料之讀出時的資料流程之圖示。 圖26表示邏輯上位頁資料之讀出時的資料流程之圖示。 圖27表示通過寫入之程式執行動作的計算機演算之圖示。 圖28表示通過寫入之程式執行動作的計算機演算之圖示。 88037 •98- 89» 1247427 圖29表示通過寫人之程式執行動作的計算機演算之圖示 圖30表示QPW之程式執行動作的計算機演算之圖示。 圖表示程式執行動作的步驟之動作波形之圖示。 圖32表示，之步驟進行時的資料流程之圖示。 圖33表示内部資料τ載動作的動作波形之圖示。 圖34表示圖33之動作中之EXCLK程序的動作波形之圖示。 圖35表示内部資料下載動作時的資料流程之圖示。 圖36表示程式執行動作的步驟之動作波形之圖示。 圖37表示圖36之步驟進行時的資料流程之圖示。 圖38表示寫入動作之動作波形之圖示。 圖39表示寫入動作時的資料流程之圖示。 圖40表示驗證讀取動作之動作波形之圖示。 圖41表示圖40之動作中之EXCLK程序的動作波形之圖示。 圖42表示驗證讀取動作時的資料流程之圖示。 圖43表示驗證讀取動作時的資料流程之圖示。 圖44表示驗證讀取動作時的資料流程之圖示。 圖45表示驗證讀取動作時的資料流程之圖示。 【圖式代表符號說明】 1 :記憶胞陣列 2 :資料電路 3 :字組線控制電路 4 :行解碼器 5 :位址緩衝器 6 : I/O感測放大器 88037 -99- 1247427
7 8 9A 9B 10 11 11-1 11-2、11-4 11-3 、 11-5 12 13 14 15 16 17 18 19 20、21 DS 卜 DS2、DS3、DS4 Qnl、".Qnl9 Qpl、Qp2 M 卜 M2、M3、M4 S卜S2 U :資料輸出入緩衝器 阱/源極線電位控制電路 電位產生電路 切換電路 批次檢測電路 記憶體晶片 P型矽基板 η型阱區域 Ρ型阱區域 指令介面電路 狀態機器 沒極擴散層 源極擴散層 η型擴散層 Ρ型擴散層 電位設定線 元件分離層 絕緣層 資料記憶部 η通道MOS電晶體 ρ通道MOS電晶體 記憶胞 選擇閘極電晶體 NAND單元單位 88037 -100-
Claims (1)
1247427 拾、申請專利範圍： L —種非揮發性半導體記憶體，其特徵在於具備： 記憶胞； 位元線，其係連接於前述記憶胞的一端；及 資料電路’其係連接於前述位元線，並暫時性地記憶 關於前述記憶胞之程式資料或讀取資料； 〜前述資料電路具有：第！、第2、以及第3資料記憶部； 第1貝料傳送電路，其係連接於前述第1和第3資料記憶部 之間；及第2資料傳送電路，其係連接於前述第2和第3資 料記憶部之間； 、前述第1資料記憶部連接於前述位元線，前述第2資料 3部具有依據本身所記憶的資料，而強制性地改變前 述第1資料記憶部之資料的功能。 2’如:請專利範15第巧之非揮發性半導體記憶體，其中前 述第1和第2資料記憶部係由電容器所 如申凊專利範圍第1項之非揮發性半導體 述第1資料記憶部係由MOS電容器所構成 體記憶體，其中前 φ
6.如申凊專利範圍第5項之非揮發性半 導體記憶體，其中前 88037 1 1247427 Μ鎖電路係由CMOS正反器電路㈣_。 = 範園她非揮發性半導體記憶體，其" rm ^更具有.第4資料記憶部，其係經由行選擇開 關而連接於資料線；及第4資料傳送電路 二 述第1和第4資料記憶部之間。 」系連接万1 8. 9. 10. =請專利㈣第7項之㈣發性半導體㈣體，其中前 处弟4資料記憶部係由閂鎖電路所構成。
=請專利範圍第8項之非揮發性半導體記憶體，其中前 处問鎖電路係由CM0S正反器電路所構成。 =請專利範圍第巧之非揮發性半導體記憶體，其中前 =枓電路更具有··箝位電路，其係連接於前述位元線 ::述第1資料記憶部之間；及預充電電路，其係連接於 可述第1資料記憶部。 11. 12. 13. 14.
如申請專利範圍第i項之非揮發性半導體記憶體，其中更 二備Μ電路，其係依據記憶於前述第3資料記憶部之資 、'、’而判斷對於前述記憶胞之程式之有無結束。 如^專利乾圍第1項之非揮發性半導體記憶體，其中前 h第1和第2資料傳送電路係由M〇s電晶體所構成。 如:請專利範圍第7項之非揮發性半導體記憶體，其中前 迟第3和第4資料傳送電路係由]^〇8電晶體所構成。 申叫專利|a圍第1項之非揮發性半導體纟 立 述記憶胞係記憶2位元以上的資料。 、 如申請專利範圍第1項之非揮發性半導體記憶體，其中前 述记fe胞係具有浮動閘極和控制閘極之非揮發性記憶胞。
88037 192 1247427 l6如申請專利範:圍第7項之非揮發性半導體記憶體，其中更 具偾控制電路，其係控制前述資料電路内之前述讀取資 彳彳的移動。 17 •如申請專利範·;圍第16項之菲揮發性半導體記憶體，其中 * 在前述冗憶胞係具有4個狀態時，前述控制電路具備：使.·-以第1讀取電位自前述記憶胞讀出之第1讀取資料記憶於 ▲ 前述第3資料記憶部之手段；使前述第1讀取資料自前述 第3資料記憶部傳送至前述第2資料記憶部之手段；使以 鲁 第2讀取電位自前述記憶胞讀出之第2讀取資料記憶於前 述第1貝料1己憶部之手段；依據記憶於前述第2資料記憶 部之前述第1讀取資料，而使記憶於前述第1資料記憶部 之削述第2讀取資料的值強制性地改變之手段；及使前述 第2謂取資料自前述第丨資料記憶部傳送至前述第*資料記 憶部之手段。 I8·如申睛專利範·;圍第7項之非揮發性半導體記憶體，其中更 具備技制電路，其係控制前述資料電路内之前述程式資 · 料的移動。 19·如申叫專利範;圍第18項之非揮發性半導體記憶體，其中 ㈤述制電路具備：使前述程式資料記憶於前述第4資料*。 Z fe部之手段；使前述程式資料自前述第4資料記憶部傳-送至前述第3資料記憶部之手段；及使前述程式資料自前 述第3資料記憶部傳送至前述第2資料記憶部之手段。 2 0 •如申請專利範:圍第19項之非揮發性半導體記憶體，其中 觔述圮憶胞具有記憶2位元資料之功能，而且當其中之1 88037 1247427 位元資料已記憶於前述記憶胞時，前述控制電路具備： 在使前述程式資料自前述第4資料記憶部傳送至前述第3 貝料冗憶邵之後，重置前述第4資料記憶部的狀熊之手段 ，及將記憶於前述記憶胞的前述1位元資料讀出於前述第.， 4貪料記憶部之手段。 ‘，、- ’如申請專利範圍第19項之非揮發性半導體記憶體，其中· 前述控制電路更具備在寫入動作時，依據記憶於前述第3 只料#憶邵之前述程式資料之值，而決定是否使前述記 _ 憶胞的臨界電壓變動之手段。 •如申凊專利範圍第21項之非揮發性半導體記憶體，其中 死憶於前述第3資料記憶部之前述程式資料之值，係根據 藉由驗證讀取而自前述記憶胞所讒出之資料而改變。 h •如申請專利範圍第22項之非揮發性半導體記憶體，其中 記憶於前述第2資料記憶部之前述程式資料之值不經常變 化。 24·如申請專利範圍第23項之非揮發性半導體記憶體，其中 · 前述控制電路具備：在對於前述記憶胞之程式結束之後 ’重置前述第3資料記憶部的狀態之手段；及將記憶於前 ♦ P 述第2資料記憶部之前述程式資料傳送至前述第3資料記… fe部之手段。 · 25.如申請專利範圍第1項之非揮發性半導體記憶體，其中前 述程式資料記憶於前述第2和第3資料記憶部，在寫入動 作時，依據記憶於前述第3資料記憶部之前述程式資料之 值，而決定是否使前述記憶胞的臨界電壓變動時，前述- 88037 104 1247427 控制電路具備：藉由驗證讀取而使前述讀取資料記憶於 前述第1資料記憶部之手段；按照記憶於前述第2資料記 憶部之前述程式資料之值，而使記憶於前述第1資料記憶 部的前述讀取資料之值強制性地改變之手段；及使記憶 ， 於前述第1資料記憶部之前述讀取資料作為前述程式資料 ， ，而記憶於前述第3資料記憶部之手段。 ；·- 26·如申請專利範圍第20項之非揮發性半導體記憶體，其中 ， 前述控制電路具備··藉由驗證讀取而使前述讀取資料記鲁 憶於前述第1資料記憶部之手段；按照記憶於前述第4資 料記憶部之前述1位元資料之值，而使記憶於前述第i資 料記憶部的資述讀取資料之值強制性地改變之手.段；及 使記憶於前述第1資料記憶部之前述讀取資料作為前述程 式資料，而記憶於前述第3資料記憶部之手段。 27· —種非揮發性半導體記憶體，其特徵在於具備： 非揮發性半導體記憶胞，其係可用電重寫； 位元線，其係連接於前述記憶胞；及 · 讀出電路’其係用以讀出前述記憶胞的資料； 而且前述讀出電路具備·· * 第1 >料纪fe部，其係和位元線連接；第2資料記憶部-· ，其係具有依據本身所1己憶的資料而重寫前述第丨資料記_ 憶部的資料之功能，第3資料記憶部，其係具有讀出前述 第1資料記憶部的資料之功能；及資料傳送電路，其係將 前述第3資料記憶部的資料傳送至前述第2資料記憶部； 更具備讀出控制電路，其係經由前述位元線而將前述_ 88037 1247427 記憶胞的資料讀出於前述第1資料記憶部，並依據前述第 2資料記憶部之資料，而重寫前述第1資料記憶部之讀出 資料，此後，將前述第3資料記憶部的資料傳送至前述第 2資料記憶部，再在其後，在前述第3資料記憶部讀出前 述第1資料記憶部的資料。 28. 如申請專利範圍第27項之非揮發性半導體記憶體，其中 前述第1和第2資料記憶部藉由儲存電荷於電容器而記憶 資料。 29. 如申請專利範圍第28項之非揮發性半導體記憶體，其中 前述資料傳送電路係由第1 MOS電晶體所構成，前述第2 資料記憶電路係由第2 MOS電晶體所構成，前述第2 MOS 電晶體之源極經由第3 MOS電晶體而連接於前述第1資料 記憶電路之電容器的第1電極，前述第2 MOS電晶體之閘 極連接於前述第1 MOS電晶體之源極。 30. 如申請專利範圍第29項之非揮發性半導體記憶體，其中 前述第3資料記憶電路係由2個CMOS正反器所構成，連接 於前述第1 MOS電晶體之汲極，而且經由第4 MOS電晶體 而連接於前述第1資料記憶電路之電容器的第1電極。 88037
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