TWI292914B - - Google Patents

Description

1292914 08016twfl.doc/006 修正日期 92.7.14 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實 施方式及圖式簡單說明） 本發明是有關於一種快閃記憶體之寫入與淸除方式， 且特別是有關於一種多重値快閃記憶體之寫入與淸除方 式。 在快閃記憶體位元寫入以及淸除的過程中，爲了能讓 此快閃記憶體能描述2位元狀態或3位元狀態或..等的狀 態（00，01，10，11 狀態或 000，001，010，011，100， 101，110，111狀態或....等狀態）時，通常爲藉由間隔改 變快閃記憶體閘極的電壓以並限定電壓之射入（shot)次 數，使得快閃記憶體中之通道（Channel)能產生通道熱電 子（channel hot electron)，且通道熱電子由通道被注入至 浮置閘（floating gate)中時之電位可有所不同。舉例來說， 代表兩位元狀態之多重値快閃記憶體爲了能描述兩位元狀 態，則必須在其浮置閘中能儲存4種不同電位之電子。例 如當快閃記憶體代表〇〇狀態時，浮置閘中沒有電子，當 快閃記憶體代表〇1狀態時，浮置閘中儲存有電子且此電 子具有快閃記憶體代表01狀態時之電位，當快閃記憶體 代表10狀態時，浮置閘中儲存有電子且此電子具有快閃 記憶體代表1〇狀態時之電位，以此類推。 習知快閃記憶體寫入之方式爲：當快閃記憶體欲由〇〇 狀態寫爲01或10或11狀態時，爲將快閃記憶體中之閘 極射入閘極電壓Vg，其中，每次射入之閘極電壓Vg均向 1292914 08016twfl.doc/006 修正日期 92.7.14 上增加o.l伏特（即AVg爲0.1伏特）且每次射入之閘極 電壓Vg均維持約150 ns ，而快閃記憶體欲由00狀態寫 爲01或10或11狀態時，便是根據閘極電壓Vg射入次數 來作決定。 當快閃記憶體欲由01或10或11狀態淸除爲〇〇狀態 時，則是每次射入之閘極電壓Vg均向下增加0.5伏特（即 △ Vg爲一 0.5伏特）且每次射入之閘極電壓Vg均維持約 500 ns ，並根據快閃記憶體由01或10或11狀態淸除爲 〇〇狀態之不同，決定閘極電壓Vg射入次數。 請參考第1圖，當快閃記憶體由00狀態寫爲〇1狀態 時，源極電壓爲接地，汲極電壓Vd爲4.5± 0.25伏特，而 閘極電壓Vg由5伏特開始，AVg爲0.1伏特，並經過20 次之射入，。當快閃記憶體由〇〇狀態寫爲1〇狀態時，源 極電壓爲接地，汲極電壓Vd爲4.5± 0.25伏特，而閘極電 壓Vg由5伏特開始，AVg爲0.1伏特，並經過40次之 射入。。當快閃記憶體由〇〇狀態寫爲11狀態時，源極電 壓爲接地，汲極電壓Vd爲4.5土 0.25伏特，而閘極電壓Vg 由5伏特開始，AVg爲0.1伏特，並經過60次之射入 。 其中，不同狀態所分別對應之射入次數之中，最後一次射 入之閘極電壓Vg爲寫入確認電壓PV，而最後一次射入之 前之射入次數所射入之閘極電壓Vg爲寫入電壓PGM。 至於當快閃記憶體由01或10或11狀態淸除爲00狀 態時，汲極電壓爲浮置，源極或基底電壓VS或Vb爲8土 0.25伏特，而閘極電壓Vg由—6伏特開始，AVg爲一 0.5 1292914 08016twfl.doc/006 修正日期92.7.14 伏特，並經過5次之射入 。' 而§陕閃記憶體完成寫入後以及淸除後，判別快閃記 憶體狀態時，讀取電流Ir以及起始電壓vt之分佈圖則請 分別參考第2A以及第2B圖。由第2A圖中可知，包含〇〇， 〇1 ’ ’ 11狀態，均有其讀取電流Ir之分佈（Tracklng)， 而狀悲之遺取電流分佈間，具有可靠度（Reliability)區間。 而母個狀知之感應幅度（Sense Margin)則包含了其對應之 讀取電流Ir分佈之部分範圍。 當快閃記憶體在讀取時，若每個狀態之讀取電流的感 應幅度不夠，將容易造成快閃記憶體在讀取其狀態時的誤 判。此現象將特別容易出現在讀取快閃記憶體之最低値狀 態或是最高値狀態。以第2A圖爲例，在讀取最低値〇〇狀 態或是最高値11狀態時，若其讀取電流感應幅度不夠時， 將特別容易誤判。 而2B圖中，判別快閃記憶體狀態時之操作起始電壓 Vt間隔亦是。亦是在讀取快閃記憶體狀態爲〇〇或是11的 情況下，特別容易造成誤判。 有鑒於此，本發明提供一種使得讀取電流Ir分佈範圍 以及操作起始電壓Vt範圍縮小之多重値快閃記憶體寫入 方式，且此對多重値快閃記憶體作判讀時，不至於誤判， 以在設計多重値快閃記憶體判讀時，以使用相同數量的儲 存狀態能在更小的電流分佈範圍中被安全的區分出來。 本發明提出一種多重値快閃記憶體之寫入方式’包 括··在多重値快閃記憶體之閘極射入不同次數且每次對應 1292914 08016twfl.doc/006 修正日期 92.7.14 不同向上遞增之步階値輸出之寫入電壓以改變多重値快閃 記億體所代表之値，並在多重値快閃記憶體作最高値或是 任何一値寫入時，在最後一次寫入電壓射入後，額外增加 一次寫入電壓射入。 . 本發明另外提出一種多重値快閃記憶體之淸除方式， 包括：在多重値快閃記憶體之閘極射入不同次數且每次對 應不同向下減少之步階値輸出之淸除電壓以淸除多重値快 閃記憶體所代表之不同値，並在多重値快閃記憶體作任何 一値淸除時，在最後一次淸除電壓射入後，額外增加一次 淸除電壓射入。 綜合上述本發明藉由額外增加一次寫入電壓以及一次 淸除電壓達到增加多重値快閃記憶體寫入電子之電位以及 減少多重値快閃記憶體淸除電子之電位，以使得當對多重 値快閃記憶體作判讀時，能有較小之讀取電流分佈範圍以 及較小之操作起始電壓電壓範圍，且不至於誤判。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 第1圖繪示的是習知快閃記憶體寫入以及淸除方式之 示意圖； 第2A圖繪示的是習知快閃記憶體之讀取電流分佈 圖； 第2B圖繪示的是習知快閃記憶體讀取時之起始電壓 1292914 08016twfl.doc/006 修正日期 92.7.14 分佈圖； 第3圖繪示的是根據本發明較佳實施例之快閃記憶 體寫入以及淸除方式之示意圖； 第4A圖繪示的是根據本發明較佳實施例之快閃記憶 體之讀取電流分佈圖；以及 第4B圖繪示的是根據本發明較佳實施例之快閃記億 體讀取時之起始電壓分佈圖。 •標號說明 PV1，PV2，PV3 :寫入確認電壓 EV :淸除確認電壓 較佳實施例 本發明爲主要採取快閃記憶體之閘極加上閘極電壓以 及汲極加上汲極電壓，且源極接地，並以閘極電壓每次電 壓値向上增加射入之方式，使得快閃記憶體通道中之熱電 子由通道注入並存在於快閃記憶體中之浮置閘，且在浮置 閘中之電子因不同次數之閘極電壓射入而具有不同之電 位，以作爲代表不同狀態之快閃記憶體。一般來說，以此 方式對快閃記憶體作一次狀態値完整寫入時，最後還包含 一次額外的寫入確認電壓射入。也就是說，如果當快閃記 憶體要寫入〇1之狀態値原本僅需要20次閘極電壓射入 時，在第20次，即寫入確認電壓射入後，額外增加一次 寫入電壓射入。而本發明對快閃記憶體作淸除時，則是主 要採取快閃記憶體之閘極加上閘極電壓以及源極或基底加 上源極電壓或是基底電壓，且汲極接地，並以閘極電壓每 1292914 08016twfl.doc/006 修正日期 92.7.14 次電壓値向下減少射入之方式，使得快閃記憶體浮置閘中 之電子穿隧出來而使得浮置閘中幾乎不存有電子，且因浮 置閘中電子之電位不同而需要不同次數之閘極電壓射入， 以使得代表不同狀態之快閃記憶體能被淸除。而一次完整 之快閃記憶體淸除，也包括最後額外一次的閘極電壓射 而本發明之特徵更在於做最高値寫入快閃記憶體時， 額外增加一次寫入電壓以及在淸除快閃記憶體時，額外增 加一次淸除電壓。請參考第3圖，第3圖繪示的是根據本 發明較佳實施例之快閃記憶體寫入以及淸除方式之示意 圖。當快閃記憶體由〇〇狀態寫爲〇1狀態時，快閃記憶體 之源極電壓爲接地，汲極電壓Vd爲4.5± 0.25伏特，而閘 極電壓Vg由5伏特開始且每次以△Vg=0.1伏特向上增 加，並經過20次之射入。其中包括了 19次寫入電壓PGM 射入以及最後一次之寫入確認電壓PV1射入。 當快閃記憶體由〇〇狀態寫爲1〇狀態時，快閃記憶體 之源極電壓爲接地，汲極電壓Vd爲4.5:t 0.25伏特，而閘 極電壓Vg由5伏特開始且每次以1伏特向上增 加，並經過40次之射入。其中包括了 39次寫入電壓PGM 射入以及最後一次之寫入確認電壓PV2射入。

而當快閃記憶體由〇〇狀態寫爲Π狀態時，快閃記憶 體之源極電壓爲接地，汲極電壓Vd爲4.5± 0.25伏特，而 閘極電壓Vg由5伏特開始且每次以AVg=0.1伏特向上增 加，並經過61次之射入。其中包括了先59次寫入電壓PGM 1292914 08016twfl.doc/006 修正日期 92.7.14 射入、再1次寫入確認電壓PV3射入、以及最後之1次額 外的寫入電壓PGM射入。 至於當快閃記憶體由11狀態淸除爲00狀態時，汲極 電壓爲浮置，源極或基底電壓Vs或Vb爲8± 0.25伏特， 而閘極電壓Vg由一 6伏特開始且每次以△¥€=—〇.5伏特 向下減少，並經過6次射入。其中包括了 4次淸除電壓ERS 射入、1次淸除確認電壓EV射入，以及最後之1次額外 的淸除電壓射入。 因此，本發明最大之特徵在快閃記憶體寫入過程中， 於當習知最後一次寫入電壓PGM射入後，額外增加一次 寫入電壓PGM射入。而在快閃記憶體淸除過程中，於當 最後一次淸除電壓ERS射入後，額外增加一次淸除電壓 ERS射入。 故根據本發明較佳實施例中之快閃記憶體之寫入或淸 除方式，可以得到快閃記憶體寫入後之快閃記憶體讀取電 流分佈圖以及快閃記憶體讀取時之起始電壓分佈圖。請分 別參考第4A圖以及第4B圖並分別對照第2A圖以及第2B 圖。在第4A圖中，相較於第2A圖，可以發現的是，第4A 圖中減少了第2A圖中虛線部分的區間。此爲由於快閃記 憶體在〇〇寫入爲11時，額外增加一次寫入電壓，因此可 以保證11的讀取電流更精準的位於所設計的範圍內，而 省略掉第2A圖中11狀態旁，用來作爲誤差容忍範圍的虛 線部分區間。 而由於快閃記憶體在11淸除爲〇〇時，額外增加一次 11 1292914 08016twf 1.doc/006 修正曰期 92.7.14 淸除電壓，同樣由於快閃記憶體在11淸除爲00時，額外 增加一次淸除電壓’因此可以保證00的讀取電流更精準 的位於所設計的範圍內，而省略掉第2A圖中00狀態旁， 用來作爲誤差容忍範圍的虛線部分區間。。 故，由於快閃記憶體寫入以及淸除時之額外之寫入電 壓射入以及淸除電壓射入，00以及11之讀取電流更精準 的位於所設計的範圍內’而使得快閃記憶體在〇〇以及11 讀取電流分布縮小的情況下，仍能正確的判別出快閃記憶 體00以及01狀態。 第4B圖亦是，相較於第2B圖，第4B圖中減少了第 2B圖中虛線部分的區間。即快閃記憶體〇〇與01讀取時 之操作起始電壓分佈變小、10與11讀取時之操作起始電 壓分佈變小。且由於快閃記憶體寫入以及淸除時之額外的 寫入電壓以及淸除電壓，使得快閃記憶體⑻與01以及10 與11在其操作起始電壓分佈變小情況下，仍能正確判讀 出快閃記憶體00以及11狀態。 此外，本發明更可應 用在快閃記憶體任何狀態之寫入，也就是說，本發明並不 限於最高値之寫入。 綜合上述，本發明藉由多重値快閃記憶體在寫入以及 淸除時，分別額外增加一次寫入電壓以及一次淸除電壓射 入，使其讀取電流更精準的位於所設計的範圍內，而在讀 取電流分佈縮小以及讀取時之操作起始電壓分佈縮小的情 況下，仍能正確的判讀出讀取時之讀取電流分布以及操作 起始電壓分布所對應的快閃記憶體狀態値。因此，多重値 1292914 08016twfl.doc/006 修正日期 92.7.14 快閃記憶體在讀取時，可具有之較小讀取電流分佈以及操 作起始電壓分佈，且不至誤判。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。

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Claims (1)

1292914 08016twf3.doc/006 —— —. 96-9-10 擎· ^ 拾、申請專利範圍 1. 一種多重値快閃記憶體之寫入方式，包括： 在該多重値快閃記憶體之閘極射入不同次數旦胃 應不同向上遞增之一步階値輸出之一寫入電壓以改變該多 重値快閃記憶體所代表之値；以及 該多重値快閃記憶體作一最高値寫入時，在最後一次 該寫入電壓射入後，額外增加一次該寫入電壓射入° 2. 如申請專利範圍第1項所述之多重値快閃記憶體之寫 入方式，其中該寫入方式可用於一兩位元値快閃記憶體。 3. —種多重値快閃記憶體之寫入方式，包括： 在該多重値快閃記憶體之閘極射入不同次數且每次對 應不同向上遞增之一步階値輸出之一寫入電壓以改變該多 重値快閃記憶體所代表之値；以及 該多重値快閃記憶體作一値寫入時，在最後一次該寫 入電壓射入後，額外增加一次該寫入電壓射入。 4. 如申請專利範圍第3項所述之多重値快閃記憶體之寫 入方式，其中該寫入方式可用於一兩位元値快閃記憶體。 5. —種多重値快閃記憶體之清除方式，包括： 在該多重値快閃記憶體之閘極射入不定次數且每次對 應不同向下減少之一步階値輸出之一清除電壓以清除該多 重値快閃記憶體所代表之不同値；以及 該多重値快閃記憶體作一値清除時，在最後一次該清 除電壓射入後，額外增加一次該清除電壓射入。 14 1292914 8016TW >5,韻明示96年4·只1 3 綴黯

|?原説明I PV3 EV 麵 PV1 I I I

0m PV2 湖 I 1 1 1 j j 1 1 1 1 1 1 1 1 1 1 10 1 1 1 11 PGM :寫入電壓 ERS :清除電屋 PV :寫人確認電屋 EV :清除確認電屋 •Vg=5,AVg=0.1,Vd=4.5 土 0·25 •正常：20shot(PGM+PV1) ^Vg=5,AVg=0.1,Vd=4.5+0.25 •正常：4〇shot(PGM+PV2) •Vg=5,AVg=0.1,Vd=4.5 土 0·25 •正常：6Qshot(PGM+PV3) •Vg=—6,/\Vg=—0.5,Vb/Vs=8 土 0.25 •正常：5shot(ERS+EV) 1292914 修正日期92.7.14 08016twfl.doc/006 肆、 中文發明摘要 一種多重値快閃記憶體之寫入方式，其步驟具有··在 多重値快閃記憶體之閘極射入不同次數且不同次數所對應 不同向上遞增之步階値輸出之寫入電壓以改變多重値快閃 記憶體所代表之値，並在多重値快閃記憶體作最高値或是 任何一値寫入時，在最後一次寫入電壓射入後，額外增加 一次寫入電壓射入。 伍、 英文發明摘要 陸、 （一）、本案指定代表圖爲：第_圖 (二）、本代表圖之元件代表符號簡單說明： 柒 '本案若有化學式時，請揭示最能顯示發明特徵的 化學式：