TWI521513B - 讀取電壓設定方法、控制電路與記憶體儲存裝置 - Google Patents

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Description

讀取電壓設定方法、控制電路與記憶體儲存裝置
本發明是有關於一種讀取電壓設定方法以及使用此方法的控制電路與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
請參照圖1，快閃記憶體元件1包含用於儲存電子的電荷捕捉層(charge traping layer)2、用於施加電壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4與多晶矽間介電層(Interpoly Dielectric)5。當欲寫入資料至快閃記憶體元件1時，可藉由將電子注入電荷補捉層2以改變快閃記憶體元件1的臨界電壓，由此定義快閃記憶體元件1的數位高低態，而實現儲存資料的功能。在此，注入電子至電荷補捉層2的過程稱為程式化。反之，當欲將所儲存之資料移除時，藉由將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
然而，在生產過程中，可能會因為製程的變異，使快閃記憶體元件的臨界電壓分佈偏移，以致於快閃記憶體元件1的儲存狀態可能無法被正確地識別。
本發明提供一種讀取電壓設定方法以及使用此方法的控制電路與記憶體儲存裝置，其能夠根據記憶胞的臨界電壓分佈設定適當的讀取電壓調整值，以正確地識別記憶胞的儲存狀態。
本發明範例實施例提出一種讀取電壓設定方法，用於可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存多個位元資料，每一位元資料可根據一電壓被識別為第一狀態或第二狀態。本讀取電壓設定方法包括：將資料程式化至此些字元線之中的第一字元線所連接的多個記憶胞中；讀取儲存於第一字元線的記憶胞中的資料來獲取對應 第一字元線的記憶胞的臨界電壓分佈；並且根據第一字元線的記憶胞的臨界電壓分佈的峰值來判斷對應第一字元線的第一預設讀取電壓。
在本發明的一範例實施例中，上述讀取電壓設定方法還包括調整第一預設讀取電壓以獲得多個第一檢測讀取電壓；分別地施予此些第一檢測讀取電壓至第一字元線以讀取多個第一頁資料；根據此檢測資料與此些第一頁資料獲取對應每一第一頁資料的錯誤位元數；以及根據此些第一頁資料的錯誤位元數之中的最小錯誤位元數，從此些第一檢測讀取電壓之中獲取對應第一字元線的第一優化讀取電壓。本讀取電壓設定方法更包括計算第一優化讀取電壓與第一預設讀取電壓之間的差值作為對應第一字元線的第一讀取電壓調整值；以及在重讀表中記錄對應第一位元線的第一讀取電壓調整值。
在本發明的一範例實施例中，上述讀取儲存於第一字元線的記憶胞中的資料來獲取對應第一字元線的記憶胞的臨界電壓分佈的步驟包括：施予多個掃瞄電壓至第一字元線，以從連接至第一字元線的記憶胞中讀取對應每一掃瞄電壓的多個掃瞄位元資料；分別地計算對應此些掃瞄電壓的掃瞄位元資料之中被識別為第一狀態的位元資料的多個第一狀態位元資料增加量；以及根據分別地對應此些掃瞄電壓的第一狀態位元資料增加量獲取第一字元線的記憶胞的臨界電壓分佈。
在本發明的一範例實施例中，上述根據第一字元線的記 憶胞的臨界電壓分佈的峰值來判斷對應第一字元線的第一預設讀取電壓的步驟包括：搜尋臨界電壓分佈中的峰值；以及根據在臨界電壓分佈中的峰值與此些掃瞄電壓之中對應此峰值的掃瞄電壓獲取相對於對應第一字元線的第一預設讀取電壓的電壓變化量並且根據此電壓變化量識別第一預設讀取電壓，其中此電壓變化量加上第一預設讀取電壓等於對應此峰值的掃瞄電壓。
在本發明的一範例實施例中，上述讀取電壓設定方法，更包括：使用第一預設讀取電壓從第一字元線的記憶胞中讀取多個位元資料；判斷使用此第一預設讀取電壓從第一字元線的記憶胞中讀取的位元資料是否可根據對應錯誤校正碼來錯誤校正以獲得第二頁資料；以及當使用第一預設讀取電壓從第一字元線的記憶胞中讀取的位元資料無法根據對應錯誤校正碼來被錯誤校正以獲取第二頁資料時，使用第一讀取電壓調整值調整第一預設讀取電壓以獲取第一新讀取電壓並且施予第一新讀取電壓至第一字元線以獲取第二頁資料。
在本發明的一範例實施例中，上述讀取電壓設定方法更包括：根據第一字元線的記憶胞的臨界電壓分佈來判斷對應第一字元線的第二預設讀取電壓與第三預設讀取電壓；調整第二預設讀取電壓以獲得多個第二檢測讀取電壓並且調整第三預設讀取電壓以獲得多個第三檢測讀取電壓；施予此些第二檢測讀取電壓與第三檢測讀取電壓至第一字元線以讀取多個第三頁資料；根據檢測資料與此些第三頁資料獲取每一第三頁資料的錯誤位元數；根 據第三頁資料的錯誤位元數之中的最小錯誤位元數，從此些第二檢測讀取電壓與此些第三檢測讀取電壓之中獲取對應第一字元線的第二優化讀取電壓與第三優化讀取電壓；計算第二優化讀取電壓與第二預設讀取電壓之間的一差值作為對應第一字元線的第二讀取電壓調整值；計算第三優化讀取電壓與第三預設讀取電壓之間的差值作為對應第一字元線的第三讀取電壓調整值；以及在重讀表中記錄對應第一位元線的第二讀取電壓調整值與第三讀取電壓調整值。
本發明範例實施例提出一種讀取電壓設定方法，用於可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存多個位元資料，每一位元資料可根據一電壓被識別為第一狀態或第二狀態。本讀取電壓設定方法包括：將資料程式化至此些字元線之中的第一字元線所連接的多個記憶胞中；調整對應第一字元線的第一預設讀取電壓以獲得多個第一檢測讀取電壓；分別地施予此些第一檢測讀取電壓至第一字元線以讀取多個第一頁資料；根據此檢測資料與此些第一頁資料獲取對應每一第一頁資料的錯誤位元數；以及根據此些第一頁資料的錯誤位元數之中的最小錯誤位元數，從此些第一檢測讀取電壓之中獲取對應第一字元線的第一優化讀取電壓。本讀取電壓設定方法更包括計算第一優化讀取電壓與第一預設讀取電壓之間的 差值作為對應第一字元線的第一讀取電壓調整值；以及在重讀表中記錄對應第一位元線的第一讀取電壓調整值。
在本發明的一範例實施例中，上述讀取電壓設定方法，更包括：使用第一預設讀取電壓從第一字元線的記憶胞中讀取多個位元資料；判斷使用此第一預設讀取電壓從第一字元線的記憶胞中讀取的位元資料是否可根據對應錯誤校正碼來錯誤校正以獲得第二頁資料；以及當使用第一預設讀取電壓從第一字元線的記憶胞中讀取的位元資料無法根據對應錯誤校正碼來被錯誤校正以獲取第二頁資料時，使用第一讀取電壓調整值調整第一預設讀取電壓以獲取第一新讀取電壓並且施予第一新讀取電壓至第一字元線以獲取第二頁資料。
在本發明的一範例實施例中，上述讀取電壓設定方法更包括：調整對應第一字元線的第二預設讀取電壓以獲得多個第二檢測讀取電壓並且調整對應第一字元線的第三預設讀取電壓以獲得多個第三檢測讀取電壓；施予此些第二檢測讀取電壓與第三檢測讀取電壓至第一字元線以讀取多個第三頁資料；根據上述資料與此些第三頁資料獲取每一第三頁資料的錯誤位元數；根據第三頁資料的錯誤位元數之中的最小錯誤位元數，從此些第二檢測讀取電壓與此些第三檢測讀取電壓之中獲取對應第一字元線的第二優化讀取電壓與第三優化讀取電壓；計算第二優化讀取電壓與第二預設讀取電壓之間的一差值作為對應第一字元線的第二讀取電壓調整值；計算第三優化讀取電壓與第三預設讀取電壓之間的差 值作為對應第一字元線的第三讀取電壓調整值；以及在重讀表中記錄對應第一位元線的第二讀取電壓調整值與第三讀取電壓調整值。
本發明範例實施例提出一種控制電路，用於存取可複寫式非揮發性記憶體模組。本控制電路包括：介面與記憶體管理電路。介面，用以電性連接此可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存多個位元資料，每一位元資料可根據一電壓被識別為第一狀態或第二狀態。記憶體管理電路耦接至上述介面並且用以將資料程式化至此些字元線之中的第一字元線所連接的多個記憶胞中。此外，記憶體管理電路讀取儲存於第一字元線的記憶胞中的資料來獲取對應第一字元線的記憶胞的臨界電壓分佈並且根據第一字元線的記憶胞的臨界電壓分佈的峰值來判斷對應第一字元線的第一預設讀取電壓。
在本發明的一範例實施例中，上述記憶體管理電路調整第一預設讀取電壓以獲得多個第一檢測讀取電壓，分別地施予此些第一檢測讀取電壓至第一字元線以讀取多個第一頁資料，根據此檢測資料與此些第一檢測頁資料獲取對應每一第一頁資料的錯誤位元數，以及根據此些第一頁資料的錯誤位元數之中的最小錯誤位元數，從此些第一檢測讀取電壓之中獲取對應第一字元線的 第一優化讀取電壓。再者，記憶體管理電路計算第一優化讀取電壓與第一預設讀取電壓之間的差值作為對應第一字元線的第一讀取電壓調整值，以及在重讀表中記錄對應第一位元線的第一讀取電壓調整值。
在本發明的一範例實施例中，在上述讀取儲存於第一字元線的記憶胞中的資料來獲取對應第一字元線的記憶胞的該臨界電壓分佈的運作中，記憶體管理電路施予多個掃瞄電壓至第一字元線，以從連接至第一字元線的記憶胞中讀取對應每一掃瞄電壓的多個掃瞄位元資料。此外，記憶體管理電路分別地計算對應此些掃瞄電壓的掃瞄位元資料之中被識別為第一狀態的位元資料的多個第一狀態位元資料增加量，並且根據分別地對應此些掃瞄電壓的第一狀態位元資料增加量獲取第一字元線的記憶胞的臨界電壓分佈。
在本發明的一範例實施例中，在上述根據第一字元線的記憶胞的臨界電壓分佈的峰值來判斷對應第一字元線的第一預設讀取電壓的運作中，記憶體管理電路搜尋臨界電壓分佈中的峰值，根據在臨界電壓分佈中的峰值與此些掃瞄電壓之中對應此峰值的掃瞄電壓獲取相對於對應第一字元線的第一預設讀取電壓的電壓變化量，並且根據此電壓變化量識別第一預設讀取電壓，其中此電壓變化量加上第一預設讀取電壓等於對應此峰值的掃瞄電壓。
在本發明的一範例實施例中，上述記憶體管理電路使用 第一預設讀取電壓從第一字元線的記憶胞中讀取多個位元資料，判斷使用此第一預設讀取電壓從第一字元線的記憶胞中讀取的位元資料是否可根據對應錯誤校正碼來錯誤校正以獲得第二頁資料，以及當使用第一預設讀取電壓從第一字元線的記憶胞中讀取的位元資料無法根據對應錯誤校正碼來被錯誤校正以獲取第二頁資料時，使用第一讀取電壓調整值調整第一預設讀取電壓以獲取第一新讀取電壓並且施予第一新讀取電壓至第一字元線以獲取第二頁資料。
在本發明的一範例實施例中，上述記憶體管理電路更用以根據第一字元線的記憶胞的臨界電壓分佈來判斷對應第一字元線的第二預設讀取電壓與第三預設讀取電壓，調整第二預設讀取電壓以獲得多個第二檢測讀取電壓並且調整第三預設讀取電壓以獲得多個第三檢測讀取電壓。此外，記憶體管理電路更用以施予此些第二檢測讀取電壓與第三檢測讀取電壓至第一字元線以讀取多個第三頁資料，根據上述資料與此些第三頁資料獲取每一第三頁資料的錯誤位元數，以及根據第三頁資料的錯誤位元數之中的最小錯誤位元數，從此些第二檢測讀取電壓與此些第三檢測讀取電壓之中獲取對應第一字元線的第二優化讀取電壓與第三優化讀取電壓。再者，記憶體管理電路更用以計算第二優化讀取電壓與第二預設讀取電壓之間的一差值作為對應第一字元線的第二讀取電壓調整值，計算第三優化讀取電壓與第三預設讀取電壓之間的差值作為對應第一字元線的第三讀取電壓調整值，以及在重讀表 中記錄對應第一位元線的第二讀取電壓調整值與第三讀取電壓調整值
本發明範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存多個位元資料，每一位元資料可根據一電壓被識別為第一狀態或第二狀態。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組，且用以將資料程式化至此些字元線之中的第一字元線所連接的多個記憶胞中。此外，記憶體控制器讀取儲存於第一字元線的記憶胞中的資料來獲取對應第一字元線的記憶胞的臨界電壓分佈並且根據第一字元線的記憶胞的臨界電壓分佈的峰值來判斷對應第一字元線的第一預設讀取電壓。
在本發明的一範例實施例中，上述記憶體控制器調整第一預設讀取電壓以獲得多個第一檢測讀取電壓，分別地施予此些第一檢測讀取電壓至第一字元線以讀取多個第一頁資料，根據此資料與此些第一頁資料獲取對應每一第一頁資料的錯誤位元數，以及根據此些第一頁資料的錯誤位元數之中的最小錯誤位元數，從此些第一檢測讀取電壓之中獲取對應第一字元線的第一優化讀取電壓。再者，記憶體控制器計算第一優化讀取電壓與第一預設讀取電壓之間的差值作為對應第一字元線的第一讀取電壓調整 值，以及在重讀表中記錄對應第一位元線的第一讀取電壓調整值。
在本發明的一範例實施例中，在上述讀取儲存於第一字元線的記憶胞中的資料來獲取對應第一字元線的記憶胞的該臨界電壓分佈的運作中，記憶體控制器施予多個掃瞄電壓至第一字元線，以從連接至第一字元線的記憶胞中讀取對應每一掃瞄電壓的多個掃瞄位元資料。此外，記憶體控制器分別地計算對應此些掃瞄電壓的掃瞄位元資料之中被識別為第一狀態的位元資料的多個第一狀態位元資料增加量，並且根據分別地對應此些掃瞄電壓的第一狀態位元資料增加量獲取第一字元線的記憶胞的臨界電壓分佈。
在本發明的一範例實施例中，在上述根據第一字元線的記憶胞的臨界電壓分佈的峰值來判斷對應第一字元線的第一預設讀取電壓的運作中，記憶體控制器搜尋臨界電壓分佈中的峰值，根據在臨界電壓分佈中的峰值與此些掃瞄電壓之中對應此峰值的掃瞄電壓獲取相對於對應第一字元線的第一預設讀取電壓的電壓變化量，並且根據此電壓變化量識別第一預設讀取電壓，其中此電壓變化量加上第一預設讀取電壓等於對應此峰值的掃瞄電壓。
在本發明的一範例實施例中，上述記憶體控制器使用第一預設讀取電壓從第一字元線的記憶胞中讀取多個位元資料，判斷使用此第一預設讀取電壓從第一字元線的記憶胞中讀取的位元資料是否可根據對應錯誤校正碼來錯誤校正以獲得第二頁資料，以及當使用第一預設讀取電壓從第一字元線的記憶胞中讀取的位 元資料無法根據對應錯誤校正碼來被錯誤校正以獲取第二頁資料時，使用第一讀取電壓調整值調整第一預設讀取電壓以獲取第一新讀取電壓並且施予第一新讀取電壓至第一字元線以獲取第二頁資料。
在本發明的一範例實施例中，上述記憶體控制器更用以根據第一字元線的記憶胞的臨界電壓分佈來判斷對應第一字元線的第二預設讀取電壓與第三預設讀取電壓，調整第二預設讀取電壓以獲得多個第二檢測讀取電壓並且調整第三預設讀取電壓以獲得多個第三檢測讀取電壓。此外，記憶體控制器更用以施予此些第二檢測讀取電壓與第三檢測讀取電壓至第一字元線以讀取多個第三頁資料，根據上述資料與此些第三頁資料獲取每一第三頁資料的錯誤位元數，以及根據第三頁資料的錯誤位元數之中的最小錯誤位元數，從此些第二檢測讀取電壓與此些第三檢測讀取電壓之中獲取對應第一字元線的第二優化讀取電壓與第三優化讀取電壓。再者，記憶體控制器更用以計算第二優化讀取電壓與第二預設讀取電壓之間的一差值作為對應第一字元線的第二讀取電壓調整值，計算第三優化讀取電壓與第三預設讀取電壓之間的差值作為對應第一字元線的第三讀取電壓調整值，以及在重讀表中記錄對應第一位元線的第二讀取電壓調整值與第三讀取電壓調整值
基於上述，本範例實施例的讀取電壓設定方法、控制電路與記憶體儲存裝置可以根據記憶胞的臨界電壓分佈使用適當的讀取調整電壓值來調整預設讀取電壓，由此正確地識別存有製程 缺陷之可複寫式非揮發性記憶體模組之記憶胞的儲存狀態。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1‧‧‧快閃記憶體元件
2‧‧‧電荷補捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA‧‧‧第一讀取電壓
VB‧‧‧第二讀取電壓
VC‧‧‧第三讀取電壓
VD‧‧‧第四讀取電壓
VE‧‧‧第五讀取電壓
VF‧‧‧第六讀取電壓
VG‧‧‧第七讀取電壓
P‧‧‧峰值
VP‧‧‧對應峰值的電壓
VO‧‧‧第一最佳化電壓
VTEST1、VTEST2、VTEST3‧‧‧檢測讀取電壓
400(0)~400(N)‧‧‧實體區塊
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧錯誤檢查與校正電路
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
282‧‧‧記憶單元
284‧‧‧軟值擷取單元
1601、1603、1605、1701、1703、1801、1803、1805‧‧‧區塊
S1901、S1903、S1905、S1907、S1909、S1911‧‧‧設定讀取電壓的步驟
S2001、S2003、S2005、S2007、S2009、S2011、S2013‧‧‧讀取資料的步驟
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖3是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖5是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖7是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的 示意圖。
圖11是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖12是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖13是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖14是根據一範例實施例所繪示當記憶胞多次程式化與抹除後儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖15是根據本發明一範例實施例所繪示之確認可複寫式非揮發性記憶體模組的預設讀取電壓的範例示意圖。
圖16~18是根據本發明一範例實施例所繪示之確認可複寫式非揮發性記憶體模組的優化讀取電壓的範例示意圖。
圖19是根據本發明一範例實施例所繪示的讀取電壓設定方法的流程圖。
圖20是根據本範例實施例所繪示的讀取下實體頁面的資料讀取方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記 憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖2，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖3的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖3所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖3所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放 器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖4所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖5是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
請參照圖5，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於通用序列匯流排(Universal Serial Bus,USB)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、安全數位(Secure Digital,SD)介面標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標 準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106可以是多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞702、 多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖7所示)。記憶胞702是以陣列方式配置在位元線704與字元線706的交叉點上。當從記憶體控制器104接收到寫入指令或讀取資料時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的電壓，位元線控制電路2206用以控制施予至位元線704的電壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組106中的記憶胞是以多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個狀態，並且此些狀態是以多個讀取電壓來區分。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖8，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一預設讀取電壓VA、第二預設讀取電壓VB與第三預設讀取電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲 存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是隨著閘極電壓越大而以"11"、"10"、"01"與"00"排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在每一記憶胞可儲存2個位元資料的例子中，同一條字元線上的記憶胞會構成2個實體頁面(即，下實體頁面與上實體頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體頁面，並且每一記憶胞的MSB是對應上實體頁面。此外，在記憶胞陣列2202中數個實體頁面會構成一個實體區塊，並且實體區塊為執行抹除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面 資料為1時，控制電路2212會控制字元線控制電路2204不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"01"。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖9，在本範例實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界電壓方法來完成。具體來說，欲將資料寫入至記憶胞時，記憶體控制器104會設定初始寫入電壓以及寫入電壓脈衝時間，並且指示可複寫式非揮發性記憶體模組106的控制電路2212使用所設定的初始寫入電壓以及寫入電壓脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制器104會使用驗證電壓來對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制器104指示控制電路2212以目前施予的寫入電壓加上一增量階躍脈衝程式(Incremental-step-pulse programming,ISPP)調整值作 為新的寫入電壓(亦稱為重複寫入電壓)並且依據新的寫入電壓與寫入電壓脈衝時間再次來程式化記憶胞。反之，倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。例如，初始寫入電壓會被設定為16伏特(Voltage,V)，寫入電壓脈衝時間會被設定為18微秒(microseconds,μs)並且增量階躍脈衝程式調整值被設定為0.6V，但本發明不限於此。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖10，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓於控制閘(control gate)，藉由記憶胞之通道(記憶胞用以電連接位元線與源極線之路徑，例如是記憶胞源極至汲極間之路徑)的導通狀態，來識別記憶胞儲存之資料。在讀取下頁資料的運作中，字元線控制電路2204會使用第一預設讀取電壓VA作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VA)Lower_pre1 (1)
其中(VA)Lower_pre1表示透過施予第一預設讀取電壓VA而獲得的第1下頁驗證值。
例如，當第一預設讀取電壓VA小於記憶胞的閘極電壓時，記憶胞的通道不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別處於第一狀態為0。例如，當第一預設讀取電壓VA大於記憶胞的閘極電壓時，記憶胞之通道會導通並輸出值'1'的第1 下頁驗證值，由此，此LSB會被識別處於第二狀態。在此，第一狀態被識別為’0’並且第二狀態被識別為’1’。也就是說，用以呈現LSB為1的閘極電壓與用以呈現LSB為0的閘極電壓可透過第一預設讀取電壓VA而被區分。
在讀取上頁資料的運作中，字元線控制電路2204會分別地使用第二預設讀取電壓VB與第三預設讀取電壓VC作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VB)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三預設讀取電壓VC而獲得的第1上頁驗證值，並且(VB)Upper_pre2表示透過施予第二預設讀取電壓VB而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三預設讀取電壓VC小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第二預設讀取電壓VB小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值((VB)Upper_pre2)。
因此，依照運算式(2)，當第三預設讀取電壓VC與第二預設讀取電壓VB皆小於記憶胞的閘極電壓時，在施予第三預設讀取電壓VC下記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值並且在施予第二預設讀取電壓VB下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態， 即，’1’。
例如，當第三預設讀取電壓VC大於記憶胞的閘極電壓且第二預設讀取電壓VB小於記憶胞的閘極電壓時，在施予第三預設讀取電壓VC下記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第二預設讀取電壓VB下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第一狀態，即，’0’。
例如，當第三預設讀取電壓VC與第二預設讀取電壓VB皆大於記憶胞的閘極電壓時，在施予第三預設讀取電壓VC下，記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第二預設讀取電壓VB下記憶胞之通道會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以TLC NAND型快閃記憶體為例(如圖11所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的閘極電壓可依據第一預設讀取電壓VA、第二預設讀取電壓VB、第三預設讀取電壓VC、第四預設讀取電壓 VD、第五預設讀取電壓VE、第六預設讀取電壓VF與第七預設讀取電壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。
圖12是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖13，記憶體控制器104(或記憶體管理電路202)會以實體頁面為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行寫入運作並且以實體區塊為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行抹除運作。具體來說，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體頁面，並且此些實體頁面會構成多個實體區塊400(0)~400(N)。實體區塊為抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，一個實體頁面為寫入資料的最小單元。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。例如，以TLC NAND快閃記憶體為例，位於同一條字元線上之記憶胞的LSB會構成一個下實體頁面；位於同一條字元線上之記憶胞的CSB會構成一個中實體頁面；並且位於同一條字元線上之記憶胞的MSB會構成一個上實體頁面。
圖13是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖13所示之記憶體控制器的結構僅為一 範例，本發明不以此為限。
請參照圖13，記憶體控制器104包括記憶體管理電路202、主機介面204、記憶體介面206與錯誤檢查與校正電路208。
記憶體管理電路202用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於USB標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、SD標準、SATA標準、UHS-I介面標準、UHS-II介面標準、MS標準、 MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
錯誤檢查與校正電路208是耦接至記憶體管理電路202並且用以執行一錯誤校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時，錯誤檢查與校正電路208會對所讀取的資料執行錯誤校正程序。例如，在本範例實施例中，錯誤檢查與校正電路208為低密度奇偶校正(Low Density Parity Check，LDPC)電路，並且會儲存記錄對數可能性比(Log Likelihood Ratio，LLR)值查詢表。當記憶體管理電路202從可複寫式非揮發性記憶體模組106讀取資料時，錯誤檢查與校正電路208會依據所讀取的資料以及查詢表中對應的LLR值來執行錯誤校正程序。其中，值得說明的是在另一範例實施例中，錯誤檢查與校正電路208亦可為渦輪碼(Turbo Code)電路。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體210與電源管理電路212。
緩衝記憶體210是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發 性記憶體模組106的資料。
電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
一般來說，當欲從記憶胞中讀取資料時，記憶體控制器104(或記憶體管理電路202)會對可複寫式非揮發性記憶體模組106下達讀取指令，並且可複寫式非揮發性記憶體模組106的控制電路2212會對連接至欲讀取的記憶胞的字元線施予預設讀取電壓，以驗證記憶胞的通道儲存狀態。然而，如上所述，可能因製程變異造成可複寫式非揮發性記憶體模組106的記憶胞702的臨界電壓分佈偏移(如圖14的虛線所示)，造成預設讀取電壓無法正確地識別記憶胞的儲存狀態。
在本範例實施例中，在記憶體儲存裝置100的開卡程序中，記憶體控制器104(或記憶體管理電路202)會將預設之資料(以下稱為檢測資料)程式化至可複寫式非揮發性記憶體模組106的每一字元線所連接的記憶胞中，並且讀取儲存於記憶胞中的檢測資料來獲取對應每一條字元線的記憶胞的臨界電壓分佈。具體來說，記憶體控制器104(或記憶體管理電路202)會施予逐次遞增的多個掃瞄電壓至每一字元線，以從連接至字元線的記憶胞中讀取對應每一掃瞄電壓的多個掃瞄位元資料，並且計算每次輸入掃瞄電壓所獲取的掃瞄位元資料中被識別為第一狀態的位元資料的增加量(以下稱為”第一狀態位元資料增加量”)，並且描繪出在不同掃瞄電壓下第一狀態位元資料增加量的累積分佈圖，由此重建每 一條字元線的記憶胞的臨界電壓分佈。
例如，在重建某條字元線(以下稱為第一字元線)的記憶胞的臨界電壓分佈的過程中，記憶體控制器104(或記憶體管理電路202)會先施予1個單位之掃瞄電壓至第一字元線，以讀取對應此1單位之掃瞄電壓的掃瞄位元資料。然後，記憶體控制器104(或記憶體管理電路202)會再施予2單位之掃瞄電壓至第一字元線，以讀取對應此2單位之掃瞄電壓的掃瞄位元資料，並且計算相較於以1單位之掃瞄電壓所獲取的掃瞄位元資料來說，在以2單位之掃瞄電壓所獲取的掃瞄位元資料中，被識別為第一狀態的位元資料的增加量。之後，記憶體控制器104(或記憶體管理電路202)會再施予3單位之掃瞄電壓至第一字元線，以讀取對應此3單位之掃瞄電壓的掃瞄位元資料，並且計算相較於以2單位之掃瞄電壓所獲取的掃瞄位元資料來說，在以3單位之掃瞄電壓所獲取的掃瞄位元資料中，被識別為第一狀態的位元資料的增加量。以此類推，記憶體控制器104(或記憶體管理電路202)可在指示輸入多個掃瞄電壓至第一字元線並計算每次輸入掃瞄電壓至第一字元線後所獲取的第一狀態位元資料增加量後，獲取對應第一字元線的記憶胞的臨界電壓分佈(如圖14的虛線所示)。
特別是，由於可複寫式非揮發性記憶體模組106的記憶胞702的臨界電壓分佈已經偏移，因此，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會估算出適合已偏移之臨界電壓分佈的優化讀取電壓。
具體來說，首先，記憶體控制器104(或記憶體管理電路202)會根據所重建的臨界電壓分佈來確認可複寫式非揮發性記憶體模組的預設讀取電壓的值。
圖15是根據本發明一範例實施例所繪示之確認可複寫式非揮發性記憶體模組的預設讀取電壓的範例示意圖。必須了解的是，儘管圖15的範例是以確認對應可複寫式非揮發性記憶體模組106的任一字元線(以下稱為第一字元線)的第一預設讀取電壓VA來做說明，但此方法亦可適用於確認對應第一字元線的第二預設讀取電壓VB、第三預設讀取電壓VC、第四預設讀取電壓VD、第五預設讀取電壓VE、第六預設讀取電壓VF與第七預設讀取電壓VG。
請參照圖15，記憶體控制器104(或記憶體管理電路202)會搜尋所重建的臨界電壓分佈中的峰值(例如，峰值P)。然後，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106，以逐次遞增的電壓變化量來調整第一預設讀取電壓以執行讀取指令，直到所讀取出的位元資料的錯誤位元(error bit)資料增加量最大時，此時的第一預設讀取電壓即會與所搜尋到的峰值P所對應的掃描電壓相符。例如，首先，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106以1單位的電壓變化量來調整第一預設讀取電壓，並施予至第一字元線以進行讀取。接著，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106以2單位的電壓變化量 來調整第一預設讀取電壓，並施予至第一字元線以進行讀取。以此類推，直到以調整後的第一預設讀取電壓所讀取出的位元資料的錯誤位元數之增加量為最大時，記憶體控制器104(或記憶體管理電路202)會記錄此電壓變化量△，並且以峰值P所對應的電壓VP計算出第一預設讀取電壓。例如，倘若以10單位的電壓變化量所調整之第一預設讀取電壓所讀取出的位元資料的錯誤位元資料增加量是最大的，該調整後的第一預設讀取電壓即與所搜尋到的峰值P所對應的電壓VP相符，並且峰值P對應的電壓為67單位時，則記憶體控制器104(或記憶體管理電路202)會判斷第一預設讀取電壓為57單位。
在確認可複寫式非揮發性記憶體模組的預設讀取電壓後，記憶體控制器104(或記憶體管理電路202)會依據預設讀取電壓來設定多個檢測讀取電壓來從記憶胞中讀取資料，並且根據所讀取資料中的錯誤位元數來決定優化讀取電壓。
在確認對應第一字元線的第一預設讀取電壓之後，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106使用依據第一預設讀取電壓微調後的多個第一檢測讀取電壓，來從第一字元線的記憶胞中讀取先前所寫入至第一字元線的記憶胞中之檢測資料中的第一頁資料。之後，記憶體控制器104(或記憶體管理電路202)會將依據第一檢測讀取電壓所讀取的第一頁資料與檢測資料進行比對，以計算所讀取之第一頁資料所存有的錯誤位元數。並且，記憶體控制器104(或記憶體管理電 路202)會根據所計算的錯誤位元數之中的最小錯誤位元數，選擇對應的第一檢測讀取電壓作為第一優化讀取電壓VO。
圖16~18是根據本發明一範例實施例所繪示之確認可複寫式非揮發性記憶體模組的優化讀取電壓的範例示意圖。必須了解的是，儘管圖16~18的範例是以估計對應可複寫式非揮發性記憶體模組106的任一字元線(以下稱為第一字元線)的第一優化讀取電壓來做說明，但此方法亦可適用於估計對應第一字元線的第二優化讀取電壓、第三優化讀取電壓、第四優化讀取電壓、第五優化讀取電壓、第六優化讀取電壓與第七優化讀取電壓。
請參照圖16，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106施予以第一預設讀取電壓VA為基礎調整的檢測讀取電壓VTEST1以讀取第一頁資料，並且依據檢測資料計算以檢測讀取電壓VTEST1所讀取的第一頁資料中的錯誤位元數。具體來說，從圖16可知，區塊1601中的記憶胞的儲存狀態應為“001”，卻被誤判為“101”，而區塊1603與區塊1605中的記憶胞的儲存狀態應為“101”，卻被誤判為“001”。
請參照圖17，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106施予以第一預設讀取電壓VA為基礎調整的檢測讀取電壓VTEST2以讀取第一頁資料，並且依據檢測資料計算以檢測讀取電壓VTEST2所讀取的第一頁資料中的錯誤位元數。具體來說，從圖17可知，區塊1701中的記 憶胞的儲存狀態應為“001”，卻被誤判為“101”，而區塊1703中的記憶胞的儲存狀態應為“101”，卻被誤判為“001”。
請參照圖18，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106施予以第一預設讀取電壓VA為基礎調整的檢測讀取電壓VTEST3來讀取第一頁資料，並且依據檢測資料計算以檢測讀取電壓VTEST3所讀取的第一頁資料中的錯誤位元數。具體來說，從圖18可知，區塊1801與區塊1805中的記憶胞的儲存狀態應為“001”，卻被誤判為“101”，而區塊1803中的記憶胞的儲存狀態應為“101”，卻被誤判為“001”。
根據圖16~18所示，由於以第一預設讀取電壓VA為基礎調整的檢測讀取電壓VTEST2所讀取的第一頁資料中的錯誤位元數是最小的，因此，記憶體控制器104(或記憶體管理電路202)會選擇以檢測讀取電壓VTEST2作為第一優化讀取電壓。必須了解的是，儘管在圖16~圖18中是以3個微調的檢測讀取電壓來進行檢測來簡化說明，然而，本發明不限於此，實際操作上，記憶體控制器104(或記憶體管理電路202)會以多組大於或小於第一預設讀取電壓VA的檢測讀取電壓來對字元線上的記憶胞進行讀取，以找出能夠使所讀取之位元資料存有最少錯誤位元的優化讀取電壓。
在本範例實施例中，當找出對應第一預設讀取電壓VA的最第一佳化讀取電壓後，記憶體控制器104(或記憶體管理電路202) 會計算第一預設讀取電壓VA與第一佳化讀取電壓的差值以最作為第一讀取電壓調整值，並且將此第一讀取電壓調整值記錄在重讀表(retry table)。例如，此重讀表會被記錄在可複寫式非揮發性記憶體模組106，或者配置在記憶體控制器104(或記憶體管理電路202)中的非揮發性儲存單元中。
特別是，當記憶體控制器104(或記憶體管理電路202)指示可複寫式非揮發性記憶體模組106依據第一預設讀取電壓VA從字元線中讀出的頁資料(以下稱為第一頁資料)無法被錯誤校正時，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106依據重讀表中的第一讀取電壓調整值來調整第一預設讀取電壓VA，並且以調整後的第一預設讀取電壓VA(即，第一優化讀取電壓)來從字元線中讀出的第一頁資料。由於重讀表中的值是根據目前的臨界電壓分佈(即，已偏移的臨界電壓分佈)所獲得，因此，可複寫式非揮發性記憶體模組106可被正常地存取。
圖19是根據本發明一範例實施例所繪示的讀取電壓設定方法的流程圖。
請參照圖19，在步驟S1901中，記憶體控制器104(或記憶體管理電路202)會將檢測資料程式化至其中一個字元線(以下稱為第一字元線)所連接的多個記憶胞中。
在步驟S1903中，記憶體控制器104(或記憶體管理電路202)會讀取儲存於第一字元線的記憶胞中的檢測資料來獲取對應 該第一字元線的記憶胞的臨界電壓分佈。重建臨界電壓分佈的方法已配合圖14詳細描述如上，在此不再重覆說明。
在步驟S1905中，記憶體控制器104(或記憶體管理電路202)會根據第一字元線的記憶胞的臨界電壓分佈的峰值來判斷對應第一字元線的第一預設讀取電壓。
在步驟S1907中，記憶體控制器104(或記憶體管理電路202)會調整第一預設讀取電壓以獲得多個第一檢測讀取電壓。
在步驟S1909中，記憶體控制器104(或記憶體管理電路202)會分別地施予該些第一檢測讀取電壓至該第一字元線以讀取多個第一頁資料，根據檢測資料與第一頁資料獲取對應每一第一頁資料的錯誤位元數並且根據此些的錯誤位元數之中的最小錯誤位元數，從此些第一檢測讀取電壓之中獲取對應第一字元線的第一優化讀取電壓。施予掃瞄電壓以獲取對應的錯誤位元數並決定優化讀取電壓的方法已配合圖16~18詳細描述如上，在此不再重覆說明。
在步驟S1911中，記憶體控制器104(或記憶體管理電路202)會計算第一優化讀取電壓與第一預設讀取電壓之間的一差值作為對應第一字元線的第一讀取電壓調整值並且在重讀表中記錄對應第一位元線的第一讀取電壓調整值。
必須了解的是，儘管圖19是繪示設定對應用以讀取下實體頁面的第一預設讀取電壓VA的第一讀取電壓調整值，然而此方法亦可應用於設定對應第二預設讀取電壓VB的第二讀取電壓調 整值、對應第三預設讀取電壓VC的第三讀取電壓調整值、對應第四預設讀取電壓VD的第四讀取電壓調整值、對應第五預設讀取電壓VE的第五讀取電壓調整值、對應第六預設讀取電壓VF的第六讀取電壓調整值與對應第七預設讀取電壓VG的第七讀取電壓調整值。
圖20是根據本範例實施例所繪示的讀取下實體頁面的資料讀取方法的流程圖。
請參照圖20，在步驟S2001中，記憶體控制器104(或記憶體管理電路202)會從主機系統接收讀取指令。
之後，在步驟S2003中，記憶體控制器104(或記憶體管理電路202)會根據此讀取指令識別對應的字元線(以下稱為第一字元線)並且施予第一預設讀取電壓VA至第一字元線以獲取多個位元資料。
在步驟S2005中，記憶體控制器104(或記憶體管理電路202)會判斷是否可以正確地解碼所獲取的位元資料以獲取已完成校正的頁資料(以下稱為第二頁資料)。
倘若可以獲取已完成校正的第一頁資料時，在步驟S2007中，記憶體控制器104(或記憶體管理電路202)會輸出已完成校正的第二頁資料給主機系統1000。
倘若無法獲取已完成校正的第二頁資料時，在步驟S2009中，記憶體控制器104(或記憶體管理電路202)會從重讀表中獲取第一讀取電壓調整值，並且以第一讀取電壓調整值來調整第一預 設讀取電壓並且施予調整後的讀取電壓(即，第一新讀取電壓)來至第一字元線以獲取多個位元資料。例如，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106根據重讀表中的讀取電壓調整值來調整讀取電壓。然而，本發明不限於此，在另一範例實施例中，記憶體控制器104(或記憶體管理電路202)亦可計算好調整後的讀取電壓，並且指示可複寫式非揮發性記憶體模組106根據調整後的電壓來執行讀取指令。
在步驟S2011中，記憶體控制器104(或記憶體管理電路202)會判斷是否可以正確地解碼所獲取的位元資料以獲取已完成校正的第二頁資料。
倘若可以獲取已完成校正的第一頁資料時，步驟S2007會被執行。
倘若無法獲取已完成校正的第一頁資料時，在步驟S2013中，記憶體控制器104(或記憶體管理電路202)會輸出錯誤訊息給主機系統1000。
必須了解的是，儘管圖20是繪示讀取下實體頁面的流程圖，然而此方法亦可應用讀取中實體頁面與上實體頁面。例如，在讀取中實體頁面的例子中，倘若藉由施予第二讀取電壓VB與第三讀取電壓VC所獲取的位元資料無法被解碼而獲取對應的頁資料時，記憶體控制器104(或記憶體管理電路202)會使用第二讀取電壓調整值與第三讀取電壓調整值來分別調整第二預設讀取電壓 VB與第三預設讀取電壓VC，並且以調整後的讀取電壓(即，第二新讀取電壓與第三新讀取電壓)來從中實體頁面中獲取可錯誤校正的第二頁資料。再例如，在讀取上實體頁面的例子中，倘若藉由施予第四預設讀取電壓VD、第五預設讀取電壓VE、第六預設讀取電壓VF與第七預設讀取電壓VG所獲取的位元資料無法被解碼而獲取對應的頁資料時，記憶體控制器104(或記憶體管理電路202)會使用第四讀取電壓調整值、第五讀取電壓調整值、第六讀取電壓調整值與第七讀取電壓調整值來分別調整第四預設讀取電壓、第五預設讀取電壓VE、第六預設讀取電壓VF與第七預設讀取電壓VG並且使用調整後的讀取電壓(即，第四新讀取電壓、第五新讀取電壓、第六新讀取電壓與第七新讀取電壓)從上實體頁面中獲取可錯誤校正的頁資料。
值得一提的是，儘管在本範例實施例中記憶體管理電路202是實作在記憶體控制器104中，但本發明不限於此。在本發明另一範例實施例中，記憶體管理電路202亦可實作在一開卡機台的控制電路中並透過一介面電性連接至可複寫式非揮發性記憶體模組106的記憶胞陣列2202。
綜上所述，本發明的資料讀取方法、記憶體控制器、記憶體儲存裝置與可複寫式非揮發性記憶體模組可以根據記憶胞的臨界電壓分佈使用適當的調整讀取電壓來獲取軟值，由此提升錯誤校正的能力，以避免資料遺失。
S1901、S1903、S1905、S1907、S1909、S1911‧‧‧設定讀取電壓的步驟

Claims (21)

  1. 一種讀取電壓設定方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一該些記憶胞可儲存多個位元資料，每一該些位元資料可根據一電壓被識別為一第一狀態或一第二狀態，該資料讀取方法包括：將一資料程式化至該些字元線之中的一第一字元線所連接的多個記憶胞中；讀取儲存於該第一字元線的該些記憶胞中的該資料來獲取對應該第一字元線的該些記憶胞的一臨界電壓分佈；以及根據該第一字元線的該些記憶胞的該臨界電壓分佈的一峰值來判斷對應該第一字元線的一第一預設讀取電壓。
  2. 如申請專利範圍第1項所述的讀取電壓設定方法，更包括：調整該第一預設讀取電壓以獲得多個第一檢測讀取電壓；分別地施予該些第一檢測讀取電壓至該第一字元線以讀取多個第一頁資料；根據該資料與該些第一頁資料獲取對應每一該些第一頁資料的一錯誤位元數；根據該些第一頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第一檢測讀取電壓之中獲取對應該第一字元線的一第 一優化讀取電壓；計算該第一優化讀取電壓與該第一預設讀取電壓之間的一差值作為對應該第一字元線的一第一讀取電壓調整值；以及在一重讀表中記錄對應該第一位元線的該第一讀取電壓調整值。
  3. 如申請專利範圍第2項所述的讀取電壓設定方法，其中上述讀取儲存於該第一字元線的該些記憶胞中的該資料來獲取對應該第一字元線的該些記憶胞的該臨界電壓分佈的步驟包括：施予多個掃瞄電壓至該第一字元線，以從連接至該第一字元線的該些記憶胞中讀取對應每一該些掃瞄電壓的多個掃瞄位元資料；分別地計算對應該些掃瞄電壓的掃瞄位元資料之中被識別為該第一狀態的位元資料的多個第一狀態位元資料增加量；以及根據分別地對應該些掃瞄電壓的該些第一狀態位元資料增加量獲取該第一字元線的該些記憶胞的該臨界電壓分佈。
  4. 如申請專利範圍第1項所述的讀取電壓設定方法，其中上述根據該第一字元線的該些記憶胞的該臨界電壓分佈的該峰值來判斷對應該第一字元線的該第一預設讀取電壓的步驟包括：搜尋該臨界電壓分佈中的該峰值；以及根據在該臨界電壓分佈中的該峰值與該些掃瞄電壓之中對應該峰值的一掃瞄電壓獲取相對於對應該第一字元線的一第一預設讀取電壓的一電壓變化量並且根據該電壓變化量識別該第一預設 讀取電壓，其中該電壓變化量加上該第一預設讀取電壓等於對應該峰值的該掃瞄電壓。
  5. 如申請專利範圍第2項所述的讀取電壓設定方法，更包括：使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取多個位元資料；判斷使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取的該些位元資料是否可根據一對應錯誤校正碼來錯誤校正以獲得一第二頁資料；以及當使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取的該些位元資料無法根據該對應錯誤校正碼來被錯誤校正以獲取該第二頁資料時，使用該第一讀取電壓調整值調整該第一預設讀取電壓以獲取一第一新讀取電壓，並且施予該第一新讀取電壓至該第一字元線以獲取該第二頁資料。
  6. 如申請專利範圍第1項所述的讀取電壓設定方法，更包括：根據該第一字元線的該些記憶胞的該臨界電壓分佈來判斷對應該第一字元線的一第二預設讀取電壓與一第三預設讀取電壓；調整該第二預設讀取電壓以獲得多個第二檢測讀取電壓並且調整該第三預設讀取電壓以獲得多個第三檢測讀取電壓；施予該些第二檢測讀取電壓與該些第三檢測讀取電壓至該第一字元線以讀取多個第三頁資料；根據該資料與該些第三頁資料獲取每一該些第三頁資料的一錯誤位元數； 根據該些第三頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第二檢測讀取電壓與該些第三檢測讀取電壓之中獲取對應該第一字元線的一第二優化讀取電壓與一第三優化讀取電壓；計算該第二優化讀取電壓與該第二預設讀取電壓之間的一差值作為對應該第一字元線的一第二讀取電壓調整值；計算該第三優化讀取電壓與該第三預設讀取電壓之間的一差值作為對應該第一字元線的一第三讀取電壓調整值；以及在該重讀表中記錄對應該第一位元線的該第二讀取電壓調整值與該第三讀取電壓調整值。
  7. 一種讀取電壓設定方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一該些記憶胞可儲存多個位元資料，每一該些位元資料可根據一電壓被識別為一第一狀態或一第二狀態，該資料讀取方法包括：將一資料程式化至該些字元線之中的一第一字元線所連接的多個記憶胞中；調整對應該第一字元線的一第一預設讀取電壓以獲得多個第一檢測讀取電壓；分別地施予該些第一檢測讀取電壓至該第一字元線以讀取多個第一頁資料； 根據該資料與該些第一頁資料獲取對應每一該些第一頁資料的一錯誤位元數；根據該些第一頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第一檢測讀取電壓之中獲取對應該第一字元線的一第一優化讀取電壓；計算該第一優化讀取電壓與該第一預設讀取電壓之間的一差值作為對應該第一字元線的一第一讀取電壓調整值；以及在一重讀表中記錄對應該第一位元線的該第一讀取電壓調整值。
  8. 如申請專利範圍第7項所述的讀取電壓設定方法，更包括：使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取多個位元資料；判斷使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取的該些位元資料是否可根據一對應錯誤校正碼來錯誤校正以獲得一第二頁資料；以及當使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取的該位元資料無法根據該對應錯誤校正碼來被錯誤校正以獲取該第二頁資料時，使用該第一讀取電壓調整值調整該第一預設讀取電壓以獲取一第一新讀取電壓並且施予該第一新讀取電壓至該第一字元線以獲取該第二頁資料。
  9. 如申請專利範圍第7項所述的讀取電壓設定方法，更包括：調整對應該第一字元線的一第二預設讀取電壓以獲得多個第 二檢測讀取電壓並且調整對應該第一字元線的一第三預設讀取電壓以獲得多個第三檢測讀取電壓；施予該些第二檢測讀取電壓與該些第三檢測讀取電壓至該第一字元線以讀取多個第三頁資料；根據該資料與該些第三頁資料獲取每一該些第三頁資料的一錯誤位元數；根據該些第三頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第二檢測讀取電壓與該些第三檢測讀取電壓之中獲取對應該第一字元線的一第二優化讀取電壓與一第三優化讀取電壓；計算該第二優化讀取電壓與該第二預設讀取電壓之間的一差值作為對應該第一字元線的一第二讀取電壓調整值；計算該第三優化讀取電壓與該第三預設讀取電壓之間的一差值作為對應該第一字元線的一第三讀取電壓調整值；以及在該重讀表中記錄對應該第一位元線的該第二讀取電壓調整值與該第三讀取電壓調整值。
  10. 一種控制電路，用於存取一可複寫式非揮發性記憶體模組，該控制電路包括：一介面，用以電性連接該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一該些記憶胞可 儲存多個位元資料，且每一該些位元資料可根據一電壓被識別為一第一狀態或一第二狀態；以及一記憶體管理電路，耦接至該介面並且用以將一資料程式化至該些字元線之中的一第一字元線所連接的多個記憶胞中，其中該記憶體管理電路更用以讀取儲存於該第一字元線的該些記憶胞中的該資料來獲取對應該第一字元線的該些記憶胞的一臨界電壓分佈，其中該記憶體管理電路更用以根據該第一字元線的該些記憶胞的該臨界電壓分佈的一峰值來判斷對應該第一字元線的一第一預設讀取電壓。
  11. 如申請專利範圍第10項所述的控制電路，其中該記憶體管理電路更用以調整該第一預設讀取電壓以獲得多個第一檢測讀取電壓，其中該記憶體管理電路更用以分別地施予該些第一檢測讀取電壓至該第一字元線以讀取多個第一頁資料，其中該記憶體管理電路更用以根據該資料與該些第一頁資料獲取對應每一該些第一頁資料的一錯誤位元數，其中該記憶體管理電路更用以根據該些第一頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第一檢測讀取電壓之中獲取對應該第一字元線的一第一優化讀取電壓，其中該記憶體管理電路更用以計算該第一優化讀取電壓與該第一預設讀取電壓之間的一差值作為對應該第一字元線的一第一 讀取電壓調整值，其中該記憶體管理電路更用以在一重讀表中記錄對應該第一位元線的該第一讀取電壓調整值。
  12. 如申請專利範圍第10項所述的控制電路，其中在上述讀取儲存於該第一字元線的該些記憶胞中的該資料來獲取對應該第一字元線的該些記憶胞的該臨界電壓分佈的運作中，該記憶體管理電路施予多個掃瞄電壓至該第一字元線，以從連接至該第一字元線的該些記憶胞中讀取對應每一該些掃瞄電壓的多個掃瞄位元資料，分別地計算對應該些掃瞄電壓的掃瞄位元資料之中被識別為該第一狀態的位元資料的多個第一狀態位元資料增加量，以及根據分別地對應該些掃瞄電壓的該些第一狀態位元資料增加量獲取該第一字元線的該些記憶胞的該臨界電壓分佈。
  13. 如申請專利範圍第10項所述的控制電路，其中在上述根據該第一字元線的該些記憶胞的該臨界電壓分佈的該峰值來判斷對應該第一字元線的該第一預設讀取電壓的運作中，該記憶體管理電路搜尋該臨界電壓分佈中的該峰值，以及根據在該臨界電壓分佈中的該峰值與該些掃瞄電壓之中對應該峰值的一掃瞄電壓獲取相對於對應該第一字元線的一第一預設讀取電壓的一電壓變化量並且根據該電壓變化量識別該第一預設讀取電壓，其中該電壓變化量加上該第一預設讀取電壓等於對應該峰值的該掃瞄電壓。
  14. 如申請專利範圍第10項所述的控制電路，其中該記憶體管理電路使用該第一預設讀取電壓從該第一字元線的該些記憶胞 中讀取多個位元資料，判斷使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取的該些位元資料是否可根據一對應錯誤校正碼來被錯誤校正獲取一第二頁資料，其中當使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取的該些位元資料無法根據該對應錯誤校正碼來被錯誤校正以獲取該第二頁資料時，該記憶體管理電路更用以使用該第一讀取電壓調整值調整該第一預設讀取電壓以獲取一第一新讀取電壓並且施予該第一新讀取電壓至該第一字元線以獲取該第二頁資料。
  15. 如申請專利範圍第10項所述的控制電路，其中該記憶體管理電路更用以根據對應該第一字元線的該些記憶胞的該臨界電壓分佈來判斷對應該第一字元線的一第二預設讀取電壓與一第三預設讀取電壓，其中該記憶體管理電路更用以調整該第二預設讀取電壓以獲得多個第二檢測讀取電壓並且調整該第三預設讀取電壓以獲得多個第三檢測讀取電壓，其中該記憶體管理電路更用以施予該些第二檢測讀取電壓與該些第三檢測讀取電壓至該第一字元線以讀取多個第三頁資料，其中該記憶體管理電路更用以根據該資料與該些第三頁資料獲取每一該些第三頁資料的一錯誤位元數，其中該記憶體管理電路更用以根據該些第三頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第二檢測讀取電壓與該些 第三檢測讀取電壓之中獲取對應該第一字元線的一第二優化讀取電壓與一第三優化讀取電壓，其中該記憶體管理電路更用以計算該第二優化讀取電壓與該第二預設讀取電壓之間的一差值作為對應該第一字元線的一第二讀取電壓調整值，其中該記憶體管理電路更用以計算該第三優化讀取電壓與該第三預設讀取電壓之間的一差值作為對應該第一字元線的一第三讀取電壓調整值，其中該記憶體管理電路更用以在該重讀表中記錄對應該第一位元線的該第二讀取電壓調整值與該第三讀取電壓調整值。
  16. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一該些記憶胞可儲存多個位元資料，且每一該些位元資料可根據一電壓被識別為一第一狀態或一第二狀態；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組，且用以將一資料程式化至該些字元線之中的一第一字元線所連接的多個記憶胞中，其中該記憶體控制器更用以讀取儲存於該第一字元線的該些 記憶胞中的該資料來獲取對應該第一字元線的該些記憶胞的一臨界電壓分佈，其中該記憶體控制器更用以根據該第一字元線的該些記憶胞的該臨界電壓分佈的一峰值來判斷對應該第一字元線的一第一預設讀取電壓。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該記憶體控制器更用以調整該第一預設讀取電壓以獲得多個第一檢測讀取電壓，其中該記憶體控制器更用以分別地施予該些第一檢測讀取電壓至該第一字元線以讀取多個第一頁資料，其中該記憶體控制器更用以根據該檢測資料與該些第一頁資料獲取對應每一該些第一頁資料的一錯誤位元數，其中該記憶體控制器更用以根據該些第一頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第一檢測讀取電壓之中獲取對應該第一字元線的一第一優化讀取電壓，其中該記憶體控制器更用以計算該第一優化讀取電壓與該第一預設讀取電壓之間的一差值作為對應該第一字元線的一第一讀取電壓調整值，其中該記憶體控制器更用以在一重讀表中記錄對應該第一位元線的該第一讀取電壓調整值。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在上述讀取儲存於該第一字元線的該些記憶胞中的該資料來獲取對 應該第一字元線的該些記憶胞的該臨界電壓分佈的運作中，該記憶體控制器施予多個掃瞄電壓至該第一字元線，以從連接至該第一字元線的該些記憶胞中讀取對應每一該些掃瞄電壓的多個掃瞄位元資料，分別地計算對應該些掃瞄電壓的掃瞄位元資料之中被識別為該第一狀態的位元資料的多個第一狀態位元資料增加量，以及根據分別地對應該些掃瞄電壓的該些第一狀態位元資料增加量獲取該第一字元線的該些記憶胞的該臨界電壓分佈。
  19. 如申請專利範圍第16項所述的記憶體儲存裝置，其中在上述根據該第一字元線的該些記憶胞的該臨界電壓分佈的該峰值來判斷對應該第一字元線的該第一預設讀取電壓的運作中，該記憶體控制器搜尋該臨界電壓分佈中的該峰值，以及根據在該臨界電壓分佈中屬於該第一儲存狀態的該峰值與該些掃瞄電壓之中對應該峰值的一掃瞄電壓獲取相對於對應該第一字元線的一第一預設讀取電壓的一電壓變化量並且根據該電壓變化量識別該第一預設讀取電壓，其中該電壓變化量加上該第一預設讀取電壓等於對應該峰值的該掃瞄電壓。
  20. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該記憶體控制器使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取多個位元資料，判斷使用該第一預設讀取電壓從該第一字元線的該些記憶胞中讀取的該些位元資料是否可根據一對應錯誤校正碼來被錯誤校正以獲取一第二頁資料，其中當使用該第一預設讀取電壓從該第一字元線的該些記憶 胞中讀取的該些位元資料無法根據該對應錯誤校正碼來被錯誤校正以獲取該第二頁資料時，該記憶體控制器更用以使用該第一讀取電壓調整值調整該第一預設讀取電壓以獲取一第一新讀取電壓並且施予該第一新讀取電壓至該第一字元線以獲取該第二頁資料。
  21. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該記憶體控制器更用以根據對應該第一字元線的該些記憶胞的該臨界電壓分佈來判斷對應該第一字元線的一第二預設讀取電壓與一第三預設讀取電壓，其中該記憶體控制器更用以調整該第二預設讀取電壓以獲得多個第二檢測讀取電壓並且調整該第三預設讀取電壓以獲得多個第三檢測讀取電壓，其中該記憶體控制器更用以施予該些第二檢測讀取電壓與該些第三檢測讀取電壓至該第一字元線以讀取多個第三頁資料，其中該記憶體控制器更用以根據該資料與該些第三頁資料獲取每一該些第三頁資料的一錯誤位元數，其中該記憶體控制器更用以根據該些第三頁資料的錯誤位元數之中的一最小錯誤位元數，從該些第二檢測讀取電壓與該些第三檢測讀取電壓之中獲取對應該第一字元線的一第二優化讀取電壓與一第三優化讀取電壓，其中該記憶體控制器更用以計算該第二優化讀取電壓與該第二預設讀取電壓之間的一差值作為對應該第一字元線的一第二讀 取電壓調整值，其中該記憶體控制器更用以計算該第三優化讀取電壓與該第三預設讀取電壓之間的一差值作為對應該第一字元線的一第三讀取電壓調整值，其中該記憶體控制器更用以在該重讀表中記錄對應該第一位元線的該第二讀取電壓調整值與該第三讀取電壓調整值。
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