半導體記憶裝置及記憶體系統
實施形態係關於一種半導體記憶裝置及記憶體系統。
作為半導體記憶裝置已知有NAND型快閃記憶體。
本發明之實施形態提供一種能夠使動作高速化之半導體記憶裝置及記憶體系統。 實施形態之半導體記憶裝置具備：第1及第2記憶體單元，其等分別能夠保持包含第1及第2位元之2位元以上之資料；第1及第2字元線，其等分別連接於第1及第2記憶體單元；及第1及第2記憶體單元陣列，其等分別包含第1及第2記憶體單元。第1位元使用至少第1電壓來確定。第2位元使用與第1電壓不同之至少第2及第3電壓來確定。於資料之讀出動作時，藉由對第1及第2字元線施加第1至第3電壓，將與第1位元關聯之第1頁面自第1記憶體單元陣列以頁面單位讀出，且與第1頁面之讀出平行地，將與第2位元關聯之第2頁面自第2記憶體單元陣列以頁面單位讀出。
[相關申請] 本案享有以日本專利申請2016-119138號(申請日：2016年6月15日)為基礎申請之優先權。本按藉由參照該基礎申請而包含基礎申請之所有內容。 以下，參照圖式來說明實施形態。參照之圖式為模式圖。於以下說明中，對具有相同功能及構成之要素，附加共通之參照符號。構成參照符號之數字之後之字母，係用來區分利用包含相同數字之參照符號進行參照且具有相同構成之要素彼此。於無須彼此區分包含相同數字之參照符號所示之要素之情形時，該等要素參照僅包含數字之參照符號。 [1]第1實施形態 以下，對第1實施形態之半導體記憶裝置及記憶體系統進行說明。 [1-1]構成 [1-1-1]記憶體系統3之構成 首先，使用圖1來說明記憶體系統之構成。圖1中表示了記憶體系統之方塊圖。如圖1所示，記憶體系統3具備半導體記憶裝置1、及控制器2。 半導體記憶裝置1係非揮發性地儲存資料之NAND型快閃記憶體。關於半導體記憶裝置1之詳細構成將於下文敍述。 控制器2響應於來自外部未圖示之主機設備之命令，對半導體記憶裝置1命令執行讀出、寫入、及刪除等。又，控制器2管理半導體記憶裝置1中之記憶體空間。 如圖1所示，控制器2具備處理器(CPU)20、內建記憶體(RAM)21、ECC電路22、NAND介面電路23、緩衝記憶體24、及主機介面電路25。 處理器20控制控制器2全體之動作。例如，處理器20響應於自主機設備接收之寫入命令，發佈基於NAND介面之讀出命令。該動作於寫入及刪除之情形時亦相同。 內建記憶體21係例如DRAM等半導體記憶體，作為處理器20之作業區域而使用。內建記憶體21保持用來管理半導體記憶裝置1之韌體、各種管理表等。 ECC電路22執行資料之錯誤訂正(ECC：Error Checking and Correcting)處理。具體而言，ECC電路22於資料寫入時基於寫入資料產生奇偶性。而且，ECC電路22於資料讀出時根據奇偶性產生校正子來檢測錯誤，並訂正檢測到之錯誤。 NAND介面電路23連接於半導體記憶裝置1，負責與半導體記憶裝置1之通信。例如，NAND介面電路23於與半導體記憶裝置1之間發送及接收輸入信號I/O。例如，控制器2向半導體記憶裝置1發送之輸入信號I/O包含命令CMD、位址資訊ADD、及寫入資料DAT，控制器2自半導體記憶裝置1接收之輸入信號I/O包含狀態資訊STS、及讀出資料DAT。 緩衝記憶體24臨時保持控制器2自半導體記憶裝置1及主機設備接收之資料等。 主機介面電路25經由未圖示之主機總線而與主機設備連接，負責與主機設備之通信。例如，主機介面電路25分別將自主機設備接收之命令及資料傳輸至處理器20及緩衝記憶體24。 [1-1-2]半導體記憶裝置1之構成 其次，使用圖2來說明半導體記憶裝置1之構成。於圖2中表示了半導體記憶裝置1之方塊圖。如圖2所示，半導體記憶裝置1具備記憶體單元陣列10A及10B、讀出放大器模組11A及11B、列解碼器12A及12B、輸入電路13、暫存器14、邏輯控制電路15、定序器16、電壓產生電路17、平面開關18、以及就緒/忙碌控制電路19。 記憶體單元陣列10A及10B分別具備區塊BLK0～BLKn(n為1以上之自然數)。區塊BLK係與位元線及字元線關聯之複數個非揮發性記憶體單元之集合，例如為資料之刪除單位。又，部分區塊BLK作為保持半導體記憶裝置1之設定資訊之ROM熔斷器區域使用。關於該記憶體單元陣列10之詳細構成將於下文敍述。 讀出放大器模組11A及11B分別對應於記憶體單元陣列10A及10B而設。讀出放大器模組11將自記憶體單元陣列10讀出之資料DAT經由輸入電路13而輸出至控制器2。又，讀出放大器模組11將自控制器2經由輸入電路13接收之寫入資料DAT，傳輸至對應之記憶體單元陣列10。 列解碼器12A及12B分別對應於記憶體單元陣列10A及10B而設。列解碼器12選擇與執行讀出動作及寫入動作之對象之記憶體單元對應之字元線。而且，列解碼器12對選擇之字元線及其以外之字元線分別施加所需之電壓。 輸入電路13於與控制器2之間發送及接收例如8位元大小之輸入信號I/O(I/O1～I/O8)。例如輸入電路13將自控制器2接收之輸入信號I/O所含之寫入資料DAT，傳輸至讀出放大器模組11。又，輸入電路13將自讀出放大器模組11傳輸之讀出資料DAT作為輸入信號I/O發送至控制器2。 暫存器14包含狀態暫存器14A、位址暫存器14B、命令暫存器14C。狀態暫存器14A保持狀態資訊STS。又，狀態暫存器14A根據定序器16之指示而將該狀態資訊STS傳輸至輸入電路13。位址暫存器14B自輸入電路13接收位址資訊ADD，並保持該位址資訊ADD。而且，位址暫存器14B將位址資訊ADD所含之列位址CA、區塊位址BA、及頁面位址PA，分別傳輸至讀出放大器模組11、列解碼器12、及平面開關18。命令暫存器14C自輸入電路13接收命令CMD，並保持該命令CMD。而且，命令暫存器14C將命令CMD傳輸至定序器16。 邏輯控制電路15自控制器2接收各種控制信號，控制輸入電路13及定序器16。作為該控制信號，使用例如晶片使能信號/CE、命令鎖存使能信號CLE、位址鎖存使能信號ALE、寫入使能信號/WE、讀出使能信號/RE、及寫入保護信號/WP。信號/CE係用來讓半導體記憶裝置1使能之信號。信號CLE係向輸入電路13通知與生效之信號CLE平行地輸入至半導體記憶裝置1之信號係命令CMD之信號。信號ALE係向輸入電路13通知與生效之信號ALE平行地輸入至半導體記憶裝置1之信號係位址資訊ADD之信號。信號/WE及/RE分別係對輸入電路13指示例如輸入信號I/O1～I/O8之輸入及輸出之信號。信號/WP係用來於例如電源接通斷開時將半導體記憶裝置1設為保護狀態之信號。 定序器16控制半導體記憶裝置1全體之動作。具體而言，定序器16基於自命令暫存器14C傳輸之命令CMD，控制讀出放大器模組11、列解碼器12、電壓產生電路17等(未圖示)，執行資料之讀出動作等。又，定序器16具備未圖示之暫存器。該暫存器中，保持於半導體記憶裝置1之電源接通時自ROM熔斷器區域讀出之設定資訊，且定序器16以基於該設定資訊之動作模式執行讀出動作。 電壓產生電路17基於定序器16之指示產生所需之電壓。而且，電壓產生電路17將產生之電壓供給至記憶體單元陣列10、讀出放大器模組11、及平面開關18。 平面開關18基於接收之頁面位址PA，將自電壓產生電路17供給之電壓傳輸至列解碼器12A及12B。關於該平面開關18將於下文詳細敍述。 就緒/忙碌控制電路19基於定序器16之動作狀態產生就緒/忙碌信號RY/(/BY)，並將該信號發送至控制器2。信號RY/(/BY)係向控制器2通知半導體記憶裝置1為就緒狀態、還是忙碌狀態之信號，由就緒/忙碌控制電路19控制電晶體Tr之接通斷開而產生。就緒狀態表示半導體記憶裝置1能夠受理來自控制器2之命令之狀態，忙碌狀態表示半導體記憶裝置1不能受理來自控制器2之命令之狀態。例如信號RY/(/BY)於半導體記憶裝置1為讀出動作中設為“L”位準(忙碌狀態)，若讀出動作完成則設為“H”位準(就緒狀態)。 如以上所述，本實施形態之半導體記憶裝置1對複數個記憶體單元陣列10分別設置讀出放大器模組11及列解碼器12，為具備複數個平面之構成。具體而言，半導體記憶裝置1具備平面＜0＞及＜1＞，平面＜0＞包含記憶體單元陣列10A、讀出放大器模組11A、及列解碼器12A，平面＜1＞包含記憶體單元陣列10A、讀出放大器模組11A、及列解碼器12A。上述平面＜0＞及＜1＞能夠基於定序器16之指示等而獨立地動作。 又，於以下說明中，如圖2所示於各構成要素末尾附加之＜0＞及＜1＞分別表示與平面＜0＞及＜1＞對應之要素。例如，頁面位址＜0＞及＜1＞分別表示與平面＜0＞及＜1＞對應之頁面位址。 又，本實施形態之半導體記憶裝置1能夠基於自控制器2發佈之命令，對複數個平面同時執行讀出動作。將該讀出動作稱為多平面讀出，並用於以下說明。 [1-1-3]記憶體單元陣列10之構成 其次，使用圖3來說明記憶體單元陣列10之構成。圖3係記憶體單元陣列10之電路圖，表示記憶體單元陣列10內之1個區塊BLK之詳細電路構成。如圖3所示，區塊BLK具備複數個NAND串NS。 各NAND串NS係對應於位元線BL0～BL(m－1)((m－1)為1以上之自然數)而設，例如包含8個記憶體單元電晶體MT(MT0～MT7)、及選擇電晶體ST1、ST2。再者，1個NAND串NS包含之記憶體單元電晶體MT之數並不限定於此，能夠設為任意數。 記憶體單元電晶體MT具備控制閘極及電荷儲存層，非揮發性地保持資料。各記憶體單元藉由應用MLC(Multi-Level Cell)方式，能夠儲存複數個位元之資料。於本實施形態中，以記憶體單元應用儲存3位元之資料之TLC(Triple-Level Cell)方式之情形為例進行說明。 又，記憶體單元電晶體MT0～MT7於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串列連接。同一區塊BLK內之選擇電晶體ST1及ST2之閘極分別共通連接於選擇閘極線SGD及SGS。同樣地，同一區塊BLK內之記憶體單元電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。 又，於記憶體單元陣列10內，位於同一列之NAND串NS之選擇電晶體ST1之汲極共通連接於位元線BL。即，位元線BL將於複數個區塊BLK間位於同一列之NAND串NS共通地連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。 於以上構成中，將連接於共通之字元線WL之複數個記憶體單元保持之1位元資料之集合稱為「頁面」。因此，於應用TLC方式之情形時，於利用連接於1根字元線WL之複數個記憶體單元之集合儲存了3個頁面之資料。又，於以下說明中，將3位元中之上位位元資料之集合稱為上位頁面，將中位位元資料之集合稱為中位頁面，將下位位元資料之集合稱為下位頁面。 以TLC方式儲存資料之情形時之記憶體單元電晶體MT之閾值分佈如例如圖4所示。圖4中表示了保持3位元資料之記憶體單元之閾值分佈、及讀出動作時使用之電壓。圖4之縱軸及橫軸分別對應於記憶體單元之數及閾值電壓Vth。 於記憶體單元保持3位元之資料之情形時，其閾值電壓之分佈如圖4所示分為8個。分別對應於上述8個閾值分佈之3位元之資料按照閾值電壓自低到高之順序稱為“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。 保持“ER”位準之記憶體單元相當於資料之刪除狀態，保持例如資料(111)(下位位元、中位位元、上位位元)。保持“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準之記憶體單元分別相當於資料之寫入狀態，保持例如資料(011)、(001)、(000)、(010)、(110)、(100)、及(101)。 於讀出動作時，判定讀出對象之記憶體單元電晶體MT之閾值電壓包含於哪個位準。為了進行該判定而規定各種讀出電壓。用來判定某個記憶體單元電晶體MT具有“Er”位準之閾值電壓還是具有“A”位準以上之閾值電壓之讀出電壓AR，設定於“Er”位準之較高一端與“A”位準之較低一端之間。用來判定某個記憶體單元電晶體MT具有“A”位準以下之閾值電壓還是具有“B”位準以上之閾值電壓之讀出電壓BR，設定於“A”位準之較高一端與“B”位準之較低一端之間。用來判定某個記憶體單元電晶體MT具有“B”位準以下之閾值電壓還是具有“C”位準之閾值電壓之讀出電壓CR，設定於“B”位準之較高一端與“C”位準之較低一端之間。用來判定某個記憶體單元電晶體MT具有“C”位準以下之閾值電壓還是具有“D”位準之閾值電壓之讀出電壓DR，設定於“C”位準之較高一端與“D”位準之較低一端之間。用來判定某個記憶體單元電晶體MT具有“D”位準以下之閾值電壓還是具有“E”位準之閾值電壓之讀出電壓ER，設定於“D”位準之較高一端與“E”位準之較低一端之間。用來判定某個記憶體單元電晶體MT具有“E”位準以下之閾值電壓還是具有“F”位準之閾值電壓之讀出電壓FR，設定於“E”位準之較高一端與“F”位準之較低一端之間。用來判定某個記憶體單元電晶體MT具有“F”位準以下之閾值電壓還是具有“G”位準之閾值電壓之讀出電壓GR，設定於“F”位準之較高一端與“G”位準之較低一端之間。又，圖4所示之讀出電壓Vread設定為使閘極施加有讀出通過電壓Vread之記憶體單元電晶體MT無關於保持之資料而接通之電壓。上述複數個電壓值之關係為AR＜BR＜CR＜DR＜ER＜FR＜GR＜Vread。 於使用如以上說明之資料之分配及讀出電壓之情形時，讀出放大器模組11使用利用電壓AR及ER讀出之資料來算出下位頁面之資料。同樣地，讀出放大器模組11使用利用電壓BR、DR、及FR讀出之資料來算出中位頁面之資料，使用利用電壓CR及GR讀出之資料來算出上位頁面之資料。即，讀出電壓AR及ER對應於下位頁面讀出，讀出電壓BR、DR、及FR對應於中位頁面讀出，讀出電壓CR及GR對應於上位頁面讀出。 再者，資料之讀出動作可以按該頁面之每一個執行，亦可按字元線WL之每一個執行。將按該頁面之每一個讀出資料之方式稱為逐頁讀出，將按字元線WL之每一個統括地讀出資料之方式稱為連續讀出(sequential reading)。於本實施形態之半導體記憶裝置1中，利用複數個平面同時執行選擇不同資料位準之頁面(例如下位頁面與中位頁面)之逐頁讀出(page-by-page reading)。關於本動作將於下文詳細敍述。 [1-1-4]讀出放大器模組11之構成 其次，使用圖5來說明讀出放大器模組11之構成。圖5係讀出放大器模組11之電路圖。如圖5所示，讀出放大器模組11包含按位元線BL之每一個而設之讀出放大器單元SAU(SAU0～SAU(m－1))。 各讀出放大器單元SAU具備讀出放大器部SA、鎖存電路SDL、ADL、BDL、CDL、及XDL。上述讀出放大器部SA、鎖存電路SDL、ADL、BDL、CDL、及XDL以能夠相互收發資料之方式連接。 讀出放大器部SA感測於讀出動作時於對應之位元線BL讀出之資料，並判定讀出資料。具體而言，讀出放大器部SA包含未圖示之節點SEN。而且，於讀出動作中，於施加了讀出電壓之記憶體單元接通之情形時，該節點SEN之電位下降。又，於讀出動作中，定序器16於對記憶體單元施加讀出電壓之期間將控制信號STB生效。若控制信號STB生效，則讀出放大器部SA根據節點SEN之電位得到維持還是下降，來判定讀出資料為“0”還是“1”。 鎖存電路SDL、ADL、BDL、及CDL臨時保持讀出資料。於讀出動作時讀出放大器部SA判定之讀出資料首先被傳輸至鎖存電路SDL。而且，該讀出資料於後續動作中自鎖存電路SDL被傳輸至鎖存電路ADL、BDL、CDL、或XDL。 鎖存電路XDL用於讀出放大器單元SAU與控制器2之間之資料之輸入。即，自控制器2接收之資料經由鎖存電路XDL被傳輸至鎖存電路SDL、ADL、BDL、或CDL。又，鎖存電路SDL、ADL、BDL、或CDL所保持之資料經由鎖存電路XDL被傳輸至控制器2。 以上所說明之讀出放大器單元SAU之電路構成為例如圖6所示之構成。圖6係讀出放大器單元SAU之電路圖，表示讀出放大器部SA及鎖存電路SDL之詳細電路構成。 首先，對讀出放大器部SA之電路構成進行說明。如圖6所示，讀出放大器部SA具備p通道MOS電晶體30、n通道MOS電晶體31～37、及電容器38。 電晶體30之一端連接於電源端子，閘極連接於節點INV。電晶體31之一端連接於電晶體30之另一端，另一端連接於節點COM，且閘極輸入有控制信號BLX。電晶體32之一端連接於節點COM，另一端連接於對應之位元線BL，且閘極輸入有控制信號BLC。電晶體33之一端連接於節點COM，另一端連接於節點SRC，且閘極連接於節點INV。 電晶體34之一端連接於電晶體30之另一端，另一端連接於節點SEN，且閘極輸入有控制信號HLL。電晶體35之一端連接於節點SEN，另一端連接於節點COM，且閘極輸入有控制信號XXL。電晶體36之一端連接於接地端子，閘極連接於節點SEN。電晶體37之一端連接於電晶體36之另一端，另一端連接於總線LBUS，且閘極輸入有控制信號STB。電容器38之一端連接於節點SEN，另一端供給有時鐘CLK。 再者，對連接於電晶體30之一端之電源端子施加之電壓為例如Vdd，施加於節點SRC之電壓為例如Vss。Vdd係半導體記憶裝置1之電源電壓，Vss係半導體記憶裝置1之接地電壓。 其次，對鎖存電路SDL之電路構成進行說明。如圖6所示，鎖存電路SDL具備反相器40及41、以及電晶體42及43。 反相器40之輸入端子連接於節點LAT，輸出端子連接於節點INV。反相器41之輸入端子連接於節點INV，輸出端子連接於節點LAT。電晶體42之一端連接於節點INV，另一端連接於總線LBUS，且閘極輸入有控制信號STI。電晶體43之一端連接於節點LAT，另一端連接於總線LBUS，且閘極輸入有控制信號STL。 再者，鎖存電路ADL、BDL、及CDL之電路構成與以上說明之鎖存電路SDL之電路構成相同，因此省略說明。 於以上說明之讀出放大器單元SAU之構成中，各種控制信號係由例如定序器16產生。於讀出動作中，讀出放大器單元SAU確定讀出資料之時序，係基於信號STB生效之時序。又，於各種動作中，電晶體32基於信號BLC將位元線BL之電壓箝位。 再者，讀出放大器模組11之構成並不限定於此，能夠進行各種變更。例如，讀出放大器單元SAU具備之鎖存電路之個數係基於1個記憶體單元保持之資料之位元數而設計。 又，讀出放大器模組11之構成，能夠應用例如“THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELL”這一2011年3月21日申請之美國專利申請13/052,148中記載之構成。該專利申請之內容以參照之方式全部引用至本案說明書。 [1-1-5]電壓產生電路17及平面開關18之構成 其次，使用圖7來說明電壓產生電路17及平面開關18之構成。圖7係表示電壓產生電路17及平面開關18之詳細構成之方塊圖。如圖7所示，電壓產生電路17包含CG驅動器50A、50B、及SL驅動器51，平面開關18包含CG開關60A及60B。 CG驅動器50產生經由平面開關18及列解碼器12而施加至字元線WL之電壓。於本實施形態中，CG驅動器50A係產生施加至選擇字元線WLsel之電壓之驅動器，CG驅動器50B係產生施加至非選擇字元線WLusel之電壓之驅動器。該選擇字元線WLsel對應於讀出資料之對象之頁面之字元線WL，非選擇字元線WLusel對應於複數個字元線WL中之選擇字元線WLsel以外之字元線WL。 SL驅動器51係產生施加至各記憶體單元陣列10之源極線SL之電壓之驅動器。再者，電壓產生電路17包含未圖示之電荷泵，基於該電荷泵產生之電壓，CG驅動器50及SL驅動器51產生所需之電壓。又，電壓產生電路17還包含產生施加至選擇閘極線SGD之電壓之SG驅動器等未圖示之驅動器。 CG開關60將自CG驅動器50A及50B供給之電壓基於頁面位址PA而傳輸至CG線CG0～CG7。傳輸至該CG線CG0～CG7之電壓分別被傳輸至基於區塊位址BA由列解碼器12選擇之區塊BLK之字元線WL0～WL7。 以上說明之CG開關60之具體電路構成係例如圖8所示之構成。如圖8所示，CG開關60A及60B分別包含與CG線CG0～CG7對應之開關元件SW0～SW7。 各開關元件SW包含2個輸入端子和1個輸出端子，基於輸入至CG開關60之頁面位址PA，將2個中任一個輸入端子與輸出端子之間電性連接。各開關元件SW之一輸入端子輸入有自CG驅動器50A供給之讀出電壓AR、BR、…、或GR，另一輸入端子輸入有自CG驅動器50B供給之讀出通過電壓Vread，且輸出端子連接於對應之CG線。 再者，圖8所示之一例表示於平面＜0＞選擇字元線WL0，於平面＜1＞選擇字元線WL1之情形時之CG開關60A及60B之狀態。此種情形時，CG開關60A中，開關元件SW0之輸出端子與CG驅動器50A電性連接，其他開關元件SW係輸出端子與CG驅動器50B電性連接。另一方面，CG開關60B中，開關元件SW1之輸出端子與CG驅動器50A電性連接，其他開關元件SW係輸出端子與CG驅動器50B電性連接。 如上所述，本實施形態之半導體記憶裝置1於平面＜0＞及平面＜1＞共用對選擇字元線WLsel供給電壓之CG驅動器50A、及對非選擇字元線WLusel供給電壓之CG驅動器50B。即，本實施形態之半導體記憶裝置1於讀出動作時，施加至每一個平面之選擇字元線WLsel之電壓大致相同，同樣地，施加至非選擇字元線WLusel之電壓大致相同。又，本實施形態之半導體記憶裝置1藉由使用平面開關18，能夠利用多平面讀出對每一個平面選擇不同之頁面。 [1-2]動作 其次，對半導體記憶裝置1及記憶體系統3之動作進行說明。 [1-2-1]半導體記憶裝置1之讀出動作 首先，對半導體記憶裝置1之讀出動作進行說明。於本實施形態之半導體記憶裝置1之讀出動作中，對複數個平面同時執行逐頁讀出。又，半導體記憶裝置1於此種多平面讀出中，能夠利用複數個平面讀出不同位準之頁面資料。 以下，使用圖9來說明半導體記憶裝置1之讀出動作之一例。圖9中，表示TLC方式中自平面＜0＞及＜1＞分別讀出不同之資料位準之頁面之情形時之組合、以及相對應地半導體記憶裝置1執行之讀出動作之種類。 如圖9所示，半導體記憶裝置1基於讀出頁面之組合，執行第1～第3讀出動作。第1讀出動作於平面＜0＞及＜1＞中之一平面需要下位頁面讀出、另一平面需要中位頁面讀出之情形時(情形1及情形2)執行。第2讀出動作於平面＜0＞及＜1＞中之一平面需要下位頁面讀出、另一平面需要上位頁面讀出之情形時(情形3及情形4)執行。第3讀出動作於平面＜0＞及＜1＞中之一平面需要中位頁面讀出、另一平面需要上位頁面讀出之情形時(情形5及情形6)執行。 與上述第1～第3讀出動作對應之波形之一例分別為圖10～圖12所示。圖10～圖12中表示了於各讀出動作時施加至與平面＜0＞及＜1＞分別對應之選擇字元線WLsel＜0＞及＜1＞之電壓、以及控制信號STB之波形。又，選擇字元線WLsel＜0＞及＜1＞有指定不同資料位準之頁面、且指定不同字元線WL之情形。 首先，使用圖10來詳細說明第1讀出動作。如圖10所示，列解碼器12A及12B分別對選擇字元線WLsel＜0、1＞依序施加讀出電壓AR、BR、DR、ER、及FR。於本例中，該讀出電壓中之電壓AR及ER對應於下位頁面讀出，電壓BR、DR、及FR對應於中位頁面讀出。 又，定序器16於對選擇字元線WLsel施加各讀出電壓之期間，分別將控制信號STB生效。於是，各讀出放大器單元SAU判定於信號STB生效之時序於對應之位元線BL讀出之資料，並將該資料保持於鎖存電路SDL。 以此方式利用各讀出電壓讀出並保持於鎖存電路SDL之讀出資料於需要用於獲得所需資料之運算之情形時被傳輸至其他鎖存電路。例如，與讀出下位頁面之平面對應之讀出放大器單元SAU為了將利用電壓AR之讀出資料用於下位頁面之運算，而將鎖存電路SDL保持之資料傳輸至例如鎖存電路ADL。 另一方面，於如讀出中位頁面之平面般之不將電壓AR之讀出資料用於運算之情形時，與此平面對應之讀出放大器單元SAU可將鎖存電路SDL保持之資料傳輸至其他鎖存電路，亦可不將鎖存電路SDL保持之資料傳輸至其他鎖存電路。如此，保持沒有傳輸必要之讀出資料之鎖存電路利用後續動作將資料覆寫而使用。藉此，讀出放大器單元SAU確保各頁面之運算所需之鎖存電路之個數。 又，於本例中，下位頁面讀出由於下位頁面之資料係根據利用電壓AR及ER讀出之資料而算出，因此於利用電壓ER讀出資料後之運算結束之時序結束。中位頁面讀出由於中位頁面之資料係根據利用電壓BR、DR、及FR讀出之資料而算出，因此於利用電壓FR之資料讀出後之運算結束之時序結束。 以上係與第1讀出動作對應之說明，相對於此，第2及第3讀出動作中施加至選擇字元線WLsel之電壓不同。以下，關於第2及第3讀出動作之詳細，說明與第1讀出動作不同之方面。 於第2讀出動作中，如圖11所示，對選擇字元線WLsel＜0、1＞依序施加讀出電壓AR、CR、ER、及GR，且於施加各電壓之期間生效控制信號STB。本例中，該讀出電壓中之電壓AR及ER對應於下位頁面讀出，電壓CR及GR對應於上位頁面讀出。又，本例中下位頁面讀出係於利用電壓ER讀出資料後之運算結束之時序結束，上位頁面讀出由於上位頁面資料係根據利用電壓CR及GR讀出之資料而算出，因此於利用電壓GR讀出資料後之運算結束之時序結束。 於第3讀出動作中，如圖12所示，對選擇字元線WLsel依序施加讀出電壓BR、CR、DR、FR、及GR，且於施加各電壓之期間生效控制信號STB。又，於本例中中位頁面讀出於執行了電壓FR之讀出動作之時序結束，上位頁面讀出於執行了電壓GR之讀出動作之時序結束。 如上所述，本實施形態之半導體記憶裝置1之讀出動作中，於對每一個平面讀出不同之資料位準之頁面之情形時，將運算兩平面之頁面資料所需之讀出電壓施加至兩平面之選擇字元線WLsel＜0、1＞。而且，藉由自使用各讀出電壓讀出之資料，分別抽取各平面運算所需之資料，而算出所需位準之頁面資料。如此，本實施形態之半導體記憶裝置能夠於1次讀出動作中對每一個平面讀出不同資料位準之1頁面資料。 再者，半導體記憶裝置1於一平面需要下位頁面讀出、另一平面需要中位頁面讀出之情形時，亦可按照圖13所示之順序施加電壓。具體而言，亦可對選擇字元線WLsel依序施加讀出電壓FR、ER、DR、BR、及AR。於此種情形時，藉由於施加各讀出電壓之期間定序器16生效控制信號STB，亦能讀出資料。再者，於本例中，中位頁面讀出較下位頁面讀出先結束。又，圖13所示之動作與於第1讀出動作中施加讀出電壓之順序相反後之動作相同，於第2及第3讀出動作中亦同樣地考慮以相反順序施加讀出電壓之情形。 又，圖10～圖13所示之各位準之頁面資料之讀出結束之時序為自各讀出電壓切換成下一要施加之電壓之時序，但並不限定於此。例如，有根據必要資料齊備後執行之各頁面資料之運算時間，而偏離圖10～圖13所示之時序之情形。 又，以上說明中，以各頁面資料之讀出結束之順序為下位頁面、中位頁面、及上位頁面之順序之情形為例進行了說明，並不限定於此。例如，於改變保持複數個位元之資料時之資料之分配之情形時，有各頁面之讀出結束順序改變之情形。 [1-2-2]記憶體系統3之讀出動作 其次，對記憶體系統3之讀出動作進行說明。於本實施形態之記憶體系統3之讀出動作中，控制器2對具備複數個平面之半導體記憶裝置1，指示包含就每一個平面不同之資料位準之讀出之多平面讀出。而且，半導體記憶裝置1執行基於自各平面讀出之資料位準之多平面讀出，並響應於控制器2之指示，將讀出之資料輸出至每一個平面。 以下，使用圖14來說明記憶體系統3之讀出動作之一例。圖14中以流程圖表示記憶體系統3之讀出動作之一例。 如圖14所示，控制器2首先發佈讀出命令(命令CMD及位址資訊ADD)，並發送至半導體記憶裝置1(步驟S10)。該讀出命令對平面＜0、1＞指示相互不同之位準之逐頁讀出。而且，自控制器2接收讀出命令之半導體記憶裝置1將就緒/忙碌信號自“H”位準設為“L”位準，開始基於平面＜0、1＞指定之頁面之讀出動作(步驟S11)。該步驟S11之讀出動作對應於[1-2-1]所說明之半導體記憶裝置1之讀出動作。 其次，若半導體記憶裝置1偵測到平面＜0、1＞中之任一平面之讀出資料已確定(步驟S12)，便將就緒/忙碌信號自“L”位準設為“H”位準。於是，偵測到半導體記憶裝置1為就緒狀態之控制器2發佈與確定了讀出資料之一平面對應之資料輸出命令(步驟S13)，並發送至半導體記憶裝置1。 而且，自控制器2接收資料輸出命令之半導體記憶裝置1將一平面之讀出資料DAT輸出至控制器2(步驟S14)。於該資料DAT之輸出中確定了另一平面之讀出資料之情形時(步驟S15)，半導體記憶裝置1將就緒/忙碌信號維持於“H”位準。 控制器2於步驟S14中之一平面之資料輸出結束時，若確認半導體記憶裝置1維持就緒狀態，便發佈與另一平面對應之資料輸出命令(步驟S16)，並發送至半導體記憶裝置1。而且，自控制器2接收資料輸出命令之半導體記憶裝置1將另一平面之讀出資料DAT輸出至控制器2(步驟S17)。 以上說明之記憶體系統3之讀出動作之命令序列為例如圖15所示。圖15所示之一例係指示對半導體記憶裝置1同時執行對平面＜0＞之下位頁面讀出、對平面＜1＞之中位頁面讀出之多平面讀出之情形時之命令序列，本例中半導體記憶裝置1執行第1讀出動作。 以下，使用圖15來說明記憶體系統3之命令序列。再者，於以下說明中，若半導體記憶裝置1之輸入電路13接收命令及位址資訊，則輸入電路13將接收之命令及位址資訊分別傳輸至命令暫存器14C及位址暫存器14B。 如圖15所示，首先，控制器2分別發佈與平面＜0＞及平面＜1＞對應之讀出命令。 具體而言，控制器2連續發佈命令“01h”及讀出命令“00h”，並分別發送至半導體記憶裝置1。命令“01h”係對半導體記憶裝置1命令下位頁面讀出之命令。命令“00h”相當於讀出用位址輸入受理命令，且係對半導體記憶裝置1命令資料之讀出動作之命令。 其次，控制器2發佈位址資訊ADD1，並發送至半導體記憶裝置1。該位址資訊ADD1包含指定平面＜0＞之資訊、及指定與下位頁面對應之頁面位址PA之資訊。然後，控制器2發佈命令“32h”並發送至半導體記憶裝置1。命令“32h”係命令多平面動作之命令，到此為止發送之命令及位址資訊表示對應於1個平面。 若於命令暫存器14C儲存命令“32h”則定序器16將就緒/忙碌信號自“H”位準設為“L”位準，然後將就緒/忙碌信號自“L”位準設為“H”位準。該動作表示半導體記憶裝置1能夠自控制器2連續接收讀出命令。 控制器2若偵測到就緒/忙碌信號自“L”位準變成“H”位準，便連續發佈命令“02h”及讀出命令“00h”，並分別發送至半導體記憶裝置1。命令“02h”係對半導體記憶裝置1命令中位頁面讀出之命令。 其次，控制器2發佈位址資訊ADD2並發送至半導體記憶裝置1。該位址資訊ADD2包含指定平面＜1＞之資訊、及指定與中位頁面對應之頁面位址PA之資訊。然後，控制器2發佈命令“30h”並發送至半導體記憶裝置1。命令“30h”係基於接收之與各平面對應之命令及位址資訊而對半導體記憶裝置1指示讀出動作之開始之命令。於本例中，基於包含與平面＜0＞相關之指示及命令“32h”之命令集、以及包含與平面＜1＞相關之指示及命令“30h”之命令集而執行多平面讀出。 若於命令暫存器14C儲存命令“30h”則定序器16使就緒/忙碌信號自“H”位準變化成“L”位準，並開始第1讀出動作。圖示之tR對應於直到該第1讀出動作中下位頁面之資料確定為止之時間。 若平面＜0＞之下位頁面讀出之資料確定，則定序器16將就緒/忙碌信號設為“H”。於是，控制器2響應於半導體記憶裝置1為就緒狀態，而發佈與平面＜0＞對應之資料傳輸命令。 具體而言，首先，控制器2發佈資料輸出命令“05h”，並發送至半導體記憶裝置1。命令“05h”係指示如讓半導體記憶裝置1將各平面之高速緩存(例如各讀出放大器單元SAU之鎖存電路XDL)保持之資料輸出至控制器2之命令。其次，控制器2發佈位址資訊ADD1並發送至半導體記憶裝置1。該位址資訊ADD1包含指定平面＜0＞之資訊。然後，控制器2發佈命令“E0h”並發送至半導體記憶裝置1。命令“E0h”係用來基於之前剛發送之位址資訊讓半導體記憶裝置1開始向控制器2輸出資料之命令。 若於命令暫存器14C儲存命令“E0h”則定序器16將與平面＜0＞對應之讀出放大器模組11A保持之下位頁面之讀出資料Dout，經由輸入電路13而輸出至控制器2。而且，控制器2於全部接收平面＜0＞之讀出資料Dout時若偵測半導體記憶裝置1維持就緒狀態，便連續地依序發佈命令“05h”、位址資訊ADD2、及命令“E0h”，並發送至半導體記憶裝置1。該位址資訊ADD2包含指定平面＜1＞之資訊。 若於命令暫存器14C儲存命令“E0h”則定序器16將與平面＜1＞對應之讀出放大器模組11B保持之中位頁面之讀出資料Dout，經由輸入電路13而輸出至控制器2。 如此，於本例中，由於平面＜0＞之下位頁面讀出較平面＜1＞之中位頁面讀出先結束，因此控制器2相比平面＜1＞而先發佈對平面＜0＞之資料輸出命令。 又，於本實施形態之記憶體系統3之讀出動作中，控制器2如圖16所示發佈讀出命令之情形時，指示資料輸出之平面之順序有時與對應於各平面之讀出命令之發佈順序不同。圖16所示之一例係表示對半導體記憶裝置1指示同時執行對平面＜0＞之上位頁面讀出、及對平面＜1＞之下位頁面讀出之多平面讀出之情形時之命令序列，於本例中半導體記憶裝置1執行第3讀出動作。 圖16所示之讀出命令之命令序列係與於圖15所說明之命令序列中與平面＜0＞對應之讀出命令中將命令“01h”替換成命令“03h”、然後於與平面＜1＞對應之讀出命令中將命令“02h”替換成命令“01h”後之序列相同。命令“03h”係對半導體記憶裝置1命令上位頁面讀出之命令。 本例中，相比執行上位頁面之讀出之平面＜0＞，執行下位頁面之讀出之平面＜1＞先確定讀出資料。即，平面＜1＞先變成能夠輸出讀出資料之狀態。此種情形時，控制器2較平面＜0＞先發佈對平面＜1＞之資料輸出命令。具體而言，與先發佈之資料輸出命令對應之位址資訊ADD2指定平面＜1＞，與後發佈之資料輸出命令對應之位址資訊ADD1指定平面＜0＞。 如上所述，本實施形態之記憶體系統3能夠執行於複數個平面讀取不同位準之頁面之多平面讀出，控制器2能夠對半導體記憶裝置1自先確定讀出資料之平面開始依序輸出讀出資料。 再者，於本實施形態之記憶體系統3之讀出動作中，有一平面之資料輸出結束時，另一平面之讀出資料未確定之情形。此種情形時之讀出動作之流程圖為例如圖17所示。圖17所示之步驟S10～S14之動作與使用圖14說明之動作相同。以下，關於本例之動作說明與圖14不同之方面。 當步驟S14之動作結束時，另一平面之讀出動作未完成之情形時(步驟S20)，半導體記憶裝置1將就緒/忙碌信號自“H”位準設為“L”位準。即，於先確定資料之一平面之讀出資料之輸出結束之時序，另一平面之讀出資料未確定之情形時，半導體記憶裝置1對控制器2通知忙碌狀態。此時，控制器2於一平面之讀出資料之接收結束之時序偵測到半導體記憶裝置1變成忙碌狀態，則不發佈下一資料輸出命令，待機至半導體記憶裝置1變成就緒狀態為止。 而且，半導體記憶裝置1於另一平面之讀出資料確定時(步驟S21)，將就緒/忙碌信號自“L”位準設為“H”位準。於是，控制器2響應於半導體記憶裝置1變成就緒狀態，而發佈與另一平面對應之資料輸出命令(步驟S22)，並發送至半導體記憶裝置1。而且，自控制器2接收資料輸出命令之半導體記憶裝置1將另一平面之讀出資料DAT輸出至控制器2(步驟S23)。 此種情形時之讀出動作之命令序列為例如圖18所示。圖18所示之命令序列與圖15所說明之命令序列之不同之處在於，於發佈每一個平面之資料輸出命令之期間，存在半導體記憶裝置1變成忙碌狀態之期間。 具體而言，控制器2發佈與平面＜0＞對應之資料輸出命令並發送至半導體記憶裝置1，半導體記憶裝置1響應於該命令而將平面＜0＞之讀出資料輸出至控制器2。而且，半導體記憶裝置1之定序器16偵測到於對控制器2之平面＜0＞之讀出資料輸出結束時平面＜1＞之讀出資料未確定時，將就緒/忙碌信號自“H”位準設為“L”位準。即，定序器16偵測到無法於平面＜0＞之資料輸出後立即執行平面＜1＞之資料輸出之狀態時，將半導體記憶裝置1設為忙碌狀態。 而且，定序器16於平面＜1＞之讀出資料確定時將就緒/忙碌信號自“L”位準設為“H”位準，並通知能夠將平面＜1＞之讀出資料輸出至控制器2。之後之動作與圖15所說明之命令序列相同。 [1-3]第1實施形態之效果 根據第1實施形態之記憶體系統3，能夠使動作高速化。以下，詳細說明本效果。 已知有一種半導體記憶裝置，其具備複數個平面，上述複數個平面包含分別能夠儲存複數個位元之資料之記憶體單元陣列，且能夠獨立動作。作為此種半導體記憶裝置之構成之一例，考慮於複數個平面間共有對字元線供給電壓之CG驅動器。此種情形時，例如於半導體記憶裝置之讀出動作時，於與各平面對應之選擇字元線及非選擇字元線，分別利用共有之CG驅動器分別供給相同之電壓。 又，具備複數個平面之半導體記憶裝置能夠執行自複數個平面同時讀出資料之多平面讀出這一讀出動作。例如，於半導體記憶裝置具備2個平面之情形時，控制器分別發佈與2個平面對應之讀出命令，然後發送至半導體記憶裝置。於是，半導體記憶裝置基於自控制器接收之命令控制2個平面，開始多平面讀出。藉此讀出之資料基於控制器發佈之命令而輸出至每一個平面。 進而，於本實施形態之記憶體系統3中，能夠執行對複數個平面讀出不同位準之頁面之多平面讀出。具體而言，例如對具備平面＜0＞及平面＜1＞之半導體記憶裝置1，輸出與控制器2指示各平面不同之位準之讀出之命令相對應之頁面位址。於是，自控制器2接收命令及頁面位址之半導體記憶裝置1基於自平面＜0＞及平面＜1＞讀出之資料位準之組合，對選擇字元線WLsel施加各種讀出電壓。 更具體而言，對與平面＜0＞及平面＜1＞分別對應之選擇字元線WLsel＜0、1＞，施加平面＜0＞算出所需位準之資料需要之讀出電壓、及根據平面＜1＞算出所需位準之資料需要之讀出電壓。而且，與各平面對應之讀出放大器模組11僅抽取利用各讀出電壓讀出之資料中必要之讀出資料並進行運算，藉此獲得所需位準之頁面資料。 例如，於自平面＜0＞讀出下位頁面之資料、自平面＜1＞讀出中位頁面之資料之情形時，作為讀出電壓，將與下位頁面讀出對應之讀出電壓AR及ER、以及與中位頁面讀出對應之讀出電壓BR、DR、及FR，按照電壓值自低到高或自高到低依序施加而分別讀出資料。而且，讀出放大器模組11A使用電壓AR及ER之讀出資料算出下位頁面之資料，讀出放大器模組11B使用電壓BR、DR、及FR之讀出資料算出中位頁面之資料。即，將與下位位元關聯之第1頁面自記憶體單元陣列10A以頁面單位讀出，且與該第1頁面之讀出平行地，將與中位位元關聯之第2頁面自記憶體單元陣列10B以頁面單位讀出。 如上所述，本實施形態之記憶體系統3能夠執行對複數個平面讀出不同位準之頁面之多平面讀出。又，本實施形態之記憶體系統3能夠消除多平面讀出中於複數個平面輸入相同資料位準之頁面位址之限制，因此能夠使控制器2之控制變得簡單。藉此，本實施形態之記憶體系統3能夠提高多平面動作時之性能，從而能夠使讀出速度高速化。 又，本實施形態之半導體記憶裝置1於多平面讀出中指示自複數個平面讀出不同資料位準之情形時，根據讀出之資料之位準而每一個平面中讀出資料之確定時序不同。 因此，本實施形態之記憶體系統3於自複數個平面讀出不同資料位準之多平面讀出中，自先確定讀出資料之平面開始依序輸出資料。 具體而言，於例如圖10所示之執行對平面＜0＞之下位頁面讀出及對平面＜1＞之中位頁面讀出之多平面讀出中，下位頁面之讀出較中位頁面先結束。 此種情形時，當平面＜0＞之讀出資料確定時，定序器16偵測這一情形並將半導體記憶裝置1設為就緒狀態。而且，控制器2偵測到半導體記憶裝置1變成就緒狀態時，發佈對先確定讀出資料之平面＜0＞之資料輸出命令。於是，接收該命令之半導體記憶裝置1繼續執行平面＜1＞之中位頁面讀出，另一方面，將於平面＜0＞讀出之下位頁面資料輸出至控制器2。 如此，於本實施形態之記憶體系統3中，即便於半導體記憶裝置1執行多平面讀出之期間，亦能自確定了讀出資料之平面輸出資料。藉此，本實施形態之記憶體系統3能夠加快半導體記憶裝置1開始讀出資料之輸出之時序，因此能夠使讀出速度高速化。 再者，控制器2指示資料傳輸之平面之順序係基於指示該讀出動作之命令而決定。例如，於多平面讀出中如圖16所示對平面＜0＞執行上位頁面讀出、對平面＜1＞執行下位頁面讀出之情形時，控制器2能夠預先獲知平面＜1＞較平面＜0＞先確定讀出資料，因此控制器2先對平面＜1＞指示資料之輸出。 [2]第2實施形態 其次，對第2實施形態之半導體記憶裝置1及記憶體系統3進行說明。第2實施形態中，對於上述第1實施形態所說明之半導體記憶裝置1之讀出動作，藉由定序器16按每一個平面控制控制信號STB，而省略不需要之資料之讀出。以下，對第1與第2實施形態之不同方面進行說明。 [2-1]半導體記憶裝置1之構成 首先，使用圖19來說明半導體記憶裝置1之構成。圖19係本實施形態之半導體記憶裝置1之方塊圖，與第1實施形態所說明之圖2之不同之處在於，定序器16產生每一個平面不同之控制信號STB。 具體而言，如圖19所示，定序器16對讀出放大器模組11A產生控制信號STB＜0＞，對讀出放大器模組11B產生控制信號STB＜1＞。即，本實施形態中，定序器16能夠將讀出動作中使用之控制信號STB於每一個平面不同之時序生效、或者改變生效時間。其他構成與第1實施形態所說明之圖2相同，因此省略說明。 [2-2]半導體記憶裝置1之讀出動作 其次，對半導體記憶裝置1之讀出動作進行說明。於本實施形態之半導體記憶裝置1之讀出動作中，定序器16按每一個平面控制控制信號STB，藉此僅讀出所需之頁面資料之運算需要之資料。 具體而言，本實施形態中，第1讀出動作、第2讀出動作、及第3讀出動作分別為圖20～圖22所示之動作。以下，使用圖20～圖22分別詳細地說明各讀出動作。 於與第1讀出動作對應之圖20中，表示自平面＜0＞讀出下位頁面之資料、自平面＜1＞讀出中位頁面之資料之情形時之一例。圖20所示之選擇字元線WLsel之波形與第1實施形態所說明之圖10相同。 如圖20所示，定序器16於對選擇字元線WLsel＜0、1＞施加與下位頁面讀出對應之讀出電壓AR及ER之期間，分別生效控制信號STB＜0＞。又，定序器16於對選擇字元線WLsel＜0、1＞施加與中位頁面讀出對應之讀出電壓BR、DR、及FR之期間，分別生效控制信號STB＜1＞。 與第2讀出動作對應之圖21中，表示自平面＜0＞讀出下位頁面之資料、自平面＜1＞讀出上位頁面之資料之情形時之一例。圖21所示之選擇字元線WLsel之波形與第1實施形態所說明之圖11相同。 如圖21所示，定序器16於對選擇字元線WLsel＜0、1＞施加與下位頁面讀出對應之讀出電壓AR及ER之期間，分別生效控制信號STB＜0＞。又，定序器16於對選擇字元線WLsel＜0、1＞施加與上位頁面讀出對應之讀出電壓CR及GR之期間，分別生效控制信號STB＜1＞。 與第3讀出動作對應之圖22中，表示自平面＜0＞讀出中位頁面之資料、自平面＜1＞讀出上位頁面之資料之情形時之一例。圖22所示之選擇字元線WLsel之波形與第1實施形態所說明之圖12相同。 如圖22所示，定序器16於對選擇字元線WLsel＜0、1＞施加與中位頁面讀出對應之讀出電壓BR、DR、及FR之期間，分別生效控制信號STB＜0＞。又，定序器16於對選擇字元線WLsel＜0、1＞施加與上位頁面讀出對應之讀出電壓CR及GR之期間，分別生效控制信號STB＜1＞。 如上所述，本實施形態之半導體記憶裝置1於對選擇字元線WLsel按每一個平面施加與指定資料位準之頁面對應之讀出電壓之期間，定序器16生效控制信號STB。即，本實施形態中，讀出放大器模組11A及11B之讀出放大器部SA分別僅感測平面＜0＞及平面＜1＞指定之資料位準之運算需要之資料。 再者，於上述說明中，以對各平面僅讀出運算所需之資料之情形為例進行了說明，但並不限定於此。例如，亦可與第1實施形態同樣地，以讀出獲得所需資料用之運算不需要之資料，但不使用此資料之方式執行動作。 [2-3]第2實施形態之效果 根據本實施形態之記憶體系統3，能夠獲得與第1實施形態相同之效果。以下，詳細說明本效果。 本實施形態之記憶體系統3之半導體記憶裝置1按每一個平面而控制指示讀出放大器模組11感測於各位元線BL讀出之資料之時序之控制信號STB。 藉此，本實施形態之半導體記憶裝置1於多平面讀出中能夠將各頁面資料之運算中使用之資料選擇性地取入讀出放大器模組11。 例如，於平面＜0＞及平面＜1＞分別以多平面讀出而讀出下位頁面及上位頁面之資料之情形時，於對選擇字元線WLsel施加與下位頁面讀出對應之電壓之期間，定序器16將與平面＜0＞對應之控制信號STB＜0＞生效，但不生效與平面＜1＞對應之控制信號STB＜1＞。同樣地，於對選擇字元線WLsel施加與上位頁面讀出對應之電壓之期間，定序器16將與平面＜1＞對應之控制信號STB＜1＞生效，但不生效與平面＜0＞對應之控制信號STB＜0＞。 如此，本實施形態之半導體記憶裝置1能夠不讀取所需之資料位準之運算中不使用之不需要之資料地，執行對資料位準不同之頁面之多平面讀出。 如上所述，本實施形態之記憶體系統3與第1實施形態同樣地，能夠執行對複數個平面讀出不同位準之頁面之多平面讀出，且能夠使控制器2之控制較第1實施形態更簡單。藉此，本實施形態之記憶體系統3能夠與第1實施形態同樣地提高多平面動作時之性能，從而能夠使讀出速度高速化。 [3]第3實施形態 其次，對第3實施形態之半導體記憶裝置1及記憶體系統3進行說明。第3實施形態係於上述第1實施形態所說明之半導體記憶裝置1之讀出動作中，藉由讀每一個平面控制源極線之電壓，而並列地執行每一個平面不同之閾值位準之判定。以下，說明與第1實施形態不同之方面。 [3-1]半導體記憶裝置1之構成 首先，使用圖23來說明半導體記憶裝置1之構成。圖23係本實施形態之電壓產生電路17之方塊圖，與第1實施形態所說明之圖7之不同之處為，按每一個平面設置SL驅動器51。 具體而言，如圖23所示，電壓產生電路17包含SL驅動器51A及51B。SL驅動器51A對設置於記憶體單元陣列10A之源極線SL供給電壓，SL驅動器51B對設置於記憶體單元陣列10B之源極線SL供給電壓。即，SL驅動器51A係對應於平面＜0＞而設，SL驅動器51B係對應於平面＜1＞而設。 藉此，本實施形態中，電壓產生電路17能夠於各種動作中對每個平面之源極線SL施加不同之電壓。其他構成與第1實施形態相同，因此省略說明。 [3-2]半導體記憶裝置1之讀出動作 其次，對半導體記憶裝置1之讀出動作進行說明。於本實施形態之半導體記憶裝置1之讀出動作中，與第1實施形態同樣地，利用於複數個平面間共有CG驅動器50之構成，能夠執行每一個平面讀出不同資料位準之多平面讀出。進而，於本實施形態之半導體記憶裝置1中，藉由使用複數個SL驅動器51對每個平面之源極線SL施加不同電壓，而利用對各平面之選擇字元線WLsel施加之1種讀出電壓來實施每一個平面不同之閾值位準之判定。 具體而言，本實施形態之第1讀出動作、第2讀出動作、及第3讀出動作分別為如圖24～圖26所示之動作。以下，使用圖24～圖26分別詳細說明第1～第3讀出動作。 與第1讀出動作對應之圖24中表示了自平面＜0＞讀出下位頁面之資料、自平面＜1＞讀出中位頁面之資料之情形時之一例。 如圖24所示，列解碼器12A及12B分別對選擇字元線WLsel＜0、1＞依序施加讀出電壓BR、ER、及FR。 SL驅動器51A對源極線＜0＞，於選擇字元線WLsel＜0、1＞施加有電壓BR之期間施加電壓AR'，於選擇字元線WLsel＜0、1＞施加有電壓ER及FR之期間施加電壓Vss。該電壓AR'以與電壓BR之差分為電壓AR之方式設定，藉此於平面＜0＞選擇之記憶體單元之閘極-通道間之電位差變成電壓AR。 SL驅動器51B對源極線＜1＞，於選擇字元線WLsel＜0、1＞施加有電壓ER之期間施加電壓DR'，於選擇字元線WLsel＜0、1＞施加有電壓BR及FR之期間施加電壓Vss。該電壓DR'以與電壓ER之差分為電壓DR之方式設定，藉此於平面＜1＞選擇之記憶體單元之閘極-通道間之電位差變成電壓DR。 定序器16首先於對選擇字元線WLsel＜0、1＞施加讀出電壓BR之期間將控制信號STB生效。於是，於平面＜0＞選擇之記憶體單元利用電壓AR判定閾值電壓，於平面＜1＞選擇之記憶體單元利用電壓BR判定閾值電壓。 其次，定序器16於對選擇字元線WLsel＜0、1＞施加讀出電壓ER之期間將控制信號STB生效。於是，於平面＜0＞選擇之記憶體單元利用電壓ER判定閾值電壓，於平面＜1＞選擇之記憶體單元利用電壓DR判定閾值電壓。於此，根據利用電壓AR及ER之閾值電壓之判定結果，執行下位頁面之運算，並結束下位頁面讀出。 其次，定序器16於對選擇字元線WLsel＜0、1＞施加讀出電壓FR之期間將控制信號STB生效。於是，於平面＜0＞選擇之記憶體單元利用電壓FR判定閾值電壓，於平面＜1＞選擇之記憶體單元利用電壓FR判定閾值電壓。於此，根據利用電壓BR、DR、及FR之閾值電壓之判定結果，執行中位頁面之運算，並結束中位頁面讀出。再者，此時平面＜0＞中讀出之資料不會用於運算。 如此，於本實施形態之第1讀出動作中，能夠根據施加至選擇字元線WLsel之3種讀出電壓，獲得下位頁面及中位頁面之資料。 於與第2讀出動作對應之圖25中表示了自平面＜0＞讀出下位頁面之資料、自平面＜1＞讀出上位頁面之資料之情形時之一例。 如圖25所示，列解碼器12A及12B分別對選擇字元線WLsel＜0、1＞依序施加讀出電壓CR及GR。 SL驅動器51A對源極線＜0＞，於選擇字元線WLsel＜0、1＞施加有電壓CR之期間施加電壓AR'，於選擇字元線WLsel＜0、1＞施加有電壓GR之期間施加電壓ER'。該電壓AR'以與電壓CR之差分為電壓AR之方式設定，藉此於平面＜0＞選擇之記憶體單元之閘極-通道間之電位差變成電壓AR。又，電壓ER'以與電壓GR之差分為電壓ER之方式設定，藉此於平面＜0＞選擇之記憶體單元之閘極-通道間之電位差變成電壓ER。 SL驅動器51B對源極線＜1＞，於選擇字元線WLsel＜0、1＞施加有電壓CR及GR之期間施加電壓Vss。 定序器16首先於對選擇字元線WLsel＜0、1＞施加讀出電壓CR及GR之期間，分別將控制信號STB生效。 其次，定序器16於對選擇字元線WLsel＜0、1＞施加讀出電壓BR之期間將控制信號STB生效。於是，於平面＜0＞選擇之記憶體單元利用電壓AR判定閾值電壓，於平面＜1＞選擇之記憶體單元利用電壓CR判定閾值電壓。 其次，定序器16於對選擇字元線WLsel＜0、1＞施加讀出電壓ER之期間將控制信號STB生效。於是，於平面＜0＞選擇之記憶體單元利用電壓ER判定閾值電壓，於平面＜1＞選擇之記憶體單元利用電壓GR判定閾值電壓。於此，根據利用電壓AR及ER之閾值電壓之判定結果，執行下位頁面之運算，並結束下位頁面讀出，且根據利用電壓CR及GR之閾值電壓之判定結果，執行上位頁面之運算，並結束上位頁面讀出。 如此，於本實施形態之第2讀出動作中，能夠利用施加至選擇字元線WLsel之2種讀出電壓，獲得下位頁面及上位頁面之資料。 於與第3讀出動作對應之圖26中表示了自平面＜0＞讀出中位頁面之資料、自平面＜1＞讀出上位頁面之資料之情形時之一例。 如圖26所示，列解碼器12A及12B分別對選擇字元線WLsel＜0、1＞依序施加讀出電壓CR、DR、及GR。 SL驅動器51A對源極線＜0＞，於選擇字元線WLsel＜0、1＞施加有電壓CR之期間施加電壓BR'，於選擇字元線WLsel＜0、1＞施加有電壓DR之期間施加電壓Vss，於選擇字元線WLsel＜0、1＞施加有電壓GR之期間施加電壓FR'。該電壓BR'以與電壓CR之差分為電壓AR之方式設定，藉此於平面＜0＞選擇之記憶體單元之閘極-通道間之電位差變成電壓AR。又，電壓FR'以與電壓GR之差分為電壓FR之方式設定，藉此於平面＜0＞選擇之記憶體單元之閘極-通道間之電位差變成電壓FR。 SL驅動器51B對源極線＜1＞，於選擇字元線WLsel＜0、1＞施加有電壓CR、DR、及GR之期間施加電壓Vss。 定序器16首先於對選擇字元線WLsel＜0、1＞施加讀出電壓CR之期間將控制信號STB生效。於是，於平面＜0＞選擇之記憶體單元利用電壓BR判定閾值電壓，於平面＜1＞選擇之記憶體單元利用電壓CR判定閾值電壓。 其次，定序器16於對選擇字元線WLsel＜0、1＞施加讀出電壓DR之期間將控制信號STB生效。於是，於平面＜0＞及＜1＞選擇之記憶體單元利用電壓DR判定閾值電壓。再者，此時平面＜0＞中讀出之資料不會用於運算。 其次，定序器16於對選擇字元線WLsel＜0、1＞施加讀出電壓GR之期間將控制信號STB生效。於是，於平面＜0＞選擇之記憶體單元利用電壓FR判定閾值電壓，於平面＜1＞選擇之記憶體單元利用電壓GR判定閾值電壓。於此，根據利用電壓BR及FR之閾值電壓之判定結果，執行中位頁面之運算，並結束中位頁面讀出，且根據利用電壓CR及GR之閾值電壓之判定結果，執行上位頁面之運算，並結束上位頁面讀出。 如此，於本實施形態之第3讀出動作中，能夠利用施加至選擇字元線WLsel之3種讀出電壓，獲得中位頁面及上位頁面之資料。 如上所述，於本實施形態之半導體記憶裝置1之讀出動作中，藉由以所需時序及大小，施加源極線SL之電壓，而於定序器16將控制信號STB生效一次時執行每個平面不同之閾值電壓之判定。 再者，半導體記憶裝置1於一平面需要下位頁面讀出、另一平面需要中位頁面讀出之情形時，亦可按照如圖27所示之順序施加電壓。圖27所示之動作相對於圖24所說明之第1讀出動作為以下動作：將對選擇字元線WLsel施加讀出電壓之順序顛倒，且相應地變更對源極線SL施加之電壓。 具體而言，如圖27所示，對選擇字元線WLsel依序施加讀出電壓FR、ER、及BR，於對字元線WLsel＜0、1＞施加電壓ER之期間對源極線SL＜1＞施加電壓DR'，於對字元線WLsel＜0、1＞施加電壓BR之期間對源極線SL＜0＞施加電壓AR'。又，於圖4所示之資料分配之情形時，如圖27所示，中位頁面讀出較下位頁面讀出先結束。再者，第2及第3讀出動作亦可同樣地相對於圖25及圖26為以下動作：將對選擇字元線WLsel施加之讀出電壓之順序顛倒，且相應地變更對源極線SL施加之電壓。 又，於第1～第3讀出動作中施加至選擇字元線WLsel之讀出電壓之種類，係根據自複數個平面讀出之頁面之資料位準而決定。例如於第1讀出動作之情形時，於下位頁面之讀出中使用2種資料用於判定，於中位頁面之讀出中使用3種資料用於判定，作為對選擇字元線WLsel施加之電壓需要最少3種讀出電壓。 [3-3]第3實施形態之效果 根據本實施形態之記憶體系統3，能夠獲得與第1實施形態相同之效果，還能較第1實施形態進一步實現動作高速化。以下，詳細說明本效果。 於本實施形態之記憶體系統3之讀出動作中，半導體記憶裝置1藉由使用複數個SL驅動器51而按每一個平面控制對源極線SL施加之電壓。 藉此，本實施形態之半導體記憶裝置1即便於多平面讀出中對選擇字元線WLsel施加之電壓相同之情形時，亦能對每一個平面選擇之記憶體單元執行不同閾值之判定。 例如，於利用多平面讀出自平面＜0＞讀出下位頁面、自平面＜1＞讀出上位頁面之資料之情形時，於對選擇字元線WLsel施加與下位頁面讀出對應之電壓之期間，SL驅動器51A對與平面＜0＞對應之源極線SL施加例如電壓Vss。另一方面，SL驅動器51A對與平面＜1＞對應之源極線SL，施加如與施加至選擇字元線WLsel之電壓之差分變成與上位頁面之讀出對應之電位差般之電壓。 如此，本實施形態之半導體記憶裝置1即便於各平面施加至字元線WLsel之電壓相同之情形時，亦能藉由以所需時序及大小施加源極線SL之電壓，將各平面之記憶體單元之閘極-通道間之電位差，調整為與各平面要判定之閾值對應之所需之電壓。又，能夠同時執行與不同資料位準對應之閾值之判定，因此能夠減少施加至字元線WLsel之讀出電壓之種類。 如上所述，本實施形態之記憶體系統3與第1實施形態同樣地，能夠執行對複數個平面讀出不同位準之頁面之多平面讀出，且能夠較第1實施形態進一步縮短讀出時間。藉此，本實施形態之記憶體系統3能夠較第1實施形態進一步提高多平面動作時之性能，從而能使讀出速度高速化。 再者，於本實施形態所說明之第1～第3讀出動作中，施加至選擇字元線WLsel及源極線SL之電壓僅為一例，並不限定於此。本實施形態考慮各種變化，藉由調整對選擇字元線WLsel及每個平面之源極線SL施加之電壓，能夠判定每個平面所需之閾值。 [4]第4實施形態 其次，對第4實施形態之半導體記憶裝置1及記憶體系統3進行說明。第4實施形態為，相對於上述第3實施形態所說明之半導體記憶裝置1之讀出動作，定序器16對每個平面控制控制信號STB，藉此省略不需要之資料之讀出。以下，對與第1至第3實施形態之不同方面進行說明。 [4-1]半導體記憶裝置1之讀出動作 首先，對半導體記憶裝置1之讀出動作進行說明。於本實施形態之半導體記憶裝置1之讀出動作中，對每個平面控制控制信號STB，且使用複數個SL驅動器51對每個平面之源極線SL施加不同電壓。藉此，半導體記憶裝置1利用施加至各平面之選擇字元線WLsel之1種讀出電壓，實現每個平面不同之閾值位準之判定，且僅讀出所需之頁面資料之運算需要之資料。 具體而言，於本實施形態中，第1讀出動作及第3讀出動作分別為如圖28及圖29所示動作。以下，使用圖28及圖29分別詳細說明第1及第3讀出動作。 於與第1讀出動作對應之圖28中表示了自平面＜0＞讀出下位頁面之資料、自平面＜1＞讀出中位頁面之資料之情形時之一例。圖28所示之選擇字元線WLsel及源極線SL之波形與第3實施形態所說明之圖24相同。 如圖28所示，定序器16於對選擇字元線WLsel＜0、1＞施加與下位頁面讀出對應之讀出電壓AR及ER之期間，分別將控制信號STB＜0＞生效。又，定序器16於對選擇字元線WLsel＜0、1＞施加與中位頁面讀出對應之讀出電壓BR、DR、及FR之期間，分別將控制信號STB＜1＞生效。 於與第3讀出動作對應之圖29中表示了自平面＜0＞讀出中位頁面之資料、自平面＜1＞讀出上位頁面之資料之情形時之一例。圖29所示之選擇字元線WLsel及源極線SL之波形與第3實施形態所說明之圖26相同。 如圖29所示，定序器16於對選擇字元線WLsel＜0、1＞施加與中位頁面讀出對應之讀出電壓BR、DR、及FR之期間，分別將控制信號STB＜0＞生效。又，定序器16於對選擇字元線WLsel＜0、1＞施加與上位頁面讀出對應之讀出電壓CR及GR之期間，分別將控制信號STB＜1＞生效。 如上所述，本實施形態之半導體記憶裝置1於對選擇字元線WLsel按每個平面施加與指定之資料位準之頁面對應之讀出電壓之期間，定序器16將控制信號STB生效。即，本實施形態中，讀出放大器模組11A及11B分別僅感測平面＜0＞及平面＜1＞指定之資料位準之運算需要之資料。 再者，於上述說明中，以僅對各平面讀出運算需要之資料之情形為例進行了說明，但並不限定於此。例如，亦可與第3實施形態同樣地，以讀出獲得所需資料用之運算不需要之資料，但不使用此資料之方式執行動作。 [4-2]第4實施形態之效果 根據本實施形態之記憶體系統3，能夠獲得與第3實施形態相同之效果。以下，詳細說明本效果。 於本實施形態之記憶體系統3中，半導體記憶裝置1對每個平面控制施加至源極線SL之電壓，且對每個平面控制控制信號STB。 藉此，本實施形態之半導體記憶裝置1能夠將多平面讀出中用於各頁面資料之運算之資料選擇性地取入讀出放大器模組11，且即便於對選擇字元線WLsel施加之電壓相同之情形時亦能夠執行不同閾值位準之判定。 如上所述，本實施形態之記憶體系統3能夠執行與第3實施形態相同之多平面讀出，且能夠較第3實施形態更簡單地進行控制器2之控制。即，本實施形態之記憶體系統3對應於對第3實施形態應用第2實施形態而成之構成。藉此，本實施形態之記憶體系統3能夠與第3實施形態同樣地提高多平面動作時之性能，從而能夠使讀出速度高速化。 [5]第5實施形態 其次，對第5實施形態之半導體記憶裝置1及記憶體系統3進行說明。第5實施形態為，於上述第1實施形態所說明之半導體記憶裝置1之構成中，同時執行對複數個平面之連續讀出。以下，對與第1～第4實施形態之不同方面進行說明。 [5-1]動作 [5-1-1]半導體記憶裝置1之讀出動作 首先，對半導體記憶裝置1之讀出動作進行說明。於本實施形態之半導體記憶裝置1之讀出動作中，於執行對複數個平面之連續讀出之多平面讀出中，自讀出資料確定了之頁面開始輸出資料。於以下說明中，將此種讀出動作稱為第4讀出動作。 與該第4讀出動作對應之波形之一例如圖30所示。於圖30中表示了TLC方式中執行對平面＜0＞及＜1＞之連續讀出之情形時之一例，且表示了各讀出動作時對與平面＜0＞及＜1＞分別對應之選擇字元線WLsel＜0＞及＜1＞施加之電壓、及控制信號STB之波形。 如圖30所示，列解碼器12A及12B分別對選擇字元線WLsel＜0、1＞依序施加讀出電壓AR、BR、CR、DR、ER、FR、及GR。本例之該讀出電壓中，電壓AR及ER對應於下位頁面讀出，電壓BR、DR、及FR對應於中位頁面讀出，電壓CR及GR對應於上位頁面讀出。 定序器16於對選擇字元線WLsel施加各讀出電壓之期間，分別將控制信號STB生效。於是，各讀出放大器單元SAU於信號STB被生效之時序判定於對應位元線BL讀出之資料，並將該資料保持於鎖存電路SDL。 如此，利用各讀出電壓讀出並保持於鎖存電路SDL之讀出資料被傳輸至其他鎖存電路。再者，於本實施形態中讀出放大器單元SAU具備之鎖存電路為了將各資料位準之運算要使用之讀出資料全部保持，除了感測用之鎖存電路SDL及資料傳輸用之鎖存電路XDL以外，還設有例如7個鎖存電路。該鎖存電路之個數並不限定於此，例如能夠藉由於讀出動作途中運算來控制必要之鎖存電路之個數。 本例中，下位頁面讀出係於利用電壓ER讀出資料後之運算結束之時序結束，中位頁面讀出係於利用電壓FR讀出資料後之運算結束之時序結束，上位頁面讀出係於利用電壓FR讀出資料後之運算結束之時序結束。 再者，確定之各頁面之資料係與例如與該頁面對應之運算結束同時被傳輸至鎖存電路XDL，半導體記憶裝置1變成等待接收來自控制器2之資料輸出命令之狀態。又，各讀出放大器模組11響應於例如自鎖存電路XDL輸出資料，而將下一次要輸出之位準之資料傳輸至鎖存電路XDL。再者，讀出放大器模組11將確定之資料傳輸至鎖存電路XDL之時序並不限定於此，亦可響應於控制器2之資料輸出命令而開始資料之傳輸。 如上所述，於本實施形態之半導體記憶裝置1之讀出動作中，平行地執行複數個平面之連續讀出。而且，半導體記憶裝置1藉由於各頁面資料之運算所需之資料齊備時開始運算，能夠使資料以較低電壓確定時之資料之確定時序提前。 再者，半導體記憶裝置1執行對複數個平面之連續讀出之多平面讀出中，亦可按照圖31所示之順序施加電壓。圖31所示之動作相對於圖30所說明之第4讀出動作為以下動作：將對選擇字元線WLsel施加讀出電壓之順序顛倒。 具體而言，如圖31所示，對選擇字元線WLsel依序施加讀出電壓GR、FR、ER、DR、CR、BR、及AR，且於施加各讀出電壓之期間將控制信號STB生效。又，於圖4所示之資料分配之情形時，如圖31所示，按照上位頁面、中位頁面、及下位頁面之順序確定資料。 [5-1-2]記憶體系統3之讀出動作 其次，對記憶體系統3之讀出動作進行說明。本實施形態之記憶體系統3之讀出動作中，控制器2對具備複數個平面之半導體記憶裝置1，指示將與共通之字元線連接之記憶體單元內儲存之複數個位元之資料讀出之多平面讀出。而且，半導體記憶裝置1響應於控制器2之指示，自讀出資料確定了之頁面開始依序輸出利用利用多平面讀出所讀出之資料。 以下，使用圖32來說明記憶體系統3之讀出動作之一例。圖32中以流程圖表示了記憶體系統3之讀出動作之一例。 如圖32所示，控制器2首先發佈讀出命令(命令CMD及位址資訊ADD)，並發送至半導體記憶裝置1(步驟S30)。該讀出命令指示對平面＜0、1＞執行連續讀出。而且，自控制器2接收讀出命令之半導體記憶裝置1將就緒/忙碌信號自“H”位準設為“L”位準，開始讀出動作(步驟S31)。該步驟S31中之讀出動作對應於[5-1-1]所說明之半導體記憶裝置1之讀出動作。 其次，半導體記憶裝置1偵測到下位頁面之資料已確定時(步驟S32)，將就緒/忙碌信號自“L”位準設為“H”位準。於是，偵測到半導體記憶裝置1已變成就緒狀態之控制器2，發佈輸出讀出資料確定了之下位頁面之資料之資料輸出命令(步驟S33)，並發送至半導體記憶裝置1。 而且，自控制器2接收資料輸出命令之半導體記憶裝置1將下位頁面之資料DAT輸出至控制器2(步驟S34)。於該資料DAT之輸出中確定了中位頁面之資料之情形時(步驟S35)，半導體記憶裝置1將就緒/忙碌信號維持於“H”位準。 控制器2於步驟S34之中位頁面之資料輸出結束時，若確認半導體記憶裝置1維持就緒狀態，便發佈輸出中位頁面之資料之資料輸出命令(步驟S36)，並發送至半導體記憶裝置1。 而且，自控制器2接收資料輸出命令之半導體記憶裝置1將下位頁面之資料DAT輸出至控制器2(步驟S37)。於該資料DAT之輸出中確定了上位頁面之資料之情形時(步驟S38)，半導體記憶裝置1將就緒/忙碌信號維持於“H”位準。 控制器2於步驟S37之中位頁面之資料輸出結束時，若確認半導體記憶裝置1維持就緒狀態，便發佈輸出上位頁面之資料之資料輸出命令(步驟S39)，並發送至半導體記憶裝置1。而且，自控制器2接收資料輸出命令之半導體記憶裝置1將上位頁面之資料DAT輸出至控制器2(步驟S40)。 以上說明之記憶體系統3之第4讀出動作之命令序列為例如圖33所示。圖33所示之一例係對半導體記憶裝置1指示對平面＜0＞及平面＜1＞之連續讀出之情形時之命令序列。以下，關於本命令序列，說明與第1實施形態所說明之逐頁讀出之命令序列不同之方面。 如圖33所示，控制器2首先分別發佈與平面＜0＞及平面＜1＞對應之讀出命令。該命令序列除了首先發佈連續讀出命令“50h”，然後發佈命令“01h”及“02h”以外，與圖15所示之命令序列相同。命令“50h”係對半導體記憶裝置1命令連續讀出之命令。 即，控制器2首先發佈命令“50h”、命令“00h”、位址資訊ADD1、及命令“32h”，並發送至半導體記憶裝置1。而且，半導體記憶裝置1短暫忙碌狀態後再次變成就緒狀態時，控制器2發佈命令“00h”、位址資訊ADD2、及命令“30h”並發送至半導體記憶裝置1。如此，於本例中，按照平面＜0＞及＜1＞之順序發送對應之讀出命令。 若於命令暫存器14C儲存命令“30h”，則定序器16將就緒/忙碌信號自“H”位準變化成“L”位準，開始第4讀出動作。圖示之tR對應於該第4讀出動作中直到下位頁面之資料確定為止之時間。 定序器16於下位頁面之資料確定時將就緒/忙碌信號設為“H”位準。於是，控制器2響應於半導體記憶裝置1變成就緒狀態，而發佈輸出下位頁面資料之資料輸出命令。 該資料輸出命令之構成及響應該命令之半導體記憶裝置1之動作係與第1實施形態所說明之圖15相同，該命令構成中之位址資訊ADD包含與下位頁面對應之頁面位址PA。 同樣地，定序器16於傳輸下位頁面之資料時中位頁面之資料確定了之情形時，控制器2繼續發佈輸出中位頁面之資料之資料輸出命令，於輸出中位頁面之資料時上位頁面之資料確定了之情形時，控制器2繼續發佈輸出上位頁面之資料之資料輸出命令。 如上所述，本實施形態之記憶體系統3中，控制器2指示半導體記憶裝置1自以較低讀出電壓確定資料之頁面開始依序輸出資料。再者，輸出資料之平面之順序並不限定於對應讀出命令之發佈順序，能夠設定為任意順序。 再者，如於第1實施形態中使用圖17及圖18說明般，有例如於輸出下位頁面之資料之期間中位頁面之資料未確定之情形。此種情形時，與第1實施形態同樣地，當下位頁面之資料之輸出結束時將半導體記憶裝置1設為忙碌狀態。而且，控制器2偵測半導體記憶裝置1再次變成就緒狀態，而繼續發佈頁面之資料輸出命令。 又，以上之說明中，以輸出所有位準之頁面資料之情形為例進行了說明，但並不限定於此。例如，利用連續讀出讀出之資料之中，可以包含不向控制器2輸出之頁面，亦可輸出每個平面不同之位準之頁面資料。 例如，可以於平面＜0＞輸出下位及中位頁面之資料，於平面＜1＞輸出中位及上位頁面之資料。此種情形時，控制器2由於例如不需要平面＜1＞之下位頁面之資料，因此發佈例如於讀出放大器模組11內鎖存電路間之資料傳輸命令。於是，定序器16控制讀出放大器模組11執行使鎖存電路XDL保持之下位頁面之資料覆寫為中位頁面之資料之處理。藉此，記憶體系統3能夠繼續執行資料輸出動作。 又，於以上說明中，以發佈指示讀出動作之命令之平面之順序、與對各位準之每個頁面輸出資料之平面之順序相同之情形為例進行了說明，但並不限定於此。控制器2能夠自由地重排發佈對應之讀出命令之平面之順序、及輸出資料之平面之順序。 再者，於以上說明之記憶體系統3之讀出動作中，控制器2對半導體記憶裝置1請求與共通之字元線連接之記憶體單元保持之所有資料之情形時，有控制器2不對半導體記憶裝置1指定頁面位址PA之方法。與該方法對應之命令序列示於圖34，圖34所示之命令序列相對於使用圖33說明之命令序列而言，將與各資料輸出命令對應之位址資訊ADD所含之頁面位址PA設為空白。 由於控制器2即便這樣於不指定頁面位址PA之情形時，仍把握了半導體記憶裝置1於多平面讀出中確定資料之順序，因此能夠藉由確認半導體記憶裝置1確認了第幾個輸出之資料，來獲知輸出之資料對應於哪個位準之頁面。 對應於此，半導體記憶裝置1亦可設為例如於多平面讀出之資料輸出時不參照頁面位址PA之動作模式。此種情形時，記憶體系統3於讀出動作前執行被稱為設置特性之參數設定序列，將半導體記憶裝置1切換成所需動作模式。 於此，使用圖35來說明設置特性之命令序列。圖35中表示了設置特性之命令序列之一例。 如圖35所示，首先控制器2發佈設置特性命令“EFh”，並發送至半導體記憶裝置1。命令“EFh”係對半導體記憶裝置1命令參數之變更之命令。 其次，控制器2發佈位址資訊ADD，並發送至半導體記憶裝置1。該位址資訊ADD指定與要變更之參數對應之位址。其次，控制器2遍及複數個循環將設定資料Din輸出至半導體記憶裝置1。於此，輸出之資料Din係相當於要變更之參數之資料。 若接收以上命令等，定序器16便開始設置特性。若設置特性開始，半導體記憶裝置1之動作模式發生變更。圖示之tSet表示執行該設置特性之期間。 若設置特性結束，半導體記憶裝置1變成例如特殊讀出模式。於此，特殊寫入模式中，如上所述之例如半導體記憶裝置1執行於多平面讀出之資料輸出時忽視頁面位址，以特定順序輸出資料之動作模式。 再者，以上說明之命令序列中，以位址資訊包含平面資訊之情形為例進行了說明，但並不限定於此。於例如多平面讀出中，將發佈與各平面對應之命令之順序固定為特定順序(例如平面＜0＞、平面＜1＞之順序)之情形時，不用特別指定平面便能執行上述讀出動作。 [5-2]第5實施形態之效果 根據本實施形態之記憶體系統3，能夠使動作高速化。以下，詳細說明本效果。 於本實施形態之記憶體系統3中，利用第1實施形態所說明之構成實現多平面讀出之連續讀出。而且，半導體記憶裝置1於多平面讀出中自讀出資料確定了之頁面開始，由控制器2指示讀出資料之輸出。 具體而言，例如於TLC方式之連續讀出中自較低電壓開始依序施加讀出電壓來判定閾值之情形時，例如圖30所示讀出資料按照下位頁面、中位頁面、及上位頁面之順序確定。此種情形時，半導體記憶裝置1於下位頁面之資料確定了之時序變成就緒狀態。而且，控制器2偵測到半導體記憶裝置1變成就緒狀態時，發佈相對於先確定讀出資料之下位位準之資料輸出命令。於是，接收該命令之半導體記憶裝置1繼續各平面之中位頁面讀出，另一方面，將自各平面讀出之下位頁面資料輸出至控制器2。當下位頁面之資料輸出結束時，若中位頁面之資料確定，則同樣地平行執行中位頁面之資料輸出及上位頁面讀出，並輸出最後確定之上位頁面之資料。 如此，於本實施形態之記憶體系統3中，即便於半導體記憶裝置1執行多平面讀出之期間，亦能自讀出資料確定了之位準之頁面開始依序向控制器2輸出資料。藉此，本實施形態之記憶體系統3能夠將半導體記憶裝置1開始讀出資料之輸出之時序提前，所以能夠使讀出速度高速化。 再者，各頁面之資料之輸出時序、及對各頁面之讀出動作之執行時序並不限定於此。例如，考慮於下位頁面之資料輸出結束之時序結束中位及上位頁面之讀出之情形等。此種情形時，於下位頁面之資料輸出結束之後，不與其他頁面之讀出動作平行地動作，而輸出中位及上位頁面之資料。 [6]第6實施形態 其次，對第6實施形態之半導體記憶裝置1及記憶體系統3進行說明。第6實施形態為，於上述第5實施形態所說明之對複數個平面之連續讀出中，改變按每個平面生效控制信號STB之長度。以下，對與第1～第5實施形態不同之方面進行說明。 [6-1]動作 [6-1-1]半導體記憶裝置1之讀出動作 首先，對半導體記憶裝置1之讀出動作進行說明。於本實施形態之半導體記憶裝置1之讀出動作中，定序器16按每個平面控制控制信號STB，藉此應用對每個平面應用不同之感測時間。以下說明中，將此種讀出動作稱為第5讀出動作，以下進行說明。 與該第5讀出動作對應之波形之一例為圖36所示。圖36中表示了於TLC方式中對平面＜0＞及＜1＞執行連續讀出之情形之一例，且表示各讀出動作時施加至與平面＜0＞及＜1＞分別對應之選擇字元線WLsel＜0＞及＜1＞之電壓、及控制信號STB＜0＞及＜1＞之波形。又，圖36中還表示了位元線BL及SEN節點之電壓。 如圖36所示，列解碼器12A及12B分別對選擇字元線WLsel＜0、1＞依序施加讀出電壓AR、BR、CR、DR、ER、FR、及GR。 讀出放大器模組11於對選擇字元線WLsel施加讀出電壓之期間，對各位元線施加電壓Vbl。電壓Vbl係供給至例如讀出放大器模組11之電源電壓。此時，SEN節點之電位亦被充電至例如電壓Vbl為止。 SEN節點之電位係於施加各讀出電壓且與其閾值對應之記憶體單元接通之情形時開始下降。此時，節點SEN之電位之下降速度基於記憶體單元之接通狀態，該記憶體單元之接通狀態有每個平面不同之情形。於圖36所示之例中，流過平面＜0＞之記憶體單元之電流較流過平面＜1＞之記憶體單元之電流多。即，平面＜0＞之對應之SEN節點之電位較平面＜1＞之對應之SEN節點下降得快。 再者，於施加各讀出電壓時記憶體單元接通而判定該記憶體單元之閾值之情形時，與該記憶體單元對應之讀出放大器單元SAU於以後之讀出動作中閉鎖。即，與判定了閾值之記憶體單元對應之位元線BL於以後之讀出動作中不充電，減少剩餘之記憶體單元之讀出動作時之噪音(未圖示)。 定序器16於對選擇字元線WLsel施加各讀出電壓之期間，將控制信號STB＜0＞及＜1＞生效。該控制信號STB＜0＞及STB＜1＞之生效長度不同。本例中，控制信號＜1＞之生效時間t1較控制信號STB＜0＞之生效時間t0長。即，本例中，相比接收控制信號STB＜0＞之讀出放大器模組11A，接收控制信號STB＜1＞之讀出放大器模組11B之感測時間長。 如上所述，於本實施形態之半導體記憶裝置1之讀出動作中，能夠變更對每個平面生效控制信號STB之時間，且該控制信號STB之生效時間係基於例如輸入之頁面位址PA而設定。 [6-1-2]記憶體系統3之讀出動作 其次，對記憶體系統3之讀出動作進行說明。本實施形態之記憶體系統3之讀出動作與第5實施形態所說明之動作之不同之處為，控制器2基於輸入之頁面位址執行第5讀出動作。以下，對與第5實施形態之不同之處進行說明。 以下，使用圖37來說明記憶體系統3之讀出動作之一例。圖37中用流程圖表示了記憶體系統3之讀出動作之一例。 如圖37所示，控制器2首先發佈讀出命令(命令CMD及位址資訊ADD)，並發送至半導體記憶裝置1(步驟S50)。該讀出命令指示對平面＜0、1＞之連續讀出。而且，自控制器2接收讀出命令之半導體記憶裝置1將就緒/忙碌信號自“H”位準設為“L”位準，開始基於平面＜0、1＞指定之頁面位址PA之讀出動作(步驟S51)。該步驟S51中之讀出動作對應於[6-1-1]所說明之半導體記憶裝置1之讀出動作。以後之動作與第5實施形態所說明之圖32相同。 [6-2]第6實施形態之效果 根據本實施形態之記憶體系統3，能夠獲得與第5實施形態相同之效果，且能夠進一步提高讀出資料之可靠性。以下，詳細說明本效果。 半導體記憶裝置有因記憶體單元之形成位置而讀出動作之精度產生偏差之情形。例如，有因位於記憶體單元陣列之端部之字元線與位於中央部之字元線之間之線寬差異，而記憶體單元之特性不同之情形。此種半導體記憶裝置中，利用多平面讀出對每個平面指定不同頁面時，有對不同特性之記憶體單元執行使用相同讀出電壓之讀出動作之情形，從而會因指定之頁面位址不同而讀出動作之精度發生偏差。 因此，於本實施形態之記憶體系統3中，半導體記憶裝置1之定序器16對每個平面控制控制信號STB。而且，定序器16基於於多平面讀出中輸入之頁面位址，以每個平面不同之時間生效控制信號STB。即，本實施形態之半導體記憶裝置1於多平面讀出中對每個平面應用不同之感測時間。 例如，於某個閾值之判定中，如圖36所示，於流過平面＜0＞中接通之記憶體單元之電流較流過平面＜1＞中接通之記憶體單元之電流多之情形時，讀出放大器單元SAU內之SEN節點之電位之下降速度為平面＜0＞較平面＜1＞快。此種情形時，若以與平面＜0＞相符之感測時間對平面＜1＞進行感測，有時便無法準確地讀出資料。 相對於此，本實施形態之半導體記憶裝置1如圖36所示使對平面＜1＞之感測時間(生效時間t1)長於平面＜0＞之感測時間(生效時間t0)。於是，讀出放大器單元SAU於SEN節點之電位之下降慢之平面＜1＞中亦能準確地讀出資料。 即，半導體記憶裝置1於多平面讀出中對因輸入之頁面位址(對應之選擇字元線WL)而不同之記憶體單元之特性之差異，分別應用適當之感測時間，藉此提高資料判定精度。 藉此，本實施形態之記憶體系統3能夠與第5實施形態同樣地執行對複數個平面讀出不同位準之頁面之多平面讀出，且能夠較第5實施形態進一步提高讀出資料之可靠性。 再者，於以上說明中，以對每個平面變更生效控制信號STB之時間之情形為例進行了說明，但並不限定於此。例如，亦可對每個平面變更生效控制信號STB之時序。此種情形時，將與SEN節點之下降速度預計變慢之平面對應之控制信號STB之生效時序設定得較遲。 [7]第7實施形態 其次，對第7實施形態之半導體記憶裝置1及記憶體系統3進行說明。第7實施形態為，利用上述第3實施形態所說明之半導體記憶裝置1之構成執行對複數個平面之連續讀出，且對各平面施加各不相同之源極線電壓。以下，對與第1～第6實施形態之不同方面進行說明。 [7-1]半導體記憶裝置1之讀出動作 首先，對半導體記憶裝置1之讀出動作進行說明。於本實施形態之半導體記憶裝置1之讀出動作中，使用對每個平面設置之SL驅動器51，按每個平面施加源極線SL電壓之偏移。具體而言，於讀出動作時按每個平面對源極線SL施加不同之電壓，藉此按每個平面調整施加於記憶體單元之閘極-通道間之電位差。將此種讀出動作稱為第6讀出動作，以下進行說明。 與該第6讀出動作對應之波形之一例為圖38所示。圖38中表示了於TLC方式中執行對平面＜0＞及＜1＞之連續讀出之情形之一例，且表示於各讀出動作時施加至與平面＜0＞及＜1＞分別對應之選擇字元線WLsel＜0＞及＜1＞、及源極線SL＜0＞及＜1＞之電壓、以及控制信號STB＜0＞及＜1＞之波形。 如圖38所示，列解碼器12A及12B分別對選擇字元線WLsel＜0、1＞依序施加讀出電壓AR、BR、CR、DR、ER、FR、及GR。 SL驅動器51A於對選擇字元線WLsel施加各讀出電壓之期間，對源極線＜0＞施加電壓Vsl0，SL驅動器51B於對選擇字元線WLsel施加各讀出電壓之期間，對源極線＜1＞施加電壓Vsl1。該電壓Vsl0及Vsl1之電壓值不同。其他動作與第5實施形態所說明之圖30相同。 如上所述，於本實施形態之半導體記憶裝置1之讀出動作中，變更對各平面之源極線SL施加之電壓。該施加至各平面之源極線SL之電壓係基於例如輸入之頁面位址而設定。 [7-2]第7實施形態之效果 根據本實施形態之記憶體系統3，能夠獲得與第6實施形態相同之效果。以下，詳細說明本效果。 本實施形態之記憶體系統3中，半導體記憶裝置1能夠按每個平面控制施加至源極線SL之電壓，於多平面讀出中基於輸入之頁面位址對每個平面施加不同之源極線SL電壓。 例如，當於平面＜1＞選擇之記憶體單元之實效閘極-通道間之電位差較於平面＜0＞選擇之記憶體單元之實效閘極-通道間之電位差大時，例如相比施加至與平面＜0＞對應之源極線SL＜0＞之電壓而增大施加至與平面＜1＞對應之源極線＜1＞之電壓。於是，於讀出動作時，半導體記憶裝置1中，於不同平面間選擇之記憶體單元之實效閘極-通道間之電位差一致，抑制每個平面中流過記憶體單元之電流量之偏差。 藉此，本實施形態之記憶體系統3能夠將因輸入之各頁面位址(對應之選擇字元線WL)而不同之記憶體單元之特性之差異所產生之實效的閘極-通道間之電位差固定。即，本實施形態之記憶體系統3能夠執行對複數個平面讀出不同位準之頁面之多平面讀出，且能夠與第6實施形態同樣地提高讀出資料之可靠性。 [8]第8實施形態 其次，對第8實施形態之半導體記憶裝置1及記憶體系統3進行說明。第8實施形態為，對積層了記憶體單元之結構之半導體記憶裝置應用上述第1～第7實施形態。以下，對與第1～第7實施形態不同之方面進行說明。 [8-1]半導體記憶裝置1之構成 [8-1-1]記憶體單元陣列10之電路構成 其次，使用圖39對記憶體單元陣列10之電路構成進行說明。圖39中表示積層了記憶體單元之結構之半導體記憶裝置1中之記憶體單元陣列10之電路圖。圖39所示之電路構成與第1實施形態所說明之圖3之不同之處為區塊BLK內之構成。以下，關於本電路構成說明與圖3之不同之處。 區塊BLK具備例如4個串單元SU。各串單元SU具備m個NAND串NS。該NAND串NS之個數對應於位元線BL之根數。又，NAND串NS之構成與第1實施形態所說明之圖3相同。 串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。同一區塊內之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同樣地，同一區塊內之記憶體單元電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。 又，於記憶體單元陣列10內位於同一列之NAND串NS之選擇電晶體ST1之汲極共通連接於位元線BL。即，位元線BL將複數個區塊BLK間位於同一列之NAND串NS共通連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。 [8-1-2]記憶體單元陣列10之剖面結構 其次，使用圖40來說明記憶體單元陣列10之剖面結構。圖40中表示了記憶體單元陣列10之剖面、及相互彼此正交之X軸、Y軸、及Z軸。再者，圖40中省略了層間絕緣膜之圖示。 如圖40所示，半導體記憶裝置1具備P型井區域70、配線層71～76、複數個半導體柱MH、及複數個接觸插塞LI。 P型井區域70形成於半導體基板之表面內。於P型井區域70之上方依序積層配線層71～73。該配線層71～73分別作為選擇閘極線SGS、字元線WL、及選擇閘極線SGD發揮功能。即，配線層71～73之層數分別對應於選擇閘極線SGS、字元線WL、及選擇閘極線SGD之根數。 再者，與選擇閘極線SGS及SGD分別對應之配線層71及73亦可如圖40所示設置複數個。又，配線層71～73設為朝X方向及Y方向擴展之板狀。 複數個半導體柱MH以自配線層73之上表面到達P型井區域70之上表面之方式形成。即，半導體柱MH以沿著Z方向藉由配線層71～73之方式設置。又，半導體柱MH為例如圖40所示自上方朝下方逐漸變細之形狀，半導體柱MH下表面之寬度L2較半導體柱MH上表面之寬度L1細。 又，於半導體柱MH之側面依序形成有區塊絕緣膜77、絕緣膜(電荷儲存層)78、及隧道氧化膜79。又，於半導體柱MH中，於較隧道氧化膜79更內側埋設有包含導電性材料之半導體材料80。 於配線層73及半導體柱MH之上方形成有與位元線BL對應之配線層74。位元線BL與對應之半導體柱MH連接。再者，於位元線BL與對應之半導體柱MH之間，亦可形成包含導電性材料之接觸插塞。 於配線層73及74之間，形成有與源極線SL及井線CPWELL分別對應之配線層75及76。源極線SL經由接觸插塞LI而與形成於井區域70之表面內之n+
雜質擴散區域61連接。井線CPWELL經由接觸插塞LI而與形成於井區域70之表面內之p+
雜質擴散區域82。再者，接觸插塞LI設為朝X方向及Z方向擴展之板狀。 以上構成中，1個半導體柱MH對應於1個NAND串NS。具體而言，選擇閘極線SGD及SGS、與半導體柱MH之交點分別對應於選擇電晶體ST1及ST2。同樣地，字元線WL與半導體柱MH之交點對應於記憶體單元電晶體MT。 又，以上構成於X方向排列有複數個。例如，1個串單元SU包含於X方向排列之複數個NAND串NS之集合。於同一區塊BLK內設有複數個串單元SU之情形時，與選擇閘極線SGD對應之配線層83於串單元SU間分離。 再者，最下層之配線層71及隧道氧化膜79設置到n+
型雜質擴散區域81附近為止。藉此，若選擇電晶體ST2變成接通狀態，則NAND串NS及n+
型雜質擴散區域81間形成電流路徑。 [8-2]第8實施形態之效果 如本實施形態之半導體記憶裝置1般，對於記憶體單元三維積層之半導體記憶裝置亦能應用第1～第7實施形態，能夠獲得相同之效果。又，於積層有記憶體單元之半導體記憶裝置1中，尤其應用第6及第7實施形態能夠獲得較大效果。 例如，於半導體記憶裝置1為將記憶體單元三維積層之結構之情形時，如圖40所示，有因積層位置而記憶體單元之形狀發生變化之情形。此種情形時，依存於記憶體單元之積層位置，因施加至選擇字元線WLsel之電壓而記憶體單元之閘極-通道間產生之實效電位差有時產生偏差。 相對於此，第6及第7實施形態能夠抑制記憶體單元之特性偏差。即，藉由對本實施形態所說明之結構之半導體記憶裝置1應用第6及第7實施形態，亦能夠抑制因積層記憶體單元之結構產生之記憶體單元之特性偏差，且能夠提高讀出資料之可靠性。 再者，將記憶體單元於半導體基板之上方三維積層之構成並不限定於以上說明之構成。關於此種構成，例如記載於“三維積層非揮發性半導體記憶體”這一2009年3月19日申請之美國專利申請12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”這一2009年3月18日申請之美國專利申請12/406,524號、“非揮發性半導體記憶裝置及其製造方法”這一2010年3月25日申請之美國專利申請12/679,991號、“半導體記憶體及其製造方法”這一2009年3月23日申請之美國專利申請12/532,030號。上述專利申請之全部內容以參照之方式引用至本案說明書。 又，於以上說明中，以半導體柱MH為如圖40所示之前端變細形狀之情形為例進行了說明，但並不限定於此。例如半導體柱MH有時相對於記憶體單元之積層方向而中央部變粗。又，NAND串NS亦可為將多根半導體柱MH連接之構成。 [9]變化例等 上述實施形態之半導體記憶裝置＜1、圖1＞具備分別能夠保持包含第1及第2位元之2位元以上之資料之第1及第2記憶體單元、分別連接於第1及第2記憶體單元之第1及第2字元線、以及分別包含第1及第2記憶體單元之第1及第2記憶體單元陣列。第1位元＜Lower page、圖4＞使用至少第1電壓進行確定。第2位元＜Middle page、圖4＞使用與第1電壓不同之至少第2及第3電壓進行確定。於資料之讀出動作時，藉由對第1及第2字元線施加第1至第3電壓，將與第1位元關聯之第1頁面自第1記憶體單元陣列以頁面單位讀出，且與第1頁面之讀出平行地，將與第2位元關聯之第2頁面自第2記憶體單元陣列以頁面單位讀出。 又，上述實施形態之記憶體系統＜3、圖1＞具備上述實施形態之半導體記憶裝置＜1、圖1＞、以及能夠對半導體記憶裝置發佈執行讀出動作之命令之控制器＜2、圖1＞。 藉此，能夠提供能使動作高速化之半導體記憶裝置1及記憶體系統3。 再者，實施形態並不限定於上述第1～第8實施形態，能夠進行各種變化。例如關於上述實施形態，以應用於記憶體單元保持3位元之資料之TLC方式之情形為例進行了說明，但並不限定於此。例如，亦可應用於記憶體單元保持2位元之資料之MLC方式、保持4位元之資料之QLC(Quadruple-Level cell)方式。上述實施形態所說明之讀出動作能夠對應各方式而考慮各種變化。 又，上述實施形態中，以利用TLC方式執行如圖4所示之資料分配之情形為例進行了說明，但並不限定於此。於應用上述實施形態之情形時資料分配並不限制，亦可設定所需資料之分配而執行各實施形態之讀出動作。此種情形時，只要變更與各位準之頁面對應之讀出電壓，便能獲得上述實施形態所說明之效果。又，如第3及第4實施形態般於對每個平面改變施加至源極線SL之電壓之情形時亦同樣地，只要以使選擇之記憶體單元之閘極-通道間之電位差變成所需值之方式設定源極線SL之電壓，便能獲得與第3及第4實施形態相同之效果。 又，上述實施形態以於對複數個平面之多平面讀出中自各平面進行讀出之對象之記憶體單元均以TLC方式保持資料之情形為例進行了說明，但並不限定於此。例如，於對2個平面之多平面讀出中一平面以SLC方式進行儲存、另一平面以TLC方式進行儲存之情形時，亦能應用上述實施形態。 又，於上述實施形態中，存在未記載記憶體系統3之動作之實施形態，但與該等實施形態對應之命令序列係與其他實施形態中記載之記憶體系統3之命令序列相同。例如，第1實施形態所說明之命令序列於使第2～第4實施形態所說明之半導體記憶裝置1動作之情形時亦能使用。同樣地，第5實施形態所說明之命令序列於使第6及第7實施形態所說明之半導體記憶裝置1動作之情形時亦能使用。 又，於第1～第4實施形態中，以控制器2發佈與各資料位準之讀出對應之命令，且半導體記憶裝置1藉由參照該命令而執行第1～第3讀出動作之任一動作之情形為例進行了說明，但並不限定於此。例如，亦可不使用命令“01h”、“02h”、及“03h”般之指定讀出頁面之位準之命令，藉由參照位址資訊ADD內之頁面位址來執行第1～第3讀出動作。 具體而言，如例如圖41所示之命令序列般，亦可為對圖15所示之命令序列去掉與下位頁面讀出對應之命令“01h”、及與中位頁面讀出對應之“02h”後之命令序列。此種情形時，定序器16亦能如例如圖41所示，基於接收之與平面＜0＞對應且指定下位頁面之位址資訊ADD1、及與平面＜1＞對應且指定中位頁面之位址資訊ADD2，來執行第1讀出動作。即，定序器16參照位址資訊ADD1所含之頁面位址PA＜0＞、位址資訊ADD2所含之頁面位址PA＜1＞，獲知分別與哪個資料位準之讀出對應，藉此能夠選擇性執行第1～第3讀出動作。 又，於第3及第4實施形態中，有每個平面不同位準之資料同時確定之情形。此種情形時，控制器2能夠與確定之資料之位準無關地，自所需平面開始依序對半導體記憶裝置1指示資料輸出。 又，第5～第7實施形態能夠分別組合而實施。又，第6實施形態能夠應用於第1～第4實施形態。此種情形時，只要基於半導體記憶裝置1接收之頁面位址PA，對每個平面應用不同之控制信號STB之生效長度或時序，便能獲得與第6實施形態相同之效果。又，第7實施形態亦同樣地，能夠應用於第1～第4實施形態。即，第6及第7實施形態能夠無關於多平面讀出係page-by-page還是sequential，而應用於任一情形。 再者，上述說明中，所謂「讀出電壓」，對應於於讀出資料時施加之電壓。即，例如圖10所示之波形圖中將施加至選擇字元線之電壓以階段狀表現，但該電壓亦可連續增加。此種情形時，藉由使信號STB之生效時序與施加該讀出電壓之時序一致，而讀出資料。 又，上述說明中，關於定序器16對讀出放大器模組11指示感測於位元線BL讀出之電壓之時序之控制信號STB，以生效時之電壓為“H”位準之情形為例進行了說明，但並不限定於此。例如，亦考慮根據讀出放大器模組11之構成而將對應於生效之電壓設為“L”位準之情形。 又，於上述說明之命令序列中，位址資訊係作為1循環之資訊而進行了說明，但並不限定於此。例如，亦可遍及5循環發送位址資訊，分別包含不同之位址資訊(例如平面資訊、區塊位址BA、頁面位址PA等)。 又，於如上述變化例般，多平面讀出包含讀出以SLC方式寫入之資料之平面之情形時，有對各命令序列附加SLC命令之情形。 又，於上述說明中，所謂「連續讀出」表示與自記憶體單元陣列以字元線單位讀出資料之動作相同之動作。 又，於上述說明中，所謂「連接」表示電性連接，不僅包含直接連接之情形，還包含經由任意元件而連接之情形。 又，於上述實施形態中，區塊BLK亦可並非資料之刪除單位。例如其他刪除動作記載於“非揮發性半導體記憶裝置”這一2011年9月18日申請之美國專利申請13/235,389號、“非揮發性半導體記憶裝置”這一2010年1月27日申請之美國專利申請12/694,690號。上述專利申請之全部內容以參照之方式引用至本案說明書。 再者，於上述各實施形態中， (1)於讀出動作中，“A”位準之讀出動作中施加至選擇之字元線之電壓為例如0～0.55 V之間。並不限定於此，亦可為0.1～0.24 V、0.21～0.31 V、0.31～0.4 V、0.4～0.5 V、0.5～0.55 V之任一者之間。 “B”位準之讀出動作中施加至選擇之字元線之電壓為例如1.5～2.3 V之間。並不限定於此，亦可為1.65～1.8 V、1.8～1.95 V、1.95～2.1 V、2.1～2.3 V之任一者之間。 “C”位準之讀出動作中施加至選擇之字元線之電壓為例如3.0 V～4.0 V之間。並不限定於此，亦可為3.0～3.2 V、3.2～3.4 V、3.4～3.5 V、3.5～3.6 V、3.6～4.0 V之任一者之間。 作為讀出動作之時間(tRead)亦可為例如25～38 μs、38～70 μs、70～80 μs之間。 (2)寫入動作如上所述包含編程動作及驗證動作。於寫入動作中，編程動作時最初施加至選擇之字元線之電壓為例如13.7～14.3 V之間。並不限定於此，亦可為例如13.7～14.0 V、14.0～14.6 V之任一者之間。 亦可變更對第奇數個字元線進行寫入時對選擇之字元線最初施加之電壓、以及對第偶數個字元線進行寫入時對選擇之字元線最初施加之電壓。 將編程動作設為ISPP方式(Incremental Step Pulse Program)時，遞增電壓可列舉例如0.5 V左右。 對非選擇之字元線施加之電壓亦可為例如6.0～7.3 V之間。並不限定於此種情形，亦可為例如7.3～8.4 V之間，還可為6.0 V以下。 亦可根據非選擇之字元線係第奇數個字元線、還是第偶數個字元線，來變更要施加之通過電壓。 寫入動作之時間(tProg)亦可為例如1700～1800 μs、1800～1900 μs、1900～2000 μs之間。 (3)於刪除動作中，對形成於半導體基板上部且上方配置有上述記憶體單元之井最初施加之電壓為例如12.0～13.6 V之間。並不限定於此種情形，亦可為例如13.6～14.8 V、14.8～19.0 V、19.0～19.8 V、19.8～21.0 V之間。 刪除動作之時間(tErase)亦可為例如3000～4000 μs、4000～5000 μs、4000～9000 μs之間。 (4)記憶體單元之結構為，於半導體基板(矽基板)上具有介隔膜厚4～10 nm之隧道絕緣膜而配置之電荷儲存層。該電荷儲存層可為膜厚2～3 nm之SiN、或SiON等絕緣膜及膜厚3～8 nm之多晶矽之積層結構。又，多晶矽中亦可添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜具有被例如膜厚3～10 nm之下層High-k膜及膜厚3～10 nm之上層High-k膜夾著之膜厚4～10 nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚能較High-k膜之膜厚厚。於絕緣膜上經由膜厚3～10 nm之材料而形成膜厚30～70 nm之控制電極。於此，材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極能使用W等。 又，能於記憶體單元間形成氣隙。 再者，雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能以其他各種方式實施，且於不脫離發明主旨之範圍內，能進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
1‧‧‧半導體記憶裝置2‧‧‧控制器3‧‧‧記憶體系統10‧‧‧記憶體單元陣列10A‧‧‧記憶體單元陣列10B‧‧‧記憶體單元陣列11‧‧‧讀出放大器模組11A‧‧‧讀出放大器模組11B‧‧‧讀出放大器模組12‧‧‧列解碼器12A‧‧‧列解碼器12B‧‧‧列解碼器13‧‧‧輸入電路14‧‧‧暫存器14A‧‧‧狀態暫存器14B‧‧‧位址暫存器14C‧‧‧命令暫存器15‧‧‧邏輯控制電路16‧‧‧定序器17‧‧‧電壓產生電路17‧‧‧平面開關18‧‧‧平面開關19‧‧‧就緒/忙碌控制電路20‧‧‧處理器21‧‧‧內建記憶體22‧‧‧ECC電路23‧‧‧NAND介面電路24‧‧‧緩衝記憶體25‧‧‧主機介面電路30‧‧‧p通道MOS電晶體31‧‧‧n通道MOS電晶體32‧‧‧n通道MOS電晶體33‧‧‧n通道MOS電晶體34‧‧‧n通道MOS電晶體35‧‧‧n通道MOS電晶體36‧‧‧n通道MOS電晶體37‧‧‧n通道MOS電晶體38‧‧‧電容器40‧‧‧反相器41‧‧‧反相器42‧‧‧電晶體43‧‧‧電晶體50‧‧‧CG驅動器50A‧‧‧CG驅動器50B‧‧‧CG驅動器51‧‧‧SL驅動器51A‧‧‧SL驅動器51B‧‧‧SL驅動器60‧‧‧CG開關60A‧‧‧CG開關60B‧‧‧CG開關100‧‧‧NAND型快閃記憶體S10～S40‧‧‧步驟
圖1係第1實施形態之記憶體系統之方塊圖。 圖2係第1實施形態之半導體記憶裝置之方塊圖。 圖3係第1實施形態之半導體記憶裝置具備之記憶體單元陣列之電路圖。 圖4係第1實施形態之半導體記憶裝置具備之記憶體單元之閾值分佈圖。 圖5係第1實施形態之半導體記憶裝置具備之讀出放大器模組之電路圖。 圖6係第1實施形態之半導體記憶裝置具備之讀出放大器模組之電路圖。 圖7係第1實施形態之半導體記憶裝置具備之電壓產生電路及平面開關之方塊圖。 圖8係第1實施形態之半導體記憶裝置具備之電壓產生電路及平面開關之電路圖。 圖9係第1實施形態之記憶體系統中之讀出動作之說明圖。 圖10係第1實施形態之記憶體系統中之讀出動作之波形圖。 圖11係第1實施形態之記憶體系統中之讀出動作之波形圖。 圖12係第1實施形態之記憶體系統中之讀出動作之波形圖。 圖13係第1實施形態之記憶體系統中之讀出動作之波形圖。 圖14係第1實施形態之記憶體系統中之讀出動作之流程圖。 圖15係第1實施形態之記憶體系統中之讀出動作之命令序列。 圖16係第1實施形態之記憶體系統中之讀出動作之命令序列。 圖17係第1實施形態之記憶體系統中之讀出動作之流程圖。 圖18係第1實施形態之記憶體系統中之讀出動作之命令序列。 圖19係第2實施形態之半導體記憶裝置之方塊圖。 圖20係第2實施形態之記憶體系統中之讀出動作之波形圖。 圖21係第2實施形態之記憶體系統中之讀出動作之波形圖。 圖22係第2實施形態之記憶體系統中之讀出動作之波形圖。 圖23係第3實施形態之半導體記憶裝置具備之電壓產生電路及平面開關之電路圖。 圖24係第3實施形態之記憶體系統中之讀出動作之波形圖。 圖25係第3實施形態之記憶體系統中之讀出動作之波形圖。 圖26係第3實施形態之記憶體系統中之讀出動作之波形圖。 圖27係第3實施形態之記憶體系統中之讀出動作之波形圖。 圖28係第4實施形態之記憶體系統中之讀出動作之波形圖。 圖29係第4實施形態之記憶體系統中之讀出動作之波形圖。 圖30係第5實施形態之記憶體系統中之讀出動作之波形圖。 圖31係第5實施形態之記憶體系統中之讀出動作之波形圖。 圖32係第5實施形態之記憶體系統中之讀出動作之流程圖。 圖33係第5實施形態之記憶體系統中之讀出動作之命令序列。 圖34係第5實施形態之記憶體系統中之讀出動作之命令序列。 圖35係第5實施形態之記憶體系統中之讀出動作之命令序列。 圖36係第6實施形態之記憶體系統中之讀出動作之波形圖。 圖37係第6實施形態之記憶體系統中之讀出動作之流程圖。 圖38係第7實施形態之記憶體系統中之讀出動作之波形圖。 圖39係第8實施形態之半導體記憶裝置中之記憶體單元陣列之電路圖。 圖40係第8實施形態之半導體記憶裝置中之記憶體單元陣列之剖視圖。 圖41係變化例之記憶體系統中之讀出動作之命令序列。
