JP7293063B2 - メモリシステムおよび記憶装置 - Google Patents

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Description

実施形態は、概してメモリシステムに関する。
記憶装置と、記憶装置を制御するコントローラを含んだメモリシステムが知られている。
米国特許第８，２５０，４３７号明細書
より高性能なメモリシステムを提供しようとするものである。
一実施形態によるメモリシステムは、各々がｊ（ｊは２以上の自然数）ビットのデータを保持できるｎ（ｎは２以上の自然数）個のメモリセルと、論理アドレスが連続するｎ×ｊ個のデータのうちの第１データから第ｎデータの各々の１ビットを上記ｎ個のメモリセルに１つずつ書き込むように構成されたコントローラと、を含む。上記ｎ×ｊ個のデータの各々は、上記メモリシステムへのデータの１回の書込み指示による書込み対象のサイズを有する。上記第１データは上記ｎ×ｊ個のデータの中で最小の論理アドレスを有する。上記第１データから上記第ｎデータはこの順で昇順に連続する論理アドレスを有する。上記コントローラは、上記第１データから上記第ｎデータのうちの１つの１ビットを上記ｊビットのうちの第１ビットに書き込み、上記第１データから上記第ｎデータのうちの上記１つを除くデータのうちの１つの１ビットを上記ｊビットのうちの第２ビットに書き込むように構成されている。
図１は、第１実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示す。 図２は、第１実施形態のメモリコントローラの機能ブロックを示す。 図３は、第１実施形態の記憶装置中の要素および接続を示す。 図４は、第１実施形態のメモリセルアレイ中のいくつかの要素および接続の例を示す。 図５は、第１実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図６は、第１実施形態のメモリコントローラでのデータ書き込みのためのデータの処理の例を示す。 図７は、第１実施形態のメモリシステムでのデータ書き込みのフローを示す。 図８は、第１実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図９は、第１実施形態のメモリシステムでのデータ書き込みのための入出力信号の流れならびにレディ・ビジー状態を示す。 図１０は、第１実施形態のメモリシステムでのデータリードにおける入出力信号、レディ・ビジー信号、および選択ワード線の電位を時間に沿って示す。 図１１は、第１実施形態のメモリシステムでのデータリードのフローの例を示す。 図１２は、第１実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図１３は、記憶装置中でのページデータが書き込まれる位置の参考用の例を示す。 図１４は、メモリシステムでのデータリードの間の入出力信号の参考用の例を時間に沿って示す。 図１５は、第２実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図１６は、第２実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図１７は、第２実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図１８は、第２実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図１９は、第２実施形態の記憶装置中でページデータが書き込まれる位置の第２例を示す。 図２０は、第３実施形態の記憶装置中の要素および接続を示す。 図２１は、第３実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図２２は、第３実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図２３は、第３実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図２４は、第３実施形態の記憶装置中でページデータが書き込まれる位置の第２例を示す。 図２５は、第３実施形態の変形例の記憶装置中でページデータが書き込まれる位置の例を示す。 図２６は、第４実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図２７は、第４実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図２８は、第４実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図２９は、第４実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図３０は、第４実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図３１は、第４実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図３２は、第４実施形態の記憶装置中でページデータが書き込まれる位置の第２例を示す。 図３３は、第５実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図３４は、第５実施形態の変形例の記憶装置中でページデータが書き込まれる位置の例を示す。 図３５は、第６実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図３６は、第６実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図３７は、第６実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図３８は、第６実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図３９は、第６実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングの第２例を示す。 図４０は、第６実施形態の変形例の記憶装置中でページデータが書き込まれる位置の例を示す。 図４１は、第７実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図４２は、第７実施形態の変形例の記憶装置中でページデータが書き込まれる位置の例を示す。 図４３は、第８実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図４４は、第９実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図４５は、第９実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図４６は、第１０実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図４７は、第１１実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図４８は、第１１実施形態の記憶装置中でページデータが書き込まれる位置の例を示す。 図４９は、第１１実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図５０は、第１２実施形態の記憶装置中の要素および接続を示す。 図５１は、第１２実施形態のアドレス変換回路中の要素および接続を示す。 図５２は、第１２実施形態のアドレス変換回路の一状態を示す。 図５３は、第１２実施形態のメモリシステムでのデータ書き込みのための入出力信号の流れを示す。 図５４は、第１２実施形態のメモリコントローラによって認識されているページデータが書き込まれている位置の例を示す。 図５５は、第１２実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図５６は、メモリシステムでのデータ書き込みのための入出力信号の参考用の例を示す。 図５７は、第１３実施形態の記憶装置中の要素および接続を示す。 図５８は、第１３実施形態のアドレス変換回路中の要素および接続を示す。 図５９は、第１３実施形態のアドレス変換回路の一状態を示す。 図６０は、第１３実施形態のメモリシステムでのデータ書き込みのための入出力信号の流れを示す。 図６１は、第１３実施形態のメモリシステムでのデータ書き込みのための入出力信号の流れを示す。 図６２は、第１３実施形態のメモリコントローラによって認識されているページデータが書き込まれている位置の例を示す。 図６３は、第１３実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図６４は、第１３実施形態のメモリシステムでのデータリードの間の入出力信号を時間に沿って示す。 図６５は、メモリシステムでのデータ書き込みのための入出力信号の参考用の例を示す。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。或る実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
＜第１実施形態＞
＜１．１．構造（構成）＞
図１は、第１実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示す。図１に示されるように、メモリシステム１００は、２以上の記憶装置ＭＣおよびメモリコントローラ２を含む。メモリシステム１００は、例えば、ＳＳＤ（solid state drive）またはＳＤＴＭカードであることが可能である。図１および以下の記述は、一例として、メモリシステム１００が４つの記憶装置ＭＣ、すなわち記憶装置ＭＣ０、ＭＣ１、ＭＣ２、およびＭＣ３を含む例に基づく。記憶装置ＭＣは、例えば、半導体メモリチップであることが可能である。
メモリコントローラ２は記憶装置ＭＣと接続されている。メモリコントローラ２は、ホスト装置２００から要求を受け取り、ホスト装置２００からの要求に基づいて動作し、記憶装置ＭＣを制御する。メモリコントローラ２は、例えば、ホスト装置２００から受け取った要求に基づいて記憶装置ＭＣを制御する。具体的には、メモリコントローラ２は、記憶装置ＭＣにデータを書込み、記憶装置ＭＣからデータをリードする。
メモリコントローラ２は、ＮＡＮＤバスを介して記憶装置ＭＣと接続されている。ＮＡＮＤバスは、複数の種類の制御信号および８ビットの幅の入出力信号ＤＱを伝送する。複数の種類の制御信号のうちの何種類かの制御信号および入出力信号ＤＱは、記憶装置ＭＣ０、ＭＣ１、ＭＣ２、およびＭＣ３で共通である。一方、別の制御信号は記憶装置ＭＣごとに設けられる。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、データストローブ信号ＤＱＳならびに￣ＤＱＳ、レディ・ビジー信号ＲＢを含む。符号「￣」は、反転論理を示し、「￣」を付された信号がローレベルのときにアサートされていることを示す。レディ・ビジー信号ＲＢは、記憶装置ＭＣごとに用意されており、すなわち、レディ・ビジー信号ＲＢは、記憶装置ＭＣ０、ＭＣ１、ＭＣ２、およびＭＣ３のそれぞれのためのレディ・ビジー信号ＲＢ０、ＲＢ１、ＲＢ２、およびＲＢ３を含む。チップイネーブル信号￣ＣＥは、記憶装置ＭＣごとに用意されており、すなわち、チップイネーブル信号￣ＣＥは、記憶装置ＭＣ０、ＭＣ１、ＭＣ２、およびＭＣ３のそれぞれのためのチップイネーブル信号￣ＣＥ０、￣ＣＥ１、￣ＣＥ２、および￣ＣＥ３を含む。
チップイネーブル信号￣ＣＥ０、￣ＣＥ１、￣ＣＥ２、および￣ＣＥ３は、アサートされていると、それぞれ、記憶装置ＭＣ０、ＭＣ１、ＭＣ２、およびＭＣ３をイネーブルにする。アサートされている信号ＣＬＥは、この信号ＣＬＥと並行して記憶装置ＭＣに入力されている入出力信号ＤＱがコマンドであることを記憶装置ＭＣに通知する。アサートされている信号ＡＬＥは、この信号ＡＬＥと並行して記憶装置ＭＣに入力されている入出力信号ＤＱがアドレス信号であることを記憶装置ＭＣに通知する。アサートされている信号￣ＷＥは、この信号￣ＷＥと並行して記憶装置ＭＣに入力されている入出力信号ＤＱを記憶装置ＭＣに取り込ませることを指示する。アサートされている信号￣ＲＥは、記憶装置ＭＣに入出力信号ＤＱを出力することを指示する。レディ・ビジー信号ＲＢ０、ＲＢ１、ＲＢ２、およびＲＢ３は、各信号を出力する記憶装置ＭＣがレディ状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶装置ＭＣは、レディ状態においてメモリコントローラ２からの命令を受け付け、ビジー状態においてメモリコントローラ２からの命令を受け付けない。
入出力信号ＤＱは、８ビットの幅を有し、コマンド（ＣＭＤ）、書き込みデータまたはリードデータ（ＤＡＴ）、アドレス（Ａｄｄ）、ステータス（ＳＴＡ）等を含む。「ＤＱ」の後ろに付されているような「＜Ｍ：０＞」（Ｍは自然数）との記述は、対応する信号が第０ビットから第Ｍビットを有することを示す。
データストローブ信号ＤＱＳおよび￣ＤＱＳは、入出力信号ＤＱを取り込むタイミングを指定する。
＜１．１．１．メモリコントローラ＞
図１は、また、メモリコントローラ２のハードウェアの構成を示す。メモリコントローラ２は、図１に示されるように、ホストインターフェイス２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、メモリインターフェイス２５、誤り訂正回路（ＥＣＣ（error correction code）２６を含む。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェア（プログラム）がＣＰＵ２２によって実行されることによって、メモリコントローラ２は種々の動作、およびホストインターフェイス２１ならびにメモリインターフェイス２５の機能の一部を実行する。ファームウェアは、メモリコントローラ２に、各実施形態として記述される動作を行わせることができるように構成されている。これにより、後述のデータマネージャ２１１、リードコントローラ２１２、書き込みコントローラ２１３は、各実施形態として記述される動作されるように構成されている。
ホストインターフェイス２１は、バスを介してホスト装置２００と接続され、メモリコントローラ２とホスト装置２００との通信を司る。メモリインターフェイス２５は、記憶装置ＭＣと接続され、メモリコントローラ２と記憶装置ＭＣとの通信を司る。
誤り訂正回路（ＥＣＣ回路）２６は、記憶装置ＭＣに書き込まれるデータに対して符号化を行う。また、誤り訂正回路２６は、記憶装置ＭＣからリードされたデータに対して、復号化を行う。この符号化と復号化は誤りの検出および訂正に必要な処理である。具体的には、誤り訂正回路２６は、記憶装置ＭＣに書き込まれるデータ（実書き込みデータ）に対して誤り訂正符号化処理を行う。誤り訂正符号の生成方式に基づいて、誤り訂正符号化によって誤り訂正のための情報を含んだ実書き込みデータとは異なるデータが生成される場合もある。誤り訂正符号化後の冗長データを含んだデータは、書き込みデータとして記憶装置ＭＣに書き込まれる。また、誤り訂正復号化処理では、誤り訂正回路２６は、記憶装置ＭＣからリードされたデータの中の誤りを検出し、誤りがある場合に誤りの訂正を試みる。
図２は、第１実施形態のメモリコントローラ２の機能ブロックを示す。各機能ブロックは、ＲＡＭ２３上のファームウェアに従ったＣＰＵ２２の動作、ＲＡＭ２３の記憶空間の一部、および（または）専用のハードウェア（回路）により実現されることが可能である。
図２に示されるように、メモリコントローラ２は、データマネージャ２１１、リードコントローラ２１２、書き込みコントローラ２１３を含む。データマネージャ２１１は、ホスト装置２００から与えられたデータの論理アドレスと、当該データの記憶装置ＭＣ中の位置（物理アドレス）を管理する。そのために、データマネージャ２１１は、アドレス変換テーブル２２１を含む。
リードコントローラ２１２は、例えばホスト装置２００から受け取られたコマンドに基づいて、記憶装置ＭＣからのデータをリードするための処理を実行する。具体的には、リードコントローラ２１２は、例えばホスト装置２００からメモリシステム１００において或るデータをリードすることを要求されると、このリード要求データの論理アドレスとアドレス変換テーブル２２１を参照して、リード要求データが保持されている物理アドレスを割り出す。リードコントローラ２１２は、割り出された物理アドレスからデータをリードすることを指示するコマンドセットをメモリインターフェイス２５を介して記憶装置ＭＣに送信する。
書き込みコントローラ２１３は、例えばホスト装置２００から受け取られたコマンドに基づいて、記憶装置ＭＣにデータを書き込むための処理を実行する。具体的には、書き込みコントローラ２１３は、例えばホスト装置２００からメモリシステム１００において或るデータを保持することを要求されると、書き込まれるべきデータ（書き込みデータ）が書き込まれる記憶装置ＭＣ中の位置を決定し、書き込みデータの論理アドレスと書き込まれる位置の物理アドレスとの関係をアドレス変換テーブル２２１において保持する。そして、書き込みコントローラ２１３は、決定された物理アドレスに書き込みデータの書き込みを指示するコマンドセットをメモリインターフェイス２５を介して記憶装置ＭＣに送信する。
＜１．１．２．記憶装置＞
図３は、第１実施形態の記憶装置ＭＣの機能ブロックを示す。各記憶装置ＭＣは、図３に示される機能ブロックを有する。各記憶装置ＭＣは、複数のプレーンＰＢ（ＰＢ０およびＰＢ１）、入出力回路１１、およびシーケンサ１２等の要素を含む。図３は記憶装置ＭＣが２つのプレーンＰＢ０およびＰＢ１を含む例を示すが、第１実施形態はこの例に限られず、３以上のプレーンＰＢが設けられていてもよい。
入出力回路１１は、ＮＡＮＤバスを介してメモリコントローラ２と接続されている。シーケンサ１２は、入出力回路１１からコマンドおよびアドレス信号を受け取り、コマンドおよびアドレス信号に基づいて、プレーンＰＢを制御する。
各プレーンＰＢは、互いに独立しており、互いに独立してデータのリード、書き込み、および消去を実行できる。各プレーンＰＢは、メモリセルアレイ１３、電位生成回路１４、ドライバ１５、センスアンプ１６、およびロウデコーダ１７を含む。すなわち、プレーンＰＢ０は、メモリセルアレイ１３＿０、電位生成回路１４＿０、ドライバ１５＿０、センスアンプ１６＿０、およびロウデコーダ１７＿０を含む。プレーンＰＢ１は、メモリセルアレイ１３＿１、電位生成回路１４＿１、ドライバ１５＿１、センスアンプ１６＿１、およびロウデコーダ１７＿１を含む。
各メモリセルアレイ１３は複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。相違するプレーンＰＢは、同じアドレスのブロックＢＬＫを含む。相違するプレーンＰＢの同じアドレスのブロックＢＬＫは、プレーンＰＢの特定によって区別される。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）（図示せず）の集合である。ストリングＳＴＲは、複数のメモリセルトランジスタＭＴを含む。
電位生成回路１４は、シーケンサ１２の制御に基づいて、データの書き込み、リード、および消去を含む種々の動作に必要な種々の電位を生成する。電位生成回路１４＿０および１４＿１は、互いに独立して動作でき、互いに独立して電位を生成できる。
ドライバ１５は、同じプレーンＰＢに属する（対応する）電位生成回路１４から複数の電位を受け取り、受け取られた電位のうちの選択されたものを対応するロウデコーダ１７に供給する。ロウデコーダ１７は、ドライバ１５から種々の電位を受け取り、入出力回路１１からアドレス信号を受け取り、対応するメモリセルアレイ１３のうちの受け取られたアドレス信号に基づいて選択された１つのブロックＢＬＫに対応するドライバ１５からの電位を転送する。
センスアンプ１６は、対応するメモリセルアレイ１３中のメモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成し、また、書き込みデータをメモリセルトランジスタＭＴに転送する。
＜１．１．３．メモリセルアレイ＞
図４は、第１実施形態のメモリセルアレイ１１中のいくつかの要素および接続の例を示し、１つのブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、みな図４に示される要素および接続を含む。
１つのブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０からＳＵ３を含む。
ｐ（ｐは自然数）本のビット線ＢＬ０からＢＬ（ｐ－１）の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０からＳＵ３の各々からの１つのストリングＳＴＲと接続されている。
各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ、複数（図では例として８つ）のメモリセルトランジスタＭＴ（ＭＴ０からＭＴ７）、および１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、またはＤＴ３）を含む。トランジスタＳＴ、ＭＴ、およびＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。
相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０からＭＴ７の制御ゲート電極は、ワード線ＷＬ０からＷＬ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニット（メモリセルセット）ＣＵと称される。また、各ストリングユニットＳＵ中の複数のストリングＳＴＲのそれぞれの選択ゲートトランジスタＤＴのゲート電極は互いに接続されている。
トランジスタＤＴ０からＤＴ３（図４において、ＤＴ２、ＤＴ３は図示せず）はストリングユニットＳＵ０からＳＵ３にそれぞれ属する。ストリングユニットＳＵ０の複数のストリングＳＴＲの各々のトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ１、ＳＵ２、ＳＵ３のそれぞれの複数のストリングＳＴＲの各々のトランジスタＤＴ１、ＤＴ２、ＤＴ３のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３に接続されている。
＜１．１．４．セルトランジスタ＞
図５を参照して、メモリセルトランジスタＭＴについて記述される。各記憶装置ＭＣは、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図５は、第１実施形態のメモリシステムの１メモリセルトランジスタＭＴあたり４ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。各メモリセルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタＭＴあたり４ビットの記憶の場合、各メモリセルトランジスタＭＴは、１６個の状態のうちの閾値電圧に応じた１つの状態にあることが可能である。１６個の状態は、それぞれ、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、“８”、“９”、“１０”、“１１”、“１２”、“１３”、“１４”、および“１５”ステートと称される。“０”ステート、“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、“１４”ステート、および“１５”ステートにあるメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。“０”ステートは消去状態に相当する。
データ書き込みによって、書き込み対象のメモリセルトランジスタＭＴは、書き込まれるデータに基づいて、“０”ステートに維持されるか、または“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、“１４”ステート、および“１５”ステートのいずれかに移される。“０”ステートにあるメモリセルトランジスタＭＴは、データ書き込みによっても閾値電圧を上昇されないメモリセルトランジスタＭＴであるが、以下、データ書き込みによってメモリセルトランジスタＭＴを“０”ステートにとどめることも書き込みと称される。
各ステートに４ビットのデータが任意の形で割り当てられることが可能である。第１実施形態では、各ステートは、以下の４ビットデータを有しているものとして扱われる。以下の記述の“ＡＢＣＤ”は、Ａ、Ｂ、Ｃ、およびＤが、それぞれ、トップ、アッパー、ミドル、ロワーのビットの値を示す。
“０”ステート ：“１１１１”
“１”ステート ：“１１１０”
“２”ステート ：“０１１０”
“３”ステート ：“００１０”
“４”ステート ：“００００”
“５”ステート ：“０００１”
“６”ステート ：“００１１”
“７”ステート ：“０１１１”
“８”ステート ：“０１０１”
“９”ステート ：“１１０１”
“１０”ステート：“１００１”
“１１”ステート：“１０１１”
“１２”ステート：“１０１０”
“１３”ステート：“１０００”
“１４”ステート：“１１００”
“１５”ステート：“０１００”
ある同じ４ビットデータを保持する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。
データリード対象のメモリセルトランジスタ（選択メモリセルトランジスタ）ＭＴによって保持されているデータの割り出しのために、選択メモリセルトランジスタＭＴのステートが判断される。選択メモリセルトランジスタＭＴの閾値電圧がどの範囲にあるかが、この選択メモリセルトランジスタＭＴのステートの割り出しに用いられる。選択メモリセルトランジスタＭＴの閾値電圧の範囲の割り出しのために、当該選択メモリセルトランジスタＭＴが、或るリード電圧ＶＣＧＲを超える閾値電圧を有するか否かが判断される。リード電圧ＶＣＧＲ以上の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取ってもオフを維持する。一方、リード電圧ＶＣＧＲ未満の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取っていると、オンしている。
選択メモリセルトランジスタＭＴが、“０”ステート、“１”ステート、“２”ステート、“３”ステート、“４”ステート、“５”ステート、“６”ステート、“７”ステート、“８”ステート、“９”ステート、“１０”ステート、“１１”ステート、“１２”ステート、“１３”ステート、および“１４”ステートより上のステートにあるかの判断のためのリードは、それぞれ、１Ｒ（リード）、２Ｒ、３Ｒ、４Ｒ、５Ｒ、６Ｒ、７Ｒ、８Ｒ、９Ｒ、１０Ｒ、１１Ｒ、１２Ｒ、１３Ｒ、１４Ｒ、および１５Ｒと称される。１Ｒ、２Ｒ、３Ｒ、４Ｒ、５Ｒ、６Ｒ、７Ｒ、８Ｒ、９Ｒ、１０Ｒ、１１Ｒ、１２Ｒ、１３Ｒ、１４Ｒ、および１５Ｒにおいて、それぞれ、リード電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４、およびＶ１５が用いられることが可能である。リード電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９、Ｖ１０、Ｖ１１、Ｖ１２、Ｖ１３、Ｖ１４、およびＶ１５は、例えばデフォルトの大きさを有する。
リード電圧Ｖ１は、“０”ステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後の“１”ステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
同様に、α（αは自然数）が２から１５の各々のケースについて、リード電圧Ｖαは、書き込まれた直後の“（α－１）”ステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後の“α”ステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
１つのセルユニットＣＵのメモリセルトランジスタＭＴの同じ位置（桁）のビットのデータの組は、１つのページを構成する。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位（１桁目）のビット（トップビット）のデータの組は、トップページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位から２桁目のビット（アッパービット）のデータの組は、アッパーページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位から３桁目のビット（ミドルビット）のデータの組は、ミドルページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最下位（４桁目）のビット（ロワービット）のデータの組は、ロワーページと称される。
各ページのデータは、値の相違する複数のリード電圧ＶＣＧＲを用いたリードにより割り出される。どの大きさのリード電圧ＶＣＧＲが使用されるかは、“０”ステートから“１５”ステートの各々にどの組み合わせの４ビットデータがマッピングされるかに基づいて定まる。図５のステートのビットの組（ビットセット）へのマッピングの例では、ロワーページの各ビットのステートは、１Ｒ、５Ｒ、および１２Ｒによって割り出される。すなわち、１Ｒおよび５Ｒによって、リード電圧Ｖ１とリード電圧Ｖ５の間にあると割り出された選択メモリセルトランジスタＭＴは、ロワービットにおいて０を保持していると割り出されることが可能である。同様にして、１Ｒ、５Ｒ、１２Ｒによって、各選択メモリセルが、“０”ステートにあるか、“１”、“２”、“３”、および“４”ステートのいずれかにあるか、“５”、“６”、“７”、“８”、“９”、“１０”、および“１１”ステートのいずれかにあるか、あるいは“１２”、“１３”、“１４”、および“１５”ステートのいずれかにあるかの割り出しを通じて、各選択メモリセルがロワービットにおいて“０”データを保持するか、“１”データを保持するかが割り出されることが可能である。１以上のリード電圧を使用して、選択セルユニットＣＵのロワーページのデータをリードする（割り出す）ことは、ロワーページリードと称される。
ミドルページ、アッパーページ、およびトップページのリードも同様であり、図５のステートとビットセットのマッピングの例に基づくと、以下の通りである。
各選択メモリセルトランジスタＭＴのミドルビットの値は、４Ｒ、６Ｒ、８Ｒ、１１Ｒ、および１３Ｒによって割り出されることが可能である。１以上のリード電圧を使用して、選択セルユニットＣＵのミドルページのデータをリードすることは、ミドルページリードと称される。
各選択メモリセルトランジスタＭＴのアッパービットの値は、３Ｒ、７Ｒ、１０Ｒ、および１４Ｒによって割り出されることが可能である。１以上のリード電圧を使用して、選択セルユニットＣＵのアッパーページのデータをリードすることは、アッパーページリードと称される。
各選択メモリセルトランジスタＭＴのトップビットの値は、２Ｒ、９Ｒ、および１５Ｒによって割り出されることが可能である。１以上のリード電圧を使用して、選択セルユニットＣＵのトップページのデータをリードすることは、トップページリードと称される。
図５のステートとビットセットのマッピングは、ロワー、ミドル、アッパー、およびトップページリードに、それぞれ、３つ、５つ、４つ、および３つのリード電圧ＶＣＧＲが使用される。このようなマッピングは、ロワー、ミドル、アッパー、およびトップページリードに必要なリード電圧ＶＣＧＲの数を用いて、「３５４３マッピング」と称される。すなわち、「ＨＩＪＫマッピング」（Ｈ、Ｉ、Ｊ、およびＫは自然数）なる記載は、ロワー、ミドル、アッパー、およびトップページリードにそれぞれＨ個、Ｉ個、Ｊ個、およびＫ個のリード電圧ＶＣＧＲが使われることになるマッピングを指す。
最小の個数のリード電圧ＶＣＧＲの印加によりデータが割り出されることが可能なページは、高速ページと称される場合がある。また、最小の個数以外のリード電圧ＶＣＧＲの印加によりデータが割り出されることが可能なページは、非高速ページと称される場合がある。図５の３５４３マッピングの例では、ロワーページおよびトップページが高速ページに相当し、ミドルページおよびアッパーページが非高速ページに相当する。
＜１．２．動作＞
＜１．２．１．データ書き込み＞
メモリコントローラ２は、以下に記述されるように記憶装置ＭＣにデータを書き込む。
図６は、第１実施形態のメモリコントローラ２でのデータ書き込みのためのデータの処理の例を示す。図６の最上段に示されるように、メモリコントローラ２は、ホスト装置２００から、或る大きさのデータをメモリシステム１００において保持する要求（命令）を、保持要求の対象のデータとともに受け取る。保持要求の対象のデータは、保持要求データと称される。
保持要求データは、メモリコントローラ２に受け取られると、ＲＡＭ２３に保持される。書き込みコントローラ２１３は、図６の最下段に示されるように、保持要求データから、複数のページデータを生成する。各ページデータは、図６の最下段の１つの四角に相当し、ページのサイズと同じかそれより小さいサイズを有し、書き込みはページサイズのデータ単位で管理される。以下、ページサイズのデータは、単にページデータと称される場合がある。書き込まれる場合、ページデータは、書き込みデータに相当する。書き込まれる各ページデータ（書き込みページデータ）は、書き込みコントローラ２１３によって付された１つの論理アドレスを有する。図６の例では、書き込みページデータは、論理アドレスＰＧ０からＰＧ７の固有の１つを有する。このような保持要求データからの複数の書き込みページデータの生成は任意の方法で行われることが可能であり、以下に一例が記述される。
書き込みコントローラ２１３は、図６の２段目に示されるように、保持要求データを複数の部分（データユニットＤＵと称される）へと分け、各データユニットＤＵと当該データユニットＤＵに誤り訂正符号化処理を施すことによって、当該データユニットＤＵに由来する書き込みページデータを生成する。図６の例では、保持要求データは、８個のデータユニットＤＵ（ＤＵ０からＤＵ７）へと分けられる。データユニットＤＵ０からＤＵ７は、例えば、保持要求データ中でこの順に並び、または、保持要求データの中の任意の位置にあることが可能である。各データユニットＤＵは、１つのデータユニットＤＵと当該データユニットＤＵのために生成される冗長データの組がページサイズと同じかそれより小さいサイズになることを可能にするサイズを有する。書き込みコントローラ２１３は、誤り訂正回路２６を制御して、データユニットＤＵ０からＤＵ７のそれぞれについての冗長データＲＤ０からＲＤ７を生成する。
書き込みコントローラ２１３は、各データユニットＤＵと対応する冗長データＲＤの組を含んだ書き込みページデータに論理アドレスを付す。図６の例では、データユニットＤＵ０と冗長データＲＤ０の組を含んだ書き込みページデータには、論理アドレスＰＧ０が割り当てられる。同様に、βが１から７の各々のケースについて、データユニットＤＵβと冗長データＲＤβを含んだ書き込みページデータには、論理アドレスＰＧβが割り当てられる。以下、論理アドレスＰＧ０を付された書き込みページデータは、書き込みページデータ（または単にページデータ）ＰＧ０と称される場合がある。同様に論理アドレスＰＧｚ（ｚは自然数）を付された書き込みページデータは書き込みページデータＰＧｚと称される場合がある。
図６に示されるようなデータ処理は、例えば、データユニットＤＵ０～ＤＵ７の「ＤＵｚ」のｚの値の昇順に行われることが可能である。しかしながら、第１実施形態はこの例に限られず、データユニットＤＵ０からＤＵ７は、任意の順番で処理されることが可能である。
メモリコントローラ２（特に、書き込みコントローラ２１３）は、書き込みページデータＰＧｚを、以下に記述される方法で記憶装置ＭＣに書き込む。
メモリコントローラ２は、連続する論理アドレスを有するｎ個のページデータＰＧを、独立して動作可能なｎ個のプレーンＰＢまたはｎ個の記憶装置ＭＣに１つずつ書き込み、かつ、ｎ個のページデータＰＧ（第１ページデータ）を或る高速ページに書き込み、残るｎ－１個のページデータＰＧを第１ページデータが書き込まれるページとは別のページ（高速ページまたは非高速ページ）に書き込む。例として、書き込みページデータＰＧが１セルユニットＣＵにページごとに書き込まれるが、このことは実施形態で必須ではなく、１セルユニットＣＵ中の１つの選択セルユニットの１つのメモリセルトランジスタのみに書き込まれてもよい。以上のような特徴の書き込みの第１実施形態での具体的な例は以下の通りである。
図７は、第１実施形態のメモリシステム１００でのデータ書き込みのフローを示す。特に、図７は、図６に示されるような論理アドレスの連続する８つのページデータＰＧを或る記憶装置ＭＣｗ（ｗは０または自然数）に書き込むためのフローを示す。以下、記憶装置ＭＣｗのプレーンＰＢｋの選択セルユニットＣＵは、「選択セルユニットＣＵｓｗｋ」と称される。
８つのページデータＰＧは、ある記憶装置ＭＣのプレーンＰＢ０中の或る選択セルユニットＣＵｓｗ０の４つのページ、およびプレーンＰＢ１中の或る選択セルユニットＣＵｓｗ１の４つのページに書き込まれる。以下、記憶装置ＭＣ０が例として使用される。ページデータＰＧが書き込まれる領域は、記憶領域ユニットＭＡと称される。記憶領域ユニットＭＡを構成する２つの選択セルユニットＣＵｓのアドレス（接続されたワード線ＷＬのアドレス）は、プレーンＰＢ０とＰＢ１とで同じであってもよいし、異なっていてもよい。以下、記憶装置ＭＣ中で、或る個数（本例では８個）の論理アドレスの連続する現行の例では、記憶領域ユニットＭＡは、プレーンＰＢ０中のセルユニットＣＵｓ００のロワー、ミドル、アッパー、およびトップページ、プレーンＰＢ１中のセルユニットＣＵｓ０１のロワー、ミドル、アッパー、およびトップページの集合である。以下、図６のような書き込みページデータＰＧ０～ＰＧ７の書き込みのケースが例として記述される。他の８個の連続する論理アドレスを有するページデータＰＧｚからＰＧ（ｚ＋７）についても、同じであり、以下の記述のページデータＰＧ０～ＰＧ７の書き込みが、それぞれ当てはまる。
書き込みコントローラ２１３は、複数のページデータＰＧを以下に記述される規則に則って複数の組に分け、各組の中のページデータＰＧを以下に記述される規則に則って記憶装置ＭＣに書き込む。以下、ページデータＰＧの組は、データセットと称される。
書き込みコントローラ２１３は、論理アドレスの連続する２つのページデータＰＧから１つのデータセットを構成する。具体的には、書き込みコントローラ２１３は、ページデータＰＧｘ（ｘは０または自然数）およびＰＧ（ｘ＋１）からデータセットを構成する。そして、書き込みコントローラ２１３は、データセットの２つの書き込みデータの一方をプレーンＰＢ０に書き込み、他方をプレーンＰＢ１に書き込む。さらに、書き込みコントローラ２１３は、ページデータＰＧｘおよびＰＧ（ｘ＋１）のうちのより小さい論理アドレスを有するページデータＰＧｘを４つのページのうちの高速ページに書き込み、ページデータＰＧｘおよびＰＧ（ｘ＋１）のうちのより大きい論理アドレスを有する書き込みページデータＰＧ（ｘ＋１）を４つのページのうちの非高速ページに書き込む。
図７に示されるように、メモリコントローラ２は、パラメータｒを、１つの記憶領域ユニットＭＡに書き込まれるべき複数のページデータＰＧのうちの最小の論理アドレスに設定する（ステップＳＴ１）。図７に示す例では、ｒは０に設定される。書き込みコントローラ２１３は、ページデータＰＧｒおよびＰＧ（ｒ＋１）のデータセットを書き込む。データセットの書き込みは数回行われ、第１ループでは、ｒは０である。まず、書き込みコントローラ２１３は、ページデータＰＧｒを記憶領域ユニットＭＡのプレーンＰＢ０の空いている（消去済みの）高速ページに書き込む（ステップＳＴ３）。次いで、書き込みコントローラ２１３は、ページデータＰＧ（ｒ＋１）を記憶領域ユニットＭＡのプレーンＰＢ１の空いている非高速ページに書き込む（ステップＳＴ４）。
書き込みコントローラ２１３は、ページデータＰＧ（ｒ＋２）およびＰＧ（ｒ＋３）のデータセットを書き込む。具体的には、まず、書き込みコントローラ２１３は、ページデータＰＧ（ｒ＋２）を記憶領域ユニットＭＡのプレーンＰＢ１の空いている高速ページに書き込む（ステップＳＴ６）。次いで、書き込みコントローラ２１３は、ページデータＰＧ（ｒ＋３）を記憶領域ユニットＭＡのプレーンＰＢ０の空いている非高速ページに書き込む（ステップＳＴ７）。
書き込みコントローラ２１３は、記憶領域ユニットＭＡに書き込まれるべき全てのページデータＰＧの書き込みが完了したかを判断する（ステップＳＴ８）。本例では、ｒ＝７であるかが判断される。完了している場合（Ｙｅｓ分岐）、図７のフローは終了する。全ページデータＰＧの書き込みが完了していない場合（Ｎｏ分岐）、処理は、ステップＳＴ９に移行する。
ステップＳＴ９において、書き込みコントローラ２１３は、ｒ＝＝ｒ＋４とする。すなわち、現在のｒの値に４を加える。ステップＳＴ９は、ステップＳＴ３に継続する。
図８は、第１実施形態の記憶装置ＭＣ中でページデータＰＧが書き込まれる位置の例を示す。具体的には、図８は、図７の書き込みによってページデータＰＧが書き込まれる位置の例を示し、例として記憶装置ＭＣ０について示す。
図８に示されるように、ページデータＰＧ０は、プレーンＰＢ０の高速ページ、例えばロワーページに書き込まれ、ページデータＰＧ１は、プレーンＰＢ１の非高速ページ、例えばミドルページに書き込まれる。
ページデータＰＧ２は、プレーンＰＢ１の高速ページ、例えばロワーページに書き込まれ、ページデータＰＧ３は、プレーンＰＢ０の非高速ページ、例えばミドルページに書き込まれる。
ページデータＰＧ４は、プレーンＰＢ０の高速ページ、例えばトップページに書き込まれ、ページデータＰＧ５は、プレーンＰＢ１の非高速ページ、例えばアッパーページに書き込まれる。
ページデータＰＧ６は、プレーンＰＢ１の高速ページ、例えばトップページに書き込まれ、ページデータＰＧ７は、プレーンＰＢ０の非高速ページ、例えばアッパーページに書き込まれる。
図８の書き込みは例であり、第１実施形態はこの例に限られない。例えば、より小さい論理アドレスを有するページデータ（例えばページデータＰＧ０および（または）ＰＧ２）がトップページに書き込まれ、ページデータＰＧ１およびＰＧ３がアッパーページに書き込まれてもよい。この場合、より大きい論理アドレスを有するページデータ（例えばページデータＰＧ４および（または）ＰＧ５）がロワーページに書き込まれ、ページデータＰＧ６およびＰＧ７がミドルページに書き込まれる。
図９は、第１実施形態のメモリシステム１００でのデータ書き込みのための入出力信号ＤＱの流れ、ならびにレディ・ビジー状態を示す。より具体的には、図９は、図８のデータ書き込みを行うためのメモリコントローラ２から記憶装置ＭＣ０に向かって流れる入出力信号ＤＱの例を示す。
メモリコントローラ２は、例えば、ページデータＰＧ０～ＰＧ７の論理アドレスの昇順で、書き込みを記憶装置ＭＣ０に指示する。図９は、この例に基づく。
図９に示されるように、メモリコントローラ２は、まず、ページデータＰＧ０の書き込みのための信号ＤＱを送信する。すなわち、メモリコントローラ２は、ページデータＰＧ０と、ページデータＰＧ０をプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド８０ｈ、アドレスＡｄｄ、ページデータＰＧ０、およびコマンド１Ａｈを、この順で送信する。コマンド０１ｈはロワーページを指定する。すなわち、コマンド０１ｈは、コマンド０１ｈに後続するコマンドのセットにより示される指示の対象がロワーページであることを指定する。コマンド８０ｈは書き込みを指示し、コマンド１Ａｈは、選択セルユニットＣＵｓに書き込まれるべきデータが後続することを示す。アドレスＡｄｄは、プレーンＰＢ０を指定するとともに、セルユニットＣＵｓ００が含まれるブロックＢＬＫおよびストリングユニットＳＵ、ならびにセルユニットＣＵｓ００と接続されたワード線（選択ワード線）ＷＬを指定する。アドレスＡｄｄは、例えば５サイクルにわたって送信され、図では、１サイクルとして描かれている。記憶装置ＭＣ０は、コマンド１Ａｈを受け取ると、一時的にビジー状態になり、その後、レディ状態になる。
以下、メモリコントローラ２は、ページデータＰＧ０の書き込みのための信号ＤＱと同様にして、ページデータＰＧ１～ＰＧ７を書き込むための信号ＤＱを順に送信する。ページデータＰＧ１～ＰＧ７を書き込むための信号ＤＱとページデータＰＧ０の書き込みのための信号ＤＱとの違いは、指定されるプレーンＰＢ、指定されるページ、およびページデータＰＧである。ページデータＰＧ７を書き込むための信号ＤＱとページデータＰＧ０の書き込みのための信号ＤＱとの違いは、指定されるプレーンＰＢ、指定されるページデータに加えて、コマンド１Ａｈに代えてコマンド１０ｈを含むことである。メモリコントローラ２は、ミドルページ、アッパーページ、およびトップページを指定するために、コマンド０１ｈに代えて、それぞれ、コマンド０２ｈ、０３ｈ、および０４ｈを送信する。
具体的には、メモリコントローラ２は、ページデータＰＧ１の書き込みのために、ページデータＰＧ１、およびページデータＰＧ１をプレーンＰＢ１のミドルページに書き込むことを指示するコマンドセットを送信する。
メモリコントローラ２は、ページデータＰＧ１の書き込みのための信号ＤＱの送信後、ページデータＰＧ２、およびページデータＰＧ２をプレーンＰＢ１のロワーページに書き込むことを指示するコマンドセットを送信する。
メモリコントローラ２は、ページデータＰＧ２の書き込みのための信号ＤＱの送信後、ページデータＰＧ３、およびページデータＰＧ３をプレーンＰＢ０のミドルページに書き込むことを指示するコマンドセットを送信する。
メモリコントローラ２は、ページデータＰＧ３の書き込みのため信号ＤＱの送信後、ページデータＰＧ４、およびページデータＰＧ４をプレーンＰＢ０のトップページに書き込むことを指示するコマンドセットを送信する。
メモリコントローラ２は、ページデータＰＧ４の書き込みのための信号ＤＱの送信後、ページデータＰＧ５、およびページデータＰＧ５をプレーンＰＢ１のアッパーページに書き込むことを指示するコマンドセットを送信する。
メモリコントローラ２は、ページデータＰＧ５の書き込みのための信号ＤＱの送信後、ページデータＰＧ６、およびページデータＰＧ６をプレーンＰＢ１のトップページに書き込むことを指示するコマンドセットを送信する。記憶装置ＭＣ０は、ページデータＰＧ６の書き込みを指示するコマンドセット中のコマンド１０ｈを受け取ると、プレーンＰＢ０のセルユニットＣＵｓ００に、ページデータＰＧ０、ＰＧ３、ＰＧ４、およびＰＧ７を書き込む。
メモリコントローラ２は、ページデータＰＧ６の書き込みのための信号ＤＱの送信後、ページデータＰＧ７、およびページデータＰＧ７をプレーンＰＢ０のアッパーページに書き込むことを指示するコマンドセットを送信する。記憶装置ＭＣ０は、ページデータＰＧ７の書き込みを指示するコマンドセット中のコマンド１０ｈを受け取ると、プレーンＰＢ１のセルユニットＣＵｓ００に、ページデータＰＧ１、ＰＧ２、ＰＧ５、およびＰＧ６を書き込む。この書き込みの間、記憶装置ＭＣ０はビジー状態を維持する。書き込みが完了すると、記憶装置ＭＣ０はレディ状態に戻る。
＜１．２．２．データリード＞
図１０は、第１実施形態のメモリシステム１００でのデータリードにおける入出力信号ＤＱ、レディ・ビジー信号ＲＢ、および選択ワード線ＷＬの電位を時間に沿って示す。図１０は、或る１つのプレーンＰＢでの選択セルユニットＣＵｓのロワーページ、ミドルページ、アッパーページ、およびトップページからのデータリードを順に示している。しかしながら、図１０は、選択セルユニットＣＵｓのロワーページ、ミドルページ、アッパーページ、およびトップページからのデータリードを示すことを意図されており、示されているデータリードの対象のページの順番に意味はない。
図１０に示されるように、ロワーページからのリードのために、メモリコントローラ２は、選択セルユニットＣＵｓのロワーページからのデータのリードを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド００ｈ、アドレスＡｄｄ、コマンド３０ｈを、この順で送信する。コマンド００ｈはアドレスの送信が続くことを宣言し、コマンド３０ｈは、指定されたアドレスのページからのデータのリードを指示する。アドレスＡｄｄは、プレーンＰＢ、選択セルユニットＣＵｓが含まれるブロックＢＬＫおよびストリングユニットＳＵ、ならびに選択ワード線ＷＬを指定する。記憶装置ＭＣは、コマンド３０ｈを受け取ると、ロワーページリードを開始する。
指定されたページからのデータリードのために、記憶装置ＭＣは、指定されたページに応じて定まる複数のリード電圧ＶＣＧＲを選択ワード線ＷＬに印加する。そして、各リード電圧ＶＣＧＲを使用したシングルレベルリードを行い、結果をセンスアンプ１６中のラッチに保持する。シングルレベルリードは、選択メモリセルトランジスタＭＴがリード電圧ＶＣＧＲ以上の閾値電圧を有しているか否かに基づいて定まる１ビットデータの集合を取得することを指す。各リード電圧ＶＣＧＲでのシングルレベルリードにより、当該リード電圧ＶＣＧＲによるシングルレベルリードの結果が得られ、こうして得られる複数のシングルレベルリードにそれぞれ基づくシングルレベルリードデータの論理演算により、ページデータが取得される。具体的には、以下の通りである。
図１０に示されるとともに図５を参照して記述されるように、ロワーページリードのために、記憶装置ＭＣは、リード電圧Ｖ１、Ｖ５、およびＶ１２を順に印加する。そして、記憶装置ＭＣは、リード電圧Ｖ１、Ｖ５、およびＶ１２の各々が印加されている間にシングルレベルリード（１Ｒ、５Ｒ、または１２Ｒ）を行って、結果をデータラッチに保持し、シングルレベルリードの結果を論理演算して、ロワーページデータを取得する。記憶装置ＭＣは、メモリコントローラ２の指示（信号￣ＲＥ）に従って、得られたロワーページデータ（Ｌ－ＤＡＴ）をメモリコントローラ２に送信する。
ミドルページリード、アッパーページリード、およびトップページリードについても同様である。記憶装置ＭＣは、ミドルページリードのために、リード電圧Ｖ４、Ｖ６、Ｖ８、Ｖ１１、およびＶ１３を順に印加する。そして、記憶装置ＭＣは、リード電圧Ｖ４、Ｖ６、Ｖ８、Ｖ１１、およびＶ１３の各々が印加されている間にシングルレベルリード（４Ｒ、６Ｒ、８Ｒ、１１Ｒ、または１３Ｒ）を行って、結果をデータラッチに保持し、シングルレベルリードの結果を論理演算して、ミドルページデータを取得する。記憶装置ＭＣは、メモリコントローラ２の指示に従って、得られたミドルページデータ（Ｍ－ＤＡＴ）をメモリコントローラ２に送信する。
記憶装置ＭＣは、アッパーページリードのために、リード電圧Ｖ３、Ｖ７、Ｖ１０、およびＶ１４を順に印加する。そして、記憶装置ＭＣは、リード電圧Ｖ３、Ｖ７、Ｖ１０、およびＶ１４の各々が印加されている間にシングルレベルリード（３Ｒ、７Ｒ、１０Ｒ、または１４Ｒ）を行って、結果をデータラッチに保持し、シングルレベルリードの結果を論理演算して、アッパーページデータを取得する。記憶装置ＭＣは、メモリコントローラ２の指示に従って、得られたアッパーページデータ（Ｕ－ＤＡＴ）をメモリコントローラ２に送信する。
記憶装置ＭＣは、トップページリードのために、リード電圧Ｖ２、Ｖ９、およびＶ１５を順に印加する。そして、記憶装置ＭＣは、リード電圧Ｖ２、Ｖ９、およびＶ１５の各々が印加されている間にシングルレベルリード（２Ｒ、９Ｒ、または１５Ｒ）を行って、結果をデータラッチに保持し、シングルレベルリードの結果を論理演算して、トップページデータを取得する。記憶装置ＭＣは、メモリコントローラ２の指示に従って、得られたトップページデータ（Ｔ－ＤＡＴ）をメモリコントローラ２に送信する。
図１１は、第１実施形態のメモリシステム１００でのデータリードのフローの例を示す。特に、図１１は、ある記憶装置ＭＣの１つの記憶領域ユニットＭＡからのデータリードについて示す。記憶領域ユニットＭＡは、例として、記憶装置ＭＣ０中にある。
図１１に示されるように、メモリコントローラ２は、ステップＳＴ１１において、ページデータＰＧｔ（ｔは０または偶数の自然数）のリードを指示するコマンドセットを記憶装置ＭＣに送信する。記憶装置ＭＣ０は、コマンドセットを受け取ると、ステップＳＴ１２において、ページデータＰＧｔのリードを開始する。
ステップＳＴ１３において、メモリコントローラ２は、ページデータＰＧ（ｔ＋１）のリードを記憶装置ＭＣ０に指示する。記憶装置ＭＣ０は、コマンドセットを受け取ると、ステップＳＴ１４において、ページデータＰＧ（ｔ＋１）のリードを開始する。
ステップＳＴ１６において、記憶装置ＭＣ０中でのページデータＰＧｔのリードが完了する。ステップＳＴ１７において、メモリコントローラ２は、記憶装置ＭＣ０にページデータＰＧｔの出力を指示する。
ステップＳＴ１８において、記憶装置ＭＣ０中でのページデータＰＧ（ｔ＋１）のリードが完了する。ステップＳＴ１９において、メモリコントローラ２は、記憶装置ＭＣ０にページデータＰＧ（ｔ＋１）の出力を指示する。
ステップＳＴ２１において、メモリコントローラ２は、リード対象の記憶領域ユニットＭＡの全てのページからのデータリードが完了したかを判断する。この判断は、現行の例では、ｔが７であるかの判断に相当する。
リード対象の記憶領域ユニットＭＡの全てのページからのデータリードが完了していない場合（Ｎｏ分岐）、メモリコントローラ２は、ステップＳＴ２２においてｔ＝＝ｔ＋２とする。ステップＳＴ２２は、ステップＳＴ１１に継続する。リード対象の記憶領域ユニットＭＡの全てのページからのデータリードが完了した場合（Ｙｅｓ分岐）、処理は終了する。
図１２は、第１実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。図１２は、特に、図１１の動作の間の状態を示し、記憶領域ユニットＭＡからのリード、すなわち、プレーンＰＢ０およびプレーンＰＢ１のそれぞれの選択セルユニットＣＵｓ００およびＣＵｓ０１の各々の４つのページからのデータリードについて示す。
メモリコントローラ２は、１つの記憶領域ユニットＭＡ中から、データセットごとにデータをリードし、各データセット中のいくつかのページデータＰＧを並行してリードする。データセットは、任意の順番でリードされることが可能であるが、例えばページデータＰＧの論理アドレスの昇順でリードが行われることが可能である。以下に、具体的な例が記述される。
図１２に示されるように、メモリコントローラ２は、ページデータＰＧ０およびＰＧ１のデータセットを並行してリードすることを記憶装置ＭＣ０に指示する。そのために、メモリコントローラ２は、プレーンＰＢ０の選択セルユニットＣＵｓ００に対するロワーページリードを指示するコマンドセット、および、プレーンＰＢ１の選択セルユニットＣＵｓ００に対するミドルページリードを指示するコマンドセットを送信する。プレーンＰＢ０の選択セルユニットＣＵｓ００に対するロワーページリードと、プレーンＰＢ１の選択セルユニットＣＵｓ０１に対するミドルページリードは、並行して行われる。送信されるコマンドセットは、このようなプレーンＰＢ０およびＰＢ１からの並行したリード（マルチプレーンリード）を指示する。
例として、メモリコントローラ２は、プレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページのデータをマルチプレーンリードすることを指示するコマンドセットを送信する。そのようなコマンドは、例えば、ロワーページを指示するコマンド０１ｈ、コマンド００ｈ、リード対象のプレーンＰＢ０と選択セルユニットＣＵｓ００を特定するアドレスＡｄｄ、コマンド３２ｈを含む。コマンド３２ｈは、マルチプレーンリードのために、コマンドセットが後続することを示す。記憶装置ＭＣ０は、コマンドセットを受け取ると、時刻ｔ１からビジー状態になる。当該コマンドセットは、当該コマンドセットにより指示されるデータリードともにマルチプレーンリードされるコマンドセットが後続することを示しているので、記憶装置ＭＣ０は、時刻ｔ１から短時間だけビジー状態になった後、時刻ｔ２でレディ状態に戻る。
記憶装置ＭＣ０はまた、時刻ｔ１までのコマンドセットの受領に応答して、時刻ｔ１からプレーンＰＢ０の選択セルユニットＣＵｓ００に対するロワーページリード（図では“ロワーリード”）を開始する。上に記述されるように、ロワーページリードは、１Ｒ、５Ｒ、および１２Ｒを含む。
メモリコントローラ２は、時刻ｔ２から、プレーンＰＢ１の選択セルユニットＣＵｓ００に対するミドルページリードとともにマルチプレーンリードするためのコマンドセットを送信する。すなわち、記憶装置ＭＣ０は、時刻ｔ２から、プレーンＰＢ１の選択セルユニットＣＵｓ０１に対するミドルページリードを指示するコマンドセットを送信する。このコマンドセットは、マルチプレーンリードの対象のデータリードを指定するコマンドセットが後続しないことを示し、例えば、ミドルページを指示するコマンド０２ｈ、コマンド００ｈ、アドレスＡｄｄ、およびコマンド３０ｈを含む。記憶装置ＭＣ０は、当該コマンドセットを受け取ると、ビジー状態にとどまる。

記憶装置ＭＣ０はまた、時刻ｔ３までのコマンドセットの受領に応答して、時刻ｔ３からプレーンＰＢ１の選択セルユニットＣＵｓ０１に対するミドルページリード（図では“ミドルリード”）を開始する。プレーンＰＢ１の選択セルユニットＣＵｓ０１に対するミドルページリードは、進行中のプレーンＰＢ０の選択セルユニットＣＵｓ０１に対するロワーページリードと並行して進行する。上に記述されるように、ミドルページリードは、４Ｒ、６Ｒ、８Ｒ、１１Ｒ、および１３Ｒを含む。
プレーンＰＢ０の選択セルユニットＣＵｓ００に対するロワーページリードは、時刻ｔ４で完了し、ロワーページデータ、すなわちページデータＰＧ０が記憶装置ＭＣ０から出力されることが可能になる。記憶装置ＭＣ０（特に、シーケンサ１２）は、リードの完了を検出して、時刻ｔ４からレディ状態になる。メモリコントローラ２は、このレディ状態への移行を検出して、ページデータＰＧ０の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ０を受け取る。時刻ｔ４では、プレーンＰＢ１でのミドルページリードは完了していない。
ページデータＰＧ０の出力の間、プレーンＰＢ１でのミドルページリードが進行し、ミドルページリードは時刻ｔ５で完了し、ミドルページデータ、すなわちページデータＰＧ１が記憶装置ＭＣ０から出力されることが可能になる。メモリコントローラ２は、例えば、ページデータＰＧ０の受信の完了後、記憶装置ＭＣ０にステータスリードコマンドを送信して、ミドルページデータの完了を確認する。ステータスリードコマンドは、記憶装置ＭＣの内部の状態に関する情報を送信することを記憶装置ＭＣに指示するコマンドである。記憶装置ＭＣは、ステータスリードコマンドを受け取ると、例えば、直前に受け取ったコマンドによる処理（現行の例では、ミドルページリード）の完了または未完了を示すステータスを送信することができる。メモリコントローラ２は、ステータスリードコマンドによってミドルページリードの完了を知り、時刻ｔ５からページデータＰＧ１の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ１を受け取る。
以下、ページデータＰＧ０およびＰＧ１のリードと同様にして、記憶装置ＭＣ０は、選択セルユニットＣＵｓ００およびＣＵｓ０１中の残りのデータセットをマルチプレーンリードする。この処理の概略が以下に記述される。
ページデータＰＧ１の受信が完了すると、メモリコントローラ２は、次のデータセット中のページデータを並行してリードする。例として、メモリコントローラ２は、ページデータＰＧ２およびＰＧ３のデータセットをマルチプレーンリードにより、並行してリードする。そのために、メモリコントローラ２は、例として、プレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページのデータのマルチプレーンリードを指示するコマンドセットを送信する。記憶装置ＭＣ０は、このコマンドセットを受け取ると、時刻ｔ６から、プレーンＰＢ１の選択セルユニットＣＵｓ０１に対するロワーページリードを開始する。
メモリコントローラ２は、時刻ｔ７から、プレーンＰＢ０の選択セルユニットＣＵｓのミドルページのデータのマルチプレーンリードを指示するコマンドセットを送信する。記憶装置ＭＣ０は、このコマンドセットを受け取ると、時刻ｔ８から、プレーンＰＢ０の選択セルユニットＣＵｓ００に対するミドルページリードを開始する。プレーンＰＢ０でのミドルページリードは、進行中のプレーンＰＢ１でのロワーページリードと並行して進行する。
プレーンＰＢ１でのロワーページリードは、時刻ｔ９で完了し、ロワーページデータ、すなわちページデータＰＧ２が記憶装置ＭＣ０から出力されることが可能になる。メモリコントローラ２は、時刻ｔ９から、ページデータＰＧ２の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ２を受け取る。
ページデータＰＧ２の出力の間、プレーンＰＢ０でのミドルページリードが進行し、その後、ミドルページリードが完了し、ミドルページデータ、すなわちページデータＰＧ３が記憶装置ＭＣ０から出力されることが可能になる。メモリコントローラ２は、ステータスリードを使用して、ミドルページリードの完了を知ると、時刻ｔ１０から、ページデータＰＧ３の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ３を受け取る。
ページデータＰＧ３の受信が完了すると、メモリコントローラ２は、次のデータセット中のページデータを並行してリードする。例として、メモリコントローラ２は、ページデータＰＧ４およびＰＧ５のデータセットをマルチプレーンリードにより、並行してリードする。そのために、メモリコントローラ２は、例として、プレーンＰＢ０の選択セルユニットＣＵｓ００のトップページのデータのマルチプレーンリードを指示するコマンドセットを送信する。記憶装置ＭＣ０は、このコマンドセットを受け取ると、時刻ｔ１１から、プレーンＰＢ０の選択セルユニットＣＵｓ００に対するトップページリードを開始する。
メモリコントローラ２は、時刻ｔ１２から、プレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページのデータのマルチプレーンリードを指示するコマンドセットを送信する。記憶装置ＭＣ０は、このコマンドセットを受け取ると、時刻ｔ１３から、プレーンＰＢ１の選択セルユニットＣＵｓ０１に対するアッパーページリードを開始する。プレーンＰＢ１でのアッパーページリードは、進行中のプレーンＰＢ０でのトップページリードと並行して進行する。
プレーンＰＢ０でのトップページリードは、時刻ｔ１４で完了し、トップページデータ、すなわちページデータＰＧ４が記憶装置ＭＣ０から出力されることが可能になる。メモリコントローラ２は、時刻ｔ１４から、ページデータＰＧ４の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ４を受け取る。
ページデータＰＧ４の出力の間、プレーンＰＢ０でのアッパーページリードが進行し、その後、アッパーページリードが完了し、アッパーページデータ、すなわちページデータＰＧ５が記憶装置ＭＣ０から出力されることが可能になる。メモリコントローラ２は、ステータスリードを使用して、アッパーページリードの完了を知ると、時刻ｔ１５から、ページデータＰＧ５の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ５を受け取る。
ページデータＰＧ５の受信が完了すると、メモリコントローラ２は、次のデータセット中のページデータを並行してリードする。例として、メモリコントローラ２は、ページデータＰＧ６およびＰＧ７のデータセットをマルチプレーンリードにより、並行してリードする。そのために、メモリコントローラ２は、例として、プレーンＰＢ１の選択セルユニットＣＵｓ０１のトップページのデータのマルチプレーンリードを指示するコマンドセットを送信する。記憶装置ＭＣ０は、このコマンドセットを受け取ると、時刻ｔ１６から、プレーンＰＢ１の選択セルユニットＣＵｓ０１に対するトップページリードを開始する。
メモリコントローラ２は、時刻ｔ１７から、プレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページのデータのマルチプレーンリードを指示するコマンドセットを送信する。記憶装置ＭＣ０は、このコマンドセットを受け取ると、時刻ｔ１８から、プレーンＰＢ０の選択セルユニットＣＵｓ００に対するアッパーページリードを開始する。プレーンＰＢ０でのアッパーページリードは、進行中のプレーンＰＢ１でのトップページリードと並行して進行する。
プレーンＰＢ１でのトップページリードは、時刻ｔ１９で完了し、トップページデータ、すなわちページデータＰＧ６が記憶装置ＭＣ０から出力されることが可能になる。メモリコントローラ２は、時刻ｔ１９から、ページデータＰＧ６の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ６を受け取る。
ページデータＰＧ６の出力の間、プレーンＰＢ０でのアッパーページリードが進行し、その後、アッパーページリードが完了し、アッパーページデータ、すなわちページデータＰＧ７が記憶装置ＭＣ０から出力されることが可能になる。メモリコントローラ２は、ステータスリードを使用してアッパーページリードの完了を知ると、時刻ｔ２０から、ページデータＰＧ７の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ７を受け取る。
＜１．３．利点（効果）＞
第１実施形態のメモリシステム１００によれば、以下に記述されるように、メモリコントローラ２は短時間でデータを取得することができる。
ページデータＰＧ０からＰＧ７は、図１３に示されるとともに以下に記述されるように或る記憶装置ＭＣ（例えばＭＣ０）に書き込まれることが考えられる。図１３は、記憶装置ＭＣ０中でのページデータＰＧが書き込まれる位置の参考用の例を示す。
図１３に示されるように、最も単純な書き込みとして、ページデータＰＧ０からＰＧ７の各データセットは、相違するプレーンＰＢで、ロワーページ、ミドルページ、アッパーページ、およびトップページのうちの同じものに書き込まれる。すなわち、ページデータＰＧ０はプレーンＰＢ０のロワーページに書き込まれ、ページデータＰＧ１はプレーンＰＢ１のロワーページに書き込まれる。ページデータＰＧ２はプレーンＰＢ０のミドルページに書き込まれ、ページデータＰＧ３はプレーンＰＢ１のミドルページに書き込まれる。ページデータＰＧ４はプレーンＰＢ０のアッパーページに書き込まれ、ページデータＰＧ５はプレーンＰＢ１のアッパーページに書き込まれる。ページデータＰＧ６はプレーンＰＢ０のトップページに書き込まれ、ページデータＰＧ７はプレーンＰＢ１のトップページに書き込まれる。
このよう書き込みの結果、ページデータＰＧ０からＰＧ７のリードは、以下のように行われることが想定される。すなわち、ページデータＰＧ０とＰＧ１が並行してリードされ、ページデータＰＧ２とＰＧ３が並行してリードされ、ページデータＰＧ４とＰＧ５が並行してリードされ、ページデータＰＧ６とＰＧ７が並行してリードされる。この一連のリードの間のコマンドセットおよびデータの流れならびにレディ・ビジー信号ＲＢの遷移は図１４のようになる。図１４は、メモリシステム１００でのデータリードの間の入出力信号ＤＱの参考用の例を時間に沿って示す。
図１４に示されるように、メモリコントローラ２は、ページデータＰＧ０およびＰＧ１のリードを記憶装置ＭＣ０に指示する。記憶装置ＭＣ０がコマンドセットを受け取ると、プレーンＰＢ０の選択セルユニットＣＵｓ００に対するロワーページリードが開始し、続けて、プレーンＰＢ１の選択セルユニットＣＵｓ０１に対するロワーページリードが開始する。２つのリードはいずれもロワーページからのリードであり、よって、ほぼ同じタイミングで完了する。ページデータＰＧ０およびＰＧ１が出力可能な状態になったことを受けて、メモリコントローラ２は、一方、例えば、ページデータＰＧ０の出力を記憶装置ＭＣ０に指示し、ページデータＰＧ０を受け取る。ページデータＰＧ０の受信が完了すると、メモリコントローラ２は、ページデータＰＧ１の出力を記憶装置ＭＣ０に指示する。よって、２つのプレーンＰＢ０およびＰＢ１からのデータリードには、プレーンＰＢ０またはＰＢ１での動作時間と、ページデータＰＧ０の出力時間と、ページデータＰＧ１の出力時間との和の時間を要する。
各ページリードのために、３または４つの相違するリード電圧ＶＣＧＲの印加が必要なため、記憶領域ユニットＭＡの全ページからのデータリードの場合など、多くのページデータからのデータリードに時間を要する。
一方で、ページデータＰＧ１は、出力される準備が完了しているにもかかわらず、ページデータＰＧ０が出力されている間は、出力されることができず、この時間の有効活用が考えられる。
第１実施形態のメモリコントローラ２は、連続する論理アドレスを有する第１ページデータおよび第２ページデータの組ごとに書き込み先を決定し、並行して独立に動作できる２つのプレーンＰＢのうちの第１プレーンＰＢの高速ページに第１ページデータを書き込み、第２ページデータをもう一方の第２プレーンＰＢの非高速ページに書き込む。メモリコントローラ２は、このように書き込まれた第１および第２ページデータを並行してリードする。こうすることにより、第１ページデータのメモリセルアレイ１３からのデータリードが先に完了し、第１ページデータが記憶装置ＭＣから出力されている間に、第２ページデータのメモリセルアレイ１３からのリードが進行することができる。よって、第１ページデータの出力と第２ページデータのリードの一部が並行して行われ、参考例（図１４）のケースのような出力される準備が整ったデータが出力されることが可能になるまでの待ち時間は大きく抑制される。このため、第１ページデータの出力の間に第２ページデータのリードを進めることにより、第１および第２ページデータのリードおよび出力が効率よく行われることが可能である。
このような第１実施形態の利点は、以下の条件が満たされるように記憶領域ユニットＭＡが構成されることにより得られる。すなわち、いずれの非高速ページも高速ページとともに並行してリードされることを可能にする必要がある。そのためには、ｙ（セルユニットＣＵあたりのページ数）／ｂ（セルユニットＣＵあたりの高速ページ数）に等しい数の、論理アドレスが昇順で連続するページデータＰＧがデータセットを構成し、データセット中のページデータＰＧの数に等しい数の独立動作可能なプレーンＰＢにわたって記憶領域ユニットＭＡが構成される。第１実施形態では、１セルユニットＣＵは４ページのサイズの記憶領域を有し、１セルユニットＣＵは２つの高速ページを有する。このため、第１実施形態は、記憶領域ユニットＭＡは２つの独立して動作可能なプレーンＰＢを必要とし、記憶領域ユニットＭＡは、１つの記憶装置ＭＣ中の独立して動作可能な２つのプレーンＰＢ０およびＰＢ１に亘る。
＜第２実施形態＞
第２実施形態は、第１実施形態に類似し、第１実施形態とマッピングの点で相違する。以下、第１実施形態と異なる特徴が主に記述される。
第２実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第１実施形態のものと同じである。
＜２．１．マッピング＞
第２実施形態では、４４３４マッピングが使用される。図１５は、第２実施形態のメモリシステムの１メモリセルトランジスタＭＴあたり４ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。図１５に示されるように、第２実施形態では、各記憶装置ＭＣは、各ステートを以下の４ビットデータを有しているものとして扱う。
“０”ステート ：“１１１１”
“１”ステート ：“１１１０”
“２”ステート ：“１０１０”
“３”ステート ：“１０００”
“４”ステート ：“１００１”
“５”ステート ：“０００１”
“６”ステート ：“００００”
“７”ステート ：“００１０”
“８”ステート ：“０１１０”
“９”ステート ：“０１００”
“１０”ステート：“１１００”
“１１”ステート：“１１０１”
“１２”ステート：“０１０１”
“１３”ステート：“０１１１”
“１４”ステート：“００１１”
“１５”ステート：“１０１１”
４４３４マッピングでは、各ページのデータは、以下のリード電圧を使用して割り出される。
ロワーページリード ：１Ｒ、４Ｒ、６Ｒ、および１１Ｒ
ミドルページリード ：３Ｒ、７Ｒ、９Ｒ、および１３Ｒ
アッパーページリード：２Ｒ、８Ｒ、および１４Ｒ
トップページリード ：５Ｒ、１０Ｒ、１２Ｒ、および１５Ｒ
４４３４マッピングでは、アッパーページが高速ページに相当し、ロワーページ、ミドルページ、およびトップページが非高速ページに相当する。
＜２．２．データ書き込み＞
第２実施形態では、各セルユニットＣＵが４ページのサイズのデータを保持し、４つのページはただ１つの高速ページを含む。このことに基づいて、第２実施形態では、記憶領域ユニットＭＡは、４つの独立して動作できるプレーンＰＢに亘る。ｙ（セルユニットＣＵあたりのページ数）／ｂ（セルユニットＣＵあたりの高速ページ数）＝４であり、よって、論理アドレスの連続する４つの書き込みページデータＰＧがデータセットを構成し、４つの独立動作可能なプレーンＰＢにわたって記憶領域ユニットＭＡが構成される。
具体的には、第２実施形態の記憶領域ユニットＭＡは、記憶装置ＭＣ０のプレーンＰＢ０およびＰＢ１、ならびに記憶装置ＭＣ１のプレーンＰＢ０およびＰＢ１に亘る。第２実施形態の記憶領域ユニットＭＡは、以下、記憶領域ユニットＭＡ２と称される。
図１６は、記憶領域ユニットＭＡ２、および第２実施形態の記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。図１６に示されるように、記憶領域ユニットＭＡ２は、記憶装置ＭＣ０のプレーンＰＢ０中のセルユニットＣＵｓ００のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ０のプレーンＰＢ１中のセルユニットＣＵｓ０１のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ１のプレーンＰＢ０中のセルユニットＣＵｓ１０のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ１のプレーンＰＢ１中のセルユニットＣＵｓ１１のロワー、ミドル、アッパー、トップページの集合である。
このような記憶領域ユニットＭＡ２の特徴に基づいて、論理アドレスの連続する１６のページデータＰＧごとに１つの記憶領域ユニットＭＡ２に保持される。図１６は、具体的な例として、記憶領域ユニットＭＡ２中の、論理アドレスの連続する１６のページデータＰＧ０からＰＧ１５が書き込まれる位置の例を示す。
γが０、４、８、および１２の各ケースについて、ページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）は１つのデータセットを構成する。
図１６に示されるように、各データセットのページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）は、記憶装置ＭＣ０およびＭＣ１のプレーンＰＢ０およびＰＢ１に１つずつ書き込まれ、かつ、ページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）の１つが高速ページ（アッパーページ）に書き込まれ、残りの３つは非高速ページに書き込まれる。また、１つのデータセットに含まれるとともに非高速ページに書き込まれる各ページデータは、ロワー、ミドル、およびトップページのうちの任意の１つに書き込まれる。そして、４つのデータセットが記憶領域ユニットＭＡ２に書き込まれるように、ページデータＰＧ０からＰＧ１５が書き込まれるページが決定される。そのような書き込みであれば、ページデータＰＧ０からＰＧ１５が書き込まれる位置は、図１６の例に限らない。例として、非高速ページに書き込まれるページデータＰＧは、ロワー、ミドル、およびトップページの相違する１つに書き込まれることが可能である。
図１６に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のトップページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ６は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のトップページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のトップページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のトップページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。
＜２．３．データリード＞
図１７および図１８は、第２実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。図１８は図１７に後続する状態を示す。
図１７および図１８に示されるように、いずれの非高速ページからのデータリードも高速ページ（アッパーページ）のデータリードと並行して進行する。
メモリコントローラ２は、ページデータＰＧ０からＰＧ３からなるデータセットのリードのために、最初に、高速ページに保持されているページデータＰＧ０のリードを記憶装置ＭＣ０に指示する。この指示を受けて、ページデータＰＧ０を取得するための記憶装置ＭＣ０のプレーンＰＢ０でのアッパーページリードが開始する。続いて、メモリコントローラ２は、ページデータＰＧ１、ＰＧ２、およびＰＧ３のリードを記憶装置ＭＣ０および記憶装置ＭＣ１に指示する。ページデータＰＧ１を取得するための記憶装置ＭＣ０のプレーンＰＢ１でのミドルページリード、ページデータＰＧ２を取得するための記憶装置ＭＣ１のプレーンＰＢ０でのロワーページリード、ページデータＰＧ３を取得するための記憶装置ＭＣ１のプレーンＰＢ１でのトップページリードは、記憶装置ＭＣ０のプレーンＰＢ０でのトップページリードと並行して進行する。
ページデータＰＧ０のリードが完了すると、記憶装置ＭＣ０は、メモリコントローラ２の指示に従って、ページデータＰＧ０を出力する。記憶装置ＭＣ０がページデータＰＧ０を出力している間に、記憶装置ＭＣ０のプレーンＰＢ１でのミドルページリード、記憶装置ＭＣ１のプレーンＰＢ０でのロワーページリード、および記憶装置ＭＣ１のプレーンＰＢ１でのトップページリードが進行することができる。
以下、同様にして、メモリコントローラ２は、ページデータＰＧ４からＰＧ７からなるデータセットをリードし、ページデータＰＧ８からＰＧ１１からなるデータセットをリードし、ページデータＰＧ１２からＰＧ１５からなるデータセットをリードする。いずれのデータセットのリードについても、各データセットのうちの高速ページからのデータリードが最初に開始され、その後、非高速ページからのデータリードが開始される。そして、各データセットにおいて、記憶装置ＭＣ０およびＭＣ１のプレーンＰＢ０ならびにＰＢ１にわたって、ロワーページリード、ミドルページリード、アッパーページリード、およびトップページリードが並行して進行する。
＜２．４．書き込みの他の例＞
データ書き込みの例は、図１９のようなものを含む。図１９は、第２実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の第２例を示す。
図１９に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のトップページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のトップページに書き込まれる。ページデータＰＧ６は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のトップページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のトップページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。
＜２．５．利点＞
第２実施形態によれば、記憶領域ユニットＭＡ２は、独立して動作可能なプレーンＰＢを含んだ２つの記憶装置ＭＣに亘り、４つの連続する論理アドレスを有する４つのページデータからなるデータセットのうちの第１ページデータは高速ページ（アッパーページ）に書き込まれ、残りのページデータは、ロワー、ミドル、アッパー、およびトップページのうちの第１ページデータが書き込まれたページとは別のページに書き込まれる。このように書き込まれたデータセットのリードにおいて、当該データセットの第１ページデータ以外のページデータのリードは、第１ページデータの出力の間に進行できる。このため、４４３４マッピングの場合でも、第１実施形態と同じく効率よくデータのリードおよび出力が行われることが可能である。
＜第３実施形態＞
第３実施形態は、第２実施形態に類似する。第３実施形態では、第２実施形態と同じく、４４３４マッピングが使用される。以下、第２実施形態と異なる特徴が主に記述される。
第３実施形態のメモリシステム１００の構成は、第１実施形態のものと同じである。一方、第３実施形態は、記憶装置ＭＣの詳細の点で、第１実施形態のものと異なる。
＜３．１．記憶装置の構成＞
第３実施形態では、第１実施形態と異なり、各記憶装置ＭＣでの複数のプレーンＰＢは、独立して動作できない。
図２０は、第３実施形態の記憶装置ＭＣの機能ブロックを示す。第３実施形態の記憶装置ＭＣは、記憶装置ＭＣａと称される場合がある。図２０に示されるように、各記憶装置ＭＣａは、第１実施形態（図３）のようにプレーンＰＢ０用の電位生成回路１４＿０およびドライバ１５＿０ならびにプレーンＰＢ１用の電位生成回路１４＿１およびドライバ１５＿１を有しない。代わりに、各記憶装置ＭＣａは、１つの電位生成回路１４およびドライバ１５を共用する。
記憶装置ＭＣａでは、このような構成であることに基づいて、プレーンＰＢ０およびＰＢ１からのマルチプレーンリードでは、プレーンＰＢ０およびＰＢ１に同じリード電圧ＶＣＧＲが印加される。よって、プレーンＰＢ０およびＰＢ１において、並行したデータリードの対象となるのは、ロワー、ミドル、アッパー、およびトップページのうちの同じものである。
＜３．２．データ書き込み＞
第３実施形態では、各セルユニットＣＵが４ページのサイズのデータを保持し、４つのページはただ１つの高速ページを含む。このことに基づいて、第３実施形態では、記憶領域ユニットＭＡは、４つの独立して動作できるプレーンＰＢに亘る必要がある。第３実施形態では、各記憶装置ＭＣ中のプレーンＰＢ０およびＰＢ１は独立して動作できない。このため、記憶領域ユニットＭＡは、４つの記憶装置ＭＣに亘る必要がある。
この目的で、第３実施形態の記憶領域ユニットＭＡは、記憶装置ＭＣ０の任意のプレーンＰＢ、記憶装置ＭＣ１の任意のプレーンＰＢ、記憶装置ＭＣ２の任意のプレーンＰＢ、および記憶装置ＭＣ３の任意のプレーンＰＢに亘る。第３実施形態の記憶領域ユニットＭＡは、以下、記憶領域ユニットＭＡ３と称される。
図２１は、記憶領域ユニットＭＡ３、および第３実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。図２１に示されるように、記憶領域ユニットＭＡ３は、記憶装置ＭＣ０のプレーンＰＢｗ中の選択セルユニットＣＵｓ０ｗのロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ１のプレーンＰＢｗ中のセルユニットＣＵｓ１ｗのロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ２のプレーンＰＢｗ中のセルユニットＣＵｓ２ｗのロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ３のプレーンＰＢｗ中のセルユニットＣＵｓ３ｗのロワー、ミドル、アッパー、およびトップページの集合である。
このような記憶領域ユニットＭＡ３の特徴に基づいて、論理アドレスの連続する１６のページデータＰＧごとに１つの記憶領域ユニットＭＡ３に保持される。図２１は、具体的な例として、記憶領域ユニットＭＡ３中の、論理アドレスの連続する１６のページデータＰＧ０からＰＧ１５が書き込まれる位置を示す。
γが０、４、８、および１２の各ケースについて、ページデータＰＧγ、ページデータＰＧ（γ＋１）、ページデータＰＧ（γ＋２）、およびページデータＰＧ（γ＋３）は１つのデータセットを構成する。
図２１に示されるように、各データセットのページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）は、記憶装置ＭＣ０からＭＣ３に１つずつ書き込まれ、かつ、ページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）の１つが高速ページに書き込まれ、残りの３つは非高速ページに書き込まれる。また、１つのデータセットに含まれるとともに非高速ページに書き込まれるページデータは、ロワー、ミドル、トップページのうちの任意の１つに書き込まれる。そして、４つのデータセットが、記憶領域ユニットＭＡ３に書き込まれるように、ページデータＰＧ０～ＰＧ１５が書き込まれるページが決定される。そのような書き込みであれば、ページデータＰＧ０～ＰＧ１５が書き込まれる位置は、図２１の例に限らない。例として、非高速ページに書き込まれるページデータは、ロワー、ミドル、およびトップページの相違する１つに書き込まれることが可能である。
図２１に示されるように、ページデータＰＧ０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのロワーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのトップページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのミドルページに書き込まれる。ページデータＰＧ６は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのトップページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのアッパーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのミドルページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのトップページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのアッパーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのミドルページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのトップページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに書き込まれる。
＜３．３．データリード＞
図２２および図２３は、第３実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。図２３は図２２に後続する状態を示す。
図２２および図２３に示されるように、いずれの非高速ページからのデータリードも高速ページ（アッパーページ）のデータリードと並行して進行する。
メモリコントローラ２は、ページデータＰＧ０からＰＧ３からなるデータセットのリードのために、最初に、高速ページに保持されているページデータＰＧ０のリードを記憶装置ＭＣ０に指示する。この指示を受けて、ページデータＰＧ０を取得するための記憶装置ＭＣ０でのアッパーページリードが開始する。続いて、メモリコントローラ２は、ページデータＰＧ１のためのミドルページリードを記憶装置ＭＣ１に指示し、ページデータＰＧ２のためのロワーページリードを記憶装置ＭＣ２に指示し、ページデータＰＧ３のためのトップページリードを記憶装置ＭＣ３に指示する。記憶装置ＭＣ０でのアッパーページリード、記憶装置ＭＣ１でのミドルページリード、記憶装置ＭＣ２でのロワーページリード、記憶装置ＭＣ３でのトップページリードは、並行して進行する。
ページデータＰＧ０のリードが完了すると、記憶装置ＭＣ０は、メモリコントローラ２の指示に従って、ページデータＰＧ０を出力する。記憶装置ＭＣ０がページデータＰＧ０を出力している間に、記憶装置ＭＣ１でのミドルページリード、記憶装置ＭＣ２でのロワーページリード、および記憶装置ＭＣ３でのトップページリードが進行することができる。
以下、同様にして、メモリコントローラ２は、ページデータＰＧ４からＰＧ７からなるデータセットをリードし、ページデータＰＧ８からＰＧ１１からなるデータセットをリードし、ページデータＰＧ１２からＰＧ１５からなるデータセットをリードする。いずれのデータセットのリードについても、各データセットのうちの高速ページからのデータリードが最初に開始され、その後、非高速ページからのデータリードが開始される。そして、各データセットにおいて、記憶装置ＭＣ０、ＭＣ１、ＭＣ２、およびＭＣ３にわたって、ロワーページリード、ミドルページリード、アッパーページリード、およびトップページリードが並行して進行する。
＜３．４．データ書き込みの他の例＞
データ書き込みの例は、図２４のようなものを含む。図２４は、第３実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の第２例を示す。
図２４に示されるように、ページデータＰＧ０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのトップページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのロワーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのミドルページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのトップページに書き込まれる。ページデータＰＧ６は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのミドルページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのアッパーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのトップページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのミドルページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのアッパーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのトップページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのミドルページに書き込まれる。
＜３．５．利点＞
第３実施形態によれば、記憶領域ユニットＭＡ３は、４つの記憶装置ＭＣに亘り、４つの連続する論理アドレスを有する４つのページデータからなるデータセットのうちの第１ページデータは高速ページ（アッパーページ）に書き込まれ、残りのページデータは、ロワー、ミドル、アッパー、およびトップページのうちの第１ページデータが書き込まれたページとは別のページに書き込まれる。このように書き込まれたデータセットのリードにおいて、当該データセットの第１ページデータ以外のページデータのリードは、第１ページデータの出力の間に進行できる。このため、記憶装置ＭＣが独立動作できる複数のプレーンＰＢを有しない場合でも、第１実施形態と同じく効率よくデータのリードおよび出力が行われることが可能である。
＜３．５．変形例＞
第３実施形態は、マルチプレーン動作に適用されてもよい。ただし、第３実施形態の各記憶装置ＭＣでは、プレーンＰＢ０およびＰＢ１は、並行動作は可能であっても、独立動作はできないため、プレーンＰＢ０およびＰＢ１の各々の同じアドレスのブロックＢＬＫの同じアドレスのセルユニットＣＵの同じページからのデータリードが並行して行われる。このことに基づいて、論理アドレスの連続する２つのページデータＰＧが同じ記憶装置ＭＣのプレーンＰＢ０およびＰＢ１の同じページに書き込まれる。
第３実施形態の変形例の記憶領域ユニットＭＡ３ａは、記憶装置ＭＣ０のプレーンＰＢ０およびＰＢ１、記憶装置ＭＣ１のプレーンＰＢ０およびＰＢ１、記憶装置ＭＣ２のプレーンＰＢ０およびＰＢ１、および記憶装置ＭＣ３のプレーンＰＢ０およびＰＢ１に亘る。
図２５は、記憶領域ユニットＭＡ３ａ、および第３実施形態の変形例での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。γが０、４、８、および１２の各ケースについて、ページデータＰＧγ、ページデータＰＧ（γ＋１）、ページデータＰＧ（γ＋２）、ページデータＰＧ（γ＋３）、ページデータＰＧ（γ＋４）、ページデータＰＧ（γ＋５）、ページデータＰＧ（γ＋６）、およびページデータＰＧ（γ＋７）は１つのデータセットを構成する。
図２５に示されるように、記憶領域ユニットＭＡ３ａは、記憶装置ＭＣ０のプレーンＰＢ０中のセルユニットＣＵ００のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ０のプレーンＰＢ１中のセルユニットＣＵ０１のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ１のプレーンＰＢ０中のセルユニットＣＵｓ１０のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ１のプレーンＰＢ１中のセルユニットＣＵｓ１１のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ２のプレーンＰＢ０中のセルユニットＣＵｓ２０のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ２のプレーンＰＢ１中のセルユニットＣＵｓ２１のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ３のプレーンＰＢ０中のセルユニットＣＵｓ３０のロワー、ミドル、アッパー、およびトップページ、記憶装置ＭＣ３のプレーンＰＢ１中のセルユニットＣＵｓ３１のロワー、ミドル、アッパー、およびトップページ、の集合である。
このような記憶領域ユニットＭＡ３の特徴に基づいて、論理アドレスの連続する３２のページデータＰＧごとに１つの記憶領域ユニットＭＡ３ａに保持される。図２５は、具体的な例として、記憶領域ユニットＭＡ３ａ中の、論理アドレスの連続する３２の書き込みページデータＰＧ０からＰＧ３１が書き込まれる位置を示す。
γが０、８、１６、および２４の各ケースについて、ページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、ＰＧ（γ＋３）、ＰＧ（γ＋４）、ＰＧ（γ＋５）、ＰＧ（γ＋６）、およびＰＧ（γ＋７）は１つのデータセットを構成する。さらに、ページデータＰＧγおよびＰＧ（γ＋１）は対を構成し、ＰＧ（γ＋２）およびＰＧ（γ＋３）は対を構成し、ＰＧ（γ＋４）およびＰＧ（γ＋５）は対を構成し、ＰＧ（γ＋６）およびＰＧ（γ＋７）は対を構成する。対を構成する２つのページデータＰＧは、同じ記憶装置ＭＣの相違するプレーンＰＢの同じページに書き込まれる。
図２５に示されるように、各データセットのページデータＰＧの対は、記憶装置ＭＣ０からＭＣ３に１つずつ書き込まれ、各データセットのページデータＰＧの対の１つが高速ページに書き込まれ、残りの３つの対は非高速ページに書き込まれる。
また、１つのデータセットに含まれるとともに非高速ページに書き込まれるページデータＰＧの対は、ロワー、ミドル、およびトップページのうちの任意の１つに書き込まれる。そして、４つのデータセットが記憶領域ユニットＭＡ３ａに書き込まれるように、ページデータＰＧ０からＰＧ３１が書き込まれるページが決定される。そのような書き込みであれば、ページデータＰＧ０からＰＧ３１が書き込まれる位置は、図２５の例に限らない。例として、非高速ページに書き込まれるページデータＰＧは、ロワー、ミドル、およびトップページの相違する１つに書き込まれることが可能である。
図２５に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。
ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のロワーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のロワーページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のトップページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のトップページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。
ページデータＰＧ１０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のロワーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のロワーページに書き込まれる。
ページデータＰＧ１４は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のトップページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のトップページに書き込まれる。
ページデータＰＧ１６は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のアッパーページに書き込まれる。ページデータＰＧ１７は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のアッパーページに書き込まれる。
ページデータＰＧ１８は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のミドルページに書き込まれる。ページデータＰＧ１９は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のミドルページに書き込まれる。
ページデータＰＧ２０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のトップページに書き込まれる。ページデータＰＧ２１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のトップページに書き込まれる。
ページデータＰＧ２２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ２３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。
ページデータＰＧ２４は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のアッパーページに書き込まれる。ページデータＰＧ２５は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のアッパーページに書き込まれる。
ページデータＰＧ２６は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のミドルページに書き込まれるページデータＰＧ２７は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のミドルページに書き込まれる。
ページデータＰＧ２８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のトップページに書き込まれる。ページデータＰＧ２９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のトップページに書き込まれる。
ページデータＰＧ３０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ３１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。
データリードについては、図２２および図２３を参照して記述される第３実施形態のデータリードの原則と同じである。異なるのは、ページデータＰＧの対が並行してリードされることである。すなわち、図２２および図２３に示される各リードコマンドセットが各記憶装置ＭＣで受け取られると、当該記憶装置ＭＣはプレーンＰＢ０およびＰＢ１の各々の中のリードコマンドセットにより指示される同じアドレスのセルユニットＣＵの同じページから並行してデータをリードする。リードにより得られたデータは、ページデータＰＧの対である。メモリコントローラ２は、ページデータＰＧの対の出力を各記憶装置ＭＣに指示し、ページデータＰＧの対を受け取る。
＜第４実施形態＞
第４実施形態は、第２実施形態に類似し、第２実施形態とマッピングの点で相違する。以下、第２実施形態と異なる特徴が主に記述される。
第４実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第１実施形態のものと同じである。
＜４．１．マッピング＞
第４実施形態では、１２４８マッピングが使用される。図２６は、第４実施形態のメモリシステムの１メモリセルトランジスタＭＴあたり４ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。図２６に示されるように、第４実施形態では、各記憶装置ＭＣは、各ステートを以下の４ビットデータを有しているものとして扱う。
“０”ステート ：“１１１１”
“１”ステート ：“０１１１”
“２”ステート ：“００１１”
“３”ステート ：“１０１１”
“４”ステート ：“１００１”
“５”ステート ：“０００１”
“６”ステート ：“０１０１”
“７”ステート ：“１１０１”
“８”ステート ：“１１００”
“９”ステート ：“０１００”
“１０”ステート：“００００”
“１１”ステート：“１０００”
“１２”ステート：“１０１０”
“１３”ステート：“００１０”
“１４”ステート：“０１１０”
“１５”ステート：“１１１０”
１２４８マッピングでは、各ページのデータは、以下のリード電圧を使用して割り出される。
ロワーページリード ：８Ｒ
ミドルページリード ：４Ｒおよび１２Ｒ
アッパーページリード：２Ｒ、６Ｒ、１０Ｒ、および１４Ｒ
トップページリード ：１Ｒ、３Ｒ、５Ｒ、７Ｒ、９Ｒ、１１Ｒ、１３Ｒ、および１５Ｒ
１２４８マッピングでは、ロワーページが高速ページに相当し、ミドルページ、アッパーページ、およびトップページが非高速ページに相当する。
＜４．２．データ書き込み＞
第４実施形態では、各セルユニットＣＵが４ページのサイズのデータを保持し、４つのページはただ１つの高速ページを含む。このことに基づいて、第４実施形態では、第２実施形態の記憶領域ユニットＭＡ２が使用される。
図２７は、第４実施形態の記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。図２７は、具体的な例として、記憶領域ユニットＭＡ２中の、論理アドレスの連続する１６の書き込みページデータＰＧ０からＰＧ１５が書き込まれる位置を示す。
γが０、４、８、および１２の各ケースについて、ページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）は１つのデータセットを構成する。
図２７に示されるように、各データセットのページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）は、記憶装置ＭＣ０およびＭＣ１のプレーンＰＢ０およびＰＢ１に１つずつ書き込まれ、かつ、ページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）の１つが高速ページ（ロワーページ）に書き込まれ、残りの３つは非高速ページに書き込まれる。また、１つのデータセットに含まれるとともに非高速ページに書き込まれる各ページデータＰＧは、ミドル、アッパー、およびトップページのうちの任意の１つに書き込まれる。そして、４つのデータセットが記憶領域ユニットＭＡ２に書き込まれるように、ページデータＰＧ０からＰＧ１５が書き込まれるページが決定される。そのような書き込みであれば、ページデータＰＧ０からＰＧ１５が書き込まれる位置は、図２７の例に限らない。例として、非高速ページに書き込まれるページデータＰＧは、ミドル、アッパー、およびトップページの相違する１つに書き込まれることが可能である。
図２７に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のトップページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ６は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のトップページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のトップページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のトップページに書き込まれる。
＜４．３．データリード＞
図２８から図３１は、第４実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。図２８から図３１は、この順で時間的に連続する状態を示す。
図２８から図３１に示されるように、いずれの非高速ページからのデータリードも高速ページ（ロワーページ）のデータリードと並行して進行する。
メモリコントローラ２は、ページデータＰＧ０からＰＧ３からなるデータセットのリードのために、最初に、高速ページに保持されているページデータＰＧ０のリードを記憶装置ＭＣ０に指示する。この指示を受けて、ページデータＰＧ０を取得するための記憶装置ＭＣ０のプレーンＰＢ０でのロワーページリードが開始する。続いて、メモリコントローラ２は、ページデータＰＧ１のためのミドルページリードを記憶装置ＭＣ０に指示し、ページデータＰＧ２のためのアッパーページリードを記憶装置ＭＣ１に指示し、ページデータＰＧ３のためのトップページリードを記憶装置ＭＣ１に指示する。記憶装置ＭＣ０のプレーンＰＢ０でのロワーページリード、記憶装置ＭＣ０のプレーンＰＢ１でのミドルページリード、記憶装置ＭＣ１のプレーンＰＢ０でのアッパーページリード、および記憶装置ＭＣ１のプレーンＰＢ１でのトップページリードは、並行して進行する。
ページデータＰＧ０のリードが完了すると、記憶装置ＭＣ０は、メモリコントローラ２の指示に従って、ページデータＰＧ０を出力する。記憶装置ＭＣ０がページデータＰＧ０を出力している間に、記憶装置ＭＣ０でのミドルページリード、記憶装置ＭＣ１でのアッパーページリード、および記憶装置ＭＣ１でのトップページリードが進行することができる。
以下、同様にして、メモリコントローラ２は、ページデータＰＧ４からＰＧ７からなるデータセットをリードし、ページデータＰＧ８からＰＧ１１からなるデータセットをリードし、ページデータＰＧ１２からＰＧ１５からなるデータセットをリードする。いずれのデータセットのリードについても、各データセットのうちの高速ページからのデータリードが最初に開始され、その後、非高速ページからのデータリードが開始される。そして、各データセットにおいて、記憶装置ＭＣ０およびＭＣ１のプレーンＰＢ０ならびにＰＢ１にわたって、ロワーページリード、ミドルページリード、アッパーページリード、およびトップページリードが並行して進行する。
＜４．４．書き込みの他の例＞
データ書き込みの例は、図３２のようなものを含む。図３２は、第４実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の第２例を示す。
図３２に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のトップページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ６は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のトップページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のトップページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ１１のトップページに書き込まれる。
＜４．５．利点＞
第４実施形態によれば、第２実施形態での４４３４マッピングに代えて１２４８マッピングが使用され、この点に基づく特徴以外、第２実施形態と同じ特徴を有する。１２４８マッピングによっても、第２実施形態と同じ利点を得られる。
＜第５実施形態＞
第５実施形態は、第３実施形態に類似し、第３実施形態とマッピングの点で相違する。
第５実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第１実施形態のものと同じである。
第５実施形態では、第４実施形態と同じく、１２４８マッピングが使用される。
＜５．１．データ書き込み＞
第５実施形態では、第３実施形態と同じく、各セルユニットＣＵが４ページのサイズのデータを保持し、４つのページはただ１つの高速ページを含む。このことに基づいて、第５実施形態では、第３実施形態と同じく、４つの記憶装置ＭＣに亘る記憶領域ユニットＭＡ３が使用される。
図３３は、記憶領域ユニットＭＡ３、および第５実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。
γが０、４、８、および１２の各ケースについて、ページデータＰＧγ、ページデータＰＧ（γ＋１）、ページデータＰＧ（γ＋２）、およびページデータＰＧ（γ＋３）は１つのデータセットを構成する。
図３３に示されるように、各データセットのページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）は、記憶装置ＭＣ０からＭＣ３に１つずつ書き込まれ、かつ、ページデータＰＧγ、ＰＧ（γ＋１）、ＰＧ（γ＋２）、およびＰＧ（γ＋３）の１つが高速ページ（ロワーページ）に書き込まれ、残りの３つは非高速ページに書き込まれる。また、１つのデータセットに含まれるとともに非高速ページに書き込まれる各ページデータＰＧは、ミドル、アッパー、およびトップページのうちの任意の１つに書き込まれる。そして、４つのデータセットが、記憶領域ユニットＭＡ３に書き込まれるように、ページデータＰＧ０からＰＧ１５が書き込まれるページが決定される。そのような書き込みであれば、ページデータＰＧ０からＰＧ１５が書き込まれる位置は、図３３の例に限らない。例として、非高速ページに書き込まれるページデータは、ミドル、アッパー、およびトップページの相違する１つに書き込まれることが可能である。
図３３に示されるように、ページデータＰＧ０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのアッパーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのトップページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのミドルページに書き込まれる。ページデータＰＧ６は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのアッパーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのトップページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのロワーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのミドルページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのトップページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのロワーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのミドルページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのトップページに書き込まれる。
＜５．２．データリード＞
データリードは、他の実施形態について記述される原理に従っており、特に、第３実施形態に類似する。すなわち、データセットごとに並行してデータがリードされ、いずれの非高速ページからのデータリードも高速ページ（ロワーページ）のデータリードと並行して進行する。
メモリコントローラ２は、ページデータＰＧ０からＰＧ３からなるデータセットのリードのために、最初に、高速ページに保持されているページデータＰＧ０のリードを記憶装置ＭＣ０に指示する。続いて、メモリコントローラ２は、ページデータＰＧ１のためのミドルページリードを記憶装置ＭＣ１に指示し、ページデータＰＧ２のためのアッパーページリードを記憶装置ＭＣ２に指示し、ページデータＰＧ３のためのトップページリードを記憶装置ＭＣ３に指示する。
ページデータＰＧ０のリードが完了すると、記憶装置ＭＣ０は、メモリコントローラ２の指示に従って、ページデータＰＧ０を出力する。記憶装置ＭＣ０がページデータＰＧ０を出力している間に、記憶装置ＭＣ１でのミドルページリード、記憶装置ＭＣ２でのアッパーページリード、および記憶装置ＭＣ３でのトップページリードが進行することができる。
以下、同様にして、メモリコントローラ２は、ページデータＰＧ４からＰＧ７からなるデータセットをリードし、ページデータＰＧ８からＰＧ１１からなるデータセットをリードし、ページデータＰＧ１２からＰＧ１５からなるデータセットをリードする。いずれのデータセットのリードについても、各データセットのうちの高速ページからのデータリードが最初に開始され、その後、非高速ページからのデータリードが開始される。
＜５．３．利点＞
第５実施形態によれば、第３実施形態での４４３４マッピングに代えて１２４８マッピングが使用され、この点に基づく特徴以外、第３実施形態と同じ特徴を有する。１２４８マッピングによっても、第３実施形態と同じ利点を得られる。
＜５．４．変形例＞
第５実施形態は、第３実施形態の変形例と同じく、独立動作が不能なマルチプレーン動作に適用されてもよい。
変形例では、第３実施形態の変形例と同じく、記憶領域ユニットＭＡ３ａが使用される。以下、第３実施形態の変形例と異なる特徴が主に記述される。
図３４は、第５実施形態の変形例での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。γが０、４、８、および１２の各ケースについて、ページデータＰＧγ、ページデータＰＧ（γ＋１）、ページデータＰＧ（γ＋２）、ページデータＰＧ（γ＋３）、ページデータＰＧ（γ＋４）、ページデータＰＧ（γ＋５）、ページデータＰＧ（γ＋６）、およびページデータＰＧ（γ＋７）は１つのデータセットを構成する。
図３４に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。
ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のアッパーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のアッパーページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のトップページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のトップページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。
ページデータＰＧ１０は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のアッパーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のアッパーページに書き込まれる。
ページデータＰＧ１４は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ２０のトップページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ２１のトップページに書き込まれる。
ページデータＰＧ１６は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のロワーページに書き込まれる。ページデータＰＧ１７は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のロワーページに書き込まれる。
ページデータＰＧ１８は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のミドルページに書き込まれる。ページデータＰＧ１９は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のミドルページに書き込まれる。
ページデータＰＧ２０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ２１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。
ページデータＰＧ２２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のトップページに書き込まれる。ページデータＰＧ２３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のトップページに書き込まれる。
ページデータＰＧ２４は記憶装置ＭＣ３のプレーンＰＢ０の選択セルユニットＣＵｓ３０のロワーページに書き込まれる。ページデータＰＧ２５は記憶装置ＭＣ３のプレーンＰＢ１の選択セルユニットＣＵｓ３１のロワーページに書き込まれる。
ページデータＰＧ２６は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ２７は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。
ページデータＰＧ２８は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。ページデータＰＧ２９は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。
ページデータＰＧ３０は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のトップページに書き込まれる。ページデータＰＧ３１は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のトップページに書き込まれる。
データリードについては、第５実施形態のデータリードの原則と同じである。異なるのは、第３実施形態の変形例と同じくページデータＰＧの対が並行してリードされることである。
＜第６実施形態＞
第６実施形態は、第３実施形態に類似する。第６実施形態では、各記憶装置ＭＣは、１メモリセルトランジスタＭＴあたり、３ビットのデータを保持する。
第６実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第３実施形態のものと同じである。
＜６．１．マッピング＞
第６実施形態では、１３３マッピングが使用される。「ＨＩＪマッピング」なる記載は、ロワー、ミドル、およびアッパーページリードにそれぞれＨ個、Ｉ個、およびＪ個のリード電圧ＶＣＧＲが使われることになるマッピングを指す。
図３５は、第６実施形態の１メモリセルトランジスタＭＴあたり３ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。図３５に示されるように、第６実施形態では、各記憶装置ＭＣは、各ステートを以下の３ビットデータを有しているものとして扱う。以下の記述の“ＡＢＣ”は、Ａ、Ｂ、およびＣが、それぞれ、アッパー、ミドル、およびロワーのビットの値を示す。
“０”ステート ：“１１１”
“１”ステート ：“１０１”
“２”ステート ：“００１”
“３”ステート ：“０１１”
“４”ステート ：“０１０”
“５”ステート ：“１１０”
“６”ステート ：“１００”
“７”ステート ：“０００”
１３３マッピングでは、各ページのデータは、以下のリード電圧を使用して割り出される。
ロワーページリード ：４Ｒ
ミドルページリード ：１Ｒ、３Ｒ、および６Ｒ
アッパーページリード：２Ｒ、５Ｒ、および７Ｒ
１３３マッピングでは、ロワーページが高速ページに相当し、ミドルページおよびアッパーページが非高速ページに相当する。
＜６．２．データ書き込み＞
第６実施形態では、各セルユニットＣＵが３ページのサイズのデータを保持し、３つのページはただ１つの高速ページを含む。このことに基づいて、第６実施形態では、記憶領域ユニットＭＡは、３つの独立して動作できるプレーンＰＢに亘る必要がある。第６実施形態では、各記憶装置ＭＣ中のプレーンＰＢ０およびＰＢ１は独立して動作できない。このため、記憶領域ユニットＭＡは、３つの記憶装置ＭＣに亘る必要がある。
この目的で、第６実施形態の記憶領域ユニットＭＡは、記憶装置ＭＣ０の任意のプレーンＰＢ、記憶装置ＭＣ１の任意のプレーンＰＢ、記憶装置ＭＣ２の任意のプレーンＰＢ、および記憶装置ＭＣ３の任意のプレーンＰＢに亘る。第６実施形態の記憶領域ユニットＭＡは、以下、記憶領域ユニットＭＡ４と称される。
図３６は、記憶領域ユニットＭＡ４、および第６実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。図３６に示されるように、記憶領域ユニットＭＡ４は、記憶装置ＭＣ０のプレーンＰＢｗ中のセルユニットＣＵｓ０ｗのロワー、ミドル、およびアッパーページ、記憶装置ＭＣ１のプレーンＰＢｗ中のセルユニットＣＵｓ１ｗのロワー、ミドル、およびアッパーページ、記憶装置ＭＣ２のプレーンＰＢｗ中のセルユニットＣＵｓ２ｗのロワー、ミドル、およびアッパーページの集合である。
このような記憶領域ユニットＭＡ４の特徴に基づいて、論理アドレスの連続する９つのページデータＰＧごとに１つの記憶領域ユニットＭＡ４に保持される。図３６は、具体的な例として、記憶領域ユニットＭＡ４中の、論理アドレスの連続する９つのページデータＰＧ０からＰＧ８が書き込まれる位置を示す。
γが０、３、および６の各ケースについて、ページデータＰＧγ、ページデータＰＧ（γ＋１）、およびページデータＰＧ（γ＋２）は１つのデータセットを構成する。
図３６に示されるように、各データセットのページデータＰＧγ、ＰＧ（γ＋１）、およびＰＧ（γ＋２）は、記憶装置ＭＣ０からＭＣ２に１つずつ書き込まれ、かつ、ページデータＰＧγ、ＰＧ（γ＋１）、およびＰＧ（γ＋２）の１つが高速ページに書き込まれ、残りの２つは非高速ページに書き込まれる。また、１つのデータセットに含まれるとともに非高速ページに書き込まれるページデータは、ミドルおよびアッパーページのうちの任意の１つに書き込まれる。そして、３つのデータセットが、記憶領域ユニットＭＡ４に書き込まれるように、ページデータＰＧ０からＰＧ８が書き込まれるページが決定される。そのような書き込みであれば、ページデータＰＧ０からＰＧ８が書き込まれる位置は、図３６の例に限らない。例として、非高速ページに書き込まれるページデータは、ミドルおよびアッパーページの相違する１つに書き込まれる。
図３６に示されるように、ページデータＰＧ０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのアッパーページに書き込まれる。
ページデータＰＧ３は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに書き込まれる。ページデータＰＧ４は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのミドルページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのミドルページに書き込まれる。ページデータＰＧ８は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込まれる。
＜６．３．データリード＞
図３７および図３８は、第６実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。図３８は、図３７に後続する状態を示す。
図３７および図３８に示されるように、いずれの非高速ページからのデータリードも高速ページ（ロワーページ）のデータリードと並行して進行する。
メモリコントローラ２は、ページデータＰＧ０からＰＧ２からなるデータセットのリードのために、最初に、高速ページに保持されているページデータＰＧ０のリードを記憶装置ＭＣ０に指示する。この指示を受けて、ページデータＰＧ０を取得するための記憶装置ＭＣ０でのロワーページリードが開始する。続いて、メモリコントローラ２は、ページデータＰＧ１のためのミドルページリードを記憶装置ＭＣ１に指示し、ページデータＰＧ２のためのアッパーページリードを記憶装置ＭＣ２に指示する。記憶装置ＭＣ０でのロワーページリード、記憶装置ＭＣ１でのミドルページリード、および記憶装置ＭＣ２でのアッパーページリードは、並行して進行する。
ページデータＰＧ０のリードが完了すると、記憶装置ＭＣ０は、メモリコントローラ２の指示に従って、ページデータＰＧ０を出力する。記憶装置ＭＣ０がページデータＰＧ０を出力している間に、記憶装置ＭＣ１でのミドルページリード、および記憶装置ＭＣ２でのアッパーページリードが進行することができる。
以下、同様にして、メモリコントローラ２は、ページデータＰＧ３からＰＧ５からなるデータセットをリードし、ページデータＰＧ６からＰＧ８からなるデータセットをリードする。いずれのデータセットのリードについても、各データセットのうちの高速ページからのデータリードが最初に開始され、その後、非高速ページからのデータリードが開始される。そして、各データセットにおいて、記憶装置ＭＣ０、ＭＣ１、およびＭＣ２にわたって、ロワーページリード、ミドルページリード、およびアッパーページリードが並行して進行する。
＜６．４．マッピングの他の例＞
第６実施形態において、別のマッピングが使用されてもよい。そのようなマッピングは１２４マッピングを含む。図３９は、第６実施形態の１メモリセルトランジスタＭＴあたり３ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングの第２例を示す。図３９に示されるように、第２例では、各記憶装置ＭＣは、各ステートを以下の３ビットデータを有しているものとして扱う。
“０”ステート ：“１１１”
“１”ステート ：“０１１”
“２”ステート ：“００１”
“３”ステート ：“１０１”
“４”ステート ：“１００”
“５”ステート ：“０００”
“６”ステート ：“０１０”
“７”ステート ：“１１０”
１２４マッピングでは、各ページのデータは、以下のリード電圧を使用して割り出される。
ロワーページリード ：４Ｒ
ミドルページリード ：２Ｒおよび６Ｒ
アッパーページリード：１Ｒ、３Ｒ、５Ｒ、および７Ｒ
１２４マッピングでも、ロワーページが高速ページに相当し、ミドルページおよびアッパーページが非高速ページに相当する。
データの書き込みおよびリードについては、１３３マッピングについてのものと同じである。異なるのは、ミドルページリードおよびアッパーページリードに要する時間のみである。
＜６．６．利点＞
第６実施形態によれば、記憶領域ユニットＭＡ４は、３つの記憶装置ＭＣに亘り、３つの連続する論理アドレスを有する３つのページデータからなるデータセットのうちの第１ページデータは高速ページ（ロワーページ）に書き込まれ、残りのページデータは、ロワー、ミドル、およびアッパーページのうちの第１ページデータが書き込まれたページとは別のページに書き込まれる。このように書き込まれたデータセットのリードにおいて、当該データセットの第１ページデータ以外のページデータのリードは、第１ページデータの出力の間に進行できる。このため、１メモリセルトランジスタＭＴあたり３ビットのデータ保持の場合でも、第１実施形態と同じ原理により、効率よくデータのリードおよび出力が行われることが可能である。
＜６．７．変形例＞
第６実施形態は、第３実施形態の変形例と同じく、独立動作が不能なマルチプレーン動作に適用されてもよい。
変形例では、記憶領域ユニットＭＡ４ａが使用される。第６実施形態の変形例の記憶領域ユニットＭＡ４ａは、記憶装置ＭＣ０のプレーンＰＢ０およびＰＢ１、記憶装置ＭＣ１のプレーンＰＢ０およびＰＢ１、および記憶装置ＭＣ２のプレーンＰＢ０およびＰＢ１に亘る。
図４０は、記憶領域ユニットＭＡ４ａ、および第６実施形態の変形例での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。γが０、６、および１２の各ケースについて、ページデータＰＧγ、ページデータＰＧ（γ＋１）、ページデータＰＧ（γ＋２）、ページデータＰＧ（γ＋３）、ページデータＰＧ（γ＋４）、およびページデータＰＧ（γ＋５）は１つのデータセットを構成する。
図４０に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。
ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。
ページデータＰＧ４は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のアッパーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のアッパーページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。
ページデータＰＧ８は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のミドルページに書き込まれる。ページデータＰＧ９は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のミドルページに書き込まれる。
ページデータＰＧ１０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のロワーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のロワーページに書き込まれる。
ページデータＰＧ１４は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ１５は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。
ページデータＰＧ１６は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。ページデータＰＧ１７は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。
データリードについては、第６実施形態のデータリードの原則と同じである。異なるのは、第５実施形態の変形例と同じくページデータＰＧの対が並行してリードされることである。
変形例が１２４マッピングに適用されてもよい。
＜第７実施形態＞
第７実施形態は、第１実施形態および第６実施形態に類似する。第７実施形態では、第６実施形態と同じく、各記憶装置ＭＣは、１メモリセルトランジスタＭＴあたり、３ビットのデータを保持する。
第７実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第１実施形態のものと同じである。
＜７．１．データ書き込み＞
第７実施形態では、第６実施形態と同じく１３３マッピングまたは１２４マッピングが使用され、記憶領域ユニットＭＡは、３つの独立して動作できるプレーンＰＢに亘る必要がある。この目的で、第７実施形態の記憶領域ユニットＭＡは、記憶装置ＭＣ０のプレーンＰＢ０、記憶装置ＭＣ０のプレーンＰＢ１、および記憶装置ＭＣ１の任意のプレーンＰＢ（例えばＰＢ０）に亘る。第７実施形態の記憶領域ユニットＭＡは、以下、記憶領域ユニットＭＡ５と称される。
図４１は、記憶領域ユニットＭＡ５、および第７実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。図４１に示されるように、記憶領域ユニットＭＡ５は、記憶装置ＭＣ０のプレーンＰＢ０中のセルユニットＣＵｓ００のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ０のプレーンＰＢ１中のセルユニットＣＵｓ０１のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ１の例えばプレーンＰＢ０中のセルユニットＣＵｓ１０のロワー、ミドル、およびアッパーページの集合である。
ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。
ページデータＰＧ３は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。ページデータＰＧ４は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ８は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。
＜７．２．データリード＞
データリードは、他の実施形態について記述される原理に従っており、特に、第６実施形態に類似する。すなわち、データセットごとに並行してデータがリードされ、いずれの非高速ページからのデータリードも高速ページ（ロワーページ）のデータリードと並行して進行する。第６実施形態と異なる特徴は、１つのデータセットの３つのページデータＰＧを保持する３つの独立したプレーンＰＢが２つの記憶装置ＭＣに亘ることに基づいて、データリードのためのコマンドセットが異なることである。
＜７．３．利点＞
第７実施形態によれば、記憶領域ユニットＭＡ５は、２つの記憶装置ＭＣに亘り、第６実施形態と同じく、３つの連続する論理アドレスを有する３つのページデータからなるデータセットのうちの第１ページデータは高速ページ（ロワーページ）に書き込まれ、残りのページデータは、ロワー、ミドル、およびアッパーページのうちの第１ページデータが書き込まれたページとは別のページに書き込まれる。よって、第６実施形態と同じく、１メモリセルトランジスタＭＴあたり３ビットのデータ保持の場合でも、第１実施形態と同じ原理により効率よくデータのリードおよび出力が行われることが可能である。
＜７．４．変形例＞
記憶領域ユニットＭＡが、３つの記憶装置ＭＣで６つのプレーンＰＢにわたって形成されてもよい。変形例は、そのような例に関する。
変形例では、記憶領域ユニットＭＡ６が使用される。記憶領域ユニットＭＡ６は、記憶装置ＭＣ０のプレーンＰＢ０およびＰＢ１、記憶装置ＭＣ１のプレーンＰＢ０およびＰＢ１、ならびに記憶装置ＭＣ２のプレーンＰＢ０およびＰＢ１に亘る。
図４２は、記憶領域ユニットＭＡ６、および第７実施形態の変形例での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。図４２に示されるように、記憶領域ユニットＭＡ６は、記憶装置ＭＣ０のプレーンＰＢ０中のセルユニットＣＵｓ００のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ０のプレーンＰＢ１中のセルユニットＣＵｓ０１のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ１のプレーンＰＢ０中のセルユニットＣＵｓ１０のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ１のプレーンＰＢ１中のセルユニットＣＵｓ１１のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ２のプレーンＰＢ０中のセルユニットＣＵｓ２０のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ２のプレーンＰＢ１中のセルユニットＣＵｓ２１のロワー、ミドル、およびアッパーページの集合である。
ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のアッパーページに書き込まれる。
ページデータＰＧ３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のロワーページに書き込まれる。ページデータＰＧ４は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のミドルページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のアッパーページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のミドルページに書き込まれる。ページデータＰＧ８は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のアッパーページに書き込まれる。
ページデータＰＧ９は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のロワーページに書き込まれる。ページデータＰＧ１０は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のミドルページに書き込まれる。ページデータＰＧ１１は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。
ページデータＰＧ１２は記憶装置ＭＣ１のプレーンＰＢ０の選択セルユニットＣＵｓ１０のロワーページに書き込まれる。ページデータＰＧ１３は記憶装置ＭＣ１のプレーンＰＢ１の選択セルユニットＣＵｓ１１のミドルページに書き込まれる。ページデータＰＧ１４は記憶装置ＭＣ２のプレーンＰＢ０の選択セルユニットＣＵｓ２０のアッパーページに書き込まれる。
ページデータＰＧ１５は記憶装置ＭＣ２のプレーンＰＢ１の選択セルユニットＣＵｓ２１のロワーページに書き込まれる。ページデータＰＧ１６は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ１７は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。
＜第８実施形態＞
第８実施形態は、第１実施形態および第６実施形態に類似し、各記憶装置ＭＣが３つの独立動作可能なプレーンＰＢを含む例に関する。第８実施形態では、第６実施形態と同じく、各記憶装置ＭＣは、１メモリセルトランジスタあたり、３ビットのデータを保持する。
第８実施形態のメモリシステム１００および記憶装置ＭＣの構成は、記憶装置ＭＣが３つのプレーンＰＢを含むことを除いて、第１実施形態のものと同じである。以下、第６実施形態と異なる点が主に記述される。
＜８．１．記憶装置の構成＞
各記憶装置ＭＣは、図３に示される要素および接続を有することに加え、プレーンＰＢ２を含む。プレーンＰＢ２は、プレーンＰＢ０およびＰＢ１と独立しており、独立してデータのリード、書き込み、および消去を実行できる。そのために、プレーンＰＢ２は、メモリセルアレイ１３＿２、電位生成回路１４＿２、ドライバ１５＿２、センスアンプ１６＿２、およびロウデコーダ１７＿２（いずれも図示せず）を含む。メモリセルアレイ１３＿２、電位生成回路１４＿２、ドライバ１５＿２、センスアンプ１６＿２、およびロウデコーダ１７＿２は、それぞれ、プレーンＰＢ０のメモリセルアレイ１３＿０、電位生成回路１４＿０、ドライバ１５＿０、センスアンプ１６＿０、およびロウデコーダ１７＿０と同じ要素および接続を有する。
＜８．２．データ書き込み＞
第８実施形態では、第６実施形態と同じく１３３マッピングまたは１２４マッピングが使用され、記憶領域ユニットＭＡは、３つの独立して動作できるプレーンＰＢに亘る必要がある。この目的で、第８実施形態の記憶領域ユニットＭＡは、或る記憶装置ＭＣｗのプレーンＰＢ０、記憶装置ＭＣ０のプレーンＰＢ１、および記憶装置ＭＣ０のプレーンＰＢ２に亘る。第８実施形態の記憶領域ユニットＭＡは、以下、記憶領域ユニットＭＡ７と称される。
図４３は、記憶領域ユニットＭＡ７、および第８実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示し、例として記憶装置ＭＣ０について示す。図４３に示されるように、記憶領域ユニットＭＡ７は、記憶装置ＭＣ０のプレーンＰＢ０中のセルユニットＣＵｓ００のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ０のプレーンＰＢ１中のセルユニットＣＵｓ０１のロワー、ミドル、およびアッパーページ、記憶装置ＭＣ０のプレーンＰＢ２中のセルユニットＣＵｓ０２のロワー、ミドル、およびアッパーページの集合である。
ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ０のプレーンＰＢ２の選択セルユニットＣＵｓ０２のアッパーページに書き込まれる。
ページデータＰＧ３は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。ページデータＰＧ４は記憶装置ＭＣ０のプレーンＰＢ２の選択セルユニットＣＵｓ０２のミドルページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ０のプレーンＰＢ２の選択セルユニットＣＵｓ０２のロワーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。ページデータＰＧ８は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。
＜８．３．データリード＞
データリードは、他の実施形態について記述される原理に従っており、特に、第６実施形態に類似する。すなわち、データセットごとに並行してデータがリードされ、いずれの非高速ページからのデータリードも高速ページ（ロワーページ）のデータリードと並行して進行する。第６実施形態と異なる特徴は、１つのデータセットの３つのページデータを保持する３つの独立したプレーンＰＢが１つの記憶装置ＭＣに含まれることに基づいて、データリードのためのコマンドセットが異なることである。
＜８．４．利点＞
第８実施形態によれば、記憶領域ユニットＭＡ７は、１つの記憶装置ＭＣ中の独立動作可能な３つのプレーンＰＢに亘り、第６実施形態と同じく、３つの連続する論理アドレスを有する３つのページデータからなるデータセットのうちの第１ページデータは高速ページ（ロワーページ）に書き込まれ、残りのページデータは、ロワー、ミドル、およびアッパーページのうちの第１ページデータが書き込まれたページとは別のページに書き込まれる。よって、第６実施形態と同じく、１メモリセルトランジスタＭＴあたり３ビットのデータ保持の場合でも、第１実施形態と同じ原理により効率よくデータのリードおよび出力が行われることが可能である。
＜第９実施形態＞
第９実施形態は、第１実施形態および第６実施形態に類似する。第９実施形態では、第６実施形態と同じく、記憶装置ＭＣは、１メモリセルトランジスタあたり、３ビットのデータを保持する。
第９実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第６実施形態のものと同じである。
＜９．１．マッピング＞
第９実施形態では、２３２マッピングが使用される。図４４は、第９実施形態の記憶装置ＭＣでのメモリセルトランジスタＭＴの８つのステートと、３ビットデータとのマッピングの例を示す。図４４に示されるように、第９実施形態では、記憶装置ＭＣは、各ステートを以下の３ビットデータを有しているものとして扱う。
“０”ステート ：“１１１”
“１”ステート ：“１１０”
“２”ステート ：“１００”
“３”ステート ：“０００”
“４”ステート ：“０１０”
“５”ステート ：“０１１”
“６”ステート ：“００１”
“７”ステート ：“１０１”
２３２マッピングでは、各ページのデータは、以下のリード電圧を使用して割り出される。
ロワーページリード ：１Ｒおよび５Ｒ
ミドルページリード ：２Ｒ、４Ｒ、および６Ｒ
アッパーページリード：３Ｒおよび７Ｒ
２３２マッピングでは、ロワーページおよびアッパーページが高速ページに相当し、ミドルページが非高速ページに相当する。
＜９．２．データ書き込み＞
第９実施形態では、各セルユニットＣＵが３ページのサイズのデータを保持し、３つのページは２つの高速ページを含む。このことに基づいて、第９実施形態では、記憶領域ユニットＭＡは、３つの独立して動作できるプレーンＰＢに亘る必要があり、第６実施形態と同じく、記憶領域ユニットＭＡ４が使用される。
図４５は、第９実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。
図４５に示されるように、ページデータＰＧ０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのミドルページに書き込まれる。
ページデータＰＧ３は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込まれる。ページデータＰＧ４は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのロワーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのミドルページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのアッパーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに書き込まれる。ページデータＰＧ８は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのミドルページに書き込まれる。
図４５の書き込みは一例であり、高速ページとして、ロワーページが使用されてもよい。
＜９．４．データリード＞
データリードは、他の実施形態について記述される原理に従っており、特に、第６実施形態に類似する。すなわち、データセットごとに並行してデータがリードされ、いずれの非高速ページからのデータリードも高速ページ（ロワーまたはアッパーページ）のデータリードと並行して進行する。第６実施形態と異なる点は、１つのデータセットの３つのページデータを保持する３つの独立したプレーンＰＢが３つの記憶装置ＭＣに亘ることに基づいて、データリードのためのコマンドセットが異なることである。
＜９．５．利点＞
第９実施形態によれば、第６実施形態と同じく、記憶領域ユニットＭＡ４は、３つの記憶装置ＭＣに亘り、３つの連続する論理アドレスを有する３つのページデータからなるデータセットのうちの第１ページデータは高速ページに書き込まれ、残りのページデータは、ロワー、ミドル、およびアッパーページのうちの第１ページデータが書き込まれたページとは別のページに書き込まれる。よって、第６実施形態と同じく、１メモリセルトランジスタＭＴあたり３ビットのデータ保持の場合でも、第１実施形態と同じ原理により効率よくデータのリードおよび出力が行われることが可能である。
＜９．６．変形例＞
第９実施形態は、第６実施形態の変形例と同じく、独立動作が不能なマルチプレーン動作に適用されても良い。
＜第１０実施形態＞
第１０実施形態は、第８実施形態および第９実施形態に類似し、各記憶装置ＭＣが３つの独立動作可能なプレーンを含む例に関する。第１０実施形態では、第６実施形態と同じく、記憶装置ＭＣは、１メモリセルトランジスタあたり、３ビットのデータを保持する。
第１０実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第８実施形態のものと同じである。
＜１０．１．データ書き込み＞
第１０実施形態では、第９実施形態と同じく２３２マッピングが使用され、第８実施形態と同じく記憶領域ユニットＭＡ７が使用される。
図４６は、第１０実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示し、例として記憶装置ＭＣ０について示す。図４６に示されるように、ページデータＰＧ０は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のアッパーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のロワーページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ０のプレーンＰＢ２の選択セルユニットＣＵｓ０２のミドルページに書き込まれる。
ページデータＰＧ３は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のアッパーページに書き込まれる。ページデータＰＧ４は記憶装置ＭＣ０のプレーンＰＢ２の選択セルユニットＣＵｓ０２のロワーページに書き込まれる。ページデータＰＧ５は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のミドルページに書き込まれる。
ページデータＰＧ６は記憶装置ＭＣ０のプレーンＰＢ２の選択セルユニットＣＵｓ０２のアッパーページに書き込まれる。ページデータＰＧ７は記憶装置ＭＣ０のプレーンＰＢ０の選択セルユニットＣＵｓ００のロワーページに書き込まれる。ページデータＰＧ８は記憶装置ＭＣ０のプレーンＰＢ１の選択セルユニットＣＵｓ０１のミドルページに書き込まれる。
＜１０．２．データリード＞
データリードは、他の実施形態について記述される原理に従っており、特に、第６実施形態に類似する。すなわち、データセットごとに並行してデータがリードされ、いずれの非高速ページからのデータリードも高速ページ（アッパーページ）のデータリードと並行して進行する。第６実施形態と異なる特徴は、各データセットのリードにおいて、最初にリードされるページが異なることである。
＜１０．３．利点＞
第１０実施形態によれば、記憶領域ユニットＭＡ７は、１つの記憶装置ＭＣ中の独立動作可能な３つのプレーンＰＢに亘り、第６実施形態と同じく、３つの連続する論理アドレスを有する３つのページデータからなるデータセットのうちの第１ページデータは高速ページ（アッパーページ）に書き込まれ、残りのページデータは、ロワー、ミドル、およびアッパーページのうちの第１ページデータが書き込まれたページとは別のページに書き込まれる。よって、第６実施形態と同じく、１メモリセルトランジスタＭＴあたり３ビットのデータ保持の場合でも、第１実施形態と同じ原理により効率よくデータのリードおよび出力が行われることが可能である。
＜第１１実施形態＞
第１１実施形態は、第３実施形態に類似する。第１１実施形態では、記憶装置ＭＣは、１メモリセルトランジスタあたり、２ビットのデータを保持する。
第１１実施形態のメモリシステム１００および記憶装置ＭＣの構成は、第３実施形態のものと同じである。
＜１１．１．マッピング＞
第１１実施形態では、１２マッピングが使用される。「ＨＩマッピング」なる記載は、ロワーおよびアッパーページリードにそれぞれＨ個およびＩ個のリード電圧ＶＣＧＲが使われることになるマッピングを指す。
図４７は、第１１実施形態の記憶装置ＭＣでのメモリセルトランジスタＭＴの４つのステートと、２ビットデータとのマッピングの例を示す。図４７に示されるように、第１１実施形態では、記憶装置ＭＣは、各ステートを以下の２ビットデータを有しているものとして扱う。
“０”ステート：“１１”
“１”ステート：“１０”
“２”ステート：“００”
“３”ステート：“０１”
１２マッピングでは、各ページのデータは、以下のリード電圧を使用して割り出される。
ロワーページリード ：２Ｒ
アッパーページリード ：１Ｒおよび３Ｒ
１２マッピングでは、ロワーページが高速ページに相当し、アッパーページが非高速ページに相当する。
第１１実施形態のように、１メモリセルトランジスタＭＴあたり２ビットデータを保持する記憶装置ＭＣに対するページの指定は、コマンド０１ｈおよびコマンド０２ｈが使用される。コマンド０１ｈは、ロワーページを指定する。コマンド０２ｈは、アッパーページを指定する。
＜１１．２．データ書き込み＞
第１１実施形態では、各セルユニットＣＵが２ページのサイズのデータを保持し、２つのページはただ１つの高速ページを含む。このことに基づいて、第１１実施形態では、記憶領域ユニットＭＡは、２つの独立して動作できるプレーンＰＢに亘る必要がある。第１１実施形態では、各記憶装置ＭＣ中のプレーンＰＢ０およびＰＢ１は独立して動作できない。このため、記憶領域ユニットＭＡは、２つの記憶装置ＭＣに亘る必要がある。
この目的で、第１１実施形態の記憶領域ユニットＭＡは、記憶装置ＭＣ０の任意のプレーンＰＢ、および記憶装置ＭＣ１の任意のプレーンＰＢに亘る。第１１実施形態の記憶領域ユニットＭＡは、以下、記憶領域ユニットＭＡ８と称される。
図４８は、記憶領域ユニットＭＡ８、および第１１実施形態での記憶装置ＭＣ中でページデータが書き込まれる位置の例を示す。図４８に示されるように、記憶領域ユニットＭＡ７は、記憶装置ＭＣ０のプレーンＰＢｗ中のセルユニットＣＵｓ０ｗのロワーおよびアッパーページ、記憶装置ＭＣ１のプレーンＰＢｗ中のセルユニットＣＵｓ１ｗのロワーおよびアッパーページの集合である。
このような記憶領域ユニットＭＡ７の特徴に基づいて、論理アドレスの連続する４つのページデータごとに１つの記憶領域ユニットＭＡ８に保持される。図４８は、具体的な例として、記憶領域ユニットＭＡ８中の、論理アドレスの連続する４つの書き込みページデータＰＧ０からＰＧ３が書き込まれる位置を示す。
γが０および２の各ケースについて、ページデータＰＧγおよびページデータＰＧ（γ＋１）は１つのデータセットを構成する。
図４８に示されるように、各データセットのページデータＰＧγおよびＰＧ（γ＋１）は、記憶装置ＭＣ０およびＭＣ１に１つずつ書き込まれ、かつ、ページデータＰＧγおよびＰＧ（γ＋１）の１つが高速ページに書き込まれ、残りの２つは非高速ページに書き込まれる。
図４８に示されるように、ページデータＰＧ０は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに書き込まれる。ページデータＰＧ１は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込まれる。ページデータＰＧ２は記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに書き込まれる。ページデータＰＧ３は記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込まれる。
＜１１．３．データリード＞
図４９は、第１１実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。
図４９に示されるように、いずれの非高速ページからのデータリードも高速ページ（ロワーページ）のデータリードと並行して進行する。
メモリコントローラ２は、ページデータＰＧ０およびＰＧ１からなるデータセットのリードのために、最初に、高速ページに保持されているページデータＰＧ０のリードを記憶装置ＭＣ０に指示する。この指示を受けて、ページデータＰＧ０を取得するための記憶装置ＭＣ０でのロワーページリードが開始する。続いて、メモリコントローラ２は、ページデータＰＧ１のためのアッパーページリードを記憶装置ＭＣ１に指示する。記憶装置ＭＣ０でのロワーページリード、および記憶装置ＭＣ１でのアッパーページリードは、並行して進行する。
ページデータＰＧ０のリードが完了すると、記憶装置ＭＣ０は、メモリコントローラ２の指示に従って、ページデータＰＧ０を出力する。記憶装置ＭＣ０がページデータＰＧ０を出力している間に、記憶装置ＭＣ１でのアッパーページリードが進行することができる。
以下、同様にして、メモリコントローラ２は、ページデータＰＧ２およびＰＧ３からなるデータセットをリードする。いずれのデータセットのリードについても、各データセットのうちの高速ページからのデータリードが最初に開始され、その後、非高速ページからのデータリードが開始される。そして、各データセットにおいて、記憶装置ＭＣ０およびＭＣ１にわたって、ロワーページリードおよびアッパーページリードが並行して進行する。
＜１１．４．利点＞
第１１実施形態によれば、記憶領域ユニットＭＡ８は、２つの記憶装置ＭＣに亘り、２つの連続する論理アドレスを有する２つのページデータからなるデータセットのうちの第１ページデータは高速ページに書き込まれ、残りのページデータは、非高速ページに書き込まれる。このように書き込まれたデータセットのリードにおいて、当該データセットの第１ページデータ以外のページデータＰＧのリードは、第１ページデータの出力の間に進行できる。このため、１メモリセルトランジスタＭＴあたり２ビットのデータ保持の場合でも、第１実施形態と同じ原理により、効率よくデータのリードおよび出力が行われることが可能である。
＜１１．５．変形例＞
第１１実施形態は、１つの記憶装置ＭＣ中の独立動作可能なプレーンＰＢ０およびＰＢ１に適用されても良い。すなわち、記憶装置ＭＣは、第１実施形態と同じ構成を有し、記憶領域ユニットＭＡは、１つの、例えば記憶装置ＭＣ０のプレーンＰＢ０およびＰＢ１に亘り、プレーンＰＢ０のロワーおよびアッパーページと、プレーンＰＢ１のロワーおよびアッパーページからなる。
＜第１２実施形態＞
第１２実施形態は、第１１実施形態のデータ書き込みを実現するための別の構成に関する。以下、第１１実施形態と異なる特徴が主に記述される。
第１２実施形態のメモリシステム１００の構成は、第１実施形態のものと同じである。
＜１２．１．記憶装置の構成＞
図５０は、第１２実施形態の記憶装置ＭＣの機能ブロックを示す。図５０に示されるように、各記憶装置ＭＣは、第１実施形態（図３）での要素および接続を有することに加えて、アドレス変換回路１８をさらに含む。第１２実施形態の記憶装置ＭＣは、記憶装置ＭＣｂと称される場合がある。
アドレス変換回路１８は、入出力回路１１からアドレス信号を受け取り、アドレス信号の或る部分、すなわち或る要素についてのアドレスを示す部分を、予め定められた規則に則って別のアドレスに変換する。アドレス変換回路１８は、変換の対象の部分以外は、そのまま出力する。アドレス変換回路１８の出力は、シーケンサ１２、ロウデコーダ１７、およびセンスアンプ１６などの要素に供給される。
図５１は、第１２実施形態のアドレス変換回路１８中の要素および接続を示す。図５１に示されるように、アドレス変換回路１８は、セレクタＳ１およびＳ２を含む。
セレクタＳ１およびＳ２の各々は、第１入力ノード、第２入力ノード、および制御入力ノード、および出力ノードを有する。第１入力ノードおよび第２入力ノードは、それぞれ、１ビットの値と関連付けられており、第１入力ノードは「０」と関連付けられており、第２入力ノードは「１」と関連付けられている。以下、第１入力ノードは「０」入力ノードと称され、第２入力ノードは「１」入力ノードと称される場合がある。
セレクタＳ１およびＳ２の各々は、制御入力ノードにおいて、信号ＣＨＩＰ＿ＡＤＤ＜０＞を受け取る。＜０＞は、この記載に先行する名称の信号が１ビット（第「０」ビット）を有することを示す。信号ＣＨＩＰ＿ＡＤＤ＜０＞は、アドレス変換回路１８が含まれる記憶装置ＭＣのＩＤ、すなわちメモリシステム１００に含まれるすべての記憶装置ＭＣの１つを特定する一意の番号に基づく値を有する。例えば、記憶装置ＭＣ０では信号ＣＨＩＰ＿ＡＤＤ＜０＞は値“０”を有し、記憶装置ＭＣ１では信号ＣＨＩＰ＿ＡＤＤ＜０＞は値“１”を有する。
セレクタＳ１は、「０」入力ノードにおいて信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅを受け取る。信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅは、例えば入出力回路１１から供給され、ロワーページを指定するコマンド０１ｈが記憶装置ＭＣによって受け取られるとアサートされる。信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅは、コマンド０１ｈに後続する、すなわちコマンド０１ｈと関連付けられているコマンドセットにより指示される処理の対象のページをシーケンサ１２に通知する信号を生成するために使用される。すなわち、コマンド０１ｈが受信されると、当該コマンド０１ｈと関連付けられているコマンドセットの対象のページを指定する信号が生成され、生成された信号がシーケンサ１２に供給される。
セレクタＳ１は、「１」入力ノードにおいて信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを受け取る。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは、例えば入出力回路１１から供給され、アッパーページを指定するコマンド０２ｈが記憶装置ＭＣによって受け取られるとアサートされる。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは、コマンド０２ｈに後続する、すなわちコマンド０２ｈと関連付けられているコマンドセットにより指示される処理の対象のページをシーケンサ１２に通知する信号を生成するために使用される。すなわち、コマンド０２ｈが受信されると、当該コマンド０２ｈと関連付けられているコマンドセットの対象のページを指定する信号が生成され、生成された信号がシーケンサ１２に供給される。
セレクタＳ１は、「０」入力ノードと「１」入力ノードのうち、制御入力ノードで受け取っている信号の値と同じ値と関連付けられた１つを、信号Ｌｏｗｅｒ＿ＳＥＬとして出力する。具体的には、セレクタＳ１は、制御入力ノードにおいて値「０」の信号を受け取っていると、「０」入力ノードで受け取られている信号を出力し、制御入力ノードにおいて値「１」の信号を受け取っていると、「１」入力ノードで受け取られている信号を出力する。信号Ｌｏｗｅｒ＿ＳＥＬは、シーケンサ１２に供給され、ロワーページの指定を通知する。シーケンサ１２は、信号Ｌｏｗｅｒ＿ＳＥＬによって、信号Ｌｏｗｅｒ＿ＳＥＬの生成の元になったページ指定コマンド（０１ｈまたは０２ｈ）と関連付けられているコマンドセットの対象がロワーページであることを認識する。
セレクタＳ２は、「０」入力ノードにおいて信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを受け取り、「１」入力ノードにおいて信号ＵＬｏｗｅｒ＿ＳＥＬ＿ｐｒｅを受け取る。セレクタＳ１は、「０」入力ノードと「１」入力ノードのうち、制御入力ノードで受け取っている信号の値と同じ値と関連付けられた１つを、信号Ｕｐｐｅｒ＿ＳＥＬとして出力する。具体的には、セレクタＳ２は、制御入力ノードにおいて値「０」の信号を受け取っていると、「０」入力ノードで受け取られている信号を出力し、制御入力ノードにおいて値「１」の信号を受け取っていると、「１」入力ノードで受け取られている信号を出力する。信号Ｕｐｐｅｒ＿ＳＥＬは、シーケンサ１２に供給され、アッパーページの指定を通知する。シーケンサ１２は、信号Ｕｐｐｅｒ＿ＳＥＬによって、信号Ｕｐｐｅｒ＿ＳＥＬの生成の元になったページ指定コマンド（０１ｈまたは０２ｈ）と関連付けられているコマンドセットの対象がアッパーページであることを認識する。
図５２は、第１２実施形態のアドレス変換回路１８の一状態の例を示す。特に、図５２は、記憶装置ＭＣ１中のアドレス変換回路１８について示す。図５２に示されるように、アドレス変換回路１８が記憶装置ＭＣ１中にあるため、信号ＣＨＩＰ＿ＡＤＤ＜０＞は、値“１”を有する（ハイレベルを有する）。このため、太線にて示されるように、セレクタＳ１およびＳ２の各々は、自身の「１」入力ノードを自身の出力ノードに接続している。よって、信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅを伝送する配線はセレクタＳ２の出力ノードと接続され、信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｕｐｐｅｒ＿ＳＥＬへと変換される。また、信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを伝送する配線はセレクタＳ１の出力ノードと接続され、信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｌｏｗｅｒ＿ＳＥＬへと変換される。
このような変換により、ロワーページを指定するコマンド０１ｈが記憶装置ＭＣ１によって受け取られると、コマンド０１ｈに後続するコマンドセットの対象はアッパーページであることがシーケンサ１２に通知される。アッパーページを指定するコマンド０２ｈが記憶装置ＭＣ１によって受け取られると、コマンド０２ｈに後続するコマンドセットの対象はロワーページであることがシーケンサ１２に通知される。
なお、記憶装置ＭＣ０のアドレス変換回路１８は、値“０”を有する（ローレベルを有する）信号ＣＨＩＰ＿ＡＤＤ＜０＞を受け取る。このため、信号Ｌｏｗｅｒ＿ＳＥＬは信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅと同じ論理レベルを有し、信号Ｕｐｐｅｒ＿ＳＥＬは信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅと同じ論理レベルを有する。よって、記憶装置ＭＣ０によってロワーページを指定するコマンド０１ｈが受け取られると、コマンド０１ｈに後続するコマンドセットの対象はロワーページであることがシーケンサ１２に通知される。記憶装置ＭＣ０によってアッパーページを指定するコマンド０２ｈが受け取られると、コマンド０２ｈに後続するコマンドセットの対象はアッパーページであることがシーケンサ１２に通知される。
＜１２．２．データ書き込み＞
図５３は、第１２実施形態のメモリシステムでのデータ書き込みのための入出力信号ＤＱの流れを示す。メモリコントローラ２は、図４８に示されるように記憶装置ＭＣ０およびＭＣ１にデータを書き込むために、図５３に示されるように、コマンドセットおよびページデータＰＧ０からＰＧ３を記憶装置ＭＣ０およびＭＣ１に送信する。
まず、メモリコントローラ２は、ページデータＰＧ０の書き込みを指示するために、記憶装置ＭＣ０に向けて、ページデータＰＧ０と、ページデータＰＧ０を或る選択セルユニットＣＵｓ０ｗのロワーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ０ｗを指定するアドレスＡｄｄ、ページデータＰＧ０、およびコマンド１Ａｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ０が記憶装置ＭＣ０により受け取られると、シーケンサ１２は、ページデータＰＧ０を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに書き込む指示を認識する。
メモリコントローラ２は、ページデータＰＧ１の書き込みを指示するために、記憶装置ＭＣ１に向けて、ページデータＰＧ１と、ページデータＰＧ１を或る選択セルユニットＣＵｓ１ｗのロワーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ１ｗを指定するアドレスＡｄｄ、ページデータＰＧ１、およびコマンド１Ａｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ１が記憶装置ＭＣ１により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１８によって、アッパーページの指定に変換される。よって、シーケンサ１２は、ページデータＰＧ１を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込む指示を認識する。
メモリコントローラ２は、ページデータＰＧ２の書き込みを指示するために、記憶装置ＭＣ１に向けて、ページデータＰＧ２と、ページデータＰＧ２を選択セルユニットＣＵｓ１ｗのアッパーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０２ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ１ｗを指定するアドレスＡｄｄ、ページデータＰＧ２、およびコマンド１０ｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ２が記憶装置ＭＣ１により受け取られると、コマンド０２ｈによるアッパーページの指定は、アドレス変換回路１８によって、ロワーページの指定に変換される。よって、シーケンサ１２は、ページデータＰＧ２を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに書き込む指示を認識する。
メモリコントローラ２は、ページデータＰＧ３の書き込みを指示するために、記憶装置ＭＣ０に向けて、ページデータＰＧ３と、ページデータＰＧ３を選択セルユニットＣＵｓ０ｗのアッパーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０２ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ０ｗを指定するアドレスＡｄｄ、ページデータＰＧ３、およびコマンド１０ｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ３が記憶装置ＭＣ０により受け取られると、シーケンサ１２は、ページデータＰＧ３を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込む指示を認識する。
図５３のようなコマンドの送信は、メモリコントローラ２がページデータＰＧ０からＰＧ３を、図５４に示される位置に書き込んだものと認識していることを意味する。すなわち、メモリコントローラ２は、ページデータＰＧ０を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに、ページデータＰＧ１を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに、ページデータＰＧ２を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに、ページデータＰＧ３を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込んだものと認識している。アドレス変換テーブル２２１もそのようなページデータＰＧと物理アドレスの対応を示している。
一方、図５３のようなコマンドおよびページデータＰＧの送信によって、ページデータＰＧ０からＰＧ３は、記憶装置ＭＣ０およびＭＣ１において実際には図４８に示されるように書き込まれる。
＜１２．３．データリード＞
図５５は、第１２実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。メモリコントローラ２は、ページデータＰＧ０からＰＧ３が書き込まれている位置を図５４のように認識していることに留意されたい。
図５５に示されるように、メモリコントローラ２は、ページデータＰＧ０およびＰＧ１を並行してリードする。そのために、まず、メモリコントローラ２は、記憶装置ＭＣ０に向けて、選択セルユニットＣＵｓ０ｗのロワーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットが記憶装置ＭＣ０により受け取られると、記憶装置ＭＣ０は、選択セルユニットＣＵｓ０ｗのロワーページに保持されているページデータＰＧ０を取得する。
次いで、メモリコントローラ２は、記憶装置ＭＣ１に向けて、選択セルユニットＣＵｓ１ｗのロワーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットがＭＣ１により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１８によって、アッパーページの指定に変換される。よって、記憶装置ＭＣ１は、選択セルユニットＣＵｓ１ｗのアッパーページに保持されているページデータＰＧ１を取得する。
次いで、メモリコントローラ２は、ページデータＰＧ２およびＰＧ３を並行してリードする。そのために、まず、メモリコントローラ２は、記憶装置ＭＣ１に向けて、選択セルユニットＣＵｓ１ｗのアッパーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットがＭＣ１により受け取られると、コマンド０２ｈによるアッパーページの指定は、アドレス変換回路１８によって、ロワーページの指定に変換される。よって、記憶装置ＭＣ１は、選択セルユニットＣＵｓ１ｗのロワーページに保持されているページデータＰＧ２を取得する。
次いで、メモリコントローラ２は、記憶装置ＭＣ０に向けて、選択セルユニットＣＵｓ０ｗのアッパーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットが記憶装置ＭＣ０により受け取られると、記憶装置ＭＣ０は、選択セルユニットＣＵｓ０ｗのアッパーページに保持されているページデータＰＧ２を取得する。
＜１２．４．利点＞
第１２実施形態が使用されない場合、第１１実施形態の図４８のようなページデータＰＧの書き込みのためには、一般に、図５６のようなシーケンスでのコマンドセットおよびページデータの送信が必要である。すなわち、ページデータＰＧが実際に書き込まれるべき記憶装置ＭＣおよびページが指定される。例えば、ページデータＰＧ１を書き込むためのコマンドセットはアッパーページを指定し、ページデータＰＧ２を書き込むためのコマンドセットはロワーページを指定する。しかしながら、このようなシーケンスでは、例えば、記憶装置ＭＣ０およびＭＣ１のロワーページへのデータ書き込み、記憶装置ＭＣ０およびＭＣ１のアッパーページへのデータ書き込みといったように順序良く並んでいないなど、規則性が低い。
第１２実施形態によれば、第１１実施形態のようなデータセットの書き込みのためのコマンドセットの送信は、規則性が高い。すなわち、例えば、ロワーページを指定する全てのデータの書き込みの完了後に、アッパーページを指定するデータの書き込みが起こることが可能である。このようなコマンドの送信であっても、第１１実施形態のように、データが書き込まれる。このため、メモリコントローラ２によるデータ書き込みの指示が単純であり、メモリコントローラ２による処理の負担が軽い。
＜第１３実施形態＞
第１３実施形態は、第３実施形態のデータ書き込みを実現するための別の構成に関する。以下、第３実施形態と異なる特徴が主に記述される。
第１３実施形態のメモリシステム１００の構成は、第１実施形態のものと同じである。
以下の記述は、第３実施形態のデータ書き込みの種々の具体例のうち、図２４に示される書き込みを実現するための構成の例に関する。以下に記述される原理を用いて、第３実施形態のデータ書き込みの他の例（例えば図２１）を実現するための構成も当業者によれば、想到されることが可能である。
＜１３．１．記憶装置の構成＞
図５７は、第１３実施形態の記憶装置中の要素および接続を示す。図５７に示されるように、各記憶装置ＭＣは、第１実施形態（図３）での要素および接続を有することに加えて、アドレス変換回路１９をさらに含む。第１３実施形態の記憶装置ＭＣは、記憶装置ＭＣｃと称される場合がある。
アドレス変換回路１９は、入出力回路１１からアドレス信号を受け取り、アドレス信号の或る部分、すなわち或る要素についてのアドレスを示す部分を、予め定められた規則に則って別のアドレスに変換する。アドレス変換回路１９は、変換の対象の部分以外は、そのまま出力する。アドレス変換回路１９の出力は、シーケンサ１２、ロウデコーダ１７、およびセンスアンプ１６などの要素に供給される。
図５８は、第１３実施形態のアドレス変換回路１９中の要素および接続を示す。図５８に示されるように、アドレス変換回路１９は、セレクタＳ１１、Ｓ１２、Ｓ１３、およびＳ１４を含む。
セレクタＳ１１からＳ１４の各々は、第１入力ノード、第２入力ノード、第３入力ノード、第４入力ノード、および制御入力ノード、および出力ノードを有する。第１入力ノードから第４入力ノードは、それぞれ、２ビットの値と関連付けられている。第１入力ノードは「１０」と関連付けられている。第２入力ノードは「１１」と関連付けられている。第３入力ノードは「００」と関連付けられている。第４入力ノードは「０１」と関連付けられている。以下、第１入力ノードは「１０」入力ノードと称され、第２入力ノードは「１１」入力ノードと称され、第３入力ノードは「００」入力ノードと称され、第４入力ノードは「０１」入力ノードと称される場合がある。
セレクタＳ１１からＳ１４の各々は、制御入力ノードにおいて、信号ＣＨＩＰ＿ＡＤＤ＜１：０＞を受け取る。信号ＣＨＩＰ＿ＡＤＤ＜１：０＞は、アドレス変換回路１９が含まれる記憶装置ＭＣのＩＤに基づく値を有する。例えば、記憶装置ＭＣ０では信号ＣＨＩＰ＿ＡＤＤ＜０：１＞は値“００”を有し、記憶装置ＭＣ１では信号ＣＨＩＰ＿ＡＤＤ＜０：１＞は値“０１”を有し、記憶装置ＭＣ２では信号ＣＨＩＰ＿ＡＤＤ＜０：１＞は値“１０”を有し、記憶装置ＭＣ３では信号ＣＨＩＰ＿ＡＤＤ＜０：１＞は値“１１”を有する。
セレクタＳ１１は、「１０」入力ノードにおいて信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅを受け取る。
セレクタＳ１１は、「１１」入力ノードにおいて信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅを受け取る。信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅは、例えば入出力回路１１から供給され、ミドルページを指定するコマンド０２ｈが記憶装置ＭＣによって受け取られるとアサートされる。信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅは、コマンド０２ｈに後続する、すなわちコマンド０２ｈと関連付けられているコマンドセットにより指示される処理の対象のページをシーケンサ１２に通知する信号を生成するために使用される。すなわち、コマンド０２ｈが受信されると、当該コマンド０２ｈと関連付けられているコマンドセットの対象のページを指定する信号が生成され、生成された信号がシーケンサ１２に供給される。
セレクタＳ１１は、「００」入力ノードにおいて信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを受け取る。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは、例えば入出力回路１１から供給され、アッパーページを指定するコマンド０３ｈが記憶装置ＭＣによって受け取られるとアサートされる。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは、コマンド０３ｈに後続する、すなわちコマンド０３ｈと関連付けられているコマンドセットにより指示される処理の対象のページをシーケンサ１２に通知する信号を生成するために使用される。すなわち、コマンド０３ｈが受信されると、当該コマンド０３ｈと関連付けられているコマンドセットの対象のページを指定する信号が生成され、生成された信号がシーケンサ１２に供給される。
セレクタＳ１１は、「０１」入力ノードにおいて信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅを受け取る。信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅは、例えば入出力回路１１から供給され、トップページを指定するコマンド０４ｈが記憶装置ＭＣによって受け取られるとアサートされる。信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅは、コマンド０４ｈに後続する、すなわちコマンド０４ｈと関連付けられているコマンドセットにより指示される処理の対象のページをシーケンサ１２に通知する信号を生成するために使用される。すなわち、コマンド０４ｈが受信されると、当該コマンド０４ｈと関連付けられているコマンドセットの対象のページを指定する信号が生成され、生成された信号がシーケンサ１２に供給される。
セレクタＳ１１は、「１０」入力ノード、「１１」入力ノード、「００」入力ノード、および「０１」入力ノードのうち、制御入力ノードで受け取っている信号の値と同じ値のビット列と関連付けられた１つを、信号Ｌｏｗｅｒ＿ＳＥＬとして出力する。具体的には、セレクタＳ１１は、制御入力ノードにおいて値“１０”の信号を受け取っていると、「１０」入力ノードで受け取られている信号を出力する。セレクタＳ１１は、制御入力ノードにおいて値“１１”の信号を受け取っていると、「１１」入力ノードで受け取られている信号を出力する。セレクタＳ１１は、制御入力ノードにおいて値“００”の信号を受け取っていると、「００」入力ノードで受け取られている信号を出力する。セレクタＳ１１は、制御入力ノードにおいて値“０１”の信号を受け取っていると、「０１」入力ノードで受け取られている信号を出力する。
セレクタＳ１２は、「１０」入力ノードにおいて信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅを受け取り、「１１」入力ノードにおいて信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅを受け取り、「００」入力ノードにおいて信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅを受け取り、「０１」入力ノードにおいて信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを受け取る。セレクタＳ１２は、セレクタＳ１１と同様に、「１０」入力ノード、「１１」入力ノード、「００」入力ノード、および「０１」入力ノードのうち、制御入力ノードで受け取っている信号の値と同じ値のビット列と関連付けられた１つを、信号Ｍｉｄｄｌｅ＿ＳＥＬとして出力する。信号Ｍｉｄｄｌｅ＿ＳＥＬは、シーケンサ１２に供給され、ミドルページの指定を通知する。シーケンサ１２は、信号Ｍｉｄｄｌｅ＿ＳＥＬによって、信号Ｍｉｄｄｌｅ＿ＳＥＬの生成の元になったページ指定コマンド（０１ｈ、０２ｈ、０３ｈ、または０４ｈ）と関連付けられているコマンドセットの対象がミドルページであることを認識する。
セレクタＳ１３は、「１０」入力ノードにおいて信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを受け取り、「１１」入力ノードにおいて信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅを受け取り、「００」入力ノードにおいて信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅを受け取り、「０１」入力ノードにおいて信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅを受け取る。セレクタＳ１３は、セレクタＳ１１と同様に、「１０」入力ノード、「１１」入力ノード、「００」入力ノード、および「０１」入力ノードのうち、制御入力ノードで受け取っている信号の値と同じ値のビット列と関連付けられた１つを、信号Ｕｐｐｅｒ＿ＳＥＬとして出力する。
セレクタＳ１４は、「１０」入力ノードにおいて信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅを受け取り、「１１」入力ノードにおいて信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを受け取り、「００」入力ノードにおいて信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅを受け取り、「０１」入力ノードにおいて信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅを受け取る。セレクタＳ１４は、セレクタＳ１１と同様に、「１０」入力ノード、「１１」入力ノード、「００」入力ノード、および「０１」入力ノードのうち、制御入力ノードで受け取っている信号の値と同じ値のビット列と関連付けられた１つを、信号Ｔｏｐ＿ＳＥＬとして出力する。信号Ｔｏｐ＿ＳＥＬは、シーケンサ１２に供給され、トップページの指定を通知する。シーケンサ１２は、信号Ｔｏｐ＿ＳＥＬによって、信号Ｔｏｐ＿ＳＥＬの生成の元になったページ指定コマンド（０１ｈ、０２ｈ、０３ｈ、または０４ｈ）と関連付けられているコマンドセットの対象がトップページであることを認識する。
図５９は、第１３実施形態のアドレス変換回路１９の一状態の例を示す。特に、図５９は、記憶装置ＭＣ０中のアドレス変換回路１９について示す。図５９に示されるように、アドレス変換回路１９が記憶装置ＭＣ０中にあるため、信号ＣＨＩＰ＿ＡＤＤ＜１：０＞は、値“００”を有する（各ビットでローレベルを有する）。このため、太線にて示されるように、セレクタＳ１からＳ４の各々は、自身の「００」入力ノードを自身の出力ノードに接続している。よって、信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅを伝送する配線はセレクタＳ１３の出力ノードと接続され、信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｕｐｐｅｒ＿ＳＥＬへと変換される。信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅを伝送する配線はセレクタＳ１２の出力ノードと接続され、信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅは信号Ｍｉｄｄｌｅ＿ＳＥＬへと変換される。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅを伝送する配線はセレクタＳ１１の出力ノードと接続され、信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｌｏｗｅｒ＿ＳＥＬへと変換される。信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅを伝送する配線はセレクタＳ１４の出力ノードと接続され、信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅは信号Ｔｏｐ＿ＳＥＬへと変換される。
このような変換により、ロワーページを指定するコマンド０１ｈが記憶装置ＭＣ０によって受け取られると、コマンド０１ｈに後続するコマンドセットの対象はアッパーページであることがシーケンサ１２に通知される。アッパーページを指定するコマンド０３ｈが記憶装置ＭＣ０によって受け取られると、コマンド０３ｈに後続するコマンドセットの対象はロワーページであることがシーケンサ１２に通知される。
一方、ミドルページを指定するコマンド０２ｈが記憶装置ＭＣ０によって受け取られると、コマンド０２ｈに後続するコマンドセットの対象はミドルページであることがシーケンサ１２に通知される。トップページを指定するコマンド０４ｈが記憶装置ＭＣ０によって受け取られると、コマンド０４ｈに後続するコマンドセットの対象はトップページであることがシーケンサ１２に通知される。
記憶装置ＭＣ１、ＭＣ２、およびＭＣ３のアドレス変換回路１９では、記憶装置ＭＣ０のアドレス変換回路１９での原理と同じ原理により、記憶装置ＭＣ０のアドレス変換回路１９とは違った形で変換が行われる。
記憶装置ＭＣ１のアドレス変換回路１９では、信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｔｏｐ＿ＳＥＬへと変換される。信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅは信号Ｕｐｐｅｒ＿ＳＥＬへと変換される。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｍｉｄｄｌｅ＿ＳＥＬへと変換される。信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅは信号Ｌｏｗｅｒ＿ＳＥＬへと変換される。
記憶装置ＭＣ２のアドレス変換回路１９では、信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｌｏｗｅｒ＿ＳＥＬへと変換される。信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅは信号Ｔｏｐ＿ＳＥＬへと変換される。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｕｐｐｅｒ＿ＳＥＬへと変換される。信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅは信号Ｍｉｄｄｌｅ＿ＳＥＬへと変換される。
記憶装置ＭＣ３のアドレス変換回路１９では、信号Ｌｏｗｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｍｉｄｄｌｅ＿ＳＥＬへと変換される。信号Ｍｉｄｄｌｅ＿ＳＥＬ＿ｐｒｅは信号Ｌｏｗｅｒ＿ＳＥＬへと変換される。信号Ｕｐｐｅｒ＿ＳＥＬ＿ｐｒｅは信号Ｔｏｐ＿ＳＥＬへと変換される。信号Ｔｏｐ＿ＳＥＬ＿ｐｒｅは信号Ｕｐｐｅｒ＿ＳＥＬへと変換される。
＜１３．２．データ書き込み＞
図６０および図６１は、第１３実施形態のメモリシステム１００での書き込みを行うための入出力信号ＤＱの流れを示す。図６１は、図６０に後続する状態を示す。
メモリコントローラ２は、図６０および図６１に示されるように記憶装置ＭＣ０からＭＣ３にデータを書き込むために、図６０および図６１に示されるように、コマンドセットおよびページデータＰＧ０からＰＧ１５を記憶装置ＭＣ０からＭＣ３に送信する。
まず、メモリコントローラ２は、ページデータＰＧ０の書き込みを指示するために、記憶装置ＭＣ０に向けて、ページデータＰＧ０と、ページデータＰＧ０を或る選択セルユニットＣＵｓ０ｗのロワーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ０ｗを指定するアドレスＡｄｄ、ページデータＰＧ０、およびコマンド１Ａｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ０が記憶装置ＭＣ０により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、アッパーページの指定に変換される。よって、シーケンサ１２は、ページデータＰＧ０を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに書き込む指示を認識する。
メモリコントローラ２は、ページデータＰＧ１の書き込みを指示するために、記憶装置ＭＣ１に向けて、ページデータＰＧ１と、ページデータＰＧ１を或る選択セルユニットＣＵｓ１ｗのロワーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ１ｗを指定するアドレスＡｄｄ、ページデータＰＧ１、およびコマンド１Ａｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ１が記憶装置ＭＣ１により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、トップページの指定に変換される。よって、シーケンサ１２は、ページデータＰＧ１を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのトップページに書き込む指示を認識する。
メモリコントローラ２は、ページデータＰＧ２の書き込みを指示するために、記憶装置ＭＣ２に向けて、ページデータＰＧ２と、ページデータＰＧ２を選択セルユニットＣＵｓ２ｗのロワーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ２ｗを指定するアドレスＡｄｄ、ページデータＰＧ２、およびコマンド１Ａｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ２が記憶装置ＭＣ２により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、ロワーページの指定として通知される。よって、シーケンサ１２は、ページデータＰＧ２を記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのロワーページに書き込む指示を認識する。
メモリコントローラ２は、ページデータＰＧ３の書き込みを指示するために、記憶装置ＭＣ３に向けて、ページデータＰＧ３と、ページデータＰＧ３を或る選択セルユニットＣＵｓ３ｗのロワーページに書き込むことを指示するコマンドセットを送信する。そのために、例えば、メモリコントローラ２は、コマンド０１ｈ、コマンド８０ｈ、選択セルユニットＣＵｓ３ｗを指定するアドレスＡｄｄ、ページデータＰＧ３、およびコマンド１Ａｈを、この順で送信する。これらのコマンドセットおよびページデータＰＧ３が記憶装置ＭＣ３により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、ミドルページの指定に変換される。よって、シーケンサ１２は、ページデータＰＧ３を記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのミドルページに書き込む指示を認識する。
以下、同様にして、ページデータＰＧ４からＰＧ１５の書き込みのための指示がメモリコントローラ２によって行われる。ページデータＰＧ４からＰＧ７の書き込みのためのコマンドセットは、コマンド０２ｈ、コマンド８０ｈ、アドレスＡｄｄ、ページデータＰＧ、およびコマンド１Ａｈを含む。コマンド０２ｈによるミドルページの指定は、記憶装置ＭＣ１では、アドレス変換回路１９によって、アッパーページの指定に変換される。コマンド０２ｈによるミドルページの指定は、記憶装置ＭＣ２では、アドレス変換回路１９によって、トップページの指定に変換される。コマンド０２ｈによるミドルページの指定は、記憶装置ＭＣ３では、アドレス変換回路１９によって、ロワーページの指定に変換される。コマンド０２ｈによるミドルページの指定は、記憶装置ＭＣ０では、ミドルページの指定を維持する。
ページデータＰＧ８からＰＧ１１の書き込みのためのコマンドセットは、コマンド０３ｈ、コマンド８０ｈ、アドレスＡｄｄ、ページデータＰＧ、およびコマンド１Ａｈを含む。コマンド０３ｈによるアッパーページの指定は、記憶装置ＭＣ２では、アッパーページの指定を維持する。コマンド０３ｈによるアッパーページの指定は、記憶装置ＭＣ３では、アドレス変換回路１９によって、トップページの指定に変換される。コマンド０３ｈによるアッパーページの指定は、記憶装置ＭＣ０では、アドレス変換回路１９によって、ロワーページの指定に変換される。コマンド０３ｈによるアッパーページの指定は、記憶装置ＭＣ１では、アドレス変換回路１９によって、ミドルページの指定に変換される。
ページデータＰＧ１２からＰＧ１５の書き込みのためのコマンドセットは、コマンド０４ｈ、コマンド８０ｈ、アドレスＡｄｄ、ページデータＰＧ、およびコマンド１０ｈを含む。コマンド０４ｈによるトップページの指定は、記憶装置ＭＣ３では、アドレス変換回路１９によって、アッパーページの指定に変換される。コマンド０４ｈによるトップページの指定は、記憶装置ＭＣ０では、トップページの指定を維持する。コマンド０４ｈによるトップページの指定は、記憶装置ＭＣ１では、アドレス変換回路１９によって、ロワーページの指定に変換される。コマンド０４ｈによるトップページの指定は、記憶装置ＭＣ２では、アドレス変換回路１９によって、ミドルページの指定に変換される。
図６０および図６１のようなコマンドの送信は、メモリコントローラ２がページデータＰＧ０からＰＧ１５を、図６２に示されるように書き込んだものと認識していることを意味する。すなわち、メモリコントローラ２は、ページデータＰＧ０を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのロワーページに、ページデータＰＧ１を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのロワーページに、ページデータＰＧ２を記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのロワーページに、ページデータＰＧ３を記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのロワーページに書き込んだものと認識している。
メモリコントローラ２は、ページデータＰＧ４を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのミドルページに、ページデータＰＧ５を記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのミドルページに、ページデータＰＧ６を記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのミドルページに、ページデータＰＧ７を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのミドルページに書き込んだものと認識している。
メモリコントローラ２は、ページデータＰＧ８を記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのアッパーページに、ページデータＰＧ９を記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのアッパーページに、ページデータＰＧ１０を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのアッパーページに、ページデータＰＧ１１を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのアッパーページに書き込んだものと認識している。
メモリコントローラ２は、ページデータＰＧ１２を記憶装置ＭＣ３の選択セルユニットＣＵｓ３ｗのトップページに、ページデータＰＧ１３を記憶装置ＭＣ０の選択セルユニットＣＵｓ０ｗのトップページに、ページデータＰＧ１４を記憶装置ＭＣ１の選択セルユニットＣＵｓ１ｗのトップページに、ページデータＰＧ１５を記憶装置ＭＣ２の選択セルユニットＣＵｓ２ｗのトップページに書き込んだものと認識している。アドレス変換テーブル２２１もそのようなページデータＰＧと物理アドレスの対応を示している。
一方、図６０および図６１のようなコマンドおよびページデータＰＧの送信によって、ページデータＰＧ０からＰＧ１５は、記憶装置ＭＣ０からＭＣ３において実際には図２４に示されるように書き込まれる。
＜１３．３．データリード＞
図６３および図６４は、第１３実施形態のメモリシステム１００でのデータリードの間の入出力信号ＤＱの流れを時間に沿って示す。図６４は、図６３に後続する状態を示す。メモリコントローラ２は、ページデータＰＧ０からＰＧ１５が書き込まれている位置を図２４のように認識していることに留意されたい。
図６３および図６４に示されるように、メモリコントローラ２は、ページデータＰＧ０からＰＧ３を並行してリードする。そのために、まず、メモリコントローラ２は、記憶装置ＭＣ０に向けて、選択セルユニットＣＵｓ０ｗのロワーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットがＭＣ０により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、アッパーページの指定に変換される。よって、記憶装置ＭＣ０は、選択セルユニットＣＵｓ０ｗのアッパーページに保持されているページデータＰＧ０を取得する。
メモリコントローラ２は、記憶装置ＭＣ１に向けて、選択セルユニットＣＵｓ１ｗのロワーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットがＭＣ１により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、トップページの指定に変換される。よって、記憶装置ＭＣ１は、選択セルユニットＣＵｓ１ｗのトップページに保持されているページデータＰＧ１を取得する。
メモリコントローラ２は、記憶装置ＭＣ２に向けて、選択セルユニットＣＵｓ２ｗのロワーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットがＭＣ２により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、ロワーページの指定に維持される。よって、記憶装置ＭＣ２は、選択セルユニットＣＵｓ２ｗのロワーページに保持されているページデータＰＧ２を取得する。
メモリコントローラ２は、記憶装置ＭＣ３に向けて、選択セルユニットＣＵｓ３ｗのロワーページからのデータリードを指示するコマンドセットを送信する。このコマンドセットがＭＣ３により受け取られると、コマンド０１ｈによるロワーページの指定は、アドレス変換回路１９によって、ミドルページの指定に変換される。よって、記憶装置ＭＣ３は、選択セルユニットＣＵｓ３ｗのミドルページに保持されているページデータＰＧ３を取得する。
以下、同様にして、ページデータＰＧ４からＰＧ１５のリードのための指示がメモリコントローラ２によって行われる。ページデータＰＧ４からＰＧ７のリードのためのコマンドセットは、コマンド０２ｈ、コマンド００ｈ、アドレスＡｄｄ、およびコマンド３０ｈを含む。コマンド０２ｈによるミドルページの指定は、データ書き込みについて記述されたように変換される。このため、記憶装置ＭＣ１でのアッパーページリード、記憶装置ＭＣ２でのトップページリード、記憶装置ＭＣ３でのロワーページリード、記憶装置ＭＣ０でのミドルページリードが行われる。この結果、ページデータＰＧ４からＰＧ７が取得される。
ページデータＰＧ８からＰＧ１１のリードのためのコマンドセットは、コマンド０３ｈ、コマンド００ｈ、アドレスＡｄｄ、およびコマンド３０ｈを含む。コマンド０３ｈによるアッパーページの指定は、データ書き込みについて記述されたように変換される。このため、記憶装置ＭＣ２でのアッパーページリード、記憶装置ＭＣ３でのトップページリード、記憶装置ＭＣ０でのロワーページリード、記憶装置ＭＣ１でのミドルページリードが行われる。この結果、ページデータＰＧ８からＰＧ１１が取得される。
ページデータＰＧ１２からＰＧ１５のリードのためのコマンドセットは、コマンド０４ｈ、コマンド００ｈ、アドレスＡｄｄ、およびコマンド３０ｈを含む。コマンド０４ｈによるトップページの指定は、データ書き込みについて記述されたように変換される。このため、記憶装置ＭＣ３でのアッパーページリード、記憶装置ＭＣ０でのトップページリード、記憶装置ＭＣ１でのロワーページリード、記憶装置ＭＣ２でのミドルページリードが行われる。この結果、ページデータＰＧ１２からＰＧ１５として書き込まれたデータが取得される。
＜１３．４．利点＞
第１３実施形態が使用されない場合、第１３実施形態の図２４のようなページデータＰＧの書き込みのためには、一般に、図６５のようなシーケンスでのコマンドセットおよびページデータの送信が必要である。すなわち、ページデータＰＧが実際に書き込まれるべき記憶装置ＭＣおよびページが指定される。例えば、ページデータＰＧ０を書き込むためのコマンドセットは記憶装置ＭＣ０のアッパーページを指定し、ページデータＰＧ１を書き込むためのコマンドセットは記憶装置ＭＣ１のトップページを指定し、ページデータＰＧ２を書き込むためのコマンドセットは記憶装置ＭＣ２のロワーページを指定し、ページデータＰＧ３を書き込むためのコマンドセットは記憶装置ＭＣ３のミドルページを指定する。しかしながら、このようなシーケンスでは、例えば、記憶装置ＭＣ０からＭＣ３のロワーページへのデータ書き込み、記憶装置ＭＣ０からＭＣ３のミドルページへのデータ書き込み、記憶装置ＭＣ０からＭＣ３のアッパーページへのデータ書き込み、記憶装置ＭＣ０からＭＣ３のトップページへのデータ書き込みといったように順序良く並んでいないなど、規則性が低い。
第１３実施形態によれば、第３実施形態のようなデータセットの書き込みのためのコマンドセットの送信は、規則性が高い。すなわち、例えば、ロワーページを指定する全てのデータの書き込み、ミドルページを指定する全てのデータの書き込み、アッパーページを指定する全てのデータの書き込み、トップページを指定する全てのデータの書き込みという順序が可能である。このようなコマンドの送信であっても、第３実施形態のように、データが書き込まれる。このため、メモリコントローラ２によるデータ書き込みの指示が単純であり、メモリコントローラ２による処理の負担が軽い。
＜変形例＞
第１２および第１３実施形態のような、アドレス変換回路１８または１９による指定ページの変換は、第３および第１１実施形態以外にも適用されることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＭＣ…記憶装置、２…メモリコントローラ、２００…ホスト装置、１００…メモリシステム、２１…ホストインターフェイス、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインターフェイス、２６…誤り訂正回路、２１１…データマネージャ、２２１…アドレス変換テーブル２２１…リードコントローラ、２１３…書き込みコントローラ、
ＰＢ０、ＰＢ１…プレーン、１１…入出力回路１１…シーケンサ、１３…メモリセルアレイ、１４…電位生成回路、１５…ドライバ、１６…センスアンプ、１７…ロウデコーダ、ＭＡ…記憶領域ユニット。

Claims (16)

  1. 各々がｊ（ｊは２以上の自然数）ビットのデータを保持できるｎ（ｎは２以上の自然数）個のメモリセルと、
    論理アドレスが連続するｎ×ｊ個のデータのうちの第１データから第ｎデータの各々の１ビットを前記ｎ個のメモリセルに１つずつ書き込むように構成されたコントローラと、
    を備えるメモリシステムであって、
    前記ｎ×ｊ個のデータの各々は、前記メモリシステムへのデータの１回の書込み指示による書込み対象のサイズを有し、
    前記第１データは前記ｎ×ｊ個のデータの中で最小の論理アドレスを有し、
    前記第１データから前記第ｎデータはこの順で昇順に連続する論理アドレスを有し、
    前記コントローラは、
    前記第１データから前記第ｎデータのうちの１つの１ビットを前記ｊビットのうちの第１ビットに書き込み、前記第１データから前記第ｎデータのうちの前記１つを除くデータのうちの１つの１ビットを前記ｊビットのうちの第２ビットに書き込むように構成されている、
    メモリシステム。
  2. 前記第１ビットは、前記ｊビットのそれぞれのデータをリードするための複数の回数のうちで最小の回数の電圧を前記ｎ個のメモリセルの１つに印加することによりデータをリードされ、
    前記第２ビットは、前記最小の回数以上の回数の電圧を前記ｎ個のメモリセルの１つに印加することによりデータをリードされる、
    請求項１に記載のメモリシステム。
  3. 前記ｎ個のメモリセルは、複数の選択トランジスタの１つを介して複数のビット線の１つと接続されており、
    前記複数の選択トランジスタは、ゲートにおいて、複数の配線の各々に１つずつ接続されている、
    請求項１に記載のメモリシステム。
  4. 前記コントローラは、
    前記第１データから前記第ｎデータのうちの前記１つを除くｎ－１個のデータの各々の１ビットを前記第ｊビットのうちの前記第１ビットと異なるビットに書き込むように構成されている、
    請求項１に記載のメモリシステム。
  5. 前記メモリシステムはｎ個の記憶装置をさらに備え、
    前記ｎ個の記憶装置の各々は、前記ｎ個のメモリセルを１つずつ含む、
    請求項１に記載のメモリシステム。
  6. 前記メモリシステムは、ｎ／２個の記憶装置をさらに備え、
    前記ｎ／２個の記憶装置の各々は、前記ｎ個のメモリセルのうちのｎ／２個のメモリセルの組を１つずつ含む、
    請求項１に記載のメモリシステム。
  7. 前記ｎ個のメモリセルの各々に１つずつ接続されたｎ個のワード線と、
    前記ｎ個のワード線の各々に１つずつ接続されたｎ個の電位生成回路と、
    をさらに備え、
    前記ｎ個の電位生成回路は、互いに独立したタイミングで独立した大きさの電位を出力するように構成されている、
    請求項１に記載のメモリシステム。
  8. 前記コントローラは、
    前記第１データの前記１ビットをリードする指示を送信し、
    前記第１データの前記１ビットをリードする指示に続けて、第２データの１ビットをリードする指示を送信する、
    ように構成されている、
    請求項１に記載のメモリシステム。
  9. ｎは４であり、
    ｊは４であり、
    前記第１ビットは、前記４個のメモリセルのうちの１つと接続されたワード線への相違する３つの電圧の印加によりリードされるビットであり、
    前記第２ビットは、前記４個のメモリセルのうちの１つと接続されたワード線への相違する４つ以上の電圧の印加によりリードされるビットである、
    請求項１に記載のメモリシステム。
  10. ｎは４であり、
    ｊは４であり、
    前記第１ビットは、前記３個のメモリセルのうちの１つと接続されたワード線への１つの電圧の印加によりリードされるビットであり、
    前記第２ビットは、前記３個のメモリセルのうちの１つと接続されたワード線への相違する２つ以上の電圧の印加によりリードされるビットである、
    請求項１に記載のメモリシステム。
  11. ｎは３であり、
    ｊは３であり、
    前記第１ビットは、前記３個のメモリセルのうちの１つと接続されたワード線への１つの電圧の印加によりリードされるビットであり、
    前記第２ビットは、前記３個のメモリセルのうちの１つと接続されたワード線への相違する２つ以上の電圧の印加によりリードされるビットである、
    請求項１に記載のメモリシステム。
  12. ｎは３であり、
    ｊは３であり、
    前記第１ビットは、前記３個のメモリセルのうちの１つと接続されたワード線への２つの電圧の印加によりリードされるビットであり、
    前記第２ビットは、前記３個のメモリセルのうちの１つと接続されたワード線への相違する３つ以上の電圧の印加によりリードされるビットである、
    請求項１に記載のメモリシステム。
  13. ｎは２であり、
    ｊは２であり、
    前記第１ビットは、前記２個のメモリセルのうちの１つと接続されたワード線への１つの電圧の印加によりリードされるビットであり、
    前記第２ビットは、前記２個のメモリセルのうちの１つと接続されたワード線への相違する２つ以上の電圧の印加によりリードされるビットである、
    請求項１に記載のメモリシステム。
  14. 第１ビットから第ｊ（ｊは２以上の自然数）ビットにおいてデータを保持できるメモリセルと、
    第１値を有する第１信号を受け取っている間に前記第１ビットを指定する信号を受け取ると、前記メモリセルの第２ビットを指定する信号を出力するように構成された第１回路と、
    を備える記憶装置。
  15. 前記第１回路は、前記第１値を有する前記第１信号を受け取っている間に前記メモリセルの前記第２ビットを指定する信号を受け取ると、前記メモリセルの前記第１ビットを指定する信号を出力するようにさらに構成されている、
    請求項１４に記載の記憶装置。
  16. 前記第１回路は、第２値を有する前記第１信号を受け取っている間に第３ビットを指定する信号を受け取ると、前記メモリセルの第４ビットを指定する信号を出力するようにさらに構成されている、
    請求項１４に記載の記憶装置。
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