JP2019117676A - メモリシステム - Google Patents

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Abstract

【課題】 データ転送を高速化する。【解決手段】実施形態のメモリシステムは、データＲＤを記憶するメモリセルアレイと、データＲＤの入出力のための入出力回路と、データを一時的に保持する第１のラッチ回路ＳＤＬと、第１のラッチ回路ＳＤＬと入出力回路との間の第２のラッチ回路ＸＤＬと、を含む半導体メモリと、半導体メモリの動作を制御するコントローラと、を含む。第１のラッチ回路ＳＤＬから第２のラッチ回路ＸＤＬへのデータＲＤの送信に並行して、コントローラは、第２のラッチ回路ＸＤＬからコントローラへのデータＲＤの送信を指示するコマンドＣＭＤ２，ＣＭＤ３を、半導体メモリに送信する。【選択図】 図６

Description

本発明の実施形態は、メモリシステムに関する。
ＮＡＮＤ型フラッシュメモリが、半導体メモリとして知られている。
米国特許出願公開第２０１３／００１９０５３号明細書 特開２００７−１９３９１１号公報 米国特許出願公開第２０１７／０１１０１９６号明細書
データ転送の高速化を図る。
実施形態のメモリシステムは、データを記憶するメモリセルアレイと、前記データの入出力のための入出力回路と、前記データを一時的に保持する第１のラッチ回路と、前記第１のラッチ回路と前記入出力回路との間の第２のラッチ回路と、を含む半導体メモリと、前記半導体メモリの動作を制御するコントローラと、を含み、前記第１のラッチ回路から前記第２のラッチ回路への前記データの送信に並行して、前記コントローラは、前記第２のラッチ回路から前記コントローラへの前記データの送信を指示するコマンドを、前記半導体メモリに送信する。
第１の実施形態のメモリシステムを示すブロック図。 第１の実施形態の半導体メモリを示すブロック図。 第１の実施形態の半導体メモリの内部構成を示す等価回路図。 第１の実施形態の半導体メモリの内部構成を示すブロック図。 第１の実施形態の半導体メモリの内部構成を示す等価回路図。 第１の実施形態のメモリシステムの動作例を示すタイミングチャート。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第２の実施形態のメモリシステムの動作例を示すタイミングチャート。 第３の実施形態のメモリシステムの動作例を示すタイミングチャート。 実施形態のメモリシステムの変形例を説明するための模式図。
図１乃至図１２を参照して、実施形態のメモリシステム及び半導体メモリについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図９を参照して、第１の実施形態のメモリシステム及び半導体メモリについて、説明する。
（ａ） 構成例
図１乃至図５を参照して、第１の実施形態のメモリシステム及び半導体メモリの構成例について、説明する。
図１は、実施形態のメモリシステムを説明するためのブロック図である。
図１に示されるように、メモリシステム１は、半導体メモリ１００及びコントローラ２００を含む。
例えば、半導体メモリ１００は、ＮＡＮＤ型フラッシュメモリである。
ＮＡＮＤ型フラッシュメモリ１００は、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００は、ＮＡＮＤバスによってコントローラ２００と接続される。ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００からのコマンド（指示）に基づいて動作する。
ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００と、例えば、８ビットの信号ＤＱ０〜ＤＱ７（以下、信号ＤＱ０〜ＤＱ７が区別されない場合、単に信号ＤＱ、または信号ＤＱ［７：０］と表記される）の送受信を行う。信号ＤＱ０〜ＤＱ７において、例えば、データ、アドレス、及びコマンドが含まれる。
ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。ＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００に、レディ／ビジー信号Ｒ／Ｂｎを送信する。
チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号である。チップイネーブル信号ＣＥｎは、例えば、Ｌｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。コマンドラッチイネーブル信号ＣＬＥは、例えば、Ｈｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、例えば、“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１００内へ取り込むための信号である。ライトイネーブル信号ＷＥｎは、コントローラ２００からのコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。これによって、ライトイネーブル信号ＷＥｎがトグルされる度に、信号ＤＱがＮＡＮＤ型フラッシュメモリ１００に取り込まれる。リードイネーブル信号ＲＥｎは、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。これによって、ＮＡＮＤ型フラッシュメモリ１００は、トグルされるリードイネーブル信号ＲＥｎに基づいて、コントローラ２００に信号ＤＱを出力する。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるかレディ状態であるか（コントローラ２００からのコマンドを受信不可能な状態か可能な状態か）を示す信号である。例えばＮＡＮＤ型フラッシュメモリ１００がビジー状態の際に、レディ／ビジー信号Ｒ／Ｂｎの信号レベルは、“Ｌ”レベルに設定される。
コントローラ２００は、ホストデバイス２からの要求に応答して、ＮＡＮＤ型フラッシュメモリ１００に対してデータの読み出し、書き込み、消去等を指示する。コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
コントローラ２００は、ホストインターフェイス回路５１０、内蔵メモリ（ＲＡＭ）５２０、プロセッサ（ＣＰＵ）５３０、バッファメモリ５４０、ＮＡＮＤインターフェイス回路５５０、及びＥＣＣ回路５６０などを含む。
ホストインターフェイス回路５１０は、コントローラバスを介してホストデバイス２と接続される。ホストインターフェイス回路５１０は、ホストデバイス２との通信を司る。ホストインターフェイス回路５１０は、プロセッサ５３０及びバッファメモリ５４０に、ホストデバイス２から受信した要求及びデータを転送する。また、ホストインターフェイス回路５１０は、プロセッサ５３０の指示に応答して、バッファメモリ５４０内のデータをホストデバイス２へ転送する。
ＮＡＮＤインターフェイス回路５５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続される。ＮＡＮＤインターフェイス回路５５０は、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。ＮＡＮＤインターフェイス回路５５０は、ＮＡＮＤ型フラッシュメモリ１００にプロセッサ５３０から受信したコマンドを転送する。ＮＡＮＤインターフェイス回路５５０は、書き込み時に、ＮＡＮＤ型フラッシュメモリ１００に、バッファメモリ５４０内の書き込みデータを転送する。ＮＡＮＤインターフェイス回路５５０は、読み出し時に、バッファメモリ５４０に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを転送する。
プロセッサ５３０は、コントローラ２００全体の動作を制御する。プロセッサ５３０は、ホストデバイス２のコマンドに応じて、各種のコマンドを発行する。プロセッサ５３０は、コマンドを、ＮＡＮＤ型フラッシュメモリ１００に送信する。例えば、プロセッサ５３０は、ホストデバイス２から書き込み要求を受信した際に、受信した書き込みコマンドに応答して、ＮＡＮＤ型フラッシュメモリ１００に書き込みコマンドを送信する。読み出し及び消去の際もこれと同様に、プロセッサ５３０は、ホストデバイス２からの要求に対応したコマンドを、ＮＡＮＤ型フラッシュメモリ１００に送信する。プロセッサ５３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。プロセッサ５３０は、各種の演算を実行する。例えば、プロセッサ５３０は、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路５６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。
内蔵メモリ５２０は、例えば、ＤＲＡＭ等の半導体メモリである。内蔵メモリ５２０は、プロセッサ５３０の作業領域として使用される。内蔵メモリ５２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
バッファメモリ５４０は、コントローラ２００とフラッシュメモリとの間で送受信されるデータ、コントローラ２００とホストデバイス２との間で送受信されるデータ、及び、コントローラ２００内で生成されるデータを、一時的に保持する。バッファメモリ５４０は、例えば、ＳＲＡＭである。
コントローラ２００及びＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせによりストレージデバイスを構成してもよい。例えば、ストレージデバイスは、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等である。
ホストデバイス２は、ＮＡＮＤ型フラッシュメモリ１００に対するデータの書き込み、読み出し及び消去を、コントローラ２００に要求する。
尚、メモリシステム１は、ホストデバイス２を含んでもよい。
図２は、実施形態のフラッシュメモリを説明するためのブロック図である。
図２に示されるように、ＮＡＮＤ型フラッシュメモリ１００は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧生成回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２などを含む。
入出力回路１０は、コントローラ２００との信号ＤＱの入出力を制御する。入出力回路１０は、入力回路と出力回路を含む。
入力回路は、コントローラ２００から受信したデータＤＡＴ（書き込みデータＷＤ）を、データレジスタ２１に送信する。入力回路は、受信したアドレスＡＤＤをアドレスレジスタ１３に送信する。入力回路は、受信したコマンドＣＭＤをコマンドレジスタ１４に送信する。
出力回路は、ステータスレジスタ１２から受信したステータス情報ＳＴＳを、コントローラ２００に送信する。出力回路は、データレジスタ２１から受信したデータＤＡＴ（読み出しデータＲＤ）を、コントローラ２００に送信する。出力回路は、アドレスレジスタ１３から受信したアドレスＡＤＤをコントローラ２００に送信する。
入出力回路１０とデータレジスタ２１とは、データバスを介して接続される。例えば、データバスは、信号ＤＱ０〜ＤＱ７に対応する８つのデータ線ＩＯ０〜ＩＯ７を含む。なお、データ線ＩＯの本数は、８つに限定されず、任意に設定可能である。
ロジック制御回路１１は、コントローラ２００から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。ロジック制御回路１１は、受信した信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えば、データの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に保持する。ステータス情報ＳＴＳによって、コントローラ２００に動作が正常に終了したか否かが、通知される。
アドレスレジスタ１３は、入出力回路１０を介してコントローラ２００から受信したアドレスＡＤＤを一時的に保持する。アドレスレジスタ１３は、ロウアドレスＲＡをロウデコーダ１９へ転送し、カラムアドレスＣＡをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、入出力回路１０を介してコントローラ２００から受信したコマンドＣＭＤを一時的に保持する。コマンドレジスタ１４は、受信したコマンドＣＭＤを、シーケンサ１５に転送する。
シーケンサ１５は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。シーケンサ１５は、コマンドレジスタ１４が保持するコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧生成回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御する。これによって、シーケンサ１５は、書き込み動作、読み出し動作、及び消去動作等を実行する。
例えば、クロック信号ＣＬＫが、シーケンサ１５に供給される。クロック信号ＣＬＫは、コントローラ２００から供給される、又は、コントローラ２００からの別のクロック信号に基づいて生成される。
本実施形態のＮＡＮＤ型フラッシュメモリ１００において、シーケンサ１５は、カウント回路（カウンタ）１５９を有する。
カウント回路１５９は、コンディション信号ＳＸに基づいて、活性化される。活性化されたカウント回路１５９は、クロック信号ＣＬＫに基づいて、カウント処理を実行する。シーケンサ１５は、カウント処理によるカウント数に応じて、レディ／ビジー回路１６を制御する。これによって、レディ／ビジー信号Ｒ／Ｂｎの信号レベルが、制御される。
コンディション信号ＳＸは、シーケンサ１５によって生成及び制御される信号である。コンディション信号ＳＸの信号レベルは、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０及びデータレジスタ２１などの動作状況に応じて、制御される。
レディ／ビジー回路１６は、フラッシュメモリ１００の動作状況に応じたシーケンサ１５の制御によって、レディ／ビジー信号Ｒ／Ｂｎの信号レベルを制御する。レディ／ビジー回路１６は、レディ／ビジー信号Ｒ／Ｂｎをコントローラ２００に送信する。
電圧生成回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を生成する。電圧生成回路１７は、この生成した電圧を、例えば、メモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧生成回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルに印加する。
メモリセルアレイ１８は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫ（Ｌ−１））（Ｌは２以上の整数）を含む。各ブロックＢＬＫは、ロウ及びカラムに対応付けられた不揮発性メモリセル（以下では、メモリセルトランジスタとも表記する）を含む。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３，…）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。
なお、メモリセルアレイ１８内のブロックＢＬＫの数及びブロックＢＬＫ内のストリングユニットＳＵの数は、任意である。
メモリセルアレイ１８の構造は、メモリセルが２次元に配列された２次元構造でもよいし、メモリセルが３次元に配列された３次元構造でもよい。
メモリセルアレイ１８の詳細は、後述される。
ロウデコーダ１９は、ロウアドレスＲＡをデコードする。ロウデコーダ１９は、デコード結果に基づき、ブロックＢＬＫのいずれか及びストリングユニットＳＵのいずれかを選択する。ロウデコーダ１９は、動作のための電圧を、ブロックＢＬＫに印加する。
センスアンプ２０は、読み出し動作のときに、メモリセルアレイ１８から読み出されたデータをセンスする。センスアンプ２０は、読み出しデータＲＤをデータレジスタ２１に送信する。センスアンプ２０は、書き込み動作のときに、書き込みデータＷＤをメモリセルアレイ１８に送信する。
例えば、センスアンプ２０は、複数のセンスアンプユニットＳＡＵを含む。センスアンプ２０の構成は、後述される。
データレジスタ２１は、複数のラッチ回路を含む。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。例えば、書き込み動作において、データレジスタ２１は、入出力回路１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプ２０に送信する。例えば、読み出し動作において、データレジスタ２１は、センスアンプ２０から受信した読み出しデータＲＤを一時的に保持し、入出力回路１０に送信する。
カラムデコーダ２２は、カラムアドレスＣＡをデコードする。カラムデコーダ２２は、デコード結果に応じてデータレジスタ２１内のラッチ回路を選択する。
ＮＡＮＤ型フラッシュメモリ１００は、プレーンＰＬＮとよばれる制御単位を含む場合がある。１つのプレーンＰＬＮは、例えば、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、カラムデコーダ２２を含む。
図２の例において、ＮＡＮＤ型フラッシュメモリ１００は、１つのプレーンＰＬＮを含む。但し、ＮＡＮＤ型フラッシュメモリ１００は、２以上のプレーンＰＬＮを含んでもよい。ＮＡＮＤ型フラッシュメモリ１００が複数のプレーンＰＬＮを有する場合、各プレーンＰＬＮは、シーケンサ１５の制御によって、異なるタイミングで、異なる動作を実行できる。
＜メモリセルアレイ＞
図３は、実施形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイの一例を説明するための等価回路図である。
図３の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図３に示されるように、ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。ＮＡＮＤストリングＳＲの各々は、例えば、８つのメモリセルＭＴ０〜ＭＴ７、及び、２つのセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。以下において、メモリセルＭＴ０〜ＭＴ７を区別しない場合、メモリセルＭＴと表記する。ＮＡＮＤストリングＳＲ内のメモリセルＭＴの個数は、８つに限られず、その数は限定されない。ＮＡＮＤストリングＳＲ内のセレクトトランジスタＳＴ１，ＳＴ２の個数は、任意であり、それぞれ１以上あればよい。
メモリセルＭＴは、制御ゲートと電荷蓄積層とを有する。これによって、メモリセルＭＴは、データを不揮発に保持する。メモリセルＭＴは、電荷蓄積層に絶縁層（例えば、窒化シリコン膜）を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層（例えば、シリコン膜）を用いたフローティングゲート型であってもよい。
複数のメモリセルＭＴは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続されている。メモリセルＭＴ０〜ＭＴ７の電流経路は、直列に接続される。メモリセルＭＴ７の電流経路の端子（例えば、ドレイン）は、セレクトトランジスタＳＴ１のソースに接続される。メモリセルＭＴ０の電流経路の端子（例えば、ソース）は、セレクトトランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々におけるセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。これと同様に、ストリングユニットＳＵ０〜ＳＵ３の各々におけるセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。以下において、セレクトゲート線ＳＧＤ０〜ＳＧＤ３が区別されない場合、セレクトゲート線ＳＧＤ０〜ＳＧＤ３は、セレクトゲート線ＳＧＤと表記される。セレクトゲート線ＳＧＳ０〜ＳＧＳ３が区別されない場合、セレクトゲート線ＳＧＳ０〜ＳＧＳ３は、セレクトゲート線ＳＧＳと表記される。なお、各ストリングユニットＳＵが、１つのセレクトゲート線ＳＧＳに共通に接続されてもよい。
ブロックＢＬＫ内のあるメモリセルＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。以下、ワード線ＷＬ０〜ＷＬ７が区別されない場合、ワード線ＷＬ０〜ＷＬ７は、ワード線ＷＬと表記される。
ストリングユニットＳＵ内の各ＮＡＮＤストリングＳＲのセレクトトランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１）（Ｎは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）が区別されない場合、ビット線ＢＬ０〜ＢＬ（Ｎ−１）は、ビット線ＢＬと表記される。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＳＲを共通に接続する。複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ、同一のセレクトゲート線ＳＧＤ，ＳＧＳに接続されたＮＡＮＤストリングＳＲの集合体である。
ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。メモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続されたメモリセルＭＴに対して、一括して行われる。以下、データの書き込み及び読み出しの際、一括して選択されるメモリセルＭＴの群は、メモリセルグループＭＣＧとよばれる。１つのメモリセルグループＭＣＧに書き込まれる、または読み出される１ビットのデータの集まりは、ページとよばれる。例えば、１つのメモリセルグループＭＣＧに対して、複数のページが割り付けられる。
データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。データの消去方法は、例えば、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、データの消去方法は、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、データの消去方法は、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
メモリセルアレイ１８の構成は、他の構成であっても良い。メモリセルアレイ１８の構成は、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、メモリセルアレイ１８の構成は、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
＜センスアンプ回路及びデータレジスタ＞
図４は、実施形態のフラッシュメモリのセンスアンプ及びデータレジスタの一例を説明するためのブロック図である。
センスアンプ２０は、複数のセンスアンプユニットＳＡＵを含む。複数のセンスアンプユニットＳＡＵは、各ビット線ＢＬに対応して設けられている。図４の例は、１つのビット線ＢＬに対応するセンスアンプユニットＳＡＵを示している。
図４に示されるように、センスアンプユニットＳＡＵは、センス回路２０１及び１以上のラッチ回路２０２（２０２−０，２０２−１，・・・，２０２−ｎ）などを含む。
データの書き込み時において、センス回路２０１は、ラッチ回路２０２の保持データに応じて、ビット線ＢＬの電位を制御する。
データの読み出し時において、センス回路２０１は、ビット線ＢＬの電流又は電位をセンスする。センス回路２０１は、センス結果に基づく信号を、ラッチ回路２０２に送信する。
ラッチ回路２０２は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。
センスアンプユニットＳＡＵは、例えば、メモリセルＭＴが２ビット以上のデータを保持する多値動作が実行される場合において、複数のラッチ回路２０２を含む。複数のラッチ回路２０２は、データの送受信が可能なように、バスＬＢＵＳに接続されている。ラッチ回路２０２の各々は、１ビットのデータを保持する。
例えば、複数のラッチ回路２０２のうち、ラッチ回路（ＳＤＬ）２０２−０が、センスアンプ２０とデータレジスタ２１との間のデータ転送に用いられる。
書き込み動作時において、書き込みデータＷＤ内に含まれる１ビットのデータが、データレジスタ２１からラッチ回路２０２−０に転送される。ラッチ回路２０２−０の１ビットのデータが、対応するラッチ回路２０２−１，２０２−ｎへ転送される。
読み出し動作時において、センス結果によるラッチ回路２０２−１，２０２−ｎの信号に対する計算処理によって、読み出しデータＲＤが確定される。確定された読み出しデータＲＤは、ラッチ回路２０２−０内に格納される。読み出しデータＲＤは、ラッチ回路２０２−０からデータレジスタ２１に転送される。
例えば、ラッチ回路（ＳＤＬ）２０２−０は、インバータ３０，３１、及び、電界効果トランジスタ（例えば、ｎチャネルＭＯＳトランジスタ）３２，３３を含む。
インバータ３０の入力ノードはノードＬＡＴに接続され、インバータ３０の出力ノードはノードＩＮＶに接続される。インバータ３１の入力ノードはノードＩＮＶに接続され、インバータ３１の出力ノードはノードＬＡＴに接続される。
トランジスタ３２の一端はノードＩＮＶに接続され、トランジスタ３２の他端はバスＬＢＵＳに接続される。トランジスタ３２のゲートに、制御信号ＳＴＩが入力される。トランジスタ３３の一端はノードＬＡＴに接続され、トランジスタ３３の他端はバスＬＢＵＳに接続される。トランジスタ３３のゲートに、制御信号ＳＴＬが入力される。
例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路２０２−０に保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。
制御信号ＳＴＩ，ＳＴＬの信号レベルの制御によって、ラッチ回路２０２のデータの入出力が、実行される。
ラッチ回路２０２がこのような内部構成を有することによって、ラッチ回路２０２はデジタル的な動作を実行する。
ラッチ回路２０２−１，２０２−ｎの回路構成は、ラッチ回路２０２−０の回路構成と同様のため、説明を省略する。
なお、本実施形態において、センスアンプユニットＳＡＵは、ビット線ＢＬを流れる電流をセンスする電流センス方式の回路でもよいし、ビット線ＢＬの電位をセンスする電圧センス方式の回路でもよい。
センス回路２０１の内部構成は、センスアンプユニットＳＡＵのセンス方式に応じる。それゆえ、センス回路２０１の内部構成の詳細な説明は、省略する。
データレジスタ２１は、複数のラッチ回路（ＸＤＬ）２１０を含む。ラッチ回路２１０は、各センスアンプユニットＳＡＵにそれぞれ対応して設けられている。ラッチ回路２１０は、データキャッシュ回路として用いられる。
ラッチ回路２１０は、センスアンプユニットＳＡＵから受信した読み出しデータＲＤ及び入出力回路１０から受信した書き込みデータＷＤを一時的に保持する。書き込みデータＷＤは、ラッチ回路２１０を介して、入出力回路１０からセンスアンプユニットＳＡＵに転送される。読み出しデータＲＤは、ラッチ回路２１０を介して、センスアンプユニットＳＡＵから入出力回路１０に転送される。
例えば、ラッチ回路２１０の回路構成は、ラッチ回路２０２−０の回路構成と実質的に同じである。
センスアンプユニットＳＡＵは、電界効果トランジスタ２０８を介して、ビット線ＢＬに接続される。
トランジスタ２０８は、ビット線ＢＬとセンスアンプユニットＳＡＵとの接続を制御する。トランジスタ２０８の一端（トランジスタ２０８のソース／ドレインの一方）は対応するビット線ＢＬに接続され、トランジスタ２０８の他端（トランジスタ２０８のソース／ドレインの他方）は対応する配線を介してセンスアンプユニットＳＡＵに接続される。トランジスタ２０８のゲートに、信号ＢＬＳが入力される。信号ＢＬＳは、ビット線ＢＬとセンスアンプユニットＳＡＵとの電気的接続を制御するための信号である。
トランジスタ２０８は、例えば、高耐圧ｎチャネルＭＯＳトランジスタである。
センスアンプユニットＳＡＵは、電界効果トランジスタ２０９を介して、データレジスタ２１内のラッチ回路２１０に接続される。
トランジスタ２０９は、バスＬＢＵＳとバスＤＢＵＳとを接続する。トランジスタ２０９は、センスアンプユニットＳＡＵとデータレジスタ２１内のラッチ回路２１０との接続を制御する。
トランジスタ２０９の一端は、バスＬＢＵＳに接続され、トランジスタ２０９の他端は、バスＤＢＵＳを介してラッチ回路２１０に接続される。トランジスタ２０９のゲートに、信号ＤＢＳが入力される。信号ＤＢＳは、バスＬＢＵＳとバスＤＢＵＳとの電気的接続（センスアンプユニットＳＡＵとデータレジスタ２１との電気的接続）を制御するための信号である。
トランジスタ２０９は、例えば、低耐圧ｎチャネルＭＯＳトランジスタである。
＜カウント回路＞
図５は、実施形態のフラッシュメモリのカウント回路を説明するためのブロック図である。
図５に示されるように、カウント回路１５９は、直列接続された複数のフリップフロップ回路ＦＦ（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）を含む。例えば、図５の例において、カウント回路１５９は、４つのＤ型フリップフロップ回路ＦＦを含む。なお、フリップフロップ回路ＦＦの数は、４つに限られない。任意の数のフリップフロップ回路ＦＦを用いることができる。
各フリップフロップ回路ＦＦは、２つの入力端子Ｄａ，ＣＫと２つの出力端子Ｑ，ｂＱとを有する。出力端子ｂＱの信号は、出力端子Ｑの信号の反転信号である。
４つのフリップフロップ回路ＦＦのうち、初段のフリップフロップ回路ＦＦ０において、第１の入力端子（クロック入力端子）ＣＫに、クロック信号ＣＬＫが、供給される。フリップフロップ回路ＦＦ０の第１の出力端子Ｑは、信号Ｑ１を出力する。フリップフロップ回路ＦＦ０の第２の出力端子ｂＱは、フリップフロップ回路ＦＦ０の第２の入力端子（データ入力端子）Ｄａに接続されるとともに、２段目のフリップフロップ回路ＦＦ１の入力端子ＣＫに接続される。
２段目のフリップフロップ回路ＦＦ１の出力端子Ｑは、信号Ｑ２を出力する。フリップフロップ回路ＦＦ１の出力端子ｂＱは、フリップフロップ回路ＦＦ１の入力端子Ｄａに接続されるとともに、３段目のフリップフロップ回路ＦＦ２の入力端子ＣＫに接続される。
３段目のフリップフロップ回路ＦＦ２の出力端子Ｑは、信号Ｑ３を出力する。フリップフロップ回路ＦＦ２の出力端子ｂＱは、フリップフロップ回路ＦＦ２の入力端子Ｄａに接続されるとともに、４段目のフリップフロップ回路ＦＦ３の入力端子ＣＫに接続される。
４段目のフリップフロップ回路ＦＦ３の出力端子Ｑは、信号Ｑ４を出力する。フリップフロップ回路ＦＦ３の出力端子ｂＱは、フリップフロップ回路ＦＦ３の入力端子Ｄａに接続される。
１段目のフリップフロップ回路ＦＦ０は、クロック信号ＣＬＫ（例えば、クロック信号ＣＬＫの立ち上り）に同期して、入力端子Ｄａの値を、信号Ｑ１として、出力端子Ｑから出力する。
２〜４段目のフリップフロップ回路ＦＦ１〜ＦＦ３において、前段のフリップ回路の出力端子ｂＱの信号の負論理の信号（信号Ｑと同相の信号）が、後段のフリップフロップ回路に供給される。
フリップフロップ回路ＦＦ１〜ＦＦ３は、入力端子ＣＫに供給された信号（例えば、信号の立ち上り）に同期して、入力端子Ｄａの値を、信号Ｑ２〜Ｑ４として、出力端子Ｑからそれぞれ出力する。
カウント回路１５９は、信号Ｑ１〜Ｑ４によって、４ビットのカウント値を出力する。
このように、図５の回路によって、非同期式カウント回路が形成される。
尚、カウントすべきカウント値（設定値）のビット数に応じて、カウント回路１５９を構成するフリップフロップ回路ＦＦの数は、適宜変更される。
以上のような図１〜図５の構成を、本実施形態のメモリシステム及びフラッシュメモリは、有する。
本実施形態のメモリシステムにおいて、ＮＡＮＤ型フラッシュメモリ内のデータの読み出し時において、センスアンプ２０からデータレジスタ２１に転送されたデータは、コントローラ２００からのコマンド（例えば、レジスタリードコマンド、又は、データレジスタ２１からコントローラ２００へのデータ出力コマンド）に応じて、データレジスタ２１からコントローラ２００に送信される。
コントローラ２００からのコマンドは、レディ／ビジー信号Ｒ／Ｂｎがレディ状態を示す期間（レディ／ビジー信号Ｒ／Ｂｎの信号レベルが“Ｌ”レベルである期間）において、コントローラ２００からフラッシュメモリ１００に送信される。
本実施形態のメモリシステムにおいて、ＮＡＮＤ型フラッシュメモリ１００のカウント回路１５９のカウント処理の結果に基づいて、レディ／ビジー信号Ｒ／Ｂｎの状態（信号レベル）が、制御される。
レディ／ビジー回路１６は、センスアンプ２０のラッチ回路（ＳＤＬ）２０２からデータレジスタ２１のラッチ回路（ＸＤＬ）２１０へのデータの転送中において、カウント回路１５９のカウント値がある値（設定値）に達するタイミングで、レディ／ビジー信号Ｒ／Ｂｎの状態をビジー状態からレディ状態に変える。
レディ／ビジー信号Ｒ／Ｂｎの状態をビジー状態からレディ状態に変えるタイミングは、カウント回路１５９のカウント値を調整することで、制御できる。
コントローラ２００は、レディ／ビジー信号Ｒ／Ｂｎがレディ状態に設定されると、データをコントローラ２００へ送信させるためのコマンドをＮＡＮＤ型フラッシュメモリ１００に送信する。本実施形態において、コントローラ２００が、ＮＡＮＤ型フラッシュメモリ１００に対して、コントローラ２００へデータを送信させるためのコマンドを送信するタイミングは、ＮＡＮＤ型フラッシュメモリ１００内のラッチ回路２０２，２１０間のデータ転送期間の少なくとも一部分とオーバーラップする。
本実施形態において、ラッチ回路２０２，２１０間のデータ転送の期間中に受信したコマンドに応じて、ＮＡＮＤ型フラッシュメモリ１００は、データレジスタ２１内のデータを、コントローラ２００へ送信する。
これによって、本実施形態のメモリシステムは、ラッチ回路２０２，２１０間のデータ転送が終了してからレディ／ビジー信号Ｒ／Ｂｎがレディ状態に設定される場合に比較して、コマンドの送受信タイミング及びコントローラへのデータの出力タイミングを、早くできる。
したがって、本実施形態のＮＡＮＤ型フラッシュメモリ及びそれを含むメモリシステムは、データの転送を高速化できる。
（ｂ） 動作例
図６乃至図９を参照して、本実施形態のメモリシステム及びフラッシュメモリの動作例について、説明する。なお、ここでは、図６乃至図９に加えて、本実施形態のメモリシステム及びフラッシュメモリの動作例を説明するために、図１乃至図５も適宜用いる。
図６は、本実施形態のメモリシステム及びＮＡＮＤ型フラッシュメモリの動作例を示すタイミングチャートである。図６において、時間に対する、信号ＤＱ，Ｒ／Ｂｎ，ＳＸの信号レベルの遷移、ＮＡＮＤ型フラッシュメモリの内部処理の状況、カウント値の遷移が、それぞれ示されている。
図７乃至図９のそれぞれは、メモリシステムのデータ読み出し時における、ＮＡＮＤ型フラッシュメモリ内のデータの転送の状態を模式的に示す模式図である。
以下のように、本実施形態のメモリシステム及びフラッシュメモリは、データの読み出しを実行する。
＜時刻ｔ０＞
図６に示されるように、コントローラ２００は、ホストデバイス２からの要求に応じて、データの読み出しに関するコマンドシーケンスを、フラッシュメモリ１００に送信する。
メモリセルアレイ１８内のデータの読み出しの場合、コントローラ２００は、時刻ｔ０において、以下のように、コマンドＣＭＤ０、アドレスＡＤＤ、及びコマンドＣＭＤ１のフラッシュメモリ１００への送信を開始する。
コントローラ２００は、“００ｈ”のコマンドＣＭＤ０をＮＡＮＤ型フラッシュメモリ１００に送信するとともに、コマンドラッチイネーブル信号ＣＬＥの信号レベルを“Ｈ”レベルに設定する。“００ｈ”は、メモリセルアレイ１８からのデータの読み出しの実行を通知するコマンドである。“００ｈ”は、読み出し対象のアドレスが入力されることを示す。
ＮＡＮＤ型フラッシュメモリ１００は、コマンドＣＭＤ０をコマンドレジスタ１４内に格納する。
コントローラ２００は、アドレスＡＤＤを送信すると共に、アドレスラッチイネーブル信号ＡＬＥの信号レベルを“Ｈ”レベルに設定する。アドレスＡＤＤは、データを読み出すべきページのアドレスを示す。
ＮＡＮＤ型フラッシュメモリ１００は、アドレスＡＤＤをアドレスレジスタ１３内に格納する。
例えば、アドレスＡＤＤは、２サイクル分のカラムアドレスＣＡと４サイクル分（又は、３サイクル分）のロウアドレスＲＡを含む。なお、カラムアドレスＣＡ及びロウアドレスＲＡのサイクルの数は、メモリセルアレイ１８のブロックの数、ストリングユニットの数及びビット線の数に応じて、任意に設定可能である。
コントローラ２００は、“３０ｈ”のコマンドＣＭＤ１を送信すると共に、コマンドラッチイネーブル信号ＣＬＥの信号レベルを“Ｈ”レベルに設定する。“３０ｈ”は、メモリセルアレイ１８からのデータの読み出しの実行を指示するコマンドである。
ＮＡＮＤ型フラッシュメモリ１００は、コマンドＣＭＤ１をコマンドレジスタ１４内に格納する。
＜時刻ｔ１＞
ＮＡＮＤ型フラッシュメモリ１００は、時刻ｔ１において、“００ｈ”及び“３０ｈ”のコマンドＣＭＤ０，ＣＭＤ１に応じて、メモリセルアレイ１８にアクセスし、アドレス（選択アドレス）ＡＤＤに示されるページに対するデータの読み出しを開始する。
このとき、レディ／ビジー信号Ｒ／Ｂｎの信号レベルは、“Ｌ”レベル（ビジー状態）に設定される。
フラッシュメモリ１００は、データの読み出しを開始されると、レディ／ビジー信号の信号レベルを“Ｌ”レベルに維持する。レディ／ビジー信号の信号レベルが“Ｌ”レベルに維持されている期間は、期間ＴＲと表記される。その一方で、フラッシュメモリ１００は、その内部において、選択アドレスＡＤＤに対する読み出し動作のための周知の各種の処理（内部動作）を実行する。
フラッシュメモリ１００の内部動作の一例として、電圧生成回路１７は、読み出し電圧のような、読み出し動作のための様々な電圧を生成する。ロウデコーダ１９は、選択アドレスＡＤＤのロウアドレスＲＡに基づいて、選択ブロック、選択ストリングユニット、及び、選択ワード線を活性化する。
読み出し電圧が、選択ワード線に印加される。選択ワード線に対する読み出し電圧の印加の回数及び読み出し電圧の電圧値は、読み出すページのアドレスに応じて異なりえる。
センスアンプ２０は、ビット線に発生した電流（又は、ビット線の電位）をセンスする。これによって、図７に示されるように、センスアンプ２０は、選択アドレスＡＤＤに示されるページ１８９のデータを読み出す。
各ラッチ回路２０２内に、読み出し電圧に応じたセンス結果が、保持される。
各ラッチ回路２０２内のセンス結果に対する計算処理によって、読み出しデータが、確定される。確定した読み出しデータＲＤは、ラッチ回路（ＳＤＬ）２０２−０に、保持される。
＜時刻ｔ２〜時刻ｔ３＞
メモリセルアレイ１８から読み出されて確定したデータＲＤがラッチ回路（ＳＤＬ）２０２−０に保持された後、時刻ｔ２において、センスアンプ２０は、データレジスタ２１に対する読み出しデータＲＤの転送を、開始する。
図８に示されるように、読み出しデータＲＤが、センスアンプ２０のラッチ回路（ＳＤＬ）２０２−０からデータレジスタ２１内のラッチ回路（ＸＤＬ）２１０へ転送される。
以下において、センスアンプ２０のラッチ回路（ＳＤＬ）２０２−０からデータレジスタ２１のラッチ回路（ＸＤＬ）２１０へのデータ転送が終了するまでに要する期間は、期間ＴＴと表記される。
本実施形態において、例えば、ラッチ回路（ＳＤＬ）２０２からラッチ回路（ＸＤＬ）２１０へのデータ転送が開始するタイミング（時刻ｔ２）に同期して、コンディション信号ＳＸが活性化される。コンディション信号ＣＳの活性化によって、コンディション信号ＳＸの信号レベルは、“Ｌ”レベルから“Ｈ”レベルに遷移される。
活性化されたコンディション信号ＳＸに応じて、カウント回路１５９が、カウント処理を開始する。
カウント処理によって、カウント回路１５９は、クロック信号ＣＬＫに同期して、保持する値をインクリメントする。カウント回路１５９のカウント処理におけるカウント値は、ある期間ＴＣの経過によって、所定の値の設定値Ｘ１に達する。
例えば、カウント回路１５９におけるカウント処理の開始からカウント値が所定の値Ｘ１に達するまでの期間ＴＣは、２つのラッチ回路２０２，２１０間のデータ転送（センスアンプ２０からデータレジスタ２１へのデータ転送）の開始から終了までの期間ＴＴより短い。
カウント回路１５９のカウント値が、設定値Ｘ１に達したタイミング（例えば、時刻ｔ３）で、シーケンサ１５は、レディ／ビジー信号Ｒ／Ｂｎの信号レベルを変化させるように、レディ／ビジー回路１６を制御する。
レディ／ビジー回路１６は、カウント処理の結果に基づいたシーケンサ１５の制御によって、時刻ｔ３において、レディ／ビジー信号Ｒ／Ｂｎの信号レベルを、“Ｌ”レベル（ビジー状態）から“Ｈ”レベル（レディ状態）に変える。
なお、レディ／ビジー信号Ｒ／Ｂｎの信号レベルを“Ｌ”レベルから“Ｈ”レベルへ変えるタイミングは、カウント回路１５９のカウント値Ｘ１の大きさを調整することで、変更できる。
コントローラ２００は、“例えば、データの読み出しが開始されてレディ／ビジー信号の信号レベルが“Ｌ”レベルに維持されている期間において、すなわち、期間ＴＲにおいて、ステータスポーリングを実行している。
コントローラ２００は、ステータスポーリングにおいて、複数回にわたってステータスリードコマンドＳＰを送信する。フラッシュメモリ１００は、ステータスリードコマンドのレスポンスとして、ステータスレジスタ１２内のステータス情報ＳＴＳを、コントローラ２００に送信する。
コントローラ２００は、ステータス情報ＳＴＳに基づいて、レディ／ビジー信号Ｒ／Ｂｎが“Ｈ”レベル（レディ状態）に復帰したのを検知すると、期間ＴＲが終了したと判断し、以下のようにレジスタリードコマンドをＮＡＮＤ型フラッシュメモリ１００に送信する。
＜時刻ｔ４〜時刻ｔ５＞
レディ／ビジー信号Ｒ／Ｂｎが“Ｌ”レベルに設定されてから期間Ｔ１の経過後、時刻ｔ４において、コントローラ２００は、“０５ｈ”のコマンドＣＭＤ２をＮＡＮＤ型フラッシュメモリ１００に送信するとともに、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルに設定する。“０５ｈ”は、レジスタリードの実行を通知するコマンドである。
ＮＡＮＤ型フラッシュメモリ１００は、コマンドＣＭＤ２をコマンドレジスタ１４内に格納する。
コントローラ２００は、アドレスＡＤＤとして、２サイクル分のカラムアドレスＣＡと４サイクル（又は３サイクル）分のロウアドレスＲＡを送信すると共に、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”レベルに設定する。
ＮＡＮＤ型フラッシュメモリ１００は、アドレスＡＤＤをアドレスレジスタ１３内に格納する。
コントローラ２００は、“Ｅ０ｈ”のコマンドＣＭＤ３を送信すると共に、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”レベルに設定する。“Ｅ０ｈ”は、レジスタリードの実行を指示するコマンドである。
ＮＡＮＤ型フラッシュメモリ１００は、コマンドＣＭＤ３をコマンドレジスタ１４内に格納する。
なお、コマンドＣＭＤ０とともに送信されたカラムアドレスＣＡと、コマンドＣＭＤ２とともに送信されたカラムアドレスＣＡとが異なっていてもよい。コマンドＣＭＤ２による読み出し（レジスタリード）のアドレスＡＤＤにおいて、ロウアドレスＲＡは省略されてもよい。
ここで、カウント回路１５９における設定値Ｘ１のタイミングで、シーケンサ１５がレディ／ビジー信号Ｒ／Ｂｎの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変化させる。それを受けて、レジスタリードのコマンドシーケンスの送受信がなされる。カウント回路１５９における設定値Ｘ１のタイミングは、例えば、レジスタリードのコマンドシーケンスの送受信（より具体的には、“Ｅ０ｈ”の受信）の完了のタイミング（時刻ｔ５）が、ラッチ回路２０２，２１０間のデータ転送の完了のタイミングとほぼ一致するように、設定されることが望ましい。
ＮＡＮＤ型フラッシュメモリ１００は、“Ｅ０ｈ”のコマンドに応じて、レジスタリードを開始する。コントローラ２００は、“Ｅ０ｈ”のコマンドに対応するライトイネーブル信号ＷＥｎが“Ｌ”レベルから“Ｈ”レベルに立ち上がってから、ある期間の経過後、“Ｌ”レベルのリードイネーブル信号ＲＥｎを送信する。
図９に示されるように、データレジスタ２１において、ラッチ回路２１０は、データＲＤを出力する。これによって、ＮＡＮＤ型フラッシュメモリ１００は、リードイネーブル信号ＲＥｎに基づいて、データレジスタ２１内の読み出しデータＲＤを、入出力回路１０を介して、コントローラ２００に送信する。
このように、時刻ｔ５において、ラッチ回路（ＸＤＬ）２１０内の読み出しデータＲＤが、プリフェッチデータとして、入出力回路１０を介して、フラッシュメモリ１００からコントローラ２００へ、送信される。
なお、ラッチ回路２１０から入出力回路１０へのデータＲＤの転送は、フラッシュメモリ１００の動作のリカバリ処理と並行して、行われる。
データＲＤの送信の完了によって、データレジスタ２１のラッチ回路（ＸＤＬ）２１０は、解放可能になる。
例えば、コントローラ２００において、データＲＤは、ＮＡＮＤインターフェイス回路５５０を介して、バッファメモリ５４０内に格納される。例えば、データＲＤは、ＥＣＣ回路５６０によってＥＣＣ処理される。プロセッサ５３０は、データＲＤを、ホストインターフェイス回路５１０を介して、ホストデバイス２へ送信する。
以上のように、本実施形態のメモリシステム及びフラッシュメモリにおけるデータの転送が、終了する。
尚、データの読み出しのためのコマンドシーケンスは、“００ｈ”及び“３０ｈ”のコマンドＣＭＤ０，ＣＭＤ１を含むシーケンスに限定されない。例えば、“３１ｈ”のコマンド又は“３Ｆｈ”のコマンドに対するレスポンスとして、ラッチ回路２０２からラッチ回路２１０へのデータ転送を含む読み出し動作が実行されてもよい。
“３１ｈ”は、センスアンプ２０に読み出されたデータを、データレジスタ２１を介してコントローラ２００に転送し、データ転送されたページの次のページに対するデータの読み出しを指示するコマンドである。
“３Ｆｈ”は、次のページ（例えば、最終ページ）以降のデータの読み出し無しに、直前にセンスアンプ２０に読み出されたデータを、データレジスタ２１を介してコントローラ２００へ転送するコマンドである。
なお、“３１ｈ”及び“３Ｆｈ”のコマンドシーケンス（キャッシュリードのコマンドシーケンス）に対して、“００ｈ”のコマンドＣＭＤ０及びアドレスＡＤＤの送信は省略されてもよい。
また、本実施形態において、フラッシュメモリ１００のデータの読み出しは、サスペンドリードでもよい。サスペンドリードは、データの書き込み又はデータの消去の実行中において、書き込み動作及び消去動作をサスペンド状態に設定して実行されるデータの読み出し動作である。
例えば、サスペンドリードは、書き込み動作／消去動作中に、データの読み出しに関するコマンドシーケンスが、送受信されることによって、実行される。サスペンドコマンド（例えば、“Ａ７ｈ”）によって実行中の動作がサスペンド状態に設定された後に、サスペンドリードが、データの読み出しに関するコマンドシーケンスによって実行されてもよい。
（ｃ） まとめ
本実施形態のメモリシステム及び半導体メモリにおいて、フラッシュメモリ１００は、センスアンプ内のラッチ回路からデータレジスタのラッチ回路へのデータ転送が開始された後、そのデータ転送が完了するよりも前に、レディ／ビジー信号の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに遷移させる。レディ／ビジー信号の信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移されるタイミングは、カウント回路１５９における設定値Ｘ１のタイミングに対応している。
これによって、本実施形態のメモリシステム及び半導体メモリにおいて、半導体メモリ（例えば、フラッシュメモリ）は、その内部においてセンスアンプのラッチ回路とデータレジスタのラッチ回路との間のデータ転送が完了するよりも前のタイミングで、データ転送に並行して、コントローラに対してデータレジスタからのデータの出力を指示するコマンドが送信可能であることを示すことができる。それを受けて、コントローラは、半導体メモリ内におけるセンスアンプのラッチ回路とデータレジスタのラッチ回路との間のデータ転送と並行して、データレジスタからのデータの出力を指示するコマンドを半導体メモリに送信することができる。
この結果として、本実施形態のメモリシステム及び半導体メモリは、半導体メモリが、センスアンプのラッチ回路とデータレジスタのラッチ回路との間のデータ転送が完了してから、コントローラに対してデータレジスタからのデータの出力を指示するコマンドが送信可能であることを示すように構成されている場合と比べて、データ転送を高速化できる。
（２） 第２の実施形態
図１０を参照して、第２の実施形態のメモリシステム及び半導体メモリについて、説明する。
図１０は、第２の実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。
上述のように、期間ＴＲにおいて、ステータスポーリングのために、コントローラ２００は、ステータスリードコマンドＳＰを、フラッシュメモリ１００に連続して送信する。
これによって、コントローラ２００は、フラッシュメモリ１００の内部の動作状況を検知できる。
メモリシステムの構成（仕様及び／又は性能）に応じて、ステータスポーリングのサイクルは異なる場合がある。また、メモリシステムの構成に応じて、レジスタリードのためのコマンドシーケンスの送受信の期間が異なる場合がある。
図１０に示される例において、レディ／ビジー信号Ｒ／Ｂｎが“Ｌ”レベルに設定されてからコマンドＣＭＤ２の送信の開始までの期間Ｔ２は、図６における期間Ｔ１より長い。
このような場合において、本実施形態のメモリシステムにおいて、セットフィーチャー（Set Feature）コマンドによって、カウント回路１５９におけるレディ／ビジー信号Ｒ／Ｂｎの信号レベルを遷移させるタイミングを示す設定値Ｘ２を、調整できる。
例えば、カウント処理の開始から設定値Ｘ２に達する期間ＴＤは、カウント処理の開始から設定値Ｘ１に達する期間ＴＣより短い。
セットフィーチャーコマンドは、コントローラ２００側からフラッシュメモリ１００の内部の設定値を制御可能とするコマンドである。例えば、セットフィーチャーコマンドは、“ＥＦｈ”で示される。例えば、設定値Ｘ２は、４ビットの信号ＤＱ［３：０］でコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に供給される。セットフィーチャーコマンドによって、レディ／ビジー信号Ｒ／Ｂｎの遷移タイミングの設定値Ｘ１，Ｘ２は、クロック信号ＣＬＫの１サイクル単位で調整できる。
これによって、ＮＡＮＤ型フラッシュメモリ１００のレディ／ビジー信号Ｒ／Ｂｎの信号レベルの遷移タイミングが、コントローラ２００によって制御可能である。
この結果として、図１０に示されるように、時刻ｔ３ａにおいて、カウント回路１５９におけるセットフィーチャーＳＦによって調整された設定値Ｘ２に達したタイミングで、レディ／ビジー信号Ｒ／Ｂｎの信号レベルが、“Ｌ”レベルから“Ｈ”レベルへ遷移される。
したがって、第２の実施形態のメモリシステム及び半導体メモリは、システムの仕様及び設計に応じて、コマンドの送受信及びデータ転送のタイミングを、フレキシブルに制御できる。
（３） 第３の実施形態
図１１を参照して、第３の実施形態のメモリシステム及び半導体メモリについて、説明する。
図１１は、本実施形態のメモリシステム及び半導体メモリの動作例を説明するためのタイミングチャートである。
図１１に示されるように、レディ／ビジー信号Ｒ／Ｂｎの信号レベルが、“Ｌ”レベルに設定されてからある期間ＴＺが経過したタイミング（例えば、時刻ｔｘ）、フラッシュメモリ１００は、情報ＩＮＦを、コントローラ２００へ送信してもよい。
情報ＩＮＦは、受信したコマンドＣＭＤ０，ＣＭＤ１に応じてフラッシュメモリ１００がビジー状態に設定されてからレディ状態に設定されるまでの期間ＴＲを示す情報を含む。尚、情報ＩＮＦが、フラッシュメモリ１００がビジー状態からコントローラ２００からのコマンドを受信可能な状態になるまでの期間を示す情報を含んでいれば、その期間の始点及び終点は限定されない。
なお、情報ＩＮＦは、ラッチ回路２０２，２１０間のデータ転送が完了する時間に関する情報を含んでもよい。
コントローラ２００は、フラッシュメモリ１００からの情報ＩＮＦに基づいて、レジスタリードコマンドＣＭＤ２，ＣＭＤ３の送信のタイミングを、決定する。
このように、本実施形態のメモリシステムにおいて、ＮＡＮＤ型フラッシュメモリ１００のレディ状態の期間（データの読み出しのための期間）を示す情報ＩＮＦが、フラッシュメモリ１００からコントローラ２００に送信される。
これによって、本実施形態のメモリシステムは、データ転送の効率を向上できる。
（４） 変形例
図１２を参照して、実施形態のメモリシステムの変形例について、説明する。
図１２は、実施形態のメモリシステムの変形例を説明するための模式図である。尚、図１２において、実施形態のＮＡＮＤ型フラッシュメモリ１００の主要部が抽出されて示されている。
図１２に示されるように、ＮＡＮＤ型フラッシュメモリ１００は、複数のプレーンＰＬＮａ，ＰＬＮｂを含み得る。
プレーンＰＬＮａ，ＰＬＮｂに応じて、カウント回路１５９ａ，１５９ｂによるレディ／ビジー信号Ｒ／Ｂｎの遷移タイミングが、異なってもよい。
例えば、第１のプレーンＰＬＮａに対応するように、カウント回路１５９ａが設けられている。カウント回路１５９ａに対して、コンディション信号ＳＸａが供給される。
第２のプレーンＰＬＮｂに対応するように、カウント回路１５９ｂが設けられている。カウント回路１５９ｂに対して、コンディション信号ＳＸｂが供給される。コンディション信号ＳＸｂは、コンディション信号ＳＸａから独立している。
コンディション信号ＳＸａ，ＳＸｂによって、カウント回路１５９ａ，１５９ｂは、互いに異なるタイミングで活性化できる。
第１のプレーンＰＬＮａの動作に対応して、カウント回路１５９ａのカウント値が、第１の値Ｘａに達するタイミングで、レディ／ビジー信号Ｒ／Ｂｎの信号レベルが、“Ｌ”レベルから“Ｈ”レベルへ遷移される。
第２のプレーンＰＬＮｂの動作に対応して、カウント回路１５９ｂのカウント値が、第２の値Ｘｂに達するタイミングで、レディ／ビジー信号Ｒ／Ｂｎの信号レベルが、“Ｌ”レベルから“Ｈ”レベルへ遷移される。
例えば、チップ内の素子／回路の特性（応答速度）のばらつきに応じて、第２の値Ｘ２は、第１の値Ｘ１と異なる場合がある。また、第２の値Ｘ２は、第１の値Ｘ１と同じ値に設定されてもよい。
本実施形態のメモリシステムの変形例によれば、ＮＡＮＤ型フラッシュメモリ１００が複数のプレーンＰＬＮａ，ＰＬＮｂを含む場合であっても、データ転送の高速化及び／又は効率化を、実現できる。
（５） その他
本実施形態の半導体メモリは、ＮＡＮＤ型フラッシュメモリ以外のメモリデバイスでもよい。例えば、本実施形態の半導体メモリは、ＤＲＡＭ、ＳＲＡＭ、ＲｅＲＡＭのような抵抗変化メモリ、ＰＣＲＡＭのような相変化メモリ、ＭＲＡＭのような磁気メモリでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００：半導体メモリ、２００：コントローラ、１８：メモリセルアレイ、２０：センスアンプ、２１：データレジスタ、２０２，２１０：ラッチ回路、１５９：カウント回路。

Claims (5)

  1. データを記憶するメモリセルアレイと、前記データの入出力のための入出力回路と、前記データを一時的に保持する第１のラッチ回路と、前記第１のラッチ回路と前記入出力回路との間の第２のラッチ回路と、を含む半導体メモリと、
    前記半導体メモリの動作を制御するコントローラと、
    を具備し、
    前記第１のラッチ回路から前記第２のラッチ回路への前記データの送信に並行して、前記コントローラは、前記第２のラッチ回路から前記コントローラへの前記データの送信を指示するコマンドを、前記半導体メモリに送信する、
    メモリシステム。
  2. 前記半導体メモリは、前記コントローラに、レディ／ビジー信号を送信し、
    前記半導体メモリは、前記第１のラッチ回路から前記第２のラッチ回路への前記データの送信中に、前記レディ／ビジー信号の状態を、ビジー状態からレディ状態に変える、
    請求項１に記載のメモリシステム。
  3. 前記半導体メモリは、カウント回路を含み、
    前記カウント回路は、前記第１のラッチ回路から前記第２のラッチ回路への前記データの送信の開始時に、カウント処理を開始し、
    前記カウント処理によるカウント値が第１の値に達したタイミングで、前記レディ／ビジー信号の状態が、ビジー状態からレディ状態に変わる、
    請求項２に記載のメモリシステム。
  4. 前記コントローラからの信号に基づいて、前記第１の値の大きさが制御される、
    請求項３に記載のメモリシステム。
  5. 前記コマンドの送信の開始のタイミングは、前記第１のラッチ回路から前記第２のラッチ回路への前記データの送信の終了のタイミングと揃う、
    請求項１乃至４のいずれか１項に記載のメモリシステム。
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