CN115346570A - 针对存储器装置中的命令队列的读取时间开销和电力优化 - Google Patents

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Abstract

本公开涉及针对存储器装置中的命令队列的读取时间开销和电力优化。一种装置包含：存储器单元阵列，其具有耦合到所述阵列的至少一个子集的第一字线；队列；和控制逻辑。所述控制逻辑：检测从所述子集的第一页读取第一数据的第一读取命令；存取所述队列中的第二读取命令，所述第二读取命令是从所述子集的第二页读取第二数据；致使施加到所述字线的电压斜升到初始值；致使所述电压移动到目标值；引导页缓冲器从耦合到所述子集的所述第一页的第一位线感测所述第一数据；引导所述页缓冲器从耦合到所述子集的所述第二页的第二位线感测所述第二数据；和致使所述字线放电。

Description

针对存储器装置中的命令队列的读取时间开销和电力优化
技术领域
本公开的实施例大体上涉及存储器子系统，且更具体来说，涉及针对存储器装置中的命令队列的读取时间开销和电力优化。
背景技术
存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
在一个方面中，本公开是针对一种装置，其包括：存储器单元阵列，其包括耦合到所述存储器单元阵列的至少一个子集的第一字线；实现于所述存储器单元阵列内的队列；和耦合到所述第一字线和所述队列的控制逻辑，所述控制逻辑执行包括以下各项的操作：检测从所述阵列的所述子集的第一页读取第一数据的第一读取命令；存取所述队列中的第二读取命令，所述第二读取命令是从所述阵列的所述子集的第二页读取第二数据；致使施加到所述第一字线的电压斜升到初始值；致使施加到所述第一字线的所述电压移动到目标值以设置读取操作；引导页缓冲器从耦合到所述阵列的所述子集的所述第一页的第一位线感测所述第一数据；引导所述页缓冲器从耦合到所述阵列的所述子集的所述第二页的第二位线感测所述第二数据；和致使所述第一字线放电。
在另一方面中，本公开是针对一种方法，其包括：通过耦合到存储器装置内的第一字线和队列的控制逻辑检测从存储器单元阵列的子集的第一页读取第一数据的第一读取命令；通过所述控制逻辑存取所述队列中的第二读取命令，所述第二读取命令是从所述阵列的所述子集的第二页读取第二数据；通过所述控制逻辑致使施加到所述第一字线的电压斜升到初始值；通过所述控制逻辑致使施加到所述第一字线的所述电压移动到目标值以设置读取操作；通过所述控制逻辑引导页缓冲器从耦合到所述阵列的所述子集的所述第一页的第一位线感测所述第一数据；通过所述控制逻辑引导所述页缓冲器从耦合到所述阵列的所述子集的所述第二页的第二位线感测所述第二数据；和通过所述控制逻辑致使所述第一字线放电。
在另一方面中，本公开是针对一种方法，其包括：通过耦合到存储器装置内的三层级单元(TLC)字线和队列的控制逻辑检测从存储器单元阵列的第一TLC的第一下部页读取第一数据的第一读取命令集；通过所述控制逻辑存取所述队列中的用以从所述存储器单元阵列的第二TLC的第二下部页读取第二数据的第二读取命令集；通过所述控制逻辑致使施加到所述TLC字线的电压斜升到初始值；通过所述控制逻辑致使施加到所述TLC字线的所述电压移动到目标值以设置读取操作；通过所述控制逻辑引导页缓冲器从耦合到所述阵列的所述第一TLC的所述第一下部页的第一位线感测所述第一数据的第一部分；通过所述控制逻辑引导所述页缓冲器从耦合到所述第一TLC的所述第一下部页的第二位线感测所述第一数据的第二部分；和通过所述控制逻辑致使施加到所述TLC字线的所述电压再次移动到所述目标值以再次设置读取操作。
附图说明
根据下文给出的具体实施方式并且根据本公开的一些实施例的附图将更加充分地理解本公开。
图1A说明根据一些实施例的包含存储器子系统的实例计算系统。
图1B是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
图2A-2C是根据实施例的可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3是根据实施例的可在参考图1B描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。
图4是根据实施例的存储器阵列的多个存储器单元的阈值电压分布的概念性描绘。
图5是与各种实施例一起使用的多个存储器单元在编程之后的一个阶段处的阈值电压分布的概念性描述。
图6是说明根据实施例的与某些存储器装置中的单层级单元的单个读取命令相关联的电压波形的图表。
图7是说明根据实施例的与处理存储器装置的两个单层级单元的两个读取命令的组合读取操作相关联的电压波形的图表。
图8是说明根据示范性实施例的与存储器装置的三层级单元可编程到的三个可能页相关联的阈值电压分布的图表。
图9A-9B是说明根据实施例的与处理用于来自存储器装置的多个三层级单元的页的多个读取命令的组合读取操作相关联的电压波形的图表。
图10是说明根据实施例的与执行用以处理指向存储器装置的平面中的不同块的两个读取命令的组合读取操作相关联的电压波形的图表。
图11是说明根据实施例的与处理单个读取命令的电压波形和多个读取命令的组合读取操作相关联的命令定时波形的图表。
图12是根据一些实施例的执行用以处理两个单层级单元的两个读取命令的组合读取操作的实例方法的流程图。
图13是根据一些实施例的执行用以处理多个三层级单元的页的两个读取命令的组合读取操作的实例方法的流程图。
图14是其中可操作本公开的实施例的实例计算机系统的框图。
具体实施方式
本公开的实施例涉及针对存储器装置中的命令队列的读取时间开销和电力优化。在某些存储器装置中，存储器子系统控制器包含命令队列，在所述命令队列中，大体以先进先出次序缓冲和处置来自主机系统或在本地由存储器子系统控制器产生的命令。这类命令包含擦除存储器的物理块的擦除命令、将某些数据(例如，一次一页地)编程到存储器装置的一或多个裸片(或平面)的写入命令，或从存储器装置的一或多个裸片(或平面)中(例如，一次一页地)读出某些数据输出的读取命令。在某些这类存储器装置中，随着读取命令到达命令队列顶部，其发送到目标裸片以从包含在读取命令中的地址读取数据。
在各种实施例中，每一读取命令包含特定开销，包含用于读取操作的以下阶段中的每一个的一定时间量(例如，“时间段”)。第一是致使施加到裸片的所有字线的电压斜升到初始电压的时间段。第二是致使施加到所选字线的电压移动到设置用于读取操作的字线的目标值的时间段。第三是将耦合到平面的裸片的存储器单元阵列的页(在读取命令中定址)的位线预充电的时间段。第四是感测存储于页中的数据，因此将数据读出到页缓冲器的锁存器或寄存器中的时间段。在一些实施例中，在其中位线已经充电或数据感测涉及足以读取存储器单元的数据的同时充电的情况下消除预充电时间段。第五是其中字线和位线被放电先前施加的电压的恢复时间段。因为这些时间段适用于通过每一目标裸片对每一读取命令的处置，所以处置多个读取命令致使此时间开销累积成显著的累积开销。
本公开的方面通过采用存储于裸片中或存储于正在接收待处理命令的存储器装置的平面中的队列(例如，命令队列)来解决以上和其它缺陷。因为跟在正被存储器装置处置的当前命令之后的读取命令在本地存储于命令队列中，所以存储器装置可执行在相同(例如，组合)读取操作期间处置当前(或第一)读取命令和后续(或第二)读取命令中的每一个的组合读取操作。当第一和第二读取命令是同一字线上的连续读取命令时，本发明的实施例获得非常好的开销节约。举例来说，在一个实施例中，第一和第二读取命令指向与同一字线耦合的两个不同存储器单元。
在这些实施例中，存储器装置包含存储器单元阵列，其包含耦合到存储器单元阵列的至少一个子集的第一字线。队列也可位于(或实现于)所述阵列内，例如被某些读取命令定为目标的平面或裸片内。存储器装置的控制逻辑可耦合到第一字线和队列。控制逻辑可被调适成引导组合读取操作，所述组合读取操作大体如下执行，但将在稍后更详细地论述。控制逻辑可检测从阵列子集的第一页读取第一数据的第一读取命令。控制逻辑可存取队列中的第二读取命令，所述第二读取命令是从阵列子集的第二页读取第二数据。控制逻辑可致使施加到第一字线的电压斜升到初始值并且接着致使施加到第一字线的电压移动到目标值以设置读取操作。控制逻辑可引导页缓冲器将耦合到阵列子集的第一页的第一位线预充电并且感测第一数据。控制逻辑可引导页缓冲器将耦合到阵列子集的第二页的第二位线预充电并且感测第二数据。控制逻辑可致使第一字线和位线放电。
以此方式，字线电压渐升、字线电压移动到目标值和字线电压放电这些阶段针对两个读取命令可重叠，从而节约与执行组合读取操作时的这些动作相关联的开销时间。字线放电可以是涉及数据做好被读取准备的时间与当开始处理下一读取命令时之间的时间的恢复时段的部分。在不同实施例中，所有三个此时间段的时间节约的组合涉及介于整个读取操作时间段的三分之一与二分之一之间的节约。在针对指向同一字线的三个、四个或更多个连续读取命令执行组合读取操作的情况下，开销节约可变得复杂化。
因此，根据本公开的一些实施例实施的系统和方法的优点包含但不限于减少处理读取命令(特定地，队列中的指向同一字线的连续读取命令)所需的累积开销时间。减少用于处理多个读取命令的开销时间可从应用于从单层级单元(SLC)的读取扩展到应用于从三层级单元(TLC)、四层级单元(QLC)等等的读取，如将更详细地论述。如也在稍后进行论述，中执行用以处理随机读取命令的所选组合读取操作时也可实现一些开销时间节约。所属领域的技术人员将了解下文中论述的存储器装置内的读取命令处置优化的其它优点。
图1A说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类媒体或存储器装置的组合。存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。
存储器装置130可为非易失性存储器装置。非易失性存储器装置的一个实例为“与非”(NAND)存储器装置。非易失性存储器装置为一或多个裸片的封装。每个裸片可以包含一或多个平面。平面可分组成逻辑单元(LUN)。对于一些类型的非易失性存储器装置(例如，NAND装置)，每个平面包含物理块的集合。每个块包含页的集合。每一页包含存储器单元集(“单元”)。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个二进制信息位，且具有与所存储的位数相关的各种逻辑状态。逻辑状态可以由二进制值(例如，“0”和“1”或这类值的组合)表示。
存储器装置130可由以二维或三维网格布置的位组成，也被称为存储器阵列。存储器单元蚀刻到列(下文也称为位线)和行(下文也称为字线)的阵列中的硅晶片上。字线可以指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器单元中的每一个的地址。位线和字线的相交点构成存储器单元的地址。
存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的组合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)，和各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可以是计算装置，例如台式计算机、手提式计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或这类包含存储器和处理装置(例如，处理器)的计算装置。
计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A说明耦合到一个存储器子系统110的主机系统120的一个实例。主机系统120可提供数据以存储于存储器子系统110处并且可请求从存储器子系统110检索数据。如本文中所使用，“耦合到……”或“与……耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如不具有介入组件)，无论有线或无线，包含例如电连接、光学连接、磁连接等连接。
主机系统120可包括处理器芯片集和由所述处理器芯片集执行的软件堆栈。处理器芯片集可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用例如存储器子系统110将数据写入到存储器子系统110并从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过物理主机接口(例如，PCIe总线)与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1A说明作为实例的存储器子系统110。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可以包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器单元的交叉点阵列可以结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包括例如二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可存储一个位每单元。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)，可每单元存储多个位。在一些实施例中，每一存储器装置130可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC、PLC或其任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分、MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。
虽然描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、“或非”(NOR)快闪存储器或电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路系统以执行本文所描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适的处理器。
存储器子系统控制器115可包含处理装置，其包含配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明的实例中，存储器子系统控制器115的本地存储器119包含配置成存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程。
在一些实施例中，本地存储器119可包含存储存储器指针、提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1A中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一个实施例中，存储器子系统110不包含存储器子系统控制器115，而是替代地可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作，及与存储器装置130相关联的逻辑地址(如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可以将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可以包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从存储器子系统控制器115接收地址且对地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以在存储器装置130的一或多个存储器单元上执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其为具有在裸片上的控制逻辑(例如，本地媒体控制器135)和在同一存储器装置封装内进行媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。
在一些实施例中，存储器装置130包含页缓冲器152，其可提供用于将数据编程到存储器装置130的存储器单元且从存储器单元读出数据的电路系统。存储器装置130可另外包含存储在存储器装置130的存储器阵列内，例如存储在存储器装置130的裸片或平面内的队列131(例如，命令队列)。在替代性实施例中，队列131可位于存储器阵列外部的本地媒体缓冲器上。本地媒体控制器135的控制逻辑可被调适成读取缓冲于队列131内的命令，识别与正被处理的当前命令指向同一字线的后续命令，并且引导在其中例如作为组合读取操作的部分同时处理当前命令和后续命令的组合读取操作。
图1B是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。存储器子系统控制器115(例如，在存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含以行和列逻辑地布置的存储器单元阵列104。呈逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而呈逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未示出)能够被编程到至少两个目标数据状态中的一个。在一些实施例中，存储器单元阵列104包含实现于存储器单元阵列104的存储器单元内的队列131。队列131还可位于本地媒体控制器135的本地媒体缓冲器或本地存储器内(以虚线说明)。队列131可指代本文中所提及的命令队列。
提供行解码电路系统108和列解码电路系统111以对地址信号进行解码。接收地址信号并对地址信号进行解码，以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路系统112，其用以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路系统112和行解码电路系统108及列解码电路系统111通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和本地媒体控制器135通信以锁存传入命令。
控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取并且产生外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统111通信，以响应于地址而控制行解码电路系统108和列解码电路系统111。
本地媒体控制器135还与高速缓冲寄存器118和数据寄存器121通信。高速缓存寄存器118锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列104正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器121以传送到存储器单元阵列104；接着可将新数据从I/O控制电路112锁存于高速缓冲寄存器118中。在读取操作期间，数据可从高速缓冲寄存器118传送到I/O控制电路112以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器121传送到高速缓冲寄存器118。高速缓存寄存器118和/或数据寄存器121可形成存储器装置130的页缓冲器152(例如，可形成其至少一部分)。页缓冲器152可进一步包含感测装置(例如，感测放大器)以感测存储器单元阵列104的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态。状态寄存器122可与I/O控制电路系统112和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。
存储器装置130经由控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可另外经由控制链路132接收额外或替代性控制信号(未示出)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线134从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线134将数据输出到存储器子系统控制器115。
举例来说，可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收到命令并且接着可将所述命令写入到命令寄存器124中。可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收地址并且接着可将所述地址写入到地址寄存器114中。可在I/O控制电路112处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据并且接着可将所述数据写入到高速缓冲寄存器118中。随后可将数据写入到数据寄存器121中以用于编程存储器单元阵列104。
在实施例中，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器121中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路系统和信号并且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以进行图1B的单个块组件的功能性。另外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A-2C是可例如作为存储器单元阵列104的一部分根据实施例在参考图1B描述的类型的存储器中使用的例如NAND存储器阵列等存储器单元阵列200A的一部分的示意图。存储器阵列200A包含例如字线2020至202N的存取线以及例如位线2040至204M的数据线。字线202可以多对一关系连接到图2A中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
存储器阵列200A可布置成行(各自对应于字线202)和列(各自对应于位线204)。每列可包含经串联连接存储器单元串(例如，非易失性存储器单元)，例如NAND串2060到206M中的一个。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216并且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206中的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210M中的一个(例如，其可为源极选择晶体管，通常被称为选择栅极源极))与选择栅极212(例如，场效应晶体管)(例如，选择栅极2120到212M中的一个(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极))之间。选择晶体管2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择晶体管2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管被描绘为传统场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的数个选择栅极，每个选择栅极串联地经配置以接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206中的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可被配置成将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到位线204以用于对应的NAND串206。举例来说，选择栅极2120的漏极可连接到位线2040以用于对应的NAND串2060。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可被配置成将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列200A可为准二维存储器阵列，且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在基本上平行的平面中延伸。替代地，图2A中的存储器阵列200A可能是三维存储器阵列，例如其中NAND串206可以大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面的方式延伸，所述位线204可大体上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷捕获等等)和控制栅极236，如图2A中所展示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可另外具有经界定的源极/漏极(例如，源极)230和经界定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(并且在一些情况下，形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的一个NAND串206或数个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但未必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同地连接到给定字线202的每隔一个存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。
虽然图2A中未明确描绘位线2043、2045，但从图中显而易见的是，存储器单元阵列200A的位线204可从位线2040到位线204M连续编号。共同地连接到给定字线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可被视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含配置成一起被擦除的那些存储器单元，如连接到字线2020-202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。虽然结合NAND快闪存储器论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。
图2B是例如可作为存储器单元阵列104的一部分在参考图1B描述的类型的存储器中使用的存储器单元阵列200B的一部分的另一示意图。图2B中的带相同编号的元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040-204M，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过对选择线2150-215K施加偏压来连接到其相应位线204，以选择性地激活各自在NAND串206与位线204之间的特定选择晶体管212。可通过对选择线214施加偏压来激活选择晶体管210。每一字线202可连接到存储器阵列200B的存储器单元的多个行。通过特定子线202共同彼此连接的存储器单元的行可共同地称为层。
图2C是例如可作为存储器单元阵列104的一部分在参考图1B描述的类型的存储器中使用的存储器单元阵列200C的一部分的另一示意图。图2C中的带相同编号的元件对应于如关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的部分。
图2C描绘将NAND串206分组为存储器单元块250，例如存储器单元块2500到250L。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时被称为擦除块。每一存储器单元块250可表示与例如选择线2150的单个选择线215共同相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500-250L可选择性地共同连接到源极216。一个存储器单元块250的存取线202和选择线214和215分别与存储器单元块2500-250L的任何其它存储器单元块的存取线202和选择线214和215可不具有直接联系。
位线2040到204M可连接(例如，选择性地连接)到可为存储器装置130的页缓冲器152的一部分的缓冲器部分240。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500-250L的集)。缓冲器部分240可包含感测电路(其可包含感测放大器)以用于感测在相应位线204上指示的数据值。
图3是如可用于参考图1B所描述的类型的存储器中的存储器单元阵列300的一部分的块示意图。存储器单元阵列300描绘为具有各自与相应缓冲器部分240通信的四个存储器平面350(例如，存储器平面3500-3503)，其可共同形成页缓冲器352。虽然描绘四个存储器平面350，但其它数目的存储器平面350可共同与页缓冲器352通信。每一存储器平面350描绘为包含L+1存储器单元块250(例如，存储器单元块2500-250L)。
图4是多个存储器单元的阈值电压范围的概念性描绘。图4说明用于例如QLC存储器单元的十六级存储器单元的群体的阈值电压范围和其分布的实例。举例来说，此类存储器单元可被编程为落在十六个不同阈值电压范围4300到43015中的一个内的阈值电压(Vt)，每一阈值电压范围用于表示对应于四个位的位模式的数据状态。阈值电压范围4300的宽度通常大于其余阈值电压范围4301-43015，因为存储器单元通常全部处于对应于阈值电压范围4300的数据状态中，接着随后将那些存储器单元的子集编程为具有阈值电压范围4301-43015中的一个内的阈值电压。因为编程操作相比擦除操作一般是以更多增量方式受控制，所以这些阈值电压范围4301-43015可趋向于具有更紧密的分布。
阈值电压范围4300、4301、4302、4303、4304、4305、4306、4307、4308、4309、43010、43011、43012、43013、43014和43015可各自表示相应数据状态，例如分别为L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14和L15。作为实例，如果存储器单元的阈值电压在十六个阈值电压范围4300中的第一阈值电压范围内，则存储器单元在此情况下可存储具有逻辑‘1111’的数据值的数据状态L0，且通常被称为存储器单元的擦除状态。如果阈值电压在十六个阈值电压范围4301中的第二阈值电压范围内，则存储器单元在此情况下可存储具有逻辑‘0111’的数据值的数据状态L1。如果阈值电压在十六个阈值电压范围4302中的第三阈值电压范围内，则存储器单元在此情况下可存储具有逻辑‘0011’的数据值的数据状态L2，等等。表1提供数据状态与其对应的逻辑数据值之间的一种可能的对应关系。数据状态到逻辑数据值的其它分配是已知的或可设想的。如本文所使用，保持在最低数据状态(例如，擦除状态或L0数据状态)中的存储器单元将被认为是编程到最低数据状态。
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表1
图5是多个存储器单元在编程之后的阈值电压分布的概念性描述。图5的阈值电压分布530d-530d+1可表示在存储器单元的编程操作完成时图4的阈值电压范围4300-43015的分布的某一部分。参考图5，在编程完成时，相邻阈值电压分布530通常由某一容限532(例如，死区空间)分隔开。将容限532内的感测电压(例如，读取电压)施加到多个存储器单元的控制栅极可用于区分阈值电压分布530d的存储器单元(和任何较低阈值电压分布)与阈值电压分布530d+1的存储器单元(和任何较高阈值电压分布)。
图6是说明根据实施例的与某些存储器装置中的单层级单元的单个读取命令相关联的电压波形的图表。举例来说，每一读取命令包含特定开销，包含用于读取操作的以下阶段中的每一个的一定时间量。在第一时间段(T1)期间，(例如，本地媒体控制器135的)控制逻辑致使施加到平面或裸片的所有字线的电压斜升到初始电压。在第二时间段(T2)期间，控制逻辑致使施加到所选字线(WLsel)的电压移动到设置用于读取操作的字线的目标值(Vtarget)。而且，在第二时间段(T2)期间，控制逻辑致使未被选字线(WLunsel)继续增加电压以便能够在被选择时接通NAND串(例如，NAND串206)。
进一步参考图6的实施例，在第三时间段(T3)期间，控制逻辑致使耦合到裸片或平面的存储器单元阵列的页(定址于读取命令中)的位线(BL)的预充电。控制逻辑当然还可致使与页相关联的BL集的预充电。另外，在第三时间段期间，控制逻辑致使页缓冲器感测存储于页中的数据，因此将数据读出到页缓冲器的锁存器或寄存器中。在一些实施例中，第三时间段不包含在其中位线已经充电或数据感测涉及足以读取存储器单元的数据的同时充电的情况下的预充电。预充电作为特定或单独操作因而可被视为任选的，不过贯穿本公开进行说明和论述。最后，在第四时间段(T4)期间，控制逻辑出于恢复的目的在阵列的另一读取命令可被处理之前致使所选字线和未被选字线以及位线放电。而且，在第四时间段期间，识别字线的控制信号(R/B#)移动到高值，指示存储器装置为新命令做好准备(相较于忙碌时)。另外，在第四时间段期间，存储器单元阵列(耦合到字线和位线)的读取端口(阵列R/B#)指示为具有准备将在开始处理下一读取命令之前被读取的数据。在一个实施例中，此读取端口处于正被读取的裸片上。
图7是说明根据实施例的与处理存储器装置的两个单层级单元的两个读取命令的组合读取操作相关联的电压波形的图表。因此，在一些实施例中，图7中所选择的字线是单层级单元字线。虽然第二时间段(T2)可花费多于所指示的时间的时间，但标记的第二时间段不包含与第三时间段(T3)的任何重叠，原因是第三时间段将重复用于处理后续命令。在一个实施例中，仅重复第三时间段，由T3'指示，以便处理第二读取命令。因此，在T3'时间段期间，控制逻辑任选地至少将耦合到裸片或平面的存储器单元阵列的第二页(定址于从队列131检索的第二读取命令中)的第二位线(BL)预充电。另外，在T3'时间段期间，控制逻辑致使页缓冲器感测存储于第二页中的第二数据，因此将第二数据读出到页缓冲器的锁存器或寄存器中。这些第三时间段T3和T3'可具有不同长度。举例来说，在一个实施例中，T3时间段比T3'短1-4微秒(μs)之间。在图7的实施例中，为恢复留出的第四时间段(T4)替代地跟在第二第三时间段或T3'之后。
在一个实施例中，进一步参考图6和图7，T1大约10微秒(μs)，T2大约5.9μs，T3大约14.4μs，T3'大约18.1μs，且T4大约6.8μs。因此，在其中第一、第二和第四时间段针对组合读取操作发生重叠的实施例中，当作为组合读取操作处理两个读取命令时，时间开销节约总计大约22.7μs。这些是减少时间开销的估计值；在其它实施例或其它大小的存储器单元中预期这些时间段的不同的发生变化的时间值。此时间节约可视为用于读取第二SLC的大约55％。因为时间段T1到T4适用于每一目标裸片对每一读取命令的处置，所以将三个或更多个读取命令组合成单个读取操作预期会显著提高时间开销的减少量。
图8是说明根据示范性实施例的与存储器装置的三层级单元(TLC)可编程到的三个可能页相关联的阈值电压分布的图表。这三个页包含下部页(LP)、上部页(UP)和额外页(UP)，其各自具有多个TLC可在其内编程的八个电压分布。如可观察到，为从来自多个TLC的这三个页中读出数据，针对LP处理两个读取命令，针对UP处理三个读取命令，并且针对XP处理两个读取命令。因为单个字线可耦合到多个TLC页，所以字线可耦合到多于一个TLC。因此，本公开可应用于在组合读取操作中，从两个不同TLC的两个LP中、从两个不同TLC的两个UP中或从两个不同TLC的两个XP中读出数据输出。
而且，如将参考图9A-9B论述，执行如本文中所公开的组合读取操作可在处理与从多个TLC的页中读出数据相关联的连续读取命令时执行。因此，在一些实施例中，图7的所选字线是三层级单元字线，第一读取命令将执行多个TLC的下部页的第一读取操作，且第二读取命令将执行下部页的第二读取操作。在其它实施例中，第一读取命令将执行多个TLC的额外页的第一读取操作，且第二读取命令将执行额外页的第二读取操作。在另一实施例中，第一读取命令将执行多个TLC的下部页或上部页中的一个的第一读取操作，且第二读取命令将执行下部页或上部页中的所述一个的第二读取操作。
图9A-9B是说明根据实施例的与处理用于来自存储器装置的多个三层级单元(TLC)的页的多个读取命令的组合读取操作相关联的电压波形的图表。如参考图8所论述，这些多个读取命令可为用于多个TLC的下部页、上部页或额外页的两个读取命令。图9A-9B的波形说明指向多层级单元(例如MLC、QLC、PLC等等)的任两页的组合读取操作的执行。在各种实施例中，波形逐步通过八个时间段，前四个时间段是可与参考图7论述的四个时间段重叠的那些时间段。
更具体地，控制逻辑可检测第一读取命令集以从存储器单元阵列的第一TLC的第一下部页读取第一数据。控制逻辑可进一步存取第二读取命令集以从存储器单元阵列的第二TLC的第二下部页读取第二数据。可在第一组合读取操作中经由图9A所说明的前四个时间段处理第一读取命令集。在此TLC实施例中，控制逻辑致使施加到TLC字线的电压在第一时间段(T1)期间斜升到初始值。控制逻辑致使施加到TLC字线的电压在第二时间段(T2)期间移动到目标值以设置读取操作。控制逻辑引导页缓冲器在第三时间段(T3)期间任选地将耦合到阵列的第一TLC的第一下部页的第一位线预充电并且感测第一数据的第一部分。如同参考图7一样，第二和第三时间段可重叠，但为了简单起见说明为不重叠并且因此第三时间段与第四时间段是相当的。另外，控制逻辑引导页缓冲器在第四时间段(T4)期间任选地将耦合到第一TLC的第一下部页的第二位线预充电并且感测第一数据的第二部分。
另外参考图9B，根据一些实施例，控制逻辑可在图9A-9B的组合读取操作的第二半部中处理第二读取命令集。在这些实施例中，控制逻辑致使施加到TLC字线的电压在第五时间段(T5)期间再次移动到目标值以再次设置读取操作。控制逻辑另外引导页缓冲器在第六时间段(T6)期间任选地将耦合到阵列的第二TLC的第二下部页的第三位线预充电并且感测第二数据的第一部分。控制逻辑可另外引导页缓冲器在第七时间段(T7)期间任选地将耦合到阵列的第二TLC的第二下部页的第四位线预充电并且感测第二数据的第二部分。最后，控制逻辑可致使TLC字线放电，另外致使未被选字线和位线在恢复或第八时间段(T8)期间放电。因为处理指向同一字线的四个读取命令，所以采用第一时间段和第八时间段仅一次(而非四次)且采用第二时间段仅两次，如T2和T5，而非四次，从而实现读出多个TLC的两个LP(或多个TLC的两个UP或两个XP)的时间开销的显著减少。
图10是说明根据实施例的与执行用以处理指向存储器装置的平面中的不同块的两个读取命令的组合读取操作相关联的电压波形的图表。虽然图10的实施例类似于图7的实施例，但不同的是(来自队列131的)连续读取命令不指向同一字线。因此，在处理第一读取命令(按照图6)之后，控制逻辑可致使未被选字线和所选字线在处理指向平面的另一块的第二读取命令(按照图6)时浮动。因此，可在组合读取操作期间读出数据并且可同时将被预充电的多个字线(与两个不同读取命令两者的页相关联)和位线放电。这可节约用于第二(或任何后续)读取命令的恢复时段所需的时间。
如果未被选字线保持在高电压(归因于浮动字线)，那么将之前选择的块中的存储器单元置于应力下，这可在那些存储器单元中引起读取干扰。因此，在移动到从下一块读取之前，为降低对附近单元的潜在读取干扰影响，控制逻辑可将字线略微放电，例如在一个实施例中，从8V放电到7V。可通过致使在跨多个字线执行阈值数目个连续读取命令之后执行恢复操作来进一步降低读取干扰的机率。控制逻辑可另外在无时间损失下关断块选择器。
图11是说明根据实施例的与处理单个读取命令的电压波形和多个读取命令的组合读取操作相关联的命令定时波形的图表。在一个实施例中，仅借助于实例，控制逻辑可引导第一读取操作检索page_N，引导第二读取操作检索page_N+1，并且引导组合的第三读取操作检索page_N+2和page_N+3。如所说明，每一传入读取命令R/B#、阵列R/B、内部页数据、未被选WL、所选WL、次级数据高速缓存(SDC)数据和初级数据高速缓存(PDC)数据的值分别说明为控制信号波形、电压波形和块波形。在各种实施例中，控制器115将读取命令(30h)发送到存储器装置130的控制逻辑(例如，本地媒体控制器135)而非使读取命令(30h)与高速缓存命令(31h)交错。
以此方式，允许控制逻辑更独立地控制(与页缓冲器152和352相关联的)高速缓存器并且简化控制序列，进而使得能够在WL恢复时段内隐藏数据传送。举例来说，如将解释，基于锁存器可用性，存储器装置130对内部数据移动的管理可为动态的。另外，PDC可不计入数据传送。
如图11中所说明，可在恢复时段期间从存储器单元中读出内部页，进而使得能够在此时间段内隐藏数据传送。有时稍后可从存储器装置130中传送出存储于SDC的锁存器中的数据。因为当选择栅极已经计时输出时执行SDC数据离开裸片的传送，所以控制器115可当选择栅极已经计时输出时将高速缓存释放命令发送到裸片并且随后释放特定SDC锁存器以供用以存储来自裸片的新数据。以此方式，读取数据计时输出可与后续命令的呈现解除联系(不同于通常处置高速缓存管理的方式)。
因此，另外参考图7，控制逻辑可另外接收与页缓冲器的锁存器相关联的第一高速缓存释放命令并且致使第一数据存储于页缓冲器的锁存器中。控制逻辑可另外接收与锁存器相关联的第二高速缓存释放命令并且致使第二数据存储于页缓冲器的锁存器中。可参考存储器装置130采取这些动作，进而从高速缓存器中传送出数据以释放(SDC的)锁存器供用于存储正在从存储器单元阵列中读出的添加数据。在一个实施例中，在第一高速缓存释放命令之后接收到第二高速缓存释放命令。
另外，另外参考图9A-9B，在前四个时间段之后，控制逻辑可另外接收与页缓冲器的锁存器相关联的第一高速缓存释放命令，致使第一数据的第一部分存储于锁存器中，接收与页缓冲器的锁存器相关联的第二高速缓存释放命令，并且致使第一数据的第二部分存储于锁存器中。在一个实施例中，在第一高速缓存释放命令之后接收到第二高速缓存释放命令。另外，在第二四个时间段之后，控制逻辑可另外接收与页缓冲器的锁存器相关联的第三高速缓存释放命令，致使第二数据的第一部分存储于锁存器中，接收与页缓冲器的锁存器相关联的第四高速缓存释放命令，并且致使第二数据的第二部分存储于锁存器中。在一个实施例中，在第三高速缓存释放命令之后接收到第四高速缓存释放命令。以此方式，可在从SDC中读出数据时共享同一页缓冲器和锁存器。
图12是根据一些实施例的执行用以处理两个单层级单元的两个读取命令的组合读取操作的实例方法1200的流程图。方法1200可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法1200由图1A-1B的耦合到页缓冲器(例如页缓冲器152)和队列(例如队列131)的本地媒体控制器135执行。虽然以特定顺序或次序来展示，但是除非另有指定，否则可修改所述处理程序的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
在操作1210处，检测第一命令。举例来说，处理逻辑检测从存储器单元阵列子集的第一页读取第一数据的第一读取命令。存储器单元阵列可耦合到第一字线和先前提及的队列。
在操作1220处，存取第二命令。举例来说，处理逻辑存取队列中的第二读取命令，所述第二读取命令是从阵列子集的第二页读取第二数据。在一些实施例中，第二读取命令在队列中与第一读取命令相连。
在操作1230处，使电压斜升。举例来说，处理逻辑致使施加到第一字线的电压斜升到初始值。
在操作1240处，移动电压。举例来说，处理逻辑致使施加到第一字线的电压移动到目标值以设置读取操作。
在操作1250处，感测位线。举例来说，处理逻辑引导页缓冲器从耦合到阵列子集的第一页的第一位线感测第一数据。在一些实施例中，处理逻辑还在感测第一数据之前首先引导页缓冲器将第一位线预充电。
在操作1260处，感测另一位线。举例来说，处理逻辑引导页缓冲器从耦合到阵列子集的第二页的第二位线感测第二数据。在一些实施例中，处理逻辑还在感测第二数据之前首先引导页缓冲器将第二位线预充电。
在操作1270处，将字线放电。举例来说，处理逻辑致使第一字线和位线放电。在各种实施例中，中处理第一读取命令和第二读取命令两者时将致使施加到第一字线的电压斜升、致使施加到第一字线的电压移动到目标值以及致使第一字线放电的操作仅执行一次。
图13是根据一些实施例的执行用以处理多个三层级单元的页的两个读取命令的组合读取操作的实例方法1300的流程图。方法1300可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法1300由图1A-1B的耦合到页缓冲器(例如页缓冲器152)和队列(例如队列131)的本地媒体控制器135执行。虽然以特定顺序或次序来展示，但是除非另有指定，否则可修改所述处理程序的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
在操作1310处，检测第一命令。举例来说，处理逻辑检测从存储器单元阵列的第一TLC的第一下部页读取第一数据的第一读取命令集。第一TLC可耦合到三层级单元(TCL)字线和队列。
在操作1320处，存取第二命令。举例来说，处理逻辑存取队列中的用以从存储器单元阵列的第二TLC的第二下部页读取第二数据的第二读取命令集。在一个实施例中，所述第二读取命令集与第一读取命令集相连。
在操作1330处，使电压斜升。举例来说，处理逻辑致使施加到TLC字线的电压斜升到初始值。
在操作1340处，移动电压。举例来说，处理逻辑致使施加到TLC字线的电压移动到目标值以设置读取操作。
在操作1350处，感测位线。举例来说，处理逻辑引导页缓冲器从耦合到阵列的第一TLC的第一下部页的第一位线感测第一数据的第一部分。在一些实施例中，处理逻辑还在感测第一数据的第一部分之前首先引导页缓冲器将第一位线预充电。
在操作1360处，感测另一位线。举例来说，处理逻辑引导页缓冲器从耦合到第一TLC的第一下部页的第二位线感测第一数据的第二部分。在一些实施例中，处理逻辑还在感测第一数据的第二部分之前首先引导页缓冲器将第二位线预充电。
在操作1370处，将字线放电。举例来说，处理逻辑致使施加到TLC字线的电压再次移动到目标值以再次设置读取操作。在其它实施例中，方法1300应用于多个TLC的上部页(UP)或应用于多个TLC的额外页(XP)。
在另外的实施例中，处理逻辑引导页缓冲器将耦合到阵列的第二TLC的第二下部页的第三位线预充电并且感测第二数据的第一部分。处理逻辑引导页缓冲器将耦合到阵列的第二TLC的第二下部页的第四位线预充电并且感测第二数据的第二部分。处理逻辑致使TLC字线和位线放电以执行恢复操作。
图14说明计算机系统1400的实例机器，所述实例机器内可执行用于致使所述机器执行本文中所论述的方法中的任一或多种方法的指令集。在一些实施例中，计算机系统1400可对应于主机系统(例如，图1A的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1A的存储器子系统110)，或者可用于执行控制器的操作(例如，用于执行操作系统以执行对应于图1A的存储器子系统控制器115的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。
所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(依序或以其它方式)指定将由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。
实例计算机系统1400包含处理装置1402、主存储器1404(例如，只读存储器(ROM)、闪存存储器、动态随机存取存储器(DRAM)例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1410(例如，闪存存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统1418，其经由总线1430彼此通信。
处理装置1402表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1402也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等。处理装置1402被配置成执行指令1428以用于执行本文中所论述的操作和步骤。计算机系统1400可另外包含网络接口装置1412以在网络1420上通信。
数据存储系统1418可包含机器可读存储媒体1424(也称为计算机可读媒体)，其上存储有一或多个指令集1428或体现本文中所描述的方法或功能中的任一或多种的软件。数据存储系统1418可另外包含先前论述的本地媒体控制器135、页缓冲器152或352和队列131。指令1428还可在由计算机系统1400执行期间完全或至少部分地驻存在主存储器1404内和/或处理装置1402内，主存储器1404和处理装置1402也构成机器可读存储媒体。机器可读媒体1424、数据存储系统1418和/或主存储器1404可对应于图1A的存储器子系统110。
在一个实施例中，指令1426包含用以实施对应于控制器(例如，图1A的存储器子系统控制器115)的功能性的指令。虽然在实例实施例中将机器可读存储媒体1424展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且致使机器执行本公开的方法中的任何一种或多种的任何媒体。术语“机器可读存储媒体”因此应被视为包含但不限于固态存储器、光学媒体和磁性媒体。
已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。
然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可以指操控和变换计算机系统的寄存器和存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。
本公开可提供为计算机程序产品或软件，其可包含在其上储存有可用以编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及图式。

Claims (20)

1.一种装置，其包括：
存储器单元阵列，其包括耦合到所述存储器单元阵列的至少一个子集的第一字线；
实现于所述存储器单元阵列内的队列；和
耦合到所述第一字线和所述队列的控制逻辑，所述控制逻辑执行包括以下各项的操作：
检测从所述阵列的所述子集的第一页读取第一数据的第一读取命令；
存取所述队列中的第二读取命令，所述第二读取命令是从所述阵列的所述子集的第二页读取第二数据；
致使施加到所述第一字线的电压斜升到初始值；
致使施加到所述第一字线的所述电压移动到目标值以设置读取操作；
引导页缓冲器从耦合到所述阵列的所述子集的所述第一页的第一位线感测所述第一数据；
引导所述页缓冲器从耦合到所述阵列的所述子集的所述第二页的第二位线感测所述第二数据；和
致使所述第一字线放电。
2.根据权利要求1所述的装置，其中所述第二读取命令在所述队列中与所述第一读取命令相连，且其中引导所述页缓冲器另外包括引导所述页缓冲器将所述第一位线和所述第二位线预充电。
3.根据权利要求1所述的装置，其中致使施加到所述第一字线的所述电压斜升到所述初始值、致使施加到所述第一字线的所述电压移动到所述目标值以及致使所述第一字线放电的这些操作被引导为由所述控制逻辑仅执行一次。
4.根据权利要求1所述的装置，其中所述操作另外包括：
接收与所述页缓冲器的锁存器相关联的第一高速缓存释放命令；和
致使所述第一数据存储于所述页缓冲器的所述锁存器中。
5.根据权利要求4所述的装置，其中所述操作另外包括：
接收与所述锁存器相关联的第二高速缓存释放命令；和
致使所述第二数据存储于所述页缓冲器的所述锁存器中。
6.根据权利要求1所述的装置，其中所述第一字线是单层级单元字线。
7.根据权利要求1所述的装置，其中所述第一字线是三层级单元字线，所述第一读取命令是执行多个三层级单元的下部页的第一读取操作，且所述第二读取命令是执行所述下部页的第二读取操作。
8.根据权利要求1所述的装置，其中所述第一字线是三层级单元字线，所述第一读取命令是执行多个三层级单元的额外页的第一读取操作，且所述第二读取命令是执行所述额外页的第二读取操作。
9.一种方法，其包括：
通过耦合到存储器装置内的第一字线和队列的控制逻辑检测从存储器单元阵列的子集的第一页读取第一数据的第一读取命令；
通过所述控制逻辑存取所述队列中的第二读取命令，所述第二读取命令是从所述阵列的所述子集的第二页读取第二数据；
通过所述控制逻辑致使施加到所述第一字线的电压斜升到初始值；
通过所述控制逻辑致使施加到所述第一字线的所述电压移动到目标值以设置读取操作；
通过所述控制逻辑引导页缓冲器从耦合到所述阵列的所述子集的所述第一页的第一位线感测所述第一数据；
通过所述控制逻辑引导所述页缓冲器从耦合到所述阵列的所述子集的所述第二页的第二位线感测所述第二数据；和
通过所述控制逻辑致使所述第一字线放电。
10.根据权利要求9所述的方法，其中所述第二读取命令在所述队列中与所述第一读取命令相连，且其中引导所述页缓冲器另外包括引导所述页缓冲器将所述第一位线和所述第二位线预充电。
11.根据权利要求9所述的方法，其中在处理所述第一读取命令和所述第二读取命令两者时将所述致使施加到所述第一字线的所述电压斜升、所述致使施加到所述第一字线的所述电压移动到所述目标值以及所述致使所述第一字线放电的这些操作仅执行一次。
12.根据权利要求9所述的方法，其另外包括：
接收与所述页缓冲器的锁存器相关联的第一高速缓存释放命令；和
致使所述第一数据存储于所述页缓冲器的所述锁存器中。
13.根据权利要求12所述的方法，其另外包括：
接收与所述锁存器相关联的第二高速缓存释放命令；和
致使所述第二数据存储于所述页缓冲器的所述锁存器中。
14.根据权利要求9所述的方法，其中所述第一字线是单层级单元字线。
15.根据权利要求9所述的方法，其中所述第一字线是三层级单元字线，所述第一读取命令是执行多个三层级单元的下部页或上部页中的一个的第一读取操作，且所述第二读取命令是执行所述下部页或所述上部页中的所述一个的第二读取操作。
16.一种方法，其包括：
通过耦合到存储器装置内的三层级单元TLC字线和队列的控制逻辑检测从存储器单元阵列的第一TLC的第一下部页读取第一数据的第一读取命令集；
通过所述控制逻辑存取所述队列中的用以从所述存储器单元阵列的第二TLC的第二下部页读取第二数据的第二读取命令集；
通过所述控制逻辑致使施加到所述TLC字线的电压斜升到初始值；
通过所述控制逻辑致使施加到所述TLC字线的所述电压移动到目标值以设置读取操作；
通过所述控制逻辑引导页缓冲器从耦合到所述阵列的所述第一TLC的所述第一下部页的第一位线感测所述第一数据的第一部分；
通过所述控制逻辑引导所述页缓冲器从耦合到所述第一TLC的所述第一下部页的第二位线感测所述第一数据的第二部分；和
通过所述控制逻辑致使施加到所述TLC字线的所述电压再次移动到所述目标值以再次设置读取操作。
17.根据权利要求16所述的方法，其中所述第二读取命令集在所述队列中与所述第一读取命令集相连，且其中引导所述页缓冲器另外包括引导所述页缓冲器将所述第一位线和所述第二位线预充电。
18.根据权利要求16所述的方法，其另外包括：
接收与所述页缓冲器的锁存器相关联的第一高速缓存释放命令；
致使所述第一数据的所述第一部分存储于所述锁存器中；
接收与所述页缓冲器的所述锁存器相关联的第二高速缓存释放命令；和
致使所述第一数据的所述第二部分存储于所述锁存器中。
19.根据权利要求16所述的方法，其另外包括：
引导所述页缓冲器将耦合到所述阵列的所述第二TLC的所述第二下部页的第三位线预充电并且感测所述第二数据的第一部分；
引导所述页缓冲器将耦合到所述阵列的所述第二TLC的所述第二下部页的第四位线预充电并且感测所述第二数据的第二部分；和
致使所述TLC字线放电。
20.根据权利要求19所述的方法，其另外包括：
接收与所述页缓冲器的锁存器相关联的第三高速缓存释放命令；
致使所述第二数据的所述第一部分存储于所述锁存器中；
接收与所述页缓冲器的所述锁存器相关联的第四高速缓存释放命令；和
致使所述第二数据的所述第二部分存储于所述锁存器中。
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