CN114649043A - 用于防止快速电荷损失的方法和装置 - Google Patents

Abstract

本公开涉及用于防止快速电荷损失的方法和装置。存储器装置中的处理逻辑起始存储器阵列上的编程操作，所述编程操作包括编程阶段和编程校验阶段。所述处理逻辑进一步致使在所述编程操作的所述编程校验阶段期间将负电压信号施加到所述存储器阵列的块的第一选定字线，其中所述第一选定字线耦合到所述块中的存储器单元串中的第一多个存储器单元的相应第一存储器单元，其中所述第一选定字线与所述编程操作相关联。

Description

用于防止快速电荷损失的方法和装置

技术领域

本公开的实施例大体上涉及存储器子系统，且更确切地说涉及在存储器装置中的编程校验操作期间对电子进行去捕陷以防止快速电荷损失。

背景技术

存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可以例如是非易失性存储器装置和易失性存储器装置。一般来说，主机系统可以利用存储器子系统在存储器装置处存储数据以及从存储器装置检索数据。

发明内容

本公开的一方面是针对一种存储器装置，所述存储器装置包括：存储器阵列；以及控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下的操作：在所述存储器阵列上起始编程操作，所述编程操作包括编程阶段和编程校验阶段；以及致使在所述编程操作的所述编程校验阶段期间将负电压信号施加到所述存储器阵列的块的第一选定字线，其中所述第一选定字线耦合到所述块中的存储器单元串中的第一多个存储器单元的相应第一存储器单元，其中所述第一选定字线与所述编程操作相关联。

本公开的另一方面是针对一种方法，所述方法包括：在存储器阵列上起始编程操作，所述编程操作包括编程阶段和编程校验阶段；以及致使在所述编程操作的所述编程校验阶段期间将负电压信号施加到所述存储器阵列的块的第一选定字线，其中所述第一选定字线耦合到所述块中的存储器单元串中的第一多个存储器单元的相应第一存储器单元，其中所述第一选定字线与所述编程操作相关联。

本公开的又一方面是针对一种存储器装置，所述存储器装置包括：存储器阵列；以及控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下的操作：接收对应于所述存储器阵列上的编程操作的编程命令；致使在所述编程操作的编程阶段期间将编程电压信号施加到所述存储器阵列的块的第一选定字线以将所述块中的存储器单元串中的相应第一存储器单元编程到目标电压；以及致使在所述编程操作的编程校验阶段期间在正传递电压信号和编程校验信号施加到所述第一选定字线以校验所述第一存储器单元已达到所述目标电压之前，将负电压信号施加到所述第一选定字线。

附图说明

根据下文给出的详细描述和本公开的各个实施例的附图，将更充分地理解本公开。

图1示出根据本公开的一些实施例包含存储器子系统的实例计算系统。

图2A是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图2B是示出根据本公开的一些实施例在存储器子系统中的存储器装置的数据块中的存储器单元串的示意图。

图3是根据本公开的一些实施例用于在单遍次编程操作的编程校验恢复阶段开始处以负字线偏压操作存储器装置的时序图。

图4A是根据本公开的一些实施例用于在多遍次编程操作的第一遍次的编程校验恢复阶段开始处以负字线偏压操作存储器装置的时序图。

图4B是根据本公开的一些实施例用于在多遍次编程操作的第二遍次的编程校验恢复阶段开始处以负字线偏压操作存储器装置的时序图。

图5是根据本公开的一些实施例用于在单遍次编程操作的编程校验恢复阶段末尾处以负字线偏压操作存储器装置的时序图。

图6是根据本公开的一些实施例在存储器装置中的编程校验操作期间对电子进行去捕陷以防止快速电荷损失的实例方法的流程图。

图7是本公开的实施例可在其中操作的实例计算机系统的框图。

具体实施方式

本公开的方面是针对在存储器子系统的存储器装置中的编程校验操作期间对电子进行去捕陷以防止快速电荷损失。存储器子系统可以是存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(例如，存储数据的存储器装置)的存储器子系统。主机系统可提供待存储在存储器子系统处的数据，且可请求待从存储器子系统检索的数据。

存储器子系统可包含高密度非易失性存储器装置，其中当没有电力供应到存储器装置时需要数据的保持。举例来说，例如3D快闪NAND存储器等NAND存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置是一或多个裸片的封装，每一裸片包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND存储器)，每一平面包含物理块的集合。每一块包含页的集合。每一页包含存储器单元(“单元”)的集合。单元为存储信息的电子电路。下文中，块是指用以存储数据的存储器装置的单元，且可以包含存储器单元群组、字线群组、字线或个别存储器单元。每一块可包含若干子块，其中每一子块由从共享位线延伸的相关联支柱(例如，竖直导电迹线)限定。存储器页(在本文中也被称为“页”)存储对应于从主机系统接收的数据的二进制数据的一或多个位。为了实现高密度，非易失性存储器装置中的存储器单元串可被构造成包含至少部分围绕多晶硅沟道材料(即，沟道区)的支柱的若干存储器单元。存储器单元可耦合到存取线，所述存取线通常被称为“字线”，通常与存储器单元共同制造，以便在存储器块中形成串阵列。例如3D快闪NAND存储器等某些非易失性存储器装置的紧凑性意味着字线对于存储器块内的许多存储器单元是共同的。

在编程操作期间，选定存储器单元可通过将编程电压施加到选定字线而编程。在某些情况下，一系列递增电压编程脉冲施加到选定字线以增加连接到所述字线的每一存储器单元的电荷电平，且借此增加所述每一存储器单元的阈值电压。在每一编程脉冲之后，或在若干编程脉冲之后，执行编程校验操作以确定存储器单元的阈值电压是否已增加到所要编程电平。在编程操作完成之后，经编程存储器单元可能经历多种形式的电荷损失，所述电荷损失可能导致存储器单元的数据保持特性的缺陷，例如单位电荷损失、本征电荷损失和快速电荷损失。快速电荷损失(quick charge loss，QLC)是在编程脉冲的施加移回到存储器单元串的沟道区中之后电子捕陷在隧道氧化物层(在本文中也被称为“能带工程(bandengineering，BE)”层)中的结果。当单元通过编程校验操作时，归因于隧道氧化物层中捕陷的电荷，经编程阈值电压表现为较高。然而，当稍后在编程操作已完成之后读取存储器单元时，单元可具有低于编程校验操作期间获得的阈值电压的阈值电压，这是归因于隧道氧化物层中的电荷漏出到达沟道区。这可能需要增大阈值电压分布以便适应给定状态的所有可能阈值电压，且可能导致在任何后续读取操作期间发生较高的错误率。

某些存储器装置尝试通过在编程校验操作之前施加负栅极偏置电压来缓解快速电荷损失。此电压可对隧道氧化物层中捕陷的一些电子进行去捕陷(即，允许那些电子流出到沟道区中)，使得一些快速电荷损失在编程校验操作期间在感测之前发生。然而，负栅极偏置电压的施加还可能致使沟道区本身中的电子的去捕陷。沟道区中的去捕陷导致串中的存储器单元的阈值电压改变，借此不利地影响存储器单元的电压分布之间的读取窗口预算(RWB)且导致增加的读取错误率。这些装置不使电子的去捕陷与隧道氧化物层以及与沟道区分离使得它们不在编程校验操作之前或期间同时发生。

本公开的方面通过在存储器装置中的编程校验操作期间对电子进行去捕陷以防止快速电荷损失来解决以上和其它缺陷。在一个实施例中，存储器装置中的处理逻辑致使在编程操作的编程校验阶段的特定间隔期间将负电压信号(例如，-1伏)施加到存储器装置的存储器阵列的块的选定字线(即，正被编程的字线(WLn))以增强电子从存储器装置的隧道氧化物层的去捕陷。在一个实施例中，在编程校验阶段开始处，例如在正传递电压(即，Vpassr)施加到选定字线之前，施加负电压信号。在去捕陷之后不久，施加到选定字线、未选定字线和选择栅极装置的电压信号斜升到传递电压，这将不仅归因于传递电压斜变而使沟道增压放电，而且致使电子捕陷在存储器装置的多晶硅沟道区内部。传递电压的量值通常不足以致使电子捕陷在隧道氧化物层中。在另一实施例中，在编程校验阶段末尾处，例如在传递电压和一或多个校验电压施加到选定字线之后，施加负电压信号。负电压信号将使电子从隧道氧化物层以及从沟道区去捕陷。在后续编程操作期间，归因于先前去捕陷的额外电子注入可将一些电子编程到存储氮化物层而非完全填充隧道氧化物层陷阱。因此，在编程操作末尾处，隧道氧化物层陷阱中存在较少电子，且因为未在编程阶段和编程校验阶段之间施加负电压信号，所以沟道区陷阱保持被填充。

此方法的优点包含(但不限于)存储器子系统中改进的性能。以本文中所描述的方式，使电子从隧道氧化物层以及从沟道区去捕陷之间的时间间隔增加了存储器阵列中的电压分布之间的读取窗口预算。这导致随后执行的读取操作期间的较低错误率，以及存储器装置中改进的可靠性和数据保持。相应地，存储器子系统的总体服务质量水平得以改进。

图1示出根据本公开的一些实施例包含存储器子系统110的实例计算系统100。存储器子系统110可包含例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类装置的组合等介质。

存储器子系统110可为存储装置、存储器模块，或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多介质控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡，以及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)，和各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、交通工具(例如，飞机、无人机、火车、汽车或其它运输工具)、具有物联网(IoT)功能的装置、嵌入式计算机(例如，交通工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1示出耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到......”或“与......耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，不具有中间组件)，无论有线或无线，包含例如电连接、光学连接、磁连接等连接。

主机系统120可包含处理器芯片组以及由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110例如将数据写入到存储器子系统110和从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器系统110。物理主机接口的实例包含(但不限于)串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可以进一步利用NVM快速(NVMe)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。图1示出存储器子系统110作为实例。一般来说，主机系统120可经由相同通信连接、多个单独的通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是(但不限于)随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变而执行位存储。另外，与许多基于快闪的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含(例如)二维NAND(2D NAND)和三维NAND(3D NAND)。

存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层级单元(SLC)，可每单元存储一个位。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)和四层级单元(QLC)，可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或这些的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分以及MLC部分、TLC部分或QLC部分。存储器装置130的存储器信元可以分组为可指代用于存储数据的存储器装置的逻辑单元的页。对于一些类型的存储器(例如，NAND)，页可被分组以形成块。

尽管描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列及NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、“或非”(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行操作，例如在存储器装置130处读取数据、写入数据或擦除数据，和其它此类操作。存储器子系统控制器115可包含例如一或多个集成电路和/或离散组件、缓冲存储器或其组合等硬件。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路系统。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(field programmable gate array，FPGA)、专用集成电路(application specificintegrated circuit，ASIC)等)，或其它合适的处理器。

存储器子系统控制器115可包含处理器117(例如，处理装置)，其被配置成执行存储在本地存储器119中的指令。在所示出的实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其被配置成存储用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程的指令。

在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已示出为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依赖于外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。

一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)和物理地址(例如，物理块地址)之间的地址转译。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换成命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址并解码所述地址以存取存储器装置130。

在一些实施例中，存储器装置130包含本地介质控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，执行存储器装置130上的介质管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其是具有裸片上的控制逻辑(例如，本地控制器135)和用于相同存储器装置封装内的介质管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地介质控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。

在一个实施例中，存储器子系统110包含存储器装置编程管理组件113，其可监管、控制和/或管理对存储器子系统110的非易失性存储器装置(例如，存储器装置130)执行的数据存取操作(例如，编程操作)。举例来说，编程操作可包含若干阶段，例如编程阶段和编程校验阶段。编程管理组件113负责在编程操作期间将特定电压施加(或指示哪些电压被施加)到存储器装置130。举例来说，在编程阶段期间，编程管理组件113可致使将编程电压施加到存储器装置130的存储器阵列的块的第一选定字线(即，正被编程的字线(WLn))以将块中的存储器单元串中的相应第一存储器单元编程到目标电压(即，表示待存储于存储器单元中的数据的电压)。在编程校验阶段期间，编程管理组件113可致使将编程校验电压施加到第一选定字线以感测相应存储器单元的电压电平。在一个实施例中，为了增强电子从存储器装置的隧道氧化物层的去捕陷，在编程校验阶段期间，编程管理组件113可进一步致使将负电压信号施加到第一选定字线。取决于实施例，可在编程校验阶段开始处(即，在正传递电压信号施加到第一选定字线之前)或编程校验阶段末尾处(即，在正传递电压信号和一或多个编程校验电压信号施加到选定字线之后)施加负电压信号。下文描述关于编程管理组件113的操作的另外细节。

图2A是根据实施例的呈存储器装置130的形式的第一设备与呈存储器子系统(例如，图1的存储器子系统110)的存储器子系统控制器115的形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。存储器子系统控制器115(例如，在存储器装置130外部的控制器)可以是存储器控制器或其它外部主机装置。

存储器装置130包含以行和列逻辑上布置的存储器单元阵列204。逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与一个以上逻辑行的存储器单元相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列204的至少一部分的存储器单元(图2A中未展示)能够编程为至少两个目标数据状态中的一个。

提供行解码电路系统208和列解码电路系统210以对地址信号进行解码。接收地址信号且对其进行解码以存取存储器单元阵列204。存储器装置130还包含输入/输出(I/O)控制电路系统260以管理命令、地址及数据到存储器装置130的输入以及数据及状态信息从存储器装置130的输出。地址寄存器214与I/O控制电路系统260和行解码电路系统208及列解码电路系统210通信以在解码之前锁存地址信号。命令寄存器224与I/O控制电路系统260和本地介质控制器135通信以锁存传入的命令。

控制器(例如，存储器装置130内部的本地介质控制器135)响应于命令而控制对存储器单元阵列204的存取，且生成外部存储器子系统控制器115的状态信息，即，本地介质控制器135被配置成对存储器单元阵列204执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地介质控制器135与行解码电路系统208和列解码电路系统210通信，以响应于地址而控制行解码电路系统208和列解码电路系统210。在一个实施例中，本地介质控制器134包含编程管理组件113，其可在存储器装置130中的编程校验操作期间实施电子的去捕陷以防止快速电荷损失。

本地介质控制器135还与高速缓冲寄存器218通信。高速缓冲寄存器218锁存如由本地介质控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列204正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器218传递到数据寄存器270以用于传递到存储器单元阵列204；接着可将新数据从I/O控制电路系统260锁存在高速缓冲寄存器218中。在读取操作期间，数据可从高速缓冲寄存器218传递到I/O控制电路系统260以供输出到存储器子系统控制器115；接着可将新数据从数据寄存器270传递到高速缓冲寄存器218。高速缓冲寄存器218和/或数据寄存器270可形成存储器装置130的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图2A中未展示)，以例如通过感测连接到存储器单元阵列204的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器222可与I/O控制电路系统260和本地存储器控制器135通信以锁存状态信息以供输出到存储器子系统控制器115。

存储器装置130经由控制链路232从本地介质控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步经由控制链路232接收额外或替代的控制信号(未图示)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线236从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线236将数据输出到存储器子系统控制器115。

举例来说，可经由I/O控制电路系统260处的I/O总线236的输入/输出(I/O)引脚[7:0]接收命令，且可接着将命令写入到命令寄存器224中。可经由I/O控制电路系统260处的I/O总线236的输入/输出(I/O)引脚[7:0]接收地址，且可接着将地址写入到地址寄存器214中。可经由I/O控制电路系统260处用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将数据写入到高速缓冲寄存器218中。随后可将数据写入到数据寄存器270中以用于对存储器单元阵列204进行编程。

在实施例中，可省略高速缓冲寄存器218，且可将数据直接写入到数据寄存器270中。还可在用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]上输出数据。尽管可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。

所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图2A的存储器装置130。应认识到，参考图2A描述的各种块组件的功能性可能不一定与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图2A的一个以上块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图2A的单个块组件的功能性。此外，尽管根据各种信号的接收和输出的流行惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚(或其它I/O节点结构)的组合或其它数目个I/O引脚(或其它I/O节点结构)。

图2B是示出根据本公开的一些实施例在存储器子系统中的存储器装置的数据块中的存储器单元串200的示意图。在一个实施例中，串200表示例如来自存储器单元阵列204的存储器装置130的一个部分，如图2A所示。串200包含若干存储器单元212(即，电荷存储装置)，例如在一些实施例中多达32个存储器单元(或更多)。串200包含被称为源极选择栅极220(SGS)(通常为n沟道晶体管)的在串200的一端处的存储器单元212与共同源极226之间耦合的源极侧选择晶体管。共同源极226可包含(例如)共同掺杂的半导体材料和/或其它导电材料。在串200的另一端处，被称为漏极选择栅极230(SGD)(通常为n沟道晶体管)的漏极侧选择晶体管和栅极诱发漏极泄漏(GIDL)生成器240(GG)(通常为n沟道晶体管)耦合在存储器单元212中的一个与数据线234之间，所述数据线在此项技术中通常被称为“位线”。共同源极226可耦合到参考电压(例如，接地电压或简称为“接地”[Gnd])或电压源(例如，电荷泵电路或电力供应，例如其可选择性地被配置成适合于优化编程操作的特定电压)。

每一存储器单元212可包含(例如)浮动栅极晶体管或电荷捕陷晶体管，并且可包括单层级存储器单元或多层级存储器单元。浮动栅极可被称为电荷存储结构235。存储器单元212、源极选择栅极220、漏极选择栅极230和GIDL生成器240可由其相应控制栅极250上的信号控制。

控制信号可由编程管理组件113施加或在编程管理组件113的指示下施加，例如，施加到选择线(未展示)以选择串，或施加到存取线(未展示)以选择存储器单元212。在一些情况下，控制栅极可形成选择线(用于选择装置)或存取线(用于单元)的部分。漏极选择栅极230接收可致使漏极选择栅极230选择或取消选择串200的电压。在一个实施例中，每一相应控制栅极250连接到单独字线(即，存取线)，使得可单独地控制每一装置或存储器单元。

在一个实施例中，为了增强电子从形成串200的部分的隧道氧化物层的去捕陷，在编程操作的编程校验阶段期间，编程管理组件113可致使将负电压信号施加到第一选定字线，所述负电压信号是在第一选定字线连接到的相应控制栅极250处接收的。取决于实施例，可在编程校验阶段开始处(即，在正传递电压信号施加到第一选定字线之前)或编程校验阶段末尾处(即，在正传递电压信号和一或多个编程校验电压信号施加到选定字线之后)施加负电压信号。此负电压信号的施加可增强编程校验阶段期间电子从隧道氧化物层的去捕陷，而不会致使串200的多晶硅沟道区中的电子的去捕陷。负电压信号的特定施加可取决于正执行单遍次还是多遍次编程操作而变化，如下文更详细地描述。

图3是根据本公开的一些实施例用于在单遍次编程操作的编程校验恢复阶段开始处以负字线偏压操作存储器装置的时序图300。在例如存储器装置130等非易失性存储器装置上执行的编程操作期间，可能遇到特定阶段，包含编程阶段和编程校验阶段。在编程阶段期间，编程电压被施加到存储器装置130的选定字线，以便将表示期望值的特定电荷电平编程到字线上的选定存储器单元。在编程校验阶段期间，读取电压被施加到选定字线以读取存储在选定存储器单元处的电荷电平，以确认期望值被恰当地编程。由于在编程和编程校验操作期间施加相对较高的电压，因此可实施编程恢复和编程校验恢复阶段以允许存储器装置130恢复。

时序图300示出根据一个实施例的编程校验阶段。在此实施例中，编程校验阶段包含四个时间间隔，在此期间，不同电压信号施加到存储器装置130中的各个装置。在第一时间间隔310期间，复位传递电压(即，Vpass_rst)施加到所有数据字线，包含选定字线(SelWL)和任何未选定字线(Unsel WL)以及串200的漏极选择栅极(SGD)。在第二时间间隔320期间，编程管理组件113致使负电压信号(Vneg)被施加到选定字线(Sel WL)。在一个实施例中，编程管理组件113将信号发送到字线驱动器(或某一其它组件)，所述信号指示所述驱动器将负电压信号施加到字线。施加到未选定字线的电压信号保持在复位传递电压处，且选择栅极传递电压(Vpassr)施加到漏极选择栅极。负电压信号将增强存储器串200的隧道氧化物层和沟道区中的去捕陷。在特定时间周期(例如，几微秒)之后，可开始第三时间间隔330。在第三时间间隔330期间，传递电压(Vpassr)尖峰施加到选定字线，且未选定字线上的电压信号斜升到传递电压(Vpassr/Vpass1r)。传递电压可使沟道增压放电并且还致使电子捕陷于多晶硅沟道区中。在第四时间间隔340期间，将一或多个编程校验电压信号(pv_1、pv_2、...pv_n)施加到选定字线。这些电压感测存储于选定存储器单元处的电荷电平以确认期望值被恰当地编程。因为已经在第二时间间隔320期间执行隧道氧化物层的电子去捕陷，所以隧道氧化物层的浅陷阱将为空，且将不会影响第四时间间隔340期间执行的编程校验操作的感测。施加到未选定字线和漏极选择栅极的电压信号可保持在传递电压处，或任选地斜降到接地电压(gnd)，且所有电压信号最终在编程校验恢复阶段300末尾处斜降到复位传递电压(Vpassr_rst)和接地。

图4A是根据本公开的一些实施例用于在多遍次编程操作的第一遍次的编程校验恢复阶段开始处以负字线偏压操作存储器装置的时序图400。例如实施QLC存储器的存储器子系统等特定存储器子系统使用多遍次编程算法，例如粗略-精细的两遍次编程算法。在此实施例中，字线的编程通过粗略地编程存储器单元第一遍次而开始。这种“粗略”第一遍次的目标是将所有单元快速地编程为略低于其最终目标编程电平。在较慢的“精细”第二遍次期间，存储器单元被编程为略高的最终目标编程电压。这类两遍次编程使单元到单元(C2C)干扰降到最低，这是因为当执行精细编程遍次时，每一单元和其相邻单元几乎处于其最终目标编程电压，且仅需要“略微修改”即可。不需要第一遍次中的精度编程与最小化的C2C耦合组合实现具有高RWB的快速编程。

时序图400示出根据一个实施例的第一编程遍次之后的编程校验阶段。在此实施例中，编程校验阶段包含四个时间间隔，在此期间，不同电压信号施加到存储器装置130中的各个装置。在第一时间间隔410期间，复位传递电压(即，Vpass_rst)施加到串200的所有数据字线。在第二时间间隔420期间，编程管理组件113致使负电压信号(Vneg)被施加到选定字线(Sel WL)以及施加到在选定字线的一侧上邻近于选定字线的第二字线(WLn-1)。第二字线可以是连接到先前已经粗略编程的存储器单元的字线。在一个实施例中，编程管理组件113将信号发送到字线驱动器(或某一其它组件)，所述信号指示所述驱动器将负电压信号施加到字线。施加到未选定字线的电压信号保持在复位传递电压处，且选择栅极传递电压(Vpassr)施加到漏极选择栅极。负电压信号将增强存储器串200的隧道氧化物层和沟道区中的去捕陷。在特定时间周期(例如，几微秒)之后，可开始第三时间间隔430。在第三时间间隔430期间，传递电压(Vpassr)尖峰施加到选定字线和选择栅极，且第二字线(WLn-1)和任何未选定字线(包含在选定字线的第二侧上邻近于选定字线的第三字线(WLn+1))上的电压信号斜升到传递电压(Vpassr/Vpass1r)。选择栅极上的传递电压可使沟道增压放电，且选定字线上的传递电压可致使电子捕陷于多晶硅沟道区中。在第四时间间隔440期间，将一或多个编程校验电压信号(pv_1、pv_2、...pv_n)施加到选定字线。这些电压感测存储于选定存储器单元处的电荷电平以确认期望值被恰当地编程。因为已经在第二时间间隔420期间执行隧道氧化物层的电子去捕陷，所以隧道氧化物层的浅陷阱将为空，且将不会影响第四时间间隔440期间执行的编程校验操作的感测。施加到第二字线和未选定字线的电压信号可保持在传递电压处，且所有电压信号最终在编程校验恢复阶段400末尾处斜降到复位传递电压(Vpassr_rst)和接地电压(gnd)。

图4B是根据本公开的一些实施例用于在多遍次编程操作的第二遍次的编程校验恢复阶段开始处以负字线偏压操作存储器装置的时序图450。时序图450示出根据一个实施例的第二编程遍次之后的编程校验阶段。在此实施例中，编程校验阶段包含四个时间间隔，在此期间，不同电压信号施加到存储器装置130中的各个装置。在第一时间间隔460期间，复位传递电压(即，Vpass_rst)施加到串200的所有数据字线。在第二时间间隔470期间，编程管理组件113致使负电压信号(Vneg)被施加到选定字线(Sel WL)以及施加到在选定字线的第二侧上邻近于选定字线的第三字线(WLn+1)。第三字线可以是连接到先前已经粗略编程但尚未精细编程的存储器单元的字线。在一个实施例中，编程管理组件113将信号发送到字线驱动器(或某一其它组件)，所述信号指示所述驱动器将负电压信号施加到字线。施加到未选定字线的电压信号保持在复位传递电压处，且选择栅极传递电压(Vpassr)施加到漏极选择栅极。负电压信号将增强存储器串200的隧道氧化物层和沟道区中的去捕陷。在特定时间周期(例如，几微秒)之后，可开始第三时间间隔480。在第三时间间隔480期间，传递电压(Vpassr)尖峰施加到选定字线和选择栅极，且第三字线(WLn+1)和任何未选定字线(包含第二字线(WLn-1))上的电压信号斜升到传递电压(Vpassr/Vpass1r)。选择栅极上的传递电压可使沟道增压放电，且选定字线上的传递电压可致使电子捕陷于多晶硅沟道区中。在第四时间间隔490期间，将一或多个编程校验电压信号(pv_1、pv_2、...pv_n)施加到选定字线。这些电压感测存储于选定存储器单元处的电荷电平以确认期望值被恰当地编程。因为已经在第二时间间隔470期间执行隧道氧化物层的电子去捕陷，所以隧道氧化物层的浅陷阱将为空，且将不会影响第四时间间隔490期间执行的编程校验操作的感测。施加到第三字线和未选定字线的电压信号可保持在传递电压处，且所有电压信号最终在编程校验恢复阶段450末尾处斜降到复位传递电压(Vpassr_rst)和接地电压(gnd)。

图5是根据本公开的一些实施例用于在单遍次编程操作的编程校验恢复阶段末尾处以负字线偏压操作存储器装置的时序图500。在此实施例中，编程校验阶段包含五个时间间隔，在此期间，不同电压信号施加到存储器装置130中的各个装置。在第一时间间隔510期间，复位传递电压(即，Vpass_rst)施加到所有数据字线，包含选定字线(Sel WL)和任何未选定字线(Unsel WL)以及串200的漏极选择栅极(SGD)。在第二时间间隔520期间，传递电压(Vpassr)尖峰施加到选定字线和选择栅极，且未选定字线和漏极选择栅极上的电压信号斜升到传递电压(Vpassr/Vpass1r)。选择栅极上的传递电压可使沟道增压放电，且选定字线上的传递电压可致使电子捕陷于多晶硅沟道区中。在第三时间间隔530期间，将一或多个编程校验电压信号(pv_1、pv_2、...pv_n)施加到选定字线。这些电压感测存储于选定存储器单元处的电荷电平以确认期望值被恰当地编程。施加到未选定字线和漏极选择栅极的电压信号可保持在传递电压处，或任选地斜降到接地电压(gnd)，且所有电压信号最终斜降到复位传递电压(Vpassr_rst)。在第四时间间隔540期间，编程管理组件113致使负电压信号(Vneg)被施加到选定字线(Sel WL)。在一个实施例中，编程管理组件113将信号发送到字线驱动器(或某一其它组件)，所述信号指示所述驱动器将负电压信号施加到字线。施加到未选定字线和漏极选择栅极的电压信号保持在复位传递电压处。负电压信号将对存储器串200的隧道氧化物层和沟道区中的电子进行去捕陷。在特定时间周期(例如，几微秒)之后，可开始第五时间间隔550。在第五时间间隔550期间，所有电压信号在编程校验恢复阶段500末尾处斜降到接地。在后续编程操作期间，归因于先前去捕陷的额外电子注入可将一些电子编程到存储氮化物层而非完全填充隧道氧化物层陷阱。因此，在编程操作末尾处，隧道氧化物层陷阱中存在较少电子，且因为未在编程阶段和编程校验阶段之间施加负电压信号，所以沟道区陷阱保持被填充。

在另一实施例中，编程管理组件113可致使在多遍次编程操作的编程校验恢复阶段末尾处施加负电压信号。举例来说，编程管理组件113可致使在已经施加传递电压(例如，Vpassr)和一或多个编程校验电压(例如，pv_1-pv_n)之后将负电压信号施加到选定字线以及施加到一或多个邻近字线。在一个实施例中，在多遍次编程操作的第一编程遍次期间，将负电压信号施加到选定字线以及施加到在选定字线的一侧上邻近于选定字线的第二字线(例如，WLn-1)。接着，在多遍次编程操作的第二遍次期间，将负电压信号施加到选定字线以及施加到在选定字线的另一侧上邻近于选定字线的第三字线(例如，WLn+1)。此负电压信号的施加可对存储器串的隧道氧化物层和沟道区中的电子进行去捕陷，使得此些电子将不会影响存储器串的存储器单元上执行的后续读取操作。

图6是根据本公开的一些实施例在存储器装置中的编程校验操作期间对电子进行去捕陷以防止快速电荷损失的实例方法的流程图。方法600可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法600由图1的编程管理组件113执行。虽然以特定序列或次序展示，但是除非另有指定，否则可修改过程的次序。因此，应理解，所示出的实施例仅为实例，且所示出的过程可以不同次序执行，且一些过程可并行地执行。另外，可以在各种实施例中省略一或多个过程。因此，并非在每个实施例中需要所有的过程。其它过程流程是可能的。

在操作605处，接收命令。举例来说，处理逻辑(例如，编程管理组件113)可从请求方(例如存储器子系统控制器115)接收在存储器装置(例如存储器装置130)的存储器阵列(例如存储器阵列204)上执行存储器存取操作的命令。在一个实施例中，所述命令包括编程命令，且存储器存取操作包括编程操作。举例来说，存储器存取操作可包含与待写入到存储器装置的主机数据的多个页(例如，四个页)相关联的QLC编程操作。

在操作610处，起始存储器存取操作。举例来说，处理逻辑可在存储器装置130上起始与接收到的命令相关联的编程操作。在一个实施例中，编程操作包含编程阶段和编程校验阶段。在某些实施例中，这些阶段中的每一个可在单个编程操作期间在循环中重复多次。

在操作615处，施加编程电压信号。举例来说，处理逻辑可致使在编程操作的编程阶段期间将编程电压信号施加到存储器阵列的块的第一选定字线。编程电压信号施加到存储器装置130的选定字线，以便将表示期望值的特定电荷电平(即，目标电压)编程到字线上的存储器单元串中的选定存储器单元。

在操作620处，施加负电压信号。举例来说，处理逻辑可致使在编程操作的编程校验阶段期间将负电压信号施加到第一选定字线。在一个实施例中，第一选定字线耦合到块中的存储器单元串中的第一多个存储器单元的相应第一存储器单元，且第一选定字线与编程操作相关联(即，连接到正被编程的存储器单元)。

在操作625处，作出确定。举例来说，处理逻辑可确定编程操作是否包含多遍次编程操作。在一个实施例中，编程操作为单遍次编程操作，其中连接到选定字线的存储器单元在单个编程遍次中编程。在其它实施例中，编程操作为多遍次编程操作，其中存储器阵列的存储器单元在两个或更多个编程遍次中编程。在一个实施例中，在多遍次编程操作的第一遍次期间，处理逻辑将存储器单元粗略地编程到表示主机数据页的初始值。在一个实施例中，编程管理组件113可致使将一或多个编程脉冲施加到选定字线以将主机数据页存储在存储器单元中。初始值可略低于最终目标值，使得可在最小延迟的情况下执行第一编程遍次。在一个实施例中，在多遍次编程操作的第二遍次期间，处理逻辑从第一遍次读取粗略编程的初始值，且将存储器单元精细地编程到表示主机数据页的最终值。在一个实施例中，编程管理组件113可致使将一或多个编程电压脉冲施加到存储器单元以将初始值增加到表示主机数据页的最终值。

如果编程操作不是多遍次操作(即，编程操作为单遍次编程操作)，则在操作630处，施加额外电压信号。取决于实施例，在编程校验阶段期间在负电压信号之前或之后施加正传递电压信号(例如，Vpassr)和一或多个编程校验电压信号(例如，pv_1-pv_n)。在一个实施例中，处理逻辑致使在编程操作的编程校验阶段开始处(即，在正传递电压信号施加到第一选定字线之前)将负电压信号施加到第一选定字线。在另一实施例中，处理逻辑致使在编程操作的编程校验阶段末尾处(即，在正传递电压信号和一或多个编程校验电压信号施加到选定字线之后)将负电压信号施加到选定字线。

如果编程操作是多遍次操作，则在操作635处，在第一编程遍次期间施加负电压信号。举例来说，处理逻辑可致使在多个编程校验阶段的第一编程校验阶段期间将负电压信号施加到第一选定字线(例如，WLn)和邻近于第一选定字线的第二字线(例如，WLn-1)。第二字线在存储器单元串中的第一存储器单元的第一侧上耦合到多个存储器单元中的第二存储单元。

在操作640处，在第二编程遍次期间施加负电压信号。举例来说，处理逻辑可致使在所述多个编程校验阶段的第二编程校验阶段期间将负电压信号施加到第一选定字线(例如，WLn)和邻近于第一选定字线的第三字线(例如，WLn+1)。第三字线在存储器单元串中的第一存储器单元的第二侧上耦合到所述多个存储器单元中的第三存储器单元。

图7示出计算机系统700的实例机器，所述实例机器内可执行用于致使所述机器执行本文中所论述的方法中的任何一或多种的指令集。在一些实施例中，计算机系统700可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，以执行操作系统来执行对应于图1的编程管理组件113的操作)。在替代实施例中，机器可连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础架构或环境中的服务器或客户端机器在客户端-服务器网络环境中的服务器或客户端机器的容量中操作。

所述机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(循序或以其它方式)指定待由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述机器个别地或联合地执行指令的集合(或多个集合)以执行本文中所论述的方法中的任何一或多种。

实例计算机系统700包含处理装置702、主存储器704(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器706(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统718，其经由总线730彼此通信。

处理装置702表示一或多个通用处理装置，例如微处理器、中央处理单元等。更确切地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置702也可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置702被配置成执行用于执行本文中所论述的操作和步骤的指令726。计算机系统700可进一步包含网络接口装置708以在网络720上通信。

数据存储系统718可以包含机器可读存储介质724(也称为计算机可读介质)，其上存储有一或多个指令集726或体现本文中所描述的任何一或多种方法或功能的软件。指令726还可在其由计算机系统700执行期间完全或至少部分地驻留在主存储器704内和/或处理装置702内，主存储器704和处理装置702也构成机器可读存储介质。机器可读存储介质724、数据存储系统718和/或主存储器704可对应于图1的存储器子系统110。

在一个实施例中，指令726包含用以实施对应于图1的编程管理组件113的功能性的指令。虽然机器可读存储介质724在实例实施例中展示为单个介质，但术语“机器可读存储介质”应被认为包含存储所述一或多个指令集的单个介质或多个介质。术语“机器可读存储介质”还应被认为包含能够存储或编码供机器执行的指令集且致使机器执行本公开的方法中的任何一种或多种的任何介质。术语“机器可读存储介质”应相应地被理解为包含(但不限于)固态存储器、光学介质和磁性介质。

已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在这里并且通常被认为是引起所要结果的操作的自洽序列。操作为要求对物理量进行物理操纵的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操纵的电或磁信号的形式。主要出于常见使用的原因，有时将此些信号称为位、值、要素、符号、字符、项、数字等已证实是方便的。

然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅是应用于这些量的方便的标签。本公开可涉及将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操纵和变换为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。

本发明还涉及用于执行本文中的操作的设备。此设备可以出于既定目的而专门构造，或其可包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此计算机程序可存储在计算机可读存储介质中，例如(但不限于)任何类型的盘(包含软盘、光盘、CD-ROM和磁光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的介质，它们各自耦合到计算机系统总线。

本文中呈现的算法和显示并不与任何特定计算机或其它设备在本质上相关。各种通用系统可根据本文中的教示与程序一起使用，或可证明构造更专用的设备来执行所述方法是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。应了解，可使用多种编程语言来实施本文中所描述的本公开的教示。

本公开可以提供为计算机程序产品或软件，其可以包含在其上存储有指令的机器可读介质，所述指令可以用于编程计算机系统(或其它电子装置)以执行根据本公开的过程。机器可读介质包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)介质包含机器(例如，计算机)可读存储介质，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光学存储介质、快闪存储器组件等。

在前述说明书中，已参考本公开的特定实例实施例描述了本公开的实施例。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开作出各种修改。因此，说明书和图式应在说明性意义上而非限制性意义上看待。

Claims (20)

1.一种存储器装置，其包括：

存储器阵列；以及

控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下的操作：

在所述存储器阵列上起始编程操作，所述编程操作包括编程阶段和编程校验阶段；以及

致使在所述编程操作的所述编程校验阶段期间将负电压信号施加到所述存储器阵列的块的第一选定字线，其中所述第一选定字线耦合到所述块中的存储器单元串中的第一多个存储器单元的相应第一存储器单元，其中所述第一选定字线与所述编程操作相关联。

2.根据权利要求1所述的存储器装置，其中在所述编程操作的所述编程校验阶段期间在正传递电压信号施加到所述第一选定字线之前，所述负电压信号被施加到所述第一选定字线。

3.根据权利要求2所述的存储器装置，其中所述编程操作包括包含多个编程阶段和多个编程校验阶段的多遍次编程操作。

4.根据权利要求3所述的存储器装置，其中所述控制逻辑用以执行进一步包括以下的操作：

致使在所述多个编程校验阶段的第一编程校验阶段期间将所述负电压信号施加到所述第一选定字线和邻近于所述第一选定字线的第二字线，其中所述第二字线在所述存储器单元串中的所述第一存储器单元的第一侧上耦合到所述第一多个存储器单元的第二存储单元。

5.根据权利要求4所述的存储器装置，其中所述控制逻辑用以执行进一步包括以下的操作：

致使在所述多个编程校验阶段的第二编程校验阶段期间将所述负电压信号施加到所述第一选定字线和邻近于所述第一选定字线的第三字线，其中所述第三字线在所述存储器单元串中的所述第一存储器单元的第二侧上耦合到所述第一多个存储器单元的第三存储器单元。

6.根据权利要求1所述的存储器装置，其中在所述编程操作的所述编程校验阶段期间在正传递电压信号和一或多个编程校验电压信号施加到所述选定字线之后，所述负电压信号被施加到所述选定字线。

7.根据权利要求1所述的存储器装置，其中所述编程操作包括多个编程阶段和多个编程校验阶段，其各自与不同编程电压相关联，且其中仅在所述多个编程校验恢复阶段的与超出预定义阈值电压电平的编程电压相关联的子集期间，将所述负电压施加到所述第一选定字线。

8.一种方法，其包括：

在存储器阵列上起始编程操作，所述编程操作包括编程阶段和编程校验阶段；以及

致使在所述编程操作的所述编程校验阶段期间将负电压信号施加到所述存储器阵列的块的第一选定字线，其中所述第一选定字线耦合到所述块中的存储器单元串中的第一多个存储器单元的相应第一存储器单元，其中所述第一选定字线与所述编程操作相关联。

9.根据权利要求8所述的方法，其中在所述编程操作的所述编程校验阶段期间在正传递电压信号施加到所述第一选定字线之前，将所述负电压信号施加到所述第一选定字线。

10.根据权利要求9所述的方法，其中所述编程操作包括包含多个编程阶段和多个编程校验阶段的多遍次编程操作。

11.根据权利要求10所述的方法，其中所述控制逻辑用以执行进一步包括以下的操作：

致使在所述多个编程校验阶段的第一编程校验阶段期间将所述负电压信号施加到所述第一选定字线和邻近于所述第一选定字线的第二字线，其中所述第二字线在所述存储器单元串中的所述第一存储器单元的第一侧上耦合到所述第一多个存储器单元的第二存储单元。

12.根据权利要求11所述的方法，其中所述控制逻辑用以执行进一步包括以下的操作：

致使在所述多个编程校验阶段的第二编程校验阶段期间将所述负电压信号施加到所述第一选定字线和邻近于所述第一选定字线的第三字线，其中所述第三字线在所述存储器单元串中的所述第一存储器单元的第二侧上耦合到所述第一多个存储器单元的第三存储器单元。

13.根据权利要求8所述的方法，其中在所述编程操作的所述编程校验阶段期间在正传递电压信号和一或多个编程校验电压信号施加到所述选定字线之后，将所述负电压信号施加到所述选定字线。

14.根据权利要求8所述的方法，其中所述编程操作包括多个编程阶段和多个编程校验阶段，其各自与不同编程电压相关联，且其中仅在所述多个编程校验恢复阶段的与超出预定义阈值电压电平的编程电压相关联的子集期间，将所述负电压施加到所述第一选定字线。

15.一种存储器装置，其包括：

存储器阵列；以及

控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下的操作：

接收对应于所述存储器阵列上的编程操作的编程命令；

致使在所述编程操作的编程阶段期间将编程电压信号施加到所述存储器阵列的块的第一选定字线以将所述块中的存储器单元串中的相应第一存储器单元编程到目标电压；以及

致使在所述编程操作的编程校验阶段期间在正传递电压信号和编程校验信号施加到所述第一选定字线以校验所述第一存储器单元已达到所述目标电压之前，将负电压信号施加到所述第一选定字线。

16.根据权利要求15所述的存储器装置，其中所述编程操作包括包含多个编程阶段和多个编程校验阶段的多遍次编程操作。

17.根据权利要求16所述的存储器装置，其中所述控制逻辑用以执行进一步包括以下的操作：

致使在所述多个编程校验阶段的第一编程校验阶段期间将所述负电压信号施加到所述第一选定字线和邻近于所述第一选定字线的第二字线，其中所述第二字线在所述存储器单元串中的所述第一存储器单元的第一侧上耦合到所述第一多个存储器单元的第二存储单元。

18.根据权利要求17所述的存储器装置，其中所述控制逻辑用以执行进一步包括以下的操作：

致使在所述多个编程校验阶段的第二编程校验阶段期间将所述负电压信号施加到所述第一选定字线和邻近于所述第一选定字线的第三字线，其中所述第三字线在所述存储器单元串中的所述第一存储器单元的第二侧上耦合到所述第一多个存储器单元的第三存储器单元。

19.根据权利要求15所述的存储器装置，其中所述编程操作包括多个编程阶段和多个编程校验阶段，其各自与不同编程电压相关联，且其中仅在所述多个编程校验恢复阶段的与超出预定义阈值电压电平的编程电压相关联的子集期间，将所述负电压施加到所述第一选定字线。

20.根据权利要求15所述的存储器装置，其中所述正传递电压信号具有比所述编程校验信号高的量值。

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