CN115997253A

CN115997253A - 用于存储器装置的多阶段擦除操作

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Publication number: CN115997253A
Application number: CN202180053868.6A
Authority: CN
Inventors: F·S·库山; 佐都新治
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2020-08-11
Filing date: 2021-08-10
Publication date: 2023-04-21
Also published as: US11646083B2; WO2022035892A1; US11423990B2; US20220051724A1; US20220351782A1

Abstract

存储器装置中的控制逻辑对存储器阵列发起擦除操作，且在擦除操作期间使擦除电压信号施加到所述存储器阵列的数据块中的存储器单元串的源极端子。在所述擦除操作的第一阶段期间，所述控制逻辑进一步使第一电压信号施加到所述数据块的第一字线且使第二电压信号施加到所述数据块的第二字线，其中所述第一字线耦合到所述存储器单元串的所述源极端子中的栅极诱发漏极泄漏(GIDL)产生器装置且所述第二字线耦合到所述存储器单元串的所述源极端子中的邻近选择栅极(SGS)装置，并且其中所述第一电压信号和所述第二电压信号两者相对于所述擦除电压信号具有共同的第一电压偏移。在所述擦除操作的第二阶段期间，所述控制逻辑进一步确定所述擦除操作的所述第一阶段的结束，且使所述第一电压信号相对于所述擦除电压信号减小到第二电压偏移且使所述第二电压信号相对于所述擦除电压信号减小到第三电压偏移，其中所述第二偏移大于所述第三偏移。

Description

用于存储器装置的多阶段擦除操作

技术领域

本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及用于存储器子系统中的存储器装置的多阶段擦除操作。

背景技术

存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可以是例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统在存储器装置处存储数据且从存储器装置检索数据。

附图说明

根据下文给出的实施方式且根据本公开的各种实施例的附图将更加充分地理解本公开。

图1示出根据本公开的一些实施例的包含存储器子系统的示例计算系统。

图2是根据本公开的一些实施例的示出存储器子系统中的存储器装置的数据块中的存储器单元串的示意图。

图3是根据本公开的一些实施例的示出存储器装置中的多阶段擦除操作中的电压信号的图式。

图4是根据本公开的一些实施例的示出存储器装置中的多阶段擦除操作中的电压信号的图式。

图5是根据本公开的一些实施例的在存储器装置中实施多阶段擦除操作的示例方法的流程图。

图6是本公开的实施例可在其中操作的示例计算机系统的框图。

具体实施方式

本公开的各方面涉及用于存储器子系统中的存储器装置的多阶段擦除操作。存储器子系统可以是存储装置、存储器模块或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。大体来说，主机系统可以利用包含一或多个组件的存储器子系统，所述组件例如存储数据的存储器装置。主机系统可以提供待存储于存储器子系统处的数据，且可以请求从存储器子系统检索数据。

存储器子系统可包含高密度非易失性存储器装置，其中当没有电力供应到存储器装置时期望保持数据。举例来说，例如3D快闪NAND存储器的NAND存储器以紧凑的高密度配置形式提供存储。非易失性存储器装置是一或多个裸片的封装，每一裸片包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND存储器)，每一平面包含一组物理块。每一块包含一组页。每一页包含一组存储器单元(“单元”)。单元为存储信息的电子电路。下文中，数据块是指用于存储数据的存储器装置的单位，且可包含存储器单元群组、字线群组、字线或个别存储器单元。每一数据块可包含数个子块，其中每一子块由从共享位线延伸的一组相关联支柱(例如，竖直导电迹线)限定。存储器页(在本文中也被称为“页”)存储对应于从主机系统接收到的数据的一或多位二进制数据。为了实现高密度，非易失性存储器装置中的存储器单元串可构造成包含至少部分地包围沟道材料的支柱的数个存储器单元。存储器单元可耦合到存取线，所述存取线通常被称为“字线”，通常与存储器单元共同制造，以便在存储器块中形成串阵列。例如3D快闪NAND存储器的特定非易失性存储器装置的紧凑性质意味着字线对于存储器块内的许多存储器单元来说是共同的。

在编程或擦除操作期间，可通过将编程或擦除电压施加到对应的选定字线来编程或擦除选定存储器单元。由于字线对于多个存储器单元来说是共同的，因此非选定存储器单元可与选定存储器单元经受相同的编程或擦除电压。如果不是以其它方式进行预处理，那么非选定存储器单元可受到共同字线上的编程或擦除电压的影响。这些编程或擦除电压效应可包含电荷存储于预期维持所存储数据的非选定存储器单元的情况。编程电压效应被称为“编程扰动”或“编程干扰”效应。编程干扰效应可使存储在未选定存储器单元中的电荷完全不可读，或尽管仍表观上可读，但可将存储器单元的内容读取为与施加编程电压之前所存储的既定数据值不同的数据值。

在对非易失性存储器装置进行擦除操作期间，存储器串的源极端子处的特定装置，例如栅极诱发漏极泄漏(GIDL)产生器(GG)装置容易受到其中电子滞留在多晶硅沟道中的“捕获(trap-up)”效应的影响。GIDL产生器装置的功能为在擦除操作期间产生可流入多晶硅沟道中以抵消在那里的所捕获的电子并擦除存储器的空穴。GIDL产生器最初具有极低阈值电压(例如，负电压)，然而，随着对存储器装置执行的编程/擦除循环的数目增加，GIDL产生器的阈值电压可增加(例如，由于捕获电子而增加到正电压)。此增加可由于串电流退化而限制装置的最大耐久性。为了避免GIDL产生器的阈值电压的增加，许多装置限制可执行的编程/擦除循环的数目，这限制了存储器装置的整体耐久性。另外，选择栅极装置上的较高阈值电压预期减小串的较低存储器单元中的读取干扰效应，但由于选择栅极装置上的较高阈值电压将导致GIDL产生器中的进一步捕获，所述减小通常不可能实现。当执行擦除操作时，特定装置在GIDL产生器和选择栅极装置处以相对于存储器串的源极端子处的电压偏置具有固定偏移的形式斜升电压偏置。由于上文所描述的GIDL产生器的特性，此方法通常引起存储器串的源极端子处的热电子注入，从而降低擦除操作的有效性。

本公开的各方面通过对存储器子系统中的存储器装置实施多阶段擦除操作来解决以上和其它缺陷。存储器装置的存取管理组件可响应于来自例如存储器子系统控制器的一些其它系统组件的命令或请求而发起擦除操作。为了执行擦除操作，存取管理组件例如使擦除电压施加到存储器串的源极端子，以允许存储在沟道区中的电子流出，从而减少所存储的电荷且擦除存储器。在一个实施例中，在擦除操作的第一阶段期间，存取管理组件使第一电压施加到存储器串的源极端子处的GIDL产生器装置，且使第二电压施加到存储器串的源极端子处的选择栅极装置。在一个实施例中，第一和第二电压在擦除操作的第一阶段期间相同，且因此相对于擦除电压具有相同的第一偏移(即，当擦除电压达到特定电平时，第一和第二电压两者开始斜升)。擦除电压和第一和第二电压中的每一个继续斜升，直到存取管理组件检测到第一阶段结束为止。随后进行擦除操作的第二阶段，在此期间存取管理组件使第一和第二电压减小相应量。结果，施加到GIDL产生器装置的第一电压相对于擦除电压具有第二偏移，且施加到选择栅极装置的第二电压相对于擦除电压具有第三偏移。在一个实施例中，第一电压与擦除电压之间的第二偏移大于第三偏移，且第二偏移与第三偏移两者大于用于第一阶段中的第一偏移。未减小的擦除电压和第一和第二电压中的每一个在减小之后继续斜升，直到存取管理组件检测到第二阶段结束为止。随后进行擦除操作的第三阶段，在此期间存取管理组件使擦除电压和第一和第二电压趋平于恒定电压。

本公开的优点包含但不限于改进存储器装置的操作。在擦除操作的第一阶段期间，由于在存储器串的源极端子处施加到GIDL产生器装置的第一电压和施加到选择栅极装置的第二电压两者相对于源极处的擦除电压具有相同的第一偏移，且由于第一偏移相对较小，因此在存储器串的源极端子处形成相对较小的静电场。小静电场在第一阶段期间产生较弱的捕获效应(即，捕获较少电子)，且所述场仅在第二阶段期间增加，从而允许GIDL产生器装置产生用于擦除操作的空穴。因此，即使随着编程/擦除循环的数目增加，负捕获效应也不会影响存储器装置中的性能。因此，实现存储器单元的耐久性的显著改进。本文中所描述的多阶段擦除方案的实施方案并不需要添加任何组件，且因此并不影响装置覆盖面积或复杂性。另外，多阶段擦除操作的使用提高GIDL产生器装置的可靠性，且准许选择栅极装置编有较高阈值电压，同时允许在存储器装置的制造期间与温度增加相关联的退化的足够容限。

图1示出根据本公开的一些实施例的包含存储器子系统110的示例计算系统100。存储器子系统110可包含媒体，如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或其组合。

存储器子系统110可以是存储装置、存储器模块或存储装置和存储器模块的混合。存储装置的实例包含固态硬盘(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡以及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)和各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1示出耦合到一个存储器子系统110的主机系统120的一个实例。如本文所用，“耦合到”或“与...耦合”一般是指组件之间的连接，所述连接可以是间接通信连接或直接通信连接(例如，无中间组件)，无论有线还是无线，包含例如电连接、光学连接、磁性连接等连接。

主机系统120可包含处理器芯片组和由处理器芯片组执行的软件栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用例如存储器子系统110以将数据写入到存储器子系统110且从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用以在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口存取存储器成组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1将存储器子系统110示出为实例。一般来说，主机系统120可经由同一通信连接、多个独立通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以但不限于是随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)。

存储器装置130中的每一者可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层级单元(SLC)每单元可存储一个位。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)和四层级单元(QLC)每单元可存储多个位。在一些实施例中，每一存储器装置130可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或其任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，以及MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用以存储数据的存储器装置的逻辑单位。对于一些类型的存储器(例如，NAND)，页可被分组以形成块。

尽管描述了例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)的非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它硫属化物类存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、氧化物类RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(或简称为控制器115)可与存储器装置130通信以在存储器装置130处执行操作，例如读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器，或其组合。硬件可包含具有专用(即，硬编码)逻辑的数字电路系统以执行本文所描述的操作。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。

存储器子系统控制器115可包含配置成执行存储在本地存储器119中的指令的处理器117(例如，处理装置)。在所示出的实例中，存储器子系统控制器115的本地存储器119包含配置成存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作，包含处置存储器子系统110与主机系统120之间的通信的各种过程、操作、逻辑流程和例程。

在一些实施例中，本地存储器119可包含存储存储器指针、所获取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已示出为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可替代地依赖于外部控制(例如，由外部主机或由与存储器子系统分离的处理器或控制器提供)。

一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，并且可将所述命令或操作转换成指令或适当命令以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成命令指令以存取存储器装置130以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址，且对地址进行解码以存取存储器装置130。

在一些实施例中，存储器装置130包含本地媒体控制器135，所述本地媒体控制器结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110是受管理存储器装置，其为具有裸片上的控制逻辑(例如，本地控制器135)和用于在同一存储器装置封装内进行媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例为受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现于其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。

在一个实施例中，存储器装置130包含存储器装置存取管理组件113，所述存储器装置存取管理组件可监管、控制和/或管理对存储器子系统110的非易失性存储器装置，例如存储器装置130执行的数据存取操作，例如擦除操作。在一个实施例中，存取管理组件113对存储器阵列发起擦除操作，且在擦除操作期间使擦除电压信号施加到存储器阵列的数据块中的存储器单元串的源极端子。存取管理组件113进一步使第一电压信号施加到数据块的第一字线，且使第二电压信号施加到数据块的第二字线。在一个实施例中，第一字线耦合到存储器单元串中的第一装置(例如，GIDL产生器装置)，且第二字线耦合到存储器单元串中的第二装置(例如，选择栅极装置)。在一个实施例中，在擦除操作的第一阶段期间，第一电压信号和第二电压信号两者相对于擦除电压信号具有共同的第一电压偏移。在擦除操作的第二阶段期间，存取管理组件113进一步确定擦除操作的第一阶段的结束，且使第一电压信号相对于擦除电压信号减小到第二电压偏移，且使第二电压信号相对于擦除电压信号减小到第三电压偏移。在一个实施例中，第二偏移大于第三偏移，且第二偏移和第三偏移两者大于用于擦除操作的第一阶段中的第一偏移。存取管理组件113进一步确定擦除操作的第二阶段的结束，且在擦除操作的第三阶段期间使擦除电压信号、第一电压信号和第二电压信号保持处于相应的恒定电压电平。下文描述关于存取管理组件113的操作的进一步细节。

在一些实施例中，存储器子系统控制器115包含存取管理组件113的至少一部分。举例来说，存储器子系统控制器115可包含配置成执行存储于本地存储器119中的用于执行本文中所描述的操作的指令的处理器117(例如，处理装置)。在一些实施例中，存取管理组件113是主机系统110、应用程序或操作系统的部分。在其它实施例中，本地媒体控制器135包含存取管理组件113的至少一部分且配置成执行本文中所描述的功能。在此类实施例中，可使用硬件或作为固件实施存取管理组件113，以执行本文中所描述的操作，所述硬件或固件存储于存储器装置130上、由控制逻辑(例如，存取管理组件113)执行。

图2是根据本公开的一些实施例的示出存储器子系统中的存储器装置的数据块中的存储器单元串200的示意图。在一个实施例中，串200表示存储器装置130的一个部分。在一些实施例中，串200包含数个存储器单元212(即，电荷存储装置)，例如多达32个存储器单元(或更多)。串200包含耦合于串200的一端处的存储器单元212与共同源极226之间的源极侧栅极诱发漏极泄漏(GIDL)产生器210(GGS)(通常为n沟道晶体管)和已知为源极选择栅极220(SGS)的源极侧选择晶体管(通常为n沟道晶体管)。共同源极226可包含例如共同掺杂半导体材料和/或其它导电材料。在串200的另一端，被称为漏极选择栅极230(SGD)的漏极侧选择晶体管(通常为n沟道晶体管)和漏极侧GIDL产生器240(GGD)耦合于存储器单元212中的一个与数据线234之间，所述数据线在所属领域中通常称为“位线”。共同源极226可耦合到参考电压(例如，接地电压或简称为“接地”[Gnd])或电压源(例如，电荷泵电路或电力供应器，例如其可选择性地配置成适合于优化编程操作的特定电压)。

每一存储器单元212可包含例如浮动栅极晶体管或电荷捕获晶体管，并且可包括单层级存储器单元或多层级存储器单元。浮动栅极可被称为电荷存储结构235。存储器单元212、源极选择栅极220、漏极选择栅极230和GIDL产生器240可由其相应控制栅极250上的信号控制。

举例来说，控制信号可通过存取管理组件113或在存取管理组件113的指引下施加到选择线(未示出)以选择串，或施加到存取线(未示出)以选择存储器单元212。在一些情况下，控制栅极可形成选择线(用于选择装置)或存取线(用于单元)的一部分。漏极选择栅极230接收可使漏极选择栅极230选择或取消选择串200的电压。在一个实施例中，每一相应控制栅极250连接到单独字线(即，存取线)，使得可单独地控制每一装置或存储器单元。串200可为存储器装置130中的存储器单元块中的多个存储器单元串中的一个。举例来说，当存在多个存储器单元串时，串200中的每一存储器单元212可连接到对应共享字线，多个串中的每一个中的对应存储器单元也连接到所述对应共享字线。

在一个实施例中，为了执行多阶段擦除操作，存取管理组件113使擦除电压信号施加到串200的源极端子(例如，共同源极226)，以允许存储在沟道区中的电子流出，从而减少所存储的电荷且擦除存储器。在一个实施例中，在多阶段擦除操作的第一阶段期间，存取管理组件113使第一电压信号施加到串200的源极端子处的GIDL产生器装置(例如，GGS 210)，且使第二电压信号施加到串200的源极端子处的选择栅极装置(例如，SGS 220)。在一个实施例中，第一和第二电压信号在擦除操作的第一阶段期间相同，且因此相对于擦除电压信号具有相同的第一偏移(即，当擦除电压信号达到特定电平时，第一和第二电压信号两者开始以相同速率斜升)。擦除电压信号和第一和第二电压信号中的每一个继续斜升，直到存取管理组件113检测到第一阶段结束为止。随后进行多阶段擦除操作的第二阶段，存取管理组件113在此期间使第一和第二电压信号减小相应量。因此，施加到GIDL产生器装置(例如，GGS 210)的第一电压信号相对于擦除电压信号具有第二偏移，且施加到选择栅极装置(例如，SGS 220)的第二电压信号相对于擦除电压信号具有第三偏移。在一个实施例中，第一电压信号与擦除电压信号之间的第二偏移大于第二电压信号与擦除电压信号之间的第三偏移，且第二偏移与第三偏移两者大于用于第一阶段中的第一偏移。在其它实施例中，相应电压信号可施加到串200的漏极端处的装置，例如施加到GGD 240和SGD 230。取决于实施例，这些相应电压信号可与上文所描述的第一和第二电压信号相同，或可不同(即，可具有不同波形、偏移、量值、斜升速率或其它特性)。

图3是根据本公开的一些实施例的示出存储器装置中的多阶段擦除操作300中的电压信号的图式。在一个实施例中，多阶段擦除操作300包含两个或更多个阶段，例如第一阶段302、第二阶段304和第三阶段306。在其它实施例中，多阶段擦除操作300可包含一些其它数目个阶段，例如更多或更少阶段。在多阶段擦除操作300的多个阶段中的每一个期间，各种电压信号施加到存储器装置(例如，存储器装置130)中的存储器单元串(例如，串200)中的各种输入，例如装置或端子。如所说明，这些电压信号的量值和彼此的相对偏移可随阶段不同而变化，以便减轻与擦除操作相关联的特定负面效应。

在一个实施例中，擦除电压信号322施加到串200的源极(SRC)端子，例如共同源极226。另外，第一电压信号324施加到串200的源极端子处的第一装置，例如GIDL产生器装置(例如，GGS 210)，并且第二电压信号326施加到串200的源极端子处的第二装置，例如选择栅极装置(例如，SGS 220)。如图3中所示出，在擦除操作300的第一阶段302期间，擦除电压信号322在第一时间t1处开始斜升，且第一电压信号324和第二电压信号326两者在第二时间t2处开始斜升。第二时间t2可确定为擦除电压信号322达到特定电压电平的时间。在此实施例中，第一电压信号324和第二电压信号326两者相对于擦除电压信号322具有相同偏移(即，第一偏移332)。擦除电压信号322和第一电压信号324和第二电压信号326中的每一个继续斜升，直到第一阶段302结束为止。在一个实施例中，第一阶段302结束且第二阶段304在第三时间t3开始。取决于实施例，第三时间t3可为擦除电压信号322已达到预定电压电平的时间，或自擦除电压信号322施加到存储器单元串的源极端子以来(即，自第一时间t1以来)已经过预定时间段的时间。

在多阶段擦除操作300的第一阶段302期间，由于施加到GIDL产生器装置的第一电压324和施加到选择栅极装置的第二电压326两者相对于擦除电压322具有相同的第一偏移332，且由于第一偏移332相对较小，因此在存储器串200的源极端子处形成相对较小的静电场。小静电场在第一阶段302期间产生较弱的捕获效应(即，捕获较少电子)。

在多阶段擦除操作300的第二阶段304期间，第一电压信号324和第二电压信号326减小相应量。举例来说，第一电压信号324的电压电平可在第三时间t3减小第一量，且第二电压信号326的电压电平可在第三时间t3减小第二量。因此，在第二阶段304期间，第一电压信号324相对于擦除电压信号322具有第二偏移334，且第二电压信号336相对于擦除电压信号322具有第三偏移336。在一个实施例中，第一电压信号324与擦除电压信号322之间的第二偏移334大于第二电压信号326与擦除电压信号322之间的第三偏移336，且第二偏移334与第三偏移336两者大于用于第一阶段302中的第一偏移332。

由于第一电压信号324与擦除电压信号322之间的第二偏移334和第二电压信号326与擦除电压信号322之间的第三偏移336两者在第二阶段304中较大(由于时间t3处的减小)，因此存储器串200的源极端子处的静电场增加，从而允许GIDL产生器装置产生用于擦除操作300的空穴。因此，即使随着编程/擦除循环的数目增加，捕获效应也不会影响存储器装置的性能，因为所述捕获效应直到擦除操作300的第二阶段304才出现。

擦除电压信号322和第一电压信号324和第二电压信号326中的每一个继续斜升，直到第二阶段304结束为止。在一个实施例中，第二阶段304结束且第三阶段306在第四时间t4开始。取决于实施例，第四时间t4可为擦除电压信号322已达到预定电压电平的时间，或自擦除电压信号322施加到存储器单元串的源极端子以来(即，自第一时间t1以来)或自第二阶段304开始(即，自第三时间t3以来)已经过预定时间段的时间。在第三阶段306期间，擦除电压信号322和第一电压信号324和第二电压信号326在擦除操作300的其余部分趋平于相应恒定电压。

图4是根据本公开的一些实施例的示出存储器装置中的多阶段擦除操作400中的电压信号的图式。在一个实施例中，多阶段擦除操作400包含两个或更多个阶段，例如第一阶段402、第二阶段404、第三阶段406和第四阶段408。在其它实施例中，多阶段擦除操作400可包含一些其它数目个阶段，例如更多或更少阶段。在多阶段擦除操作400的多个阶段中的每一个期间，各种电压信号施加到存储器装置(例如，存储器装置130)中的存储器单元串(例如，串200)中的各种输入，例如装置或端子。如所说明，这些电压信号的量值和彼此的相对偏移可随阶段不同而变化，以便减轻与擦除操作相关联的特定负面效应。

在一个实施例中，擦除电压信号422施加到串200的源极(SRC)端子，例如共同源极226。另外，第一电压信号424施加到串200的源极端子处的第一装置，例如GIDL产生器装置(例如，GGS 210)，并且第二电压信号426施加到串200的源极端子处的第二装置，例如选择栅极装置(例如，SGS 220)。如图4中所示出，在擦除操作400的第一阶段402期间，擦除电压信号422在第一时间t1处开始斜升，且第一电压信号424和第二电压信号426两者在第二时间t2处开始斜升。第二时间t2可确定为擦除电压信号422达到特定电压电平的时间。在此实施例中，第一电压信号424和第二电压信号426两者相对于擦除电压信号422具有相同偏移(即，第一偏移432)。擦除电压信号422和第一电压信号424和第二电压信号426中的每一个继续斜升，直到第一阶段402结束为止。在一个实施例中，第一阶段402结束且第二阶段404在第三时间t3开始。取决于实施例，第三时间t3可为擦除电压信号422已达到预定电压电平的时间，或自擦除电压信号422施加到存储器单元串的源极端子以来(即，自第一时间t1以来)已经过预定时间段的时间。

在多阶段擦除操作400的第一阶段402期间，由于施加到GIDL产生器装置的第一电压424和施加到选择栅极装置的第二电压426两者相对于擦除电压422具有相同的第一偏移432，且由于第一偏移432相对较小，因此在存储器串200的源极端子处形成相对较小的静电场。小静电场在第一阶段402期间产生较弱的捕获效应(即，捕获较少电子)。

在多阶段擦除操作400的第二阶段404期间，第一电压信号424保持处于恒定电压电平，而第二电压信号426减小特定量。举例来说，第二电压信号426的电压电平可在第三时间t3减小特定量。因此，第二电压信号426在第二阶段404期间相对于擦除电压信号422具有第三偏移436。第二电压信号426继续斜升，直到第二阶段404结束为止。在一个实施例中，第二阶段404结束且第三阶段406在第四时间t4开始。取决于实施例，第四时间t4可为擦除电压信号422已达到预定电压电平的时间，或自擦除电压信号422施加到存储器单元串的源极端子以来(即，自第一时间t1以来)或自第二阶段404开始(即，自第三时间t3以来)已经过预定时间段的时间。

在多阶段擦除操作400的第三阶段406期间，第一电压信号424减小特定量。举例来说，第一电压信号424的电压电平可在第四时间t4减小特定量。因此，第一电压信号424在第三阶段406期间相对于擦除电压信号422具有第二偏移434。因此，在擦除操作400的第二阶段404开始之后发生的第一延迟周期之后(即，自第三时间t3以来)，第一电压信号424相对于擦除电压422减小到第二偏移434。在一个实施例中，第一电压信号424与擦除电压信号422之间的第二偏移434大于第二电压信号426与擦除电压信号422之间的第三偏移436，且第二偏移434与第三偏移436两者大于用于第一阶段402中的第一偏移432。

由于第一电压信号424与擦除电压信号422之间的第二偏移434和第二电压信号426与擦除电压信号422之间的第三偏移436两者在第二阶段404中较大(由于时间t3处的减小)，因此存储器串200的源极端子处的静电场增加，从而允许GIDL产生器装置产生用于擦除操作400的空穴。因此，即使随着编程/擦除循环的数目增加，捕获效应也不会影响存储器装置的性能，因为所述捕获效应知道擦除操作400的第二阶段404才出现。

擦除电压信号422和第一电压信号424和第二电压信号426中的每一个继续斜升，直到第三阶段406结束为止。在一个实施例中，第三阶段406结束且第四阶段408在第五时间t5开始。取决于实施例，第五时间t5可为擦除电压信号422已达到预定电压电平的时间，或自擦除电压信号422施加到存储器单元串的源极端子以来(即，自第一时间t1以来)或自第二阶段404开始(即，自第三时间t3以来)已经过预定时间段的时间。在第四阶段408期间，擦除电压信号422和第一电压信号424和第二电压信号426在擦除操作400的其余部分趋平于相应恒定电压。

图5是根据本公开的一些实施例的在存储器装置中实施多阶段擦除操作的示例方法的流程图。方法500可由可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合的处理逻辑执行。在一些实施例中，方法500由图1的存取管理组件113执行。尽管以特定顺序或次序展示，但除非另外规定，否则可修改过程的次序。因此，所示出的实施例应仅理解为实例，且所示出的过程可以不同次序执行，且一些过程可并行地执行。另外，在各种实施例中可省略一或多个过程。因此，并非每一实施例中都需要所有操作。其它过程流程是可能的。

在操作505处，发起存储器存取操作。举例来说，存储器子系统110中的组件(例如，处理器117、存储器子系统控制器115或本地媒体控制器135)可发送对存储器装置(例如，存储器装置130)执行擦除操作的请求。在一个实施例中，存取管理组件113接收对存储器装置130执行擦除操作的请求。作为响应，存取管理组件113可例如对于包含一或多个存储器串，例如串200的存储器装置130的块发起存储器存取操作。

在操作510处，施加擦除电压信号。举例来说，处理逻辑可使电压信号(例如，擦除电压信号)施加到串200的源极端子(例如，共同源极226)，以允许存储在沟道区中的电子流出，从而减少所存储的电荷且擦除存储器。

在操作515处，施加额外电压信号。举例来说，处理逻辑可使电压信号(例如，第一电压信号)施加到在串200的源极端子处耦合到GIDL产生器装置(例如，GGS 210)的第一字线，且使第二电压信号施加到在串200的源极端子处耦合到选择栅极装置(例如，SGS 220)的第二字线。在一个实施例中，第一和第二电压信号在擦除操作的第一阶段期间相同，且因此相对于擦除电压信号具有相同的第一偏移(即，当擦除电压信号达到特定电平时，第一和第二电压信号两者开始以相同速率斜升)。擦除电压信号和第一和第二电压信号中的每一个继续斜升，直到存取管理组件113检测到第一阶段结束为止。

在操作520处，确定阶段的结束。举例来说，处理逻辑可确定擦除操作的第一阶段的结束。在一个实施例中，存取管理组件113通过确定擦除电压信号已达到预定电压电平来确定擦除操作的第一阶段的结束。在另一实施例中，存取管理组件113通过确定自擦除电压信号施加到存储器单元串的源极端子以来已经过预定时间段来确定擦除操作的第一阶段的结束。

在操作525处，电压信号减小。举例来说，处理逻辑可在存储器操作的第二阶段期间减小第一和第二电压信号。在一个实施例中，当减小时，施加到GIDL产生器装置(例如，GGS 210)的第一电压信号相对于擦除电压信号具有第二偏移，且施加到选择栅极装置(例如，SGS 220)的第二电压信号相对于擦除电压信号具有第三偏移。在一个实施例中，第一电压信号与擦除电压信号之间的第二偏移大于第二电压信号与擦除电压信号之间的第三偏移，且第二偏移与第三偏移两者大于用于第一阶段中的第一偏移。

在操作530处，确定阶段的结束。举例来说，处理逻辑可确定擦除操作的第二阶段的结束。在一个实施例中，存取管理组件113通过确定擦除电压信号已达到预定电压电平来确定擦除操作的第二阶段的结束。在另一实施例中，存取管理组件113通过确定自擦除电压信号施加到存储器单元串的源极端子以来已经过预定时间段来确定擦除操作的第二阶段的结束。

在操作535处，电压信号趋平。举例来说，处理逻辑可在擦除操作的第三阶段期间，存取管理组件113使擦除电压信号和第一和第二电压信号在擦除操作的其余部分趋平于相应恒定电压。

图6示出计算机系统600的示例机器，其中可执行一组指令以用于使机器执行本文中所论述的方法中的任何一或多种。在一些实施例中，计算机系统600可对应于包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用以执行控制器的操作(例如，执行操作系统以执行对应于图1的存取管理组件113的操作)的主机系统(例如，图1的主机系统120)。在替代性实施例中，机器可连接(例如，联网)到LAN、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器在客户端-服务器网络环境中的服务器或客户端机器的容量中操作。

机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由机器采取的动作的一组指令的任何机器。此外，虽然示出了单个机器，但还应认为术语“机器”包含单独地或共同地执行(一或多组)指令以执行本文所论述的方法中的任何一或多种的机器的任何集合。

实例计算机系统600包含经由总线630彼此通信的处理装置602、主存储器604(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统618。

处理装置602表示一或多个通用处理装置，例如微处理器、中央处理单元或类似者。更确切地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器或实施指令集的组合的处理器。处理装置602还可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置602配置成执行指令626以用于执行本文所论述的操作和步骤。计算机系统600可进一步包含网络接口装置608以在网络620上通信。

数据存储系统618可包含机器可读存储媒体624(也被称为计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储有一或多组指令626或体现本文中所描述的方法或功能中的任何一或多个的软件。指令626还可在由计算机系统600执行其期间完全或至少部分地驻存于主存储器604内和/或处理装置602内，所述主存储器604和处理装置602还构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可对应于图1的存储器子系统110。

在一个实施例中，指令626包含用于实施对应于图1的存取管理组件113的功能的指令。虽然在示例实施例中将机器可读存储媒体624展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储由机器执行的一组指令或对其进行编码且使机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。

已就对计算机存储器内的数据位的操作的算法和符号表示而言呈现了先前详细描述的一些部分。这些算法描述和表示为数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其它技术人员的方式。算法在本文中且一般被认为是产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操控的那些操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电信号或磁信号的形式。主要出于常用的原因，已证明将这些信号称为位、值、元素、符号、字符、术语、编号或类似者有时是方便的。

然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅是应用于这些量的方便标记。本公开可涉及将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操控且变换成类似地表示为计算机系统的存储器或寄存器或其它此类信息存储系统内的物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。

本公开还涉及一种用于执行本文中的操作的设备。此设备可出于预期目的而专门构建，或其可包含由存储于计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储于计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。

本文中呈现的算法和显示本质上并不与任何特定计算机或其它设备相关。各种通用系统可根据本文中的教示与程序一起使用，或其可以证明构造更专用的设备来执行方法是方便的。将如下文描述中所阐述的那样呈现用于各种这些系统的结构。另外，并不参考任何特定编程语言来描述本公开的实施例。应了解，可使用多种编程语言来实施如本文所描述的本公开的教示。

本公开可提供为计算机程序产品或软件，所述计算机程序产品或软件可包含其上存储有可用以对计算机系统(或其它电子装置)进行编程以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于存储呈机器(例如，计算机)可读形式的信息的任何机构。在一些实施例中，机器可读(例如，计算机可读媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。

在前述说明书中，已参考本公开特定示例实施例描述了本公开的实施例。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开实施例的更广精神和范围的情况下对本公开进行各种修改。因此，说明书和图式应被视为说明性的而非限制性的。

Claims

1.一种存储器装置，其包括：

存储器阵列；以及

控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：

对所述存储器阵列发起擦除操作；

在所述擦除操作期间使擦除电压信号施加到所述存储器阵列的数据块中的存储器单元串的源极端子；

在所述擦除操作的第一阶段期间，使第一电压信号施加到所述数据块的第一字线且使第二电压信号施加到所述数据块的第二字线，其中所述第一字线耦合到所述存储器单元串中的第一装置且所述第二字线耦合到所述存储器单元串中的第二装置，并且其中所述第一电压信号和所述第二电压信号两者相对于所述擦除电压信号具有共同的第一电压偏移；

确定所述擦除操作的所述第一阶段的结束；以及

在所述擦除操作的第二阶段期间，使所述第一电压信号相对于所述擦除电压信号减小到第二电压偏移且使所述第二电压信号相对于所述擦除电压信号减小到第三电压偏移，其中所述第二偏移大于所述第三偏移。

2.根据权利要求1所述的存储器装置，其中所述第一装置包括栅极诱发漏极泄漏(GIDL)产生器装置。

3.根据权利要求1所述的存储器装置，其中所述第二装置包括选择栅极装置。

4.根据权利要求1所述的存储器装置，其中确定所述擦除操作的所述第一阶段的所述结束包括确定所述擦除电压信号已达到预定电压电平。

5.根据权利要求1所述的存储器装置，其中确定所述擦除操作的所述第一阶段的所述结束包括确定自所述擦除电压信号施加到所述存储器单元串的所述源极端子以来已经过预定时间段。

6.根据权利要求1所述的存储器装置，其中在所述擦除操作的所述第二阶段的开始处，使所述第一电压信号相对于所述擦除电压信号减小到所述第二电压偏移，且使所述第二电压信号相对于所述擦除电压信号减小到所述第三电压偏移。

7.根据权利要求1所述的存储器装置，其中在所述擦除操作的所述第二阶段开始之后发生的第一延迟周期之后，使所述第一电压信号相对于所述擦除电压信号减小到所述第二电压偏移，并且其中在所述擦除操作的所述第二阶段的所述开始处，使所述第二电压信号相对于所述擦除电压信号减小到所述第三电压偏移。

8.根据权利要求1所述的存储器装置，其中所述控制逻辑执行包括以下各项的进一步操作：

确定所述擦除操作的所述第二阶段的结束；以及

在所述擦除操作的第三阶段期间，使所述擦除电压信号、所述第一电压信号和所述第二电压信号保持处于相应的恒定电压电平。

9.一种方法，其包括：

对存储器阵列发起擦除操作；

确定所述擦除操作的所述第一阶段的结束；以及

10.根据权利要求9所述的方法，其中所述第一装置包括栅极诱发漏极泄漏(GIDL)产生器装置。

11.根据权利要求9所述的方法，其中所述第二装置包括选择栅极装置。

12.根据权利要求9所述的方法，其中确定所述擦除操作的所述第一阶段的所述结束包括确定所述擦除电压信号已达到预定电压电平。

13.根据权利要求9所述的方法，其中确定所述擦除操作的所述第一阶段的所述结束包括确定自所述擦除电压信号施加到所述存储器单元串的所述源极端子以来已经过预定时间段。

14.根据权利要求9所述的方法，其中在所述擦除操作的所述第二阶段的开始处，使所述第一电压信号相对于所述擦除电压信号减小到所述第二电压偏移，且使所述第二电压信号相对于所述擦除电压信号减小到所述第三电压偏移。

15.根据权利要求9所述的方法，其中在所述擦除操作的所述第二阶段开始之后发生的第一延迟周期之后，使所述第一电压信号相对于所述擦除电压信号减小到所述第二电压偏移，并且其中在所述擦除操作的所述第二阶段的所述开始处，使所述第二电压信号相对于所述擦除电压信号减小到所述第三电压偏移。

16.根据权利要求9所述的方法，其进一步包括：

确定所述擦除操作的所述第二阶段的结束；以及

17.一种存储器装置，其包括：

存储器单元块中的第一存储器单元串，其中所述第一存储器单元串包括源极端子、栅极诱发漏极泄漏(GIDL)产生器装置、选择栅极装置和多个存储器单元，其中所述GIDL产生器装置、所述选择栅极装置和所述多个存储器单元耦合到多个字线；

其中所述源极端子配置成在多阶段擦除操作期间接收擦除电压信号；

其中所述多个字线中的第一字线耦合到所述GIDL产生器装置且配置成接收第一电压信号，其中所述多个字线中的第二字线耦合到所述选择栅极装置且配置成接收第二电压信号；

其中在所述多阶段擦除操作的第一阶段期间，所述第一电压信号和所述第二电压信号两者相对于所述擦除电压信号具有共同的第一电压偏移；并且

其中在所述多阶段擦除操作的第二阶段期间，所述第一电压信号相对于所述擦除电压信号减小到第二电压偏移且所述第二电压信号相对于所述擦除电压信号减小到第三电压偏移，其中所述第二偏移大于所述第三偏移。

18.根据权利要求1所述的存储器装置，其中所述擦除操作的所述第一阶段结束，且当所述擦除电压信号达到预定电压电平时，所述擦除操作的所述第二阶段开始。

19.根据权利要求1所述的存储器装置，其中所述擦除操作的所述第一阶段结束，且当自所述擦除电压信号施加到所述存储器单元串的所述源极端子以来已经过预定时间段时，所述擦除操作的所述第二阶段开始。

20.根据权利要求1所述的存储器装置，其中在所述多阶段擦除操作的第三阶段期间，所述擦除电压信号、所述第一电压信号和所述第二电压信号保持处于相应的恒定电压电平。