KR20220009294A

KR20220009294A - 메모리 장치 및 그 동작 방법

Info

Publication number: KR20220009294A
Application number: KR1020200087830A
Authority: KR
Inventors: 황성현
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-07-15
Filing date: 2020-07-15
Publication date: 2022-01-24
Also published as: US20220020441A1; US11468956B2; CN113948139A

Abstract

본 기술은 메모리 장치에 관한 것으로, 본 기술에 따른 메모리 장치는, 복수의 메모리 셀들, 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 주변 회로를 포함할 수 있고, 프로그램 동작은 상기 복수의 메모리 셀들에 공통으로 연결된 선택된 워드라인에 프로그램 전압을 인가하는 동작 및 상기 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들 중 적어도 하나 이상의 검증 전압을 인가하는 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하고, 프로그램 동작 시, 적어도 하나 이상의 검증 전압들이 프로그램 루프에 따라 증가하도록 주변 회로를 제어하는 제어 로직을 포함할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.

저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.

휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

본 발명의 실시 예는, 문턱전압 분포를 개선하여 높은 신뢰성을 갖는 메모리 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 주변 회로를 포함하고, 프로그램 동작은 복수의 메모리 셀들에 공통으로 연결된 선택 워드라인에 프로그램 전압을 인가하는 동작 및 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들 중 적어도 하나 이상의 검증 전압을 인가하는 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하고, 프로그램 동작 시, 적어도 하나 이상의 검증 전압들이 프로그램 루프에 따라 증가하도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.

본 발명의 실시 예에 따른 메모리 장치는, 복수의 워드라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하는 동작 및 상기 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들 중 일부의 검증 전압들을 인가하는 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하는 주변 회로 및 일부의 검증 전압들에 대응되는 목표 프로그램 상태들의 개수를 기초로 일부의 검증 전압들의 전압 레벨을 결정하고, 결정된 일부의 검증 전압들을 이용하여 상기 프로그램 동작을 수행하도록 주변회로를 제어하는 제어 로직을 포함할 수 있다.

본 발명의 실시 예에 따른, 복수의 메모리 셀에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치의 동작 방법은, 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 복수의 프로그램 루프들 각각은 프로그램 전압 인가동작 및 검증 동작을 포함하고, 동작 방법은, 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 단계, 검증 동작 시, 이전 프로그램 루프의 검증 동작에서 인가된 검증 전압들보다 각각 스텝 전압들만큼 상승된 검증 전압들을 인가하는 단계를 포함할 수 있고, 스텝 전압들은, 워드라인에 인가될 검증 전압들에 대응되는 목표 프로그램 상태들의 개수 및 상기 이전 프로그램 루프의 검증 동작에서 인가된 검증 전압들의 전압 레벨들을 기초로 결정될 수 있다.

본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 주변 회로를 포함하고, 프로그램 동작은 상기 복수의 메모리 셀들에 공통으로 연결된 선택된 워드라인에 프로그램 전압을 인가하는 동작 및 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들 중 적어도 하나 이상의 검증 전압을 인가하는 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하고, 검증 동작 시, 선택된 워드라인에 인가되는 적어도 둘 이상의 검증 전압들 중 일부는 음전압 레벨을 갖고, 일부는 양전압 레벨을 갖도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.

본 기술에 따르면 향상된 신뢰성을 갖는 메모리 장치 그 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 프로그램 동작 시, 도 3의 메모리 셀 어레이에 포함된 제1 내지 제m 비트라인들(BL1~BLm)중 서로 인접한 비트라인들이 받는 영향을 설명하기 위한 도면이다.
도 5는 프로그램 루프를 설명하기 위한 도면이다.
도 6은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.
도 7은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.
도 8은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.
도 9는 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.
도 10은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.
도 11은 일 실시 예에 따른 도 1의 메모리 장치의 프로그램 루프에 포함된 프로그램 전압 인가 동작 및 검증 동작을 설명하기 위한 순서도이다.
도 12는 일 실시 예에 따른, 도 2의 메모리 장치의 프로그램 루프에 포함된 프로그램 전압 인가 동작 및 변경된 검증 전압을 이용한 검증 동작을 설명하기 위한 순서도이다.
도 13은 일 실시 예에 따른, 프로그램 검증 동작 시, 변경된 검증 전압 생성 동작을 설명하기 위한 순서도이다.
도 14는 프로그램 검증 동작 시, 카운트 값에 따른 오프셋을 설명하기 위한 도면이다.
도 15는 도2 의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 16은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치이다.

저장 장치(50)는 호스트(400)와의 통신 방식인 호스트(400) 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.

메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.

저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.

메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.

호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.

도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.

메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.

주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.

어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.

프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.

리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.

본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.

본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.

전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 더미 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.

전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.

생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.

제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.

프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.

리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.

소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.

데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.

센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.

제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

실시 예에서, 제어 로직(130)은 전압 레벨 저장부(131) 및 프로그램 동작 제어부(132)를 더 포함할 수 있다.

실시 예에서, 전압 레벨 저장부(131)는 선택된 메모리 셀들에 대한 프로그램 검증 동작 시 선택된 워드라인에 인가되는 프로그램 검증 전압의 레벨에 관한 정보를 저장할 수 있다.

구체적으로, 프로그램 검증 전압의 레벨에 관한 정보는 해당 프로그램 루프에 따라, 선택된 워드라인에 인가될 프로그램 검증 전압의 레벨 정보를 포함할 수 있다. 프로그램 동작 안에 포함된 복수의 프로그램 루프들은 각각 프로그램 전압을 인가하는 동작과 검증 전압들을 인가하는 프로그램 검증 동작을 포함할 수 있다.

프로그램 동작은 복수의 프로그램 루프들을 수행하여 선택된 메모리 셀들이 복수의 목표 프로그램 상태들 중 어느 하나의 상태를 갖도록 프로그램 할 수 있다. 복수의 프로그램 루프들 각각은 프로그램 전압을 인가하는 프로그램 전압 인가 단계와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계를 포함할 수 있다.

실시 예에서, 전압 레벨 저장부(131)에 저장된 검증 전압 레벨에 따라, 각 프로그램 루프에 포함된 프로그램 검증 동작에서 선택된 워드라인에 인가되는 검증 전압은 각 프로그램 루프 별로 다를 수 있다. 실시 예로서, 전압 레벨 저장부(131)에 저장된 검증 전압 레벨은, 프로그램 동작에 포함된 각 프로그램 루프에서 검증하는 프로그램 상태들의 개수에 따라 다를 수 있다. 전압 레벨 저장부(131)에 대한 내용은 이후에 상세히 설명될 것이다.

실시 예에서, 프로그램 동작 제어부(132)는 전압 레벨 저장부(131)로부터 수신한 프로그램 검증 전압의 레벨에 관한 정보(Vfy_inf)를 기초로 복수의 메모리 셀들에 대한 프로그램 동작 및 프로그램 검증 동작을 수행하도록 주변 회로(120)를 제어할 수 있다.

실시 예에서, 제어 로직(130)은 복수의 프로그램 루프가 진행됨에 따라, 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들이 선택된 워드라인에 인가된 횟수를 카운트 하는 카운터(미도시)를 포함할 수 있다. 전압 레벨 저장부(131)는, 카운터의 값의 크기에 따른 검증 전압의 레벨에 관한 정보(Vfy_inf)를 포함할 수 있다.

실시 예에서, 프로그램 동작 제어부(132)는 선택된 메모리 셀들에 대한 프로그램 동작에 포함된 각 프로그램 루프 별로, 프로그램 검증 동작 시, 서로 다른 검증 전압들을 선택된 워드라인에 인가하도록 주변 회로(120)를 제어할 수 있다. 이때, 선택된 워드라인에 인가되는 서로 다른 검증 전압들은 전압 레벨 저장부(131)로부터 수신한 검증 전압의 레벨에 관한 정보(Vfy_inf)에 기초하여 결정될 수 있다.

실시 예에서, 프로그램 동작 제어부(132)는 해당 프로그램 루프에 포함된 프로그램 검증 동작 시, 프로그램 루프가 진행 됨에 따라 각 메모리 셀들의 목표 프로그램 상태에 대응되는 검증 전압을 증가시켜 인가하도록 주변 회로(120)를 제어할 수 있다. 실시 예에서, 프로그램 동작 제어부(132)는 각 메모리 셀들의 목표 프로그램 상태에 대응되는 검증 전압들 중 일부는, 이전에 수행된 프로그램 루프에 포함된 프로그램 검증 동작 시, 선택된 워드라인에 인가된 검증 전압과 동일한 검증 전압을 인가하도록 주변 회로(120)를 제어할 수 있다. 실시 예에서, 프로그램 동작 제어부(132)는 프로그램 검증 동작 시, 선택된 메모리 셀들이 목표 프로그램 상태들에 대응되는 검증 전압들 중 일부는 음전압, 일부는 양전압의 검증 전압을 인가하도록 주변 회로(120)를 제어할 수 있다.

도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.

도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.

메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬로 연결된 드레인 더미 셀(DDMC), 직렬 연결된 복수의 메모리 셀들(MC1~MCN, (N은 양의 정수)), 직렬로 연결된 소스 더미 셀 (SDMC) 및 소스 선택 트랜지스터(SST)를 포함한다.

제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 더미 셀(DDMC)의 게이트 단자는 드레인 더미 워드라인(DDWL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제1 내지 제N 메모리 셀들(MC1~MCN)의 게이트 단자 각각은 제1 내지 제N 워드라인들(WL_1~WL_N)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 더미 셀(SDMC)의 게이트 단자는 소스 더미 워드라인(SDWL)에 연결되고, 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL)에 연결된다.

설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.

제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 드레인 더미 셀(DDMC)의 드레인 단자에 연결된다. 제1 내지 제N 메모리 셀들(MC1~MCN)은 서로 직렬로 연결된다. 드레인 더미 셀(DDMC)과 제N 메모리 셀(MCN)은 직렬로 연결되고, 제1 메모리 셀(MC1)은 소스 더미 셀(SDMC)과 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 소스 더미 셀(SDMC)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.

드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제N 워드라인들(WL_1~WL_N), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제N 워드라인들(WL_1~WL_N), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.

도 4는 프로그램 동작 시, 도 3의 메모리 셀 어레이에 포함된 제1 내지 제m 비트라인들(BL1~BLm)중 서로 인접한 비트라인들이 받는 영향을 설명하기 위한 도면이다.

도 4의 제1 그래프(401)는, 인접한 비트라인의 셀 커런트에 따른, 타겟 비트라인의 Itrip의 크기를 보여준다. 도 4의 제2 그래프(403), 인접한 비트라인의 셀 커런트에 따른, 타겟 비트라인에 포함된 메모리 셀의 프로그램 상태에 대응되는 문턱전압의 크기를 보여준다. 프로그램 루프가 진행됨에 따라, 선택된 워드라인에 연결된 선택된 메모리 셀들은 프로그램 상태일 확률이 높아질 수 있다. 프로그램 상태인 메모리 셀들이 연결된 비트라인에는 소거 상태의 메모리 셀들이 연결된 비트라인 보다 적은 셀 커런트가 흐른다.

예를 들어, 도 3을 참조하면, 프로그램 루프가 진행됨에 따라, 타겟 비트라인(BLm-1)과 인접한 비트라인들(BLm-2, BLm)에 연결된 메모리 셀들도 프로그램 상태일 확률이 높아질 수 있다. 따라서, 인접한 비트라인들(BLm-2, BLm)에 흐르는 셀 커런트는 감소할 수 있다. 인접한 비트라인들(BLm-2, BLm)의 셀 커런트가 감소함에 따라, 타겟 비트라인(BLm-1)의 셀 커런트도 감소할 수 있다.

도 4의 제1 그래프(401)를 참조하면, 인접한 비트라인에 흐르는 셀 커런트가 감소할수록, 타겟 비트라인의 Itrip은 증가할 수 있다. 제2 그래프(403)를 참조하면, 인접한 비트라인에 흐르는 셀 커런트가 감소할수록, 타겟 비트라인에 포함된 메모리 셀의 프로그램 상태에 대응되는 문턱전압이 영향을 받아 증가할 수 있다. 따라서, 선택된 메모리 셀들에 대한 프로그램 검증 동작 시, 인접한 비트라인들(BLm-2, BLm)의 영향을 받아, 일정해야 하는 선택된 메모리 셀의 프로그램 상태에 대응되는 문턱전압이 영향을 받아 증가함으로써, 프로그램 검증 전압이 변경된 것처럼 보이는 현상이 발생한다. 따라서, 데이터의 신뢰성이 감소한다.

도 5는 프로그램 루프를 설명하기 위한 도면이다.

도 5를 참조하면, 프로그램 동작은 복수의 프로그램 루프들(Loop_1~Loop_n,(n은 1이상의 자연수))을 포함할 수 있다. 메모리 장치는 복수의 프로그램 루프들을 수행하여 선택된 메모리 셀들이 복수의 목표 프로그램 상태를 갖도록 프로그램 할 수 있다.

복수의 프로그램 루프들 각각은 프로그램 전압 인가 단계들(PGM_1~PGM_n)중 하나의 단계와 검증 단계들(VFY_1~VFY_n)중 하나의 단계를 각각 포함할 수 있다.

프로그램 전압 인가 단계에서 선택된 메모리 셀들과 연결된 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작이 수행될 수 있다. 프로그램 전압 인가 동작에 의해 선택된 메모리 셀들 각각은 복수의 상태들 중 목표 상태로 프로그램 될 수 있다. 목표 상태는 선택된 메모리 셀들에 프로그램 될 데이터에 따라 결정될 수 있다.

검증 단계에서 선택된 워드라인에 검증 전압들을 인가하여 선택된 메모리 셀들이 프로그램 되었는지 여부를 판단하는 프로그램 검증 동작이 수행될 수 있다. 프로그램 검증 동작은 적어도 하나 이상의 목표 프로그램 상태에 각각 대응되는 상태 검증 동작을 포함할 수 있다. 상태 검증 동작은 선택된 워드라인에 목표 프로그램 상태에 대응되는 검증 전압을 인가하여, 선택된 메모리 셀들이 목표 프로그램 상태로 프로그램 되었는지 여부를 판단하는 동작일 수 있다.

실시 예에서, 프로그램 전압은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 결정될 수 있다. 즉, 프로그램 전압의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분만큼 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 메모리 컨트롤러의 제어에 따라 다양한 형태로 결정될 수 있다.

선택된 워드라인 이외의 나머지 워드라인들인 비선택된 워드라인들에는 패스 전압이 인가될 수 있다. 실시 예에서, 동일한 레벨을 갖는 패스 전압들이 비선택된 워드라인들에 인가될 수 있다. 실시 예에서, 패스 전압은 워드라인의 위치에 따라서 상이한 레벨을 가질 수 있다.

프로그램 될 메모리 셀에 연결된 선택된 비트 라인들에는 프로그램 허용 전압으로 접지 전압이 인가될 수 있다. 프로그램 될 메모리 셀들 이외의 메모리 셀들에 연결된 비트 라인들인 비선택된 비트 라인들에는 프로그램 금지 전압이 인가될 수 있다.

메모리 장치는 프로그램 검증 단계에서, 선택된 워드라인에는 검증 전압을 인가하고, 비선택된 워드라인들에는 검증 패스 전압을 인가할 수 있다. 메모리 장치는 선택된 워드라인에 연결된 메모리 셀들이 각각 연결된 비트 라인들을 통해 출력되는 전압 또는 전류를 감지하고, 감지된 결과를 기초로 검증 단계가 패스인지 페일인지 여부를 결정할 수 있다.

프로그램 전압 인가 단계에서, 선택된 메모리 셀들은 제1 내지 제m(m은 1이상의 자연수) 상태 중 어느 하나의 상태로 프로그램 될 수 있다.

검증 단계에서, 제1 내지 제m 상태 중 적어도 하나의 목표 프로그램 상태에 대한 상태 검증 동작이 수행될 수 있다. 예를 들어, 선택된 메모리 셀들 중 제k(k는 1이상 m이하인 자연수)상태로 프로그램 될 메모리 셀들이 제k 상태에 대응되는 검증 전압에 의해 오프 셀로 판독되면, 제k 상태에 대한 상태 검증 동작은 패스될 수 있다.

도 5에서, 선택된 메모리 셀들이 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell, TLC)이면, 선택된 메모리 셀들은 소거 상태 및 제1 내지 제7 프로그램 상태 중 어느 하나의 상태로 프로그램 될 수 있다. 메모리 셀이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.

제1 프로그램 루프(Loop_1)가 수행될 때, 제1 프로그램 전압(Vpgm1)이 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제7 검증 전압들(PV1~PV7)이 순차적으로 인가된다. 이 때, 목표 상태가 제1 프로그램 상태인 메모리 셀들은 제1 검증 전압(PV1)에 의해 검증이 수행되고, 목표 상태가 제2 프로그램 상태인 메모리 셀들은 제2 검증 전압(PV2)에 의해 검증이 수행되고, 목표 상태가 제3 프로그램 상태인 메모리 셀들은 제3 검증 전압(PV3)에 의해 검증이 수행될 수 있다. 같은 방법으로, 메모리 셀들은 목표 프로그램 상태에 대응되는 검증 전압들(PV1~PV7)중 하나의 검증 전압에 의해 검증이 수행될 수 있다. 메모리 셀들은 검증 전압의 개수는 본 실시 예에 제한되지 않는다.

각 검증 전압들(PV1~PV7)에 의해 검증 패스된 메모리 셀들은 목표 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(Loop_2)에서 프로그램 금지(program inhibit)될 것이다. 프로그램 금지된 메모리 셀들과 연결된 비트라인에는 프로그램 금지 전압이 인가될 수 있다. 제2 프로그램 루프(Loop_2)에서 선택된 워드라인에 제1 프로그램 전압(Vpgm1)보다 스텝 전압(Vstep_pgm)만큼 높은 제2 프로그램 전압(Vpgm2)이 인가된다.

이 후, 제1 프로그램 루프(Loop_1)의 프로그램 검증 동작과 동일하게 프로그램 검증 동작이 수행된다. 예시적으로, 검증 패스는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.

상술된 바와 같이, 메모리 장치가 트리플 레벨 셀(TLC)을 프로그램할 때, 메모리 장치는 제1 내지 제7 검증 전압들(PV1~PV7)을 사용하여 각각의 프로그램 상태를 목표 상태로 하는 메모리 셀들을 각각 검증하게 된다.

또 다른 실시 예에서, 프로그램 초기에는 소거상태인 셀들의 문턱전압이 급격히 높아지기 어려우므로, 높은 레벨의 검증 전압을 이용한 검증 동작은 생략하고, 낮은 레벨의 검증 전압을 이용한 검증 동작을 수행하는 블라인드 프로그램 동작을 실시할 수 있다. 블라인드 프로그램 동작을 수행하면 검증 동작의 횟수를 줄일 수 있으므로, 프로그램 동작시간을 단축할 수 있다.

구체적으로, 블라인드 프로그램 동작을 수행하기 위한 프로그램 전압의 인가 횟수는 미리 설정되어 있을 수 있다. 예를 들어, 제1 프로그램 루프(Loop_1)부터 제2 프로그램 루프(Loop_2)에 포함된 각각 프로그램 검증 동작에서는 제1 검증 전압(PV1)을 인가하여 메모리 셀들의 프로그램 상태를 검증할 수 있다. 제3 프로그램 루프(Loop_3)부터 제4 프로그램 루프(Loop_4)에 포함된 각각 프로그램 검증 동작에서는 제1 검증 전압(PV1) 및 제2 검증 전압(PV2)을 순차적으로 인가하여 메모리 셀들의 프로그램 상태를 검증할 수 있다. 이 후, 제1 내지 제4 프로그램 루프들(Loop_1~Loop_4)의 프로그램 검증 동작과 유사하게, 각 프로그램 루프 별로 미리 설정된 검증 전압들을 이용해 프로그램 검증 동작이 수행될 수 있다.

다양한 실시 예에서, 미리 설정된 횟수의 프로그램 루프 이내에 프로그램 동작이 완료되지 않으면, 프로그램 동작은 페일일 수 있다. 미리 설정된 횟수의 프로그램 루프 이내에 프로그램 동작이 완료되면, 프로그램 동작은 패스일 수 있다. 프로그램 동작의 완료 여부는 선택된 메모리 셀들에 대한 모든 프로그램 검증 동작이 패스되었는지 여부로 결정될 수 있다. 모든 프로그램 검증 동작이 패스되면, 다음 프로그램 루프는 수행되지 않을 수 있다.

도 6은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.

도 6을 참조하면, 도 5를 참조하여 설명 된, 블라인드 프로그램 방법에 따라 복수의 프로그램 루프에 포함된 프로그램 검증 동작에서 일부 검증 전압을 생략하고 인가하는 프로그램 루프가 도시된다. 본 발명의 실시 예에 따르면, 복수의 프로그램 루프들에 포함된 각각 프로그램 검증 동작 시, 선택된 워드라인에 인가되는 검증 전압들의 크기와 종류는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 정보를 기준으로 결정될 수 있다. 또 다른 실시 예에 따르면, 복수의 프로그램 루프들에 포함된 각각 프로그램 동작 시, 선택된 워드라인에 인가되는 검증 전압들의 크기는, 도2를 참조하여 설명된 프로그램 동작 제어부(132)에 의해 계산될 수 있다.

구체적으로, 검증 동작에서 선택된 워드라인에 인가되는 검증 전압들의 크기는 각각의 디폴트 검증 전압에 기준 오프셋 값과 각각 검증 전압들에 대응되는 카운트 값을 곱한 값을 더한 크기일 수 있다. 이때, 디폴트 검증 전압의 크기는 선택된 메모리 셀들의 목표 프로그램 상태에 대응되는 검증 전압이 처음으로 선택된 워드라인에 인가될 때의 검증 전압일 수 있다. 선택된 메모리 셀들 각각의 목표 프로그램 상태들에 대응되는 디폴트 검증 전압의 크기는 전압 레벨 저장부(131)에 사전에 정해져 있을 수 있다.

실시 예에서, 카운트 값은 선택된 워드라인에 인가된 검증 전압들 각각 상이할 수 있다. 예를 들어, 카운트 값은, 하나의 프로그램 루프에 포함된 검증 동작에서 선택된 워드라인에 인가된 검증 전압들 각각에 대응될 수 있다. 또한, 카운트 값은, 검증 동작에서, 검증된 복수의 메모리 셀들의 목표 프로그램 상태들 중, 해당 검증 전압에 대응되는 목표 프로그램 상태보다 상위 프로그램 상태의 개수 일 수 있다.

실시 예에서, 오프셋 값은 복수의 프로그램 루프들이 진행되는 동안에 동일할 수 있다. 또 다른 실시 예에서, 오프셋 값은 검증될 목표 프로그램 상태에 따라 상이할 수 있다. 또한, 프로그램 루프가 진행됨에 따라, 계속 변화할 수 있다.

구체적으로, 복수의 프로그램 루프가 진행됨에 따라, 오프셋 값은 점점 증가할 수 있다. 오프셋 값은 전압 레벨 저장부(131)에 저장되어 있을 수 있다. 따라서, 선택된 워드라인에 인가되는 목표 프로그램 상태에 대응되는 검증 전압들의 크기는 오프셋 값과 카운트 값이 변화함에 따라, 복수의 프로그램 루프들 각각에서 다를 수 있다.

예를 들어, 도 6을 참조하면, 선택된 메모리 셀들의 프로그램 동작을 위해, 제1 내지 제6 프로그램 루프들(Loop_1~Loop_6)이 수행될 수 있다. 설명의 편의를 위해, 제1 내지 제6 프로그램 루프들(Loop_1~Loop_6) 각각에 포함된 프로그램 검증 동작들에서 기준 오프셋은 20mV로 가정할 수 있다. 이때, 기준 오프셋은 선택된 워드라인에 인가될 검증 전압에 대응되는 목표 프로그램 상태별로 다를 수 있고, 프로그램 루프 마다 다를 수 있다. 또한, 20mV는 예시일 뿐, 다른 크기의 기준 오프셋 일수 있다.

제1 프로그램 루프(Loop_1)가 수행될 때, 제1 프로그램 루프(Loop_1)에 대한 제1 프로그램 전압(Vpgm)이 선택된 워드라인에 인가된 후에, 복수의 메모리 셀들의 상태를 검증하기 위해, 제1 검증 전압(PV1)이 인가될 수 있다. 이때, 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들은 제1 검증 전압(PV1)에 의해 검증이 수행될 수 있다. 제1 검증 전압(PV1)의 크기는 -1V일 수 있다. 제1 프로그램 루프(Loop_1)에서 선택된 워드라인에 인가된 제1 검증 전압(PV1)은, 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들을 검증하기 위해 처음으로 인가된 검증 전압이다. 따라서, 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들을 검증하기 위한 디폴트 검증 전압은 제1 프로그램 루프(Loop_1)의 제1 검증 전압(PV1)일 수 있다. 이때, 제1 프로그램 루프(Loop_1)의 제1 검증 전압(PV1)에 대응되는 카운트 값은, 제1 프로그램 루프(Loop_1)에 포함된 검증 동작에서, 제1 검증 전압(PV1)에 대응되는 제1 프로그램 상태보다 상위 프로그램 상태가 없으므로, 0이다. 선택된 워드라인에, 제1 검증 전압(PV1)이 인가된 후에, 제2 프로그램 전압(Vpgm)이 인가될 수 있다.

제2 프로그램 루프(Loop_2)가 수행될 때, 제2 프로그램 루프(Loop_2)에 대한 제1 프로그램 전압(Vpgm)이 선택된 워드라인에 인가된 후에, 제1 프로그램 메모리 셀들의 상태를 검증하기 위해, 제2 검증 전압(PV2)이 인가될 수 있다. 목표 프로그램 상태가 제2 프로그램 상태인 메모리 셀들은 제2 검증 전압(PV2)에 의해 검증이 수행될 수 있다. 제2 검증 전압(PV2)의 크기는 -0.1V일 수 있다. 제1 프로그램 루프(Loop_1)에서와 동일하게, 제2 검증 전압(PV2)은, 목표 프로그램 상태가 제2 프로그램 상태인 메모리 셀들을 검증하기 위해 처음으로 선택된 워드라인에 인가된 전압이다. 따라서, 목표 프로그램 상태가 제2 프로그램 상태인 메모리 셀들을 검증하기 위한 디폴트 검증 전압은 제2 프로그램 루프(Loop_1)의 제2 검증 전압(PV2)일 수 있다. 이때, 제2 프로그램 루프(Loop_2)의 제2 검증 전압(PV1)에 대응되는 카운트 값은 제2 프로그램 루프(loop_2)에 포함된 검증 동작에서, 제2 검증 전압(PV2)에 대응되는 제2 프로그램 상태보다 상위 프로그램 상태가 없으므로, 0이다.

선택된 워드라인에 제2 프로그램 루프(Loop_2)의 제2 검증 전압(PV2)이 인가된 후에, 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들을 검증하기 위한 제2 프로그램 루프(Loop_2)의 제1 검증 전압(PV1)이 인가될 수 있다. 이때, 제1 검증 전압(PV1)의 크기는 디폴트 검증 전압인 제1 프로그램 루프(Loop_1)의 제1 검증 전압(PV1)에 제2 프로그램 루프(Loop_2)의 제1 검증 전압(PV1)에 대응되는 카운트 값과 오프셋 20mV를 곱한 값을 더한 값에 대응될 수 있다. 이때, 제2 프로그램 루프(Loop_2)의 제1 검증 전압(PV1)에 대응되는 카운트 값은, 제1 프로그램 상태보다 상위 프로그램 상태인 제2 프로그램 상태가 있으므로, 1이다. 따라서, 제2 프로그램 루프(Loop_2)의 제1 검증 전압(PV1)의 크기는 디폴트 검증 전압인 -1V에 카운트값 1과 오프셋 20mV를 곱한 값을 더한 -0.98V이다. 선택된 워드라인에 제2 프로그램 루프(Loop_2)의 제1 검증 전압(PV1)이 인가된 후에, 제2 프로그램 루프(Loop_2)의 제2 프로그램 전압(Vpgm)이 인가될 수 있다.

실시 예에서, 제3 내지 제6 프로그램 루프들(Loop_3~Loop_6)은 앞서 수행된, 제1 및 제2 프로그램 루프들(Loop_1, Loop_2)과 동일하게 수행될 수 있다. 실시 예에 따라, 제1 내지 제6 프로그램 루프들(Loop_1~Loop_6) 각각 루프마다, 같은 프로그램 상태를 검증하더라도 검증할 프로그램 상태에 대응되는 검증 전압의 크기는 달라질 수 있다.

또 다른 실시 예에서, 각 프로그램 루프에 포함된 검증 동작 시, 선택된 워드라인에 인가될 검증 전압의 레벨 크기가 작을수록 선택된 워드라인에 먼저 인가될 수 있다. 또한, 실시 예에 따라, 한 프로그램 루프에 포함된 검증 동작 시, 선택된 워드라인에 인가되는 복수의 검증 전압들은 중 일부는 음전압 레벨을 갖고, 일부는 양전압 레벨을 가질 수 있다.

도 7은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.

도 7을 참조하면, 도 5를 참조하여 설명 된, 블라인드 프로그램 방법에 따라 복수의 프로그램 루프에 포함된 프로그램 검증 동작에서 일부 검증 전압을 생략하고 인가하는 프로그램 루프가 도시된다. 본 발명의 실시 예에 따르면, 복수의 프로그램 루프들에 포함된 각각 프로그램 검증 동작 시, 선택된 워드라인에 인가되는 검증 전압들의 크기와 종류는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 정보를 기준으로 결정될 수 있다.

본 발명의 실시 예에 따르면, 제1 프로그램 루프(Loop_1)가 수행될 때, 제1 프로그램 전압(Vpgm1)이 인가된 후에, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 검증 전압(PV1a)이 인가된다. 이때, 목표 상태가 제1 프로그램 상태인 메모리 셀들은 제1 검증 전압(PV1a)에 의해 검증이 수행될 수 있다. 제2 프로그램 루프(Loop_2)에서 선택된 워드라인에 제1 프로그램 전압(Vpgm1)보다 스텝 전압(Vstep_pgm)만큼 높은 제2 프로그램 전압(Vpgm2)이 인가된다. 이 후, 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1a)이 인가될 수 있다.

제3 프로그램 루프(Loop_3)에서 선택된 워드라인에 제2 프로그램 전압(Vpgm2)보다 스텝 전압(Vstep_pgm)만큼 높은 제3 프로그램 전압(Vpgm3)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 프로그램 상태에 대응되는 증가한 제1 검증 전압(PV1b)과 제2 프로그램 상태에 대응되는 제2 검증 전압(PV2a)이 인가될 수 있다. 이때, 제3 프로그램 루프(Loop_3)에서 인가되는 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1b)은 제1 내지 제2 프로그램 루프들(Loop_1~Loop_2)에서 인가된 제1 검증 전압(PV1a)보다 스텝 전압(Vstep1_vfy)만큼 높을 수 있다. 스텝 전압(Vstep1_vfy)의 크기는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 다를 수 있다.

제4 프로그램 루프(Loop_4)에서 선택된 워드라인에 제3 프로그램 전압(Vpgm3)보다 스텝 전압(Vstep_pgm)만큼 높은 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 프로그램 상태에 대응되는 증가한 제1 검증 전압(PV1b)과 제2 프로그램 상태에 대응되는 제2 검증 전압(PV2a)이 인가될 수 있다.

제5 프로그램 루프(Loop5)에서 선택된 워드라인에 제4 프로그램 전압(Vpgm4)보다 스텝 전압(Vstep_Pgm)만큼 높은 제5 프로그램 전압(Vpgm5)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1c)과 제2 프로그램 상태에 대응되는 제2 검증 전압(PV2b)이 선택된 워드라인에 인가될 수 있다. 또한, 제3 프로그램 상태에 대응되는 제3 검증 전압(PV3a)이 선택된 워드라인에 인가될 수 있다. 이때, 제5 프로그램 루프(Loop_5)에서 인가되는 제1 검증 전압(PV1c)의 크기는 제3 내지 제4 프로그램 루프들(Loop_3~Loop_4)에서 인가된 제1 검증 전압(PV1b)보다 스텝 전압(Vstep1_vfy)만큼 높을 수 있다. 또한, 선택된 워드라인에 제1 검증 전압(PV1c)이 인가된 후에 인가되는 제2 검증 전압(PV2b)의 크기는 제3 내지 제4 프로그램 루프들(Loop_3~Loop_4)에서 인가된 제2 검증 전압(PV2a)보다 스텝 전압(Vstep1_vfy)만큼 높을 수 있다. 스텝 전압(Vstep_vfy)의 크기는 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 다를 수 있다.

실시 예에서, 복수의 프로그램 루프들(Loop_1~Loop_n)은 앞서 설명된 제1 내지 제5 프로그램 루프들(Loop_1~Loop_5)과 동일하게 수행될 수 있다. 이때, 복수의 프로그램 루프들이 진행됨에 따라, 각 프로그램 루프 내에 포함된 검증 동작에서 검증될 메모리 셀들의 목표 프로그램 상태의 수에 대응되는 검증 전압의 수는 증가할 수 있다. 또한, 각 프로그램 루프 내에 검증될 메모리 셀들의 목표 프로그램 상태의 수가 증가하면, 이에 각각 대응되는 검증 전압의 크기가 증가할 수 있다. 각 프로그램 루프에 포함된 검증 전압의 수와, 검증 전압의 크기는 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 결정될 수 있다.

설명의 편의를 위해, 복수의 프로그램 루프들(Loop_1~Loopn)중 두 번의 프로그램 루프 반복 후, 새로운 목표 프로그램 상태에 대응하는 검증 전압을 인가하는 것으로 설명하였지만, 이에 제한되지 않는다.

도 8은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.

도 8을 참조하면, 도 5를 참조하여 설명 된, 블라인드 프로그램 방법에 따라 복수의 프로그램 루프에 포함된 프로그램 검증 동작에서 일부 검증 전압을 생략하고 인가하는 프로그램 루프가 도시된다. 본 발명의 실시 예에 따르면, 선택된 워드라인에 인가되는 검증 전압들의 크기와 종류는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 정보를 기준으로 결정될 수 있다.

본 발명의 실시 예에 따르면, 도 7을 참조하여 설명된 제1 내지 제2 프로그램 루프들(Loop_1~Loop_2)과 동일한 제1 내지 제2 프로그램 루프들(Loop_1~Loop_2)을 수행할 수 있다.

제3 프로그램 루프(Loop_3)에서 선택된 워드라인에 제2 프로그램 전압(Vpgm2)보다 스텝 전압(Vstep_pgm)만큼 높은 제3 프로그램 전압(Vpgm3)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 프로그램 상태에 대응되는 증가한 제1 검증 전압(PV1b)과 제2 프로그램 상태에 대응되는 제2 검증 전압(PV2a)이 인가될 수 있다. 이때, 제3 프로그램 루프(Loop_3)에서 인가되는 제1 검증 전압(PV1b)은 제1 내지 제2 프로그램 루프들(Loop_1~Loop_2)에서 인가된 제1 검증 전압(PV1a)보다 제1 스텝 전압(Vstep2_vfy1)만큼 높을 수 있다. 제1 스텝 전압(Vstep2_vfy1)의 크기는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 다를 수 있다.

제4 프로그램 루프(Loop_4)에서 선택된 워드라인에 제3 프로그램 전압(Vpgm3)보다 스텝 전압(Vstep_pgm)만큼 높은 제4 프로그램 전압(Vpgm4)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 검증 전압(PV1b)과 제2 검증 전압(PV2a)이 인가될 수 있다.

제5 프로그램 루프(Loop5)에서 선택된 워드라인에 제4 프로그램 전압(Vpgm4)보다 스텝 전압(Vstep_Pgm)만큼 높은 제5 프로그램 전압(Vpgm5)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1c)과 제2 프로그램 상태에 대응되는 제2 검증 전압(PV2b) 및 제3 프로그램 상태에 대응되는 제3 검증 전압(PV3a)이 인가될 수 있다. 이때, 제5 프로그램 루프(Loop_5)에서 인가되는 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1c)의 크기는 제3 내지 제4 프로그램 루프들(Loop_3~Loop_4)에서 인가된 제1 검증 전압(PV1b)보다 제2 스텝 전압(Vstep2_vfy2)만큼 클 수 있다. 이때 제2 스텝 전압(Vstep2_vfy2)의 크기는 제1 스텝 전압(Vstep2_vfy2)보다 클 수 있다. 또한, 선택된 워드라인에 제1 검증 전압(PV1c)이 인가된 후에 인가되는 제2 검증 전압(PV2b) 크기는 제3 내지 제4 프로그램 루프들(Loop_3~Loop_4)에서 인가된 제2 검증 전압(PV2a)보다 스텝 전압(Vstep2_vfy1)만큼 높을 수 있다.

스텝 전압들(Vstep2_vfy1, Vstep2_vfy2)의 크기들은 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 다를 수 있다. 또한, 복수의 프로그램 루프들(Loop_1~Loop_n)이 진행됨에 따라, 각 목표 프로그램 상태에 대응되는 검증 전압들의 크기는 스텝 전압만큼 증가할 수 있다. 이때, 스텝 전압의 크기는 프로그램 루프 별로 달라질 수 있다. 구체적으로, 프로그램 루프 내에 포함된 검증 동작에서, 검증 대상이 되는 메모리 셀들의 목표 프로그램 상태의 수가 증가할 때 마다, 선택된 워드라인에 인가되는 검증 전압들의 크기는 스텝 전압만큼 증가할 수 있다. 프로그램 동작에서, 목표 프로그램 상태에 대응되는 검증 전압이 선택된 워드라인에 인가되는 횟수가 증가할수록, 스텝 전압의 크기는 증가 할 수 있다.

실시 예에서, 복수의 프로그램 루프들(Loop_1~Loop_n)은 앞서 제1 내지 제5 프로그램 루프들(Loop_1~Loop_5)과 동일하게 수행될 수 있다. 복수의 프로그램 루프들(Loop_1~Loop_n) 각각에 포함된 프로그램 검증 동작 시, 스텝 전압은 복수의 메모리 셀들 중 일부 메모리 셀들의 목표 프로그램 상태들 마다 각각 다를 수 있다. 이때, 스텝 전압은 메모리 셀들의 목표 프로그램 상태에 대응되는 문턱전압이 높을수록 높은 전압 레벨을 가질 수 있다.

도 9는 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.

도 9를 참조하면, 도 5를 참조하여 설명 된, 블라인드 프로그램 방법에 따라 복수의 프로그램 루프에 포함된 프로그램 검증 동작에서 일부 검증 전압을 생략하고 인가하는 프로그램 루프가 도시된다. 복수의 프로그램 루프들에 포함된 각각 프로그램 검증 동작 시, 선택된 워드라인에 인가되는 검증 전압들의 크기와 종류는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 정보를 기준으로 결정될 수 있다.

본 발명의 실시 예에 따르면, 복수의 프로그램 루프들 중, 해당 프로그램 루프에 포함된 검증 동작 시, 선택된 워드라인에 인가되는 각 목표 프로그램 상태들에 대응되는 각각 검증 전압이 인가될 수 있다. 이때, 인가되는 검증 전압들 중 일부는 이전에 수행된 프로그램 루프에 포함된 검증 동작 시, 선택된 워드라인에 인가된 검증 전압들과 동일할 수 있다.

예를 들어, 도 9를 참조하면, 복수의 프로그램 루프들(Loop_1~Loop_n) 중 제L-1 프로그램 루프(Loop_L-1)와 제L 프로그램 루프(Loop_L)(L은 2보다 크고 n보다 작은 자연수)가 도시되어 있다.

제L-1 프로그램 루프(Loop_L-1)에서 선택된 워드라인에 제L-1 프로그램 전압(VpgmL-1)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 내지 제5 프로그램 상태들에 각각 대응되는 제1 내지 제5 검증 전압들(PV1'~PV5')이 인가될 수 있다.

제L-1 프로그램 루프(Loop_L-1) 다음에 수행되는 제L 프로그램 루프(Loop_L)에서 선택된 워드라인에 제L 프로그램 전압(VpgmL)이 인가될 수 있다. 이때 제L 프로그램 전압(VpgmL)은 제L-1 프로그램 전압(VpgmL-1)보다 스텝 전압(Vstep_pgm)만큼 높을 수 있다. 제L 프로그램 루프(Loop_L)의 프로그램 검증 동작에서, 제L-1 프로그램 루프(Loop_L-1)에서 검증되지 않은 목표 프로그램 상태에 대응되는 검증 전압이 인가될 수 있다. 이때, 제L 프로그램 루프에 포함된 검증 동작에서, 복수의 프로그램 상태에 각각 대응되는 검증 전압들 중 일부는 제L-1 프로그램 루프에 포함된 검증 동작 시 선택된 워드라인에 인가된 검증 전압들과 동일할 수 있다.

구체적으로, 제L 프로그램 루프에 포함된 검증 동작에서, 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1')의 크기는 제L-1 프로그램 검증 동작 시 인가된 제1 검증 전압(PV1')과 동일할 수 있다. 이와 유사하게, 제L 프로그램 루프에 포함된 검증 동작에서, 제3 프로그램 상태에 대응되는 제3 검증 전압(PV3')의 크기는 제L-1 프로그램 검증 동작 시 인가된 제3 검증 전압(PV3')과 동일할 수 있다. 또한, 제L 프로그램 루프(Loop_L)에서, 선택된 워드라인에 제2 프로그램 상태에 대응되는 제2 검증 전압(PV2'')이 인가될 수 있다. 추가로, 제4 내지 제6 프로그램 상태들에 대응되는 제4 내지 제6 프로그램 검증 전압들(PV4”~PV6”)이 인가될 수 있다. 이때, 제2 및 제4 내지 제5 프로그램 검증 전압들(PV2”, PV4~PV5”)은 각각 제L-1 프로그램 루프(Loop_L-1)에서 인가된 대응되는 검증 전압들(PV2', PV4~PV5')보다 스텝 전압(Vstep3_vfy)만큼 높을 수 있다.

실시 예에서, 복수의 프로그램 루프들(Loop_1~Loop_n)은 앞서 설명된 제L-1, 제L 프로그램 루프들(Loop_L-1, Loop_L)과 동일하게 수행될 수 있다. 이때, 복수의 프로그램 루프들이 진행됨에 따라, 각 프로그램 루프 내에 포함된 검증 동작에서 검증될 메모리 셀들의 목표 프로그램 상태의 수에 대응되는 검증 전압의 수는 증가할 수 있다. 또한, 각 프로그램 루프 내에 검증될 메모리 셀들의 목표 프로그램 상태가 증가하면, 이에 각각 대응되는 검증 전압의 크기가 일부는 증가할 수 있다. 각 프로그램 루프에 포함된 검증 전압의 수, 각 프로그램 루프에서 선택된 워드라인에 인가될 검증 전압의 크기, 스텝 전압(Vstep3_vfy)의 크기는 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 결정될 수 있다.

설명의 편의를 위해, 프로그램 루프가 진행되어도, 제1 프로그램 상태에 대응되는 검증 전압과 제3 프로그램 상태에 대응되는 검증 전압이 동일한 크기로 인가하는 것을 설명하였다. 그러나, 이에 제한되지 않고 다양한 프로그램 상태들에 대응되는 검증 전압들이 일정하게 선택된 워드라인에 인가될 수 있다.

도 10은 일 실시 예에 따른, 프로그램 방법을 설명하기 위한 타이밍도이다.

도 10을 참조하면, 도 5를 참조하여 설명 된, 블라인드 프로그램 방법에 따라 복수의 프로그램 루프에 포함된 프로그램 검증 동작에서 일부 검증 전압을 생략하고 인가하는 프로그램 루프가 도시된다. 복수의 프로그램 루프들에 포함된 각각 프로그램 검증 동작 시, 선택된 워드라인에 인가되는 검증 전압들의 크기와 종류는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 정보를 기준으로 결정될 수 있다.

본 발명의 실시 예에 따르면, 제1 프로그램 루프(Loop_1) 수행될 때, 제1 프로그램 전압(Vpgm1)의 인가 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 검증 전압(PV1a)이 인가된다. 제1 검증 전압(PV1a)은 음전압 일 수 있다. 이때, 목표 상태가 제1 프로그램 상태인 메모리 셀들은 제1 검증 전압(PV1a)에 의해 검증이 수행될 수 있다. 제2 프로그램 루프(Loop_2)에서 선택된 워드라인에 제1 프로그램 전압(Vpgm1)보다 스텝 전압(Vstep_pgm)만큼 높은 제2 프로그램 전압(Vpgm2)이 인가된다. 이 후, 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1a)이 인가된다.

제3 프로그램 루프(Loop_3)에서 선택된 워드라인에 제2 프로그램 전압(Vpgm2)보다 스텝 전압(Vstep_pgm)만큼 높은 제3 프로그램 전압(Vpgm3)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 프로그램 상태에 대응되는 증가한 제1 검증 전압(PV1b)과 제2 프로그램 상태에 대응되는 제2 검증 전압(PV2a)이 인가될 수 있다. 이때, 제1 검증 전압(PV1b)과 제2 검증 전압(PV2a)은 모두 음전압 일 수 있다. 또한, 제3 프로그램 루프(Loop_3)에서 인가되는 제1 검증 전압(PV1b)은 제1 내지 제2 프로그램 루프들(Loop_1~Loop_2)에서 인가된 제1 검증 전압(PV1a)보다 스텝 전압(Vstep4_vfy)만큼 높을 수 있다. 스텝 전압(Vstep4_vfy)의 크기는 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 다를 수 있다.

제5 프로그램 루프(Loop5)에서 선택된 워드라인에 제4 프로그램 전압(Vpgm4)보다 스텝 전압(Vstep_Pgm)만큼 높은 제5 프로그램 전압(Vpgm5)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 제1 내지 제2 프로그램 상태에 각각 대응되는 제1 내지 제3 검증 전압들(PV1c, PV2b, PV3a)이 인가될 수 있다. 이때, 제5 프로그램 루프(Loop_5)에서 인가되는 제1 프로그램 상태에 대응되는 제1 검증 전압(PV1c)의 크기는 제3 내지 제4 프로그램 루프들(Loop_3~Loop_4)에서 인가된 제1 검증 전압(PV1b)보다 스텝 전압(Vstep4_vfy)만큼 높을 수 있다.

또한, 선택된 워드라인에 제1 검증 전압(PV1c)이 인가된 후에 인가되는 제2 검증 전압(PV2b)의 크기는 제3 내지 제4 프로그램 루프들(Loop_3~Loop_4)에서 인가된 제2 검증 전압(PV2a)보다 스텝 전압(Vstep4_vfy)만큼 높을 수 있다. 이때, 제2 검증 전압(PV2b)은 음전압에서 양전압으로 증가할 수 있다. 스텝 전압(Vstep_vfy)의 크기는 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 다를 수 있다.

제6 프로그램 루프(Loop_6)에서 선택된 워드라인에 제5 프로그램 전압(Vpgm5)보다 스텝 전압(Vstep_pgm)만큼 높은 제6 프로그램 전압(Vpgm6)이 인가될 수 있다. 이 후, 복수의 메모리 셀들의 프로그램 상태를 검증하기 위해, 증가한 제1 검증 전압(PV1c)과 제2 검증 전압(PV2b) 및 제3 프로그램 상태에 대응되는 제3 검증 전압(PV3a)이 인가될 수 있다.

실시 예에서, 복수의 프로그램 루프들(Loop_1~Loop_n)은 앞서 설명된 제1 내지 제6 프로그램 루프들(Loop_1~Loop_6)과 동일하게 수행될 수 있다. 이때, 복수의 프로그램 루프들이 진행됨에 따라, 각 프로그램 루프 내에 포함된 검증 동작에서 검증될 메모리 셀들의 목표 프로그램 상태의 수에 대응되는 검증 전압의 수는 증가할 수 있다. 또한, 각 프로그램 루프 내에 검증될 메모리 셀들의 목표 프로그램 상태가 증가하면, 이에 각각 대응되는 검증 전압의 크기가 증가할 수 있다. 각 프로그램 루프에 포함된 검증 전압의 수와, 검증 전압의 크기는 전압 레벨 저장부(131)에 저장된 전압 레벨 정보에 따라 결정될 수 있다.

또 다른 실시 예에서, 복수의 프로그램 루프들(Loop_Loopn) 각각에 포함된 검증 동작 시, 선택된 워드라인에 인가되는 검증 전압들은, 검증 전압들의 전압 레벨 크기가 클수록 먼저 선택된 워드라인에 인가될 수 있다.

또한, 도 8을 참조하여 설명된 프로그램 방법처럼, 프로그램 루프가 진행됨에 따라, 각 프로그램 상태에 대응되는 검증 전압들은 이전에 수행된 프로그램 루프에서 검증 전압보다 서로 다른 스텝 전압(Vstep4_vfy)의 크기만큼 변경될 수 있다. 설명의 편의를 위해, 도 9에서는 제1 및 제2 프로그램 상태에 대응되는 제1 및 제2 검증 전압들(PV1a, PV2a)만이 음전압 이었지만, 이에 제한되지 않는다.

도 11은 일 실시 예에 따른 도 1의 메모리 장치의 프로그램 루프에 포함된 프로그램 전압 인가 동작 및 검증 동작을 설명하기 위한 순서도이다.

도 11을 참조하면, S1101 단계에서, 메모리 장치는 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 전압 인가 동작을 수행할 수 있다. 프로그램 전압 인가 동작은 선택된 메모리 셀들이 연결된 선택된 워드라인에 프로그램 전압을 인가하는 동작일 수 있다. 또한, 메모리 장치는 비선택된 워드라인에 프로그램 패스 전압을 인가할 수 있다.

S1103 단계에서, 메모리 장치는 복수의 메모리 셀들 중 선택된 메모리 셀들의 목표 프로그램 상태에 대응하는 검증 전압들 중 일부를 선택된 워드라인에 인가할 수 있다. 이때, 선택된 워드라인에 인가되는 검증 전압의 크기는 도 2를 참조하여 설명된, 전압 레벨 저장부(131)에 따라 결정될 수 있다.

도 12는 일 실시 예에 따른, 도 2의 메모리 장치의 프로그램 루프에 포함된 프로그램 전압 인가 동작 및 변경된 검증 전압을 이용한 검증 동작을 설명하기 위한 순서도이다.

도 12를 참조하면, S1201 단계에서, 메모리 장치는 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 전압 인가 동작을 수행할 수 있다. 프로그램 전압 인가 동작은 선택된 메모리 셀들이 연결된 선택된 워드라인에 프로그램 전압을 인가하는 동작일 수 있다.

S1203 내지 S1209 동작은 프로그램 루프에 포함된 검증 동작을 단계별로 나타낸 것이다. S1203 단계에서, 도 2의 메모리 장치에 포함된 제어 로직(130)은 프로그램 루프 내 검증 동작 시, 선택된 워드라인에 인가된 검증 전압들에 대응되는 메모리 셀들의 목표 프로그램 상태들의 수를 확인할 수 있다. S1205 단계에서, 제어 로직(130)은 S1203 단계에서 확인된 목표 프로그램 상태들의 수에 따라, 변경된 검증 전압을 생성하도록 도 2의 메모리 장치에 포함된 전압 생성부(122)를 제어할 수 있다. S1205 단계에서, 생성되는 변경된 검증 전압은 도 13에서 구체적으로 설명된다.

S1207 단계에서, 제어 로직(130)은 S1205 단계에서 생성된 검증 전압을 선택된 워드라인에 인가하도록 도 2를 참조하여 설명된 어드레스 디코더(121)를 제어할 수 있다.

S1209 단계에서, 도 2를 참조하여 설명된 센싱 회로(125)는 제어 로직(130)의 신호에 기초하여 기준 전류를 생성할 수 있다. 또한, 센싱 회로(125)는 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.

도 13은 일 실시 예에 따른, 프로그램 검증 동작 시, 변경된 검증 전압 생성 동작을 설명하기 위한 순서도이다.

도 13을 참조하면, 복수의 프로그램 루프들 각각 포함된 프로그램 검증 동작에서, 도 2를 참조하여 설명된 전압 생성부(122)는 제어 로직(130)의 신호에 따라, 각 프로그램 루프 별로 일정 기준에 따라 각 메모리 셀들의 프로그램 상태에 대응되는 변경된 검증 전압들을 생성할 수 있다.

S1301 단계에서, 도 2를 참조하여 설명된 제어 로직(130)은 초기 설정값을 PV1과, count = 0으로 설정할 수 있다.

S1303 단계에서, 프로그램 루프에 포함된 검증 동작 시, 선택된 워드라인에 포함된 메모리 셀들의 목표 프로그램 상태들에 대응되는 검증 전압들이 모두 인가된 경우, S1309 단계가 진행된다. 이때, count값이 초기값 0으로 변동이 없다. 따라서, 이전에 수행된 프로그램 루프에 포함된 검증 동작 시, 선택된 워드라인에 인가된 검증 전압들과 동일한 검증 전압들의 크기로 결정된다. S1303 단계에서, 선택된 워드라인에 포함된 메모리 셀들의 목표 프로그램 상태들에 대응되는 검증 전압들이 모두 인가되지 않은 경우, S1305 단계로 진행된다.

S1305 단계에서, 이전 프로그램 루프 안에 포함된 검증 동작에서, 선택된 워드라인에 인가되지 않은 다른 프로그램 상태를 갖는 메모리 셀에 대응되는 검증 전압이 인가되었는지 판단한다. 다른 프로그램 상태를 갖는 메모리 셀에 대응되는 검증 전압이 인가되지 않은 경우, S1309 단계로 진행하고, 이때 count 값이 초기값 0으로 변동이 없다. 따라서, 이전에 수행된 프로그램 루프에 포함된 검증 동작 시, 선택된 워드라인에 인가된 검증 전압들과 동일한 검증 전압들의 크기로 결정된다.

S1305 단계에서, 다른 목표 프로그램 상태를 갖는 메모리 셀에 대응되는 검증 전압이 인가되는 경우, S1307 단계로 진행하고, N값은 N+1로 증가하고, count값도 1이 증가된다.

S1307 단계 이후, 다시 S1303 단계가 진행되고, 동일하게 S1303 단계와 S1305 단계를 진행하게 된다. S1307 단계를 거친 후엔 동일 프로그램 루프 내 이므로, S1305 단계에서 S1309 단계로 진행될 수 있다.

S1309 단계에서, count 값이 증가하였기 때문에, 선택된 워드라인에 인가될 검증 전압의 크기는 기존 목표 프로그램 상태에 대응되는 검증 전압에서 count X offset 만큼 증가할 수 있다. 이때, offset의 크기는 미리 설정될 수 있다. 또한, offset의 크기는 모든 프로그램 루프에 동일할 수 있고, 각 프로그램 루프별로 상이한 값을 가질 수 있다. 또한, 각 검증 전압에 대응되는 목표 프로그램 상태에 따라, offset은 다르게 설정될 수 있다. 제어 로직(130)은 주변 회로(120)를 제어하여, S1307 단계에서 결정된 검증 전압의 크기에 따라, 선택된 워드라인에 검증 전압을 인가하도록 제어할 수 있다. 편의를 위해 한정된 예를 설명하였지만, 본 발명은 이에 제한되지 않는다.

S1301 내지 S1309 단계는, 매 프로그램 루프 별로 반복적으로 수행될 수 있다.

도 14는 프로그램 검증 동작 시, 카운트 값에 따른 오프셋을 설명하기 위한 도면이다.

도 14를 참조하면, 카운트 값에 따른 오프셋의 크기를 나타낸 테이블은, 도 2를 참조하여 설명된 전압 레벨 저장부(131)에 저장되어 있을 수 있다. 카운트 값은 도 5를 참조하여 설명된 복수의 프로그램 루프들(Loop_1~Loop_n)에 포함된 검증 동작에서, 선택된 워드라인에 인가되는 검증 전압들 각각 에 대응될 수 있다. 또한, 카운트 값은, 검증 동작에서 검증된 복수의 메모리 셀들의 목표 프로그램 상태들 중, 해당 검증 전압에 대응되는 목표 프로그램 상태보다 상위 프로그램 상태의 개수 일 수 있다.

실시 예에서, 카운트 값에 대응하여 기준 오프셋의 크기를 다를 수 있다. 예를 들어, 카운트 값이 1이면 기준 오프셋은 10mv일 수 있다. 카운트 값이 2이면 기준 오프셋은 15mv일 수 있다. 카운트 값이 증가함에 따라, 기준 오프셋도 증가할 수 있다. 이에 따라, 프로그램 루프가 진행됨에 따라, 각 목표 프로그램 상태들에 대응되는 검증 전압들의 크기는 더욱 크게 증가할 수 있다. 또한, 모든 카운트 값에 따른 기준 오프셋이 일정할 수 있다. 이 경우, 카운트 값이 증가함에 따라, 각 목표 프로그램 상태들에 대응되는 검증 전압들의 크기가 프로그램 루프가 진행됨에 따라 일정하게 증가할 수 있다. 설명의 편의를 위해, 오프셋의 크기 값을 예를 들어 설명하였지만, 본 발명의 실시 예는 이에 제한되지 않는다.

도 15는 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.

도 15를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.

도 16은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.

메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

도 16을 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.

버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.

프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.

프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.

에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.

호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.

메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.

예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.

예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.

예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.

도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 17을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.

도 18을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 19를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
400: 호스트

Claims

복수의 메모리 셀들;
상기 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 주변 회로, 상기 프로그램 동작은 상기 복수의 메모리 셀들에 공통으로 연결된 선택된 워드라인에 프로그램 전압을 인가하는 동작 및 상기 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들 중 적어도 하나 이상의 검증 전압을 인가하는 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하고; 및
상기 프로그램 동작 시, 상기 적어도 하나 이상의 검증 전압들이 프로그램 루프에 따라 증가하도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
제 1 항에 있어서, 상기 제어 로직은,
상기 복수의 프로그램 루프들 중 제N 프로그램 루프(N은 1 이상의 자연수)에 포함된 검증 동작 시, 상기 복수의 메모리 셀들의 목표 프로그램 상태들 중 적어도 두 종류 이상의 목표 프로그램 상태들에 대응되는 검증 전압들인 제N 루프 검증 전압들을 상기 선택된 워드라인에 인가하고, 제N+1 프로그램 루프에 포함된 검증 동작 시, 상기 제N 루프 검증 전압들보다 각각 스텝 전압들만큼 증가한 제N+1 루프 검증 전압들을 상기 선택된 워드라인에 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
제 2 항에 있어서, 상기 스텝 전압들은,
상기 제N+1 루프 검증 전압들에 대응되는 목표 프로그램 상태의 개수에 따라 결정되는 메모리 장치.
제 2 항에 있어서, 상기 제어 로직은,
상기 제N+1 프로그램 루프에 포함된 검증 동작에서, 상기 제N 루프 검증 전압들 중 일부를 상기 선택된 워드라인에 인가하도록 주변 회로를 제어하는 메모리 장치.
제 2 항에 있어서, 상기 스텝 전압들은,
상기 제N+1 루프 검증 전압들 각각에 대응되는 목표 프로그램 상태들에 따라 서로 다른 크기의 전압인 메모리 장치.
제 5 항에 있어서, 상기 스텝 전압들은,
상기 적어도 두 종류 이상의 메모리 셀들의 목표 프로그램 상태에 각각 대응되는 문턱전압들이 높을수록 높은 전압 레벨을 갖는 메모리 장치.
제 5 항에 있어서, 상기 스텝 전압들은,
상기 제N+1 루프 검증 전압들 각각에 대응되는 목표 프로그램 상태들 각각에 대응되는 문턱전압들이 낮을수록 더 높은 전압 레벨을 갖는 메모리 장치.
제 5 항에 있어서, 상기 제N 루프 검증 전압들 중 적어도 하나 이상의 검증 전압은,
음전압 레벨을 갖는 메모리 장치.
제 5 항에 있어서, 상기 제어 로직은,
상기 제N+1 프로그램 루프에 포함된 검증 동작 시, 상기 제N+1 루프 검증 전압들의 전압 레벨 크기가 클수록 상기 선택된 워드라인에 먼저 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
복수의 워드라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하는 동작 및 상기 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들 중 일부의 검증 전압들을 인가하는 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하는 주변 회로; 및
상기 일부의 검증 전압들에 대응되는 목표 프로그램 상태들의 개수를 기초로 상기 일부의 검증 전압들의 전압 레벨을 결정하고, 결정된 상기 일부의 검증 전압들을 이용하여 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
제 10 항에 있어서, 상기 제어 로직은,
상기 복수의 프로그램 루프들 중, 제N+1 프로그램 루프 이전에 수행된 제N 프로그램 루프에 포함된 검증 동작 시, 상기 선택된 워드라인에 인가된 적어도 둘 이상의 검증 전압들에 대응되는 메모리 셀들의 목표 프로그램 상태들과 다른 목표 프로그램 상태에 대응되는 검증 전압을 상기 선택된 워드라인에 인가하고,
상기 제N+1 프로그램 루프에 포함된 검증 동작에서, 상기 적어도 둘 이상의 검증 전압들에 대응되는 메모리 셀들의 목표 프로그램 상태들을 기초로, 상기 적어도 둘 이상의 검증 전압들 보다 상기 적어도 둘 이상의 검증 전압들 각각 대응되는 스텝 전압들 만큼 증가한 제N+1 루프 검증 전압들을 상기 선택된 워드라인에 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
제 11 항에 있어서, 상기 스텝 전압들은,
상기 복수의 프로그램 루프에서, 적어도 둘 이상의 메모리 셀들의 목표 프로그램 상태들에 대응되는 검증 전압들이 각각 상기 선택된 워드라인에 인가된 횟수를 기초로 하는 메모리 장치.
제 11 항에 있어서, 상기 제어 로직은,
상기 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들이 각각 상기 선택된 워드라인에 인가된 횟수를 카운트 하는 카운터; 및
상기 카운터의 값의 크기에 따른 상기 스텝 전압의 레벨 정보들을 저장하는 스텝 전압 저장부;를 포함하고,
상기 제N+1 프로그램 루프에 포함된 검증 동작에서, 상기 적어도 둘 이상의 검증 전압들에 대응되는 카운터 값을 기초로 상기 스텝 전압 저장부에 저장된 상기 스텝 전압의 레벨 정보들에 따라, 상기 적어도 둘 이상의 검증 전압들 각각 대응되는 스텝 전압들을 결정하는 메모리 장치.
복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치의 동작 방법에 있어서, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들 각각은 프로그램 전압 인가동작 및 검증 동작을 포함하고, 상기 동작 방법은,
상기 복수의 메모리 셀들에 공통 연결된 워드라인에 프로그램 전압을 인가하는 단계; 및
상기 검증 동작 시, 이전 프로그램 루프의 검증 동작에서 인가된 검증 전압들보다 각각 스텝 전압들만큼 상승된 검증 전압들을 인가하는 단계;를 포함하고,
상기 스텝 전압들은,
상기 워드라인에 인가될 검증 전압들에 대응되는 목표 프로그램 상태들의 개수 및 상기 이전 프로그램 루프의 검증 동작에서 인가된 검증 전압들의 전압 레벨들을 기초로 결정되는 메모리 장치의 동작 방법.
제 14 항에 있어서,
상기 워드라인에 인가될 상기 검증 전압들의 전압 레벨의 크기는 상기 워드라인에 인가된 상기 목표 프로그램 상태들에 각각 대응되는 검증 전압들의 전압 레벨들 보다 큰 것을 특징으로 하는 메모리 장치의 동작 방법.
제 14 항에 있어서,
상기 워드라인에 포함된 복수의 메모리 셀들의 목표 프로그램 상태들에 대응되는 검증 전압들이 상기 워드라인에 모두 인가 되었는지 확인하는 단계; 및
상기 워드라인에 인가된 상기 검증 전압들에 대응되는 목표 프로그램 상태들의 수가 상기 워드라인에 인가될 상기 검증 전압들에 대응되는 목표 프로그램 상태들의 수보다 작은지 찾는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제 14 항에 있어서, 상기 인가될 검증 전압들을 생성하는 단계는,
상기 워드라인에 인가된 검증 전압들에 대응되는 상기 메모리 셀들에 대한 목표 프로그램 상태에 따라, 각각 동일한 스텝 전압만큼 상승한 상기 워드라인에 인가될 검증 전압들을 생성하는 메모리 장치의 동작 방법.
제 14 항에 있어서,
상기 복수의 프로그램 루프들 중 하나의 프로그램 루프에 포함된 검증 동작에서, 상기 워드라인에 양의 값을 갖는 검증 및 음의 값을 갖는 검증 전압을 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제 14 항에 있어서, 상기 인가될 검증 전압들을 생성하는 단계는,
상기 워드라인에 인가될 검증 전압들에 대응되는 목표 프로그램 상태들의 수와, 상기 복수의 프로그램 루프들에 각각 포함된 검증 동작에서, 각 목표 프로그램 상태들에 대응되는 검증 전압들이 상기 워드라인에 인가된 횟수를 기초로, 상기 워드라인에 인가된 검증 전압들 보다 각각 스텝 전압들만큼 상승한 상기 워드라인에 인가될 검증 전압들을 생성하고,
상기 스텝 전압들은 상기 스텝 전압들에 각각 대응되는 상기 검증 전압들이 상기 워드라인에 인가된 횟수가 클수록 큰 전압 레벨을 갖는 메모리 장치의 동작 방법.
복수의 메모리 셀들;
상기 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 주변 회로, 상기 프로그램 동작은 상기 복수의 메모리 셀들에 공통으로 연결된 선택된 워드라인에 프로그램 전압을 인가하는 동작 및 상기 복수의 메모리 셀들의 목표 프로그램 상태들에 각각 대응되는 검증 전압들 중 적어도 하나 이상의 검증 전압을 인가하는 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하고; 및
상기 검증 동작 시, 상기 선택된 워드라인에 인가되는 적어도 둘 이상의 검증 전압들 중 일부는 음전압 레벨을 갖고, 일부는 양전압 레벨을 갖도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 메모리 장치.